KR960012256B1 - 다결정 실리콘막의 형성 방법 - Google Patents

다결정 실리콘막의 형성 방법 Download PDF

Info

Publication number
KR960012256B1
KR960012256B1 KR1019920010774A KR920010774A KR960012256B1 KR 960012256 B1 KR960012256 B1 KR 960012256B1 KR 1019920010774 A KR1019920010774 A KR 1019920010774A KR 920010774 A KR920010774 A KR 920010774A KR 960012256 B1 KR960012256 B1 KR 960012256B1
Authority
KR
South Korea
Prior art keywords
silicon film
film
amorphous silicon
heating
crystal
Prior art date
Application number
KR1019920010774A
Other languages
English (en)
Inventor
도루 다쓰미
아끼라 사까이
Original Assignee
닛본덴기 가부시끼가이샤
세끼모또 타다히로
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛본덴기 가부시끼가이샤, 세끼모또 타다히로 filed Critical 닛본덴기 가부시끼가이샤
Application granted granted Critical
Publication of KR960012256B1 publication Critical patent/KR960012256B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

내용없음

Description

다결정 실리콘막의 형성 방법
제1도(a)는 본 발명의 제1실시예의 설명을 위한 반도체 칩의 단면도.
제1도(b)는 제1도(a)에 대응하는 공정의 다음 공정의 설명을 위한 반도체 칩의 단면도.
제1도(c)는 제1도(b)에 대응하는 공정의 다음 공정의 설명을 위한 반도체 칩의 단면도.
제1도(d)는 제1도(c)에 대응하는 공정의 다음 공정의 설명을 위한 반도체 칩의 단면도.
제1도(e)는 제1도(d)에 대응하는 공정의 다음 공정의 설명을 위한 반도체 칩의 단면도.
제2도는 상기 제1실시예에 있어서의 평균 입경과 핵 발생 가열 시간의 전체 가열 시간에 대한 비율과의 관계를 도시하는 그래프.
제3도는 상기 제1실시예에 의한 캐패시터의 용량치와 핵 발생 가열 시간의 전체 가열 시간에 대한 비율과의 관계를 도시하는 그래프.
제4도는 본 발명의 제2실시예에 있어서의 핵 발생 공정의 설명을 위한 반도체 칩의 단면도.
제5도는 상기 제2실시예에서의 핵 발생 시간과 가열 온도와의 관계를 도시하는 그래프.
제6도는 상기 제2실시예에 있어서의 평균 결정 입경과 Si2H6가스 조사 시간과의 관계를 도시하는 그래프.
제7도는 상기 제2실시예에 있어서의 결정립 밀도와 Si2H6가스 유량과의 관계를 도시하는 그래프.
제8도는 상기 제2실시예에 있어서의 결정 입경의 분포를 도시하는 그래프.
제9도는 상기 제2실시예에 의한 캐패시터의 용량치와 가열 온도와의 관계를 도시하는 그래프.
제10도(a)는 본 발명의 제3실시예의 설명을 위한 반도체 칩의 단면도.
제10도(b)는 제10도(a)에 대응하는 공정의 다음 공정의 설명을 위한 반도체 칩의 단면도.
제11도는 상기 제3실시예에 있어서의 결정립 밀도와 기판 온도와의 관계를 도시하는 그래프.
제12도는 상기 제3실시예에 의한 캐패시터의 용량치와 기판 온도와의 관계를 도시하는 그래프.
제13도는 상기 제3실시예에 있어서의 결정립 밀도와 분자선의 조사 속도와의 관계를 도시하는 그래프.
제14도는 상기 제3실시예에 의한 캐패시터의 용량치와 분자선의 조사 속도와의 관계를 도시하는 그래프.
제15도는 상기 제3실시예에 있어서의 결정 입경의 분포를 도시하는 그래프.
제16도는 본 발명을 적용해서 형성한 DRAM 셀의 주요부를 도시한 반도체 칩의 단면도.
* 도면의 주요부분에 대한 부호의 설명
101 : 실리콘 기판 102 : 산화 실리콘막
103,203 : 무정형 실리콘막 104 : 결정핵
105 : 다결정 실리콘 입자 106 : 용량 절연막
107 : 다결정 실리콘막 203A : 표면 원자층
203B : 흡착 원자층 204 : 미소한 결정립
본 발명은 반도체 장치의 제조 방법에 관한 것이며, 특히 캐패시터 전극용으로 바람직한 다결정 실리콘막의 형성 방법에 관한 것이다.
최근, DRAM의 고집적화에 수반하여 셀 사이즈는 축소하고, DRAM 셀의 캐패시터 점유 면적은 작아지는 경향이 있다. 그래서, 충분한 캐패시터의 용량치를 확보하기 위해, 점유 면적당의 용량부 면적이 크고, 내α선 특성이나 DRAM 셀 사이의 간섭을 적게 할 수 있는 스택트 캐패시터나 트랜치스택트 캐패시터가 사용되고 있다. 그러나, 64Mbit의 DRAM에서는 셀 면적은 2㎛2이하가 된다고 예상되고 있고, 이들 구조를 이용했다고 해도, 용량 절연막으로서 두께 50 옹스트롬(이하 A라고 기록함)이라는 지극히 얇은 산화 실리콘막이 요구된다. 이와 같이 얇은 산화 실리콘막을 결함없이 균질하게 칩 전체에 형성하는 것은 지극히 어렵다. 그래서, 전술한 용량부 면적을 증가시키는 것으로 용량 절연막 두께를 현상 유지하는 방법이 고안되고 있다.
이 출원과 동일한 출원인에 의해 출원된 와타나베 등의 일본국 특허 출원(평) 제2-072,462호 명세서는 LPCVD에 있어서의 다결정 실리콘막 형성 온도를, 보통 사용되고 있는 600℃가 아니고 550℃ 전후로 하면, 무정형 영역에서 다결정 실리콘으로 변화하는 경계에서, 표면에 반원 구상의 결정립, 즉 입자가 조밀하게 성장하고, 표면적은 다른 온도에서 성장한 다결정 실리콘막의 약 2배로 되는 것을 나타내고 있다. 이 다결정 실리콘막을 스택트 캐패시터의 축적 전극에 적용함으로써 100Å 두께의 산화 실리콘막에서 충분한 용량치와 낮은 누전류치를 얻고 있다. 그러나, 이 와타나베 등의 방법에 의하면, 반원 구상의 결정립이 표면상에 출현하는 조건은, 성장 온도가 545℃ 내지 555℃의 근소한 10℃ 범위내이고, 대량 생산에 사용될 경우, 온도 제어가 매우 어렵다. 또한, 다결정 실리콘막 형성후, 인접하는 캐패시터 사이를 분리하기 위해 드라이에칭을 행하면 축적 전극의 측벽부가 에칭되고, 측벽부의 이 없어져서, 커다란 용량치를 실현하는 이상으로 난점이 있다. 또, 본 출원인에 의해 출원중인 발명의 예로서 다음 것이 있다. 먼저, 다쓰키는 일본국 특허 출원(평) 제2-249,154호 명세서(1990년 9월 19일 출원)에서, 반원 구상 내지 버섯상의 결정립을 갖는 다결정 실리콘막이, 진공중인 무정형 실리콘막의 형성과 가열에 의해서 얻이지는 것을 나타내고 있다. 이들 다결정 실리콘막을 스택트 캐패시터의 전극에 적용함으로써, 두께 100A의 산화 실리콘막에서 높은 용량치와 낮은 누전류치를 얻고 있다. 또한, 사께이는 마찬가지로 일본국 특허 출원(평) 제3-067,657호(1991년 3월 8일 출원) 또는 마찬가지로 일본국 특허 출원(평) 제3-073,693호 명세서(1991년 3월 14일 출원)에서, 일단 대기에 노출시켜, 표면에 자연 산화막이 형성된 무정형 실리콘막의 자연 산화막을, 불화수소산 수용액으로 제거한 다음 고진공 중에서 가열하거나, 또는 이온스패터로 제거한 다음 즉시 고진공 중에서 가열함으로써, 고상 성장에 의해서 반원 구상 내지 버섯상의 결정립을 유지한 다결정 실리콘막이 얻이지는 것을 나타내고 있다.
즉, 550℃ 내지 700℃ 정도의 어느 일정한 온도에서 무정형 실리콘막을 가열하면 표면에 결정핵이 발생하여 성장하지만, 청정한 무정형 실리콘막 표면에서의 실리콘의 표면 확산 속도는, 고상 성장 속도에 비해서 지극히 빠르므로, 실리콘막은 표면을 확산함으로써 결정핵에 집합되고, 결정핵이 버섯상으로 성장한다. 또한, 반응이 진행하면 결정립이 서로 접한 곳에서 입경의 상한이 정해진다. 이리하여 결정립의 평균적인 치수(평균 입경)은, 단위 시간당으로 발생하는 결정핵의 밀도, 즉 핵 발생 속도에 의존한다. 다시 말하면 평균 입경은 기판 가열의 초기 단계에 있어서의 기판 온도에서 결정된다. 기판 온도가 높을수록 핵 발생 속도는 크고, 따라서 평균 입경은 작아진다. 그러나, 무정형 실리콘막의 결정핵 발생의 활성화 에너지는 실리콘 원자의 표면 확산의 활성화 에너지보다 크므로, 평균 입경을 작게 하기 위해 기판 온도를 높게 해도 충분한 결정핵 밀도가 얻어지기 전에 급격하게 성장해 버린다. 따라서 입경이 작은 다결정 실리콘막을 얻는 일은 곤란하다. 또 변동도 커진다. 또한, 온도가 높으면 원자의 이동이 커지므로 형상이 매끄럽게 되고, 결정립의 형상은 반원 구상보다 평탄하게 된다.
일례를 들면, 기판 온도가 650℃인 때 평균 입경이 약 1500A인 다결정 실리콘막을 얻을 수 있다. 캐패시터 전극의 면적이 2㎛2로 작아지게 되면 캐패시터 전극에 형성되는 결정립의 수에 변동이 생긴다. 또 용량치는 표면이 평탄한 경우의 최대로 2배, 평균적으로는 약 1.5배이다.
이상 설명했듯이, 종래 기술에 의한 결정핵의 발생과 성장은 일정 온도에서 행하므로, 입경이 작고 또한 표면적이 큰 다결정 실리콘막을 재현성있게 형성하는 일은 곤란했었다.
따라서 본 발명의 목적은, 결정핵 밀도 및(또는) 입경을 광범위하게 제어하는 것이 가능하고 표면적이 큰 다결정 실리콘막을 갖는 반도체 장치의 제조 방법을 제공함에 있다.
본 발명은 반도체 칩의 소정 층간 절연막에 무정형 실리콘막을 퇴적하고, 이 무정형 실리콘막의 표면이 청정한 상태에서 결정핵을 소정 조건에서 발생시키고, 별도 조건하에서 상기 결정핵을 성상시키는 공정을 포함하고 있다. 여기에서 표면이 청정한 상태란, MBE 법에서 성막한 그대로의 상태, 성막후 질소나 아르곤 등의 불활성 가스에만 노출된 상태, 성막후의 자연 산화막을 불화 수소산 수용액으로 제거하여 표면을 수소원자 또는 불소 원자로 종단하고 진공중 또는 불활성 가스중에서 무정형 실리콘막의 결정화 온도보다 낮은 온도에서 가열하여 수소 원자 또는 불소 원자를 이탈시킨 상태 또는 성막후의 자연 산화막을 아르곤 등의 희귀 가스의 이온으로 조사하여 제거한 상태 등을 의미하고 있다.
본 발명의 제1실시의 태양에 있어서는, 무정형 실리콘막을 소정 온도로 가열하여 결정핵을 발생시키고, 계속해서 온도를 하강시켜 결정핵을 성장시킨다. 다결정 실리콘막의 평균 입경은, 단위 시간에 발생하는 결정핵의 밀도인 핵 발생 속도와 결정핵의 성장 속도에 의존한다. 핵 발생 속도는 가열 온도가 높을수록 커지지만, 동시에 결정핵의 성장 속도도 증가한다. 결정핵의 밀도는 기판 온도에서 결정되는 핵 발생 속도에서 시간과 동시에 증가해 가지만, 결정핵 성장 속도가 결정핵 발생 속도보다 커지면 이미 존재하고 있는 결정핵의 성장에 의해 새로운 결정핵의 발생이 저지된다. 따라서, 결정핵 발생을 위한 가열 온도는 높게, 가열시간은 짧게 하고, 결정핵 성장을 위한 온도는 낮게 함으로써 결정 입경의 제어가 용이하게 된다.
본 발명의 제2실시 태양에서는, 무정형 실리콘막을 소정 온도에서 가열하면서 일정 시간 동안 실리콘 화합물의 가스에 노출시킴으로써 결정핵을 발생시키고, 다음에 실리콘 화합물을 가스에 노출시킴이 없이 가열을 속행함으로써 결정핵의 성장을 행한다. 실리콘 화합물이 무정형 실리콘막 표면의 댕글링 본드에 있어서 분해하여 결정핵이 형성되므로, 가열에 의한 경우보다 핵 발생 속도가 커지고, 더 한층 결정 입경의 제어가 용이하게 되며, 더욱 미소한 결정립을 형성할 수 있다.
본 발명의 제3실시 태양에서는, 무정형 실리콘막을 소정 온도로 가열하면서 일정 시간 동안 실리콘 분자선을 조사함으로써 결정핵을 발생시켜서, 다음으로 실리콘 분자선의 조사를 행하지 않고 가열을 속행함으로써 결정핵을 성장시킨다. 화학 반응을 이용하지 않으므로 더욱 낮은 온도에서의 결정핵의 발생이 가능하게 된다.
이렇게 해서 형성된 표면적이 큰 다결정 실리콘막에 유전체막을 형성하고, 또한 도전체막을 피착함으로써 점유 면적당의 용량치가 큰 캐패시터를 재현성 있게 실현 가능하므로, DRAM의 집적도를 한층 높이는 일이 가능해진다.
제1도(a) 내지 제1도(e)를 참조하여 본 발명의 제1실시예에 대하여 설명한다.
제1도(a)에 도시한 바와 같이, 직경 4인치의 실리콘 기판(101) 표면에 열산화에 의해 두께 2000Å의 산화 실리콘막(102)를 형성하여 MBE 장치에 넣고 기판 온도 실온으로 전자총식 실리콘 증착기에서 조사 속도 7A/e의 실리콘 분자선을 조사해서 두께 4000Å인 무정형 실리콘막(103)을 형성한다. 다음에 인 이온을 가속 전압 50keV, 주입량 5×1015㎝-2정도 주입한다.
다음에 램프 가열을 행하면 제1도(b)에 도시한 바와같이 결정핵(104)가 발생한다. 결정핵을 발생하기 위해 가열 온도 Tn을 600℃, 650℃ 또는 700℃로 하고, 가열 시간 tn을 각각의 경우 0분, 5분, 10분 또는 20분으로 변경했다. 이어서 550℃로 시간 tv 동안 가열하면, 제1도(c)에 도시한 바와 같이 버섯 모양 또는 반원구형의 결정립(105)로 성장한다. 가열 시간의 합계(tn+tv)를 20분으로 했을때의 평균 입경과 핵 발생을 위해 가열 시간이 차지하는 비율(tn/(tn+tv))와의 관계를 제2도에 도시한다. 좌단의 데이타는 일정 온도 550℃에서 다결정화한 경우에 상당하고, 우단은 일정 온도 600℃, 650℃ 또는 700℃에서 다결정화한 경우에 상당한다. 결정핵의 발생과 성장을 다른 온도에서 행했을 때 평균 결정 입경을 작게 할 수 있고, 가열 온도가 높은 편이 평균 결정 입경을 작게 할 수 있음을 도면에서 알 수 있다.
무정형 실리콘막을 결정화시킴으로써 형성되는 결정립의 평균 입경은 단위 시간당 발생하는 결정핵의 밀도, 즉 핵 발생 속도와, 결정핵의 성장 속도에 의존한다. 핵 발생 속도는 가열 온도가 높을수록 빨라지고 동시에 그 결정핵의 성장 속도도 빨라진다. 결정핵의 밀도는 기판 온도로 결정되는 핵 발생 속도에 따라 증가하나, 한편 결정핵 성장 속도가 그 형성 속도 보다도 빨라져 버리면 새로운 핵이 발생하기 전에 이미 존재하고 있던 핵이 성장하여 결정핵이 형성되지 않게 되어 버린다. 따라서 미소한 결정립을 형성하기 위해서는 가열 온도 Tn을 보다 높고, 가열 시간 tn을 보다 짧게 해서, 결정핵 성장을 위한 가열 온도 Tv는 그 온도에서 핵 형성 속도가 충분히 느린 Tn보다 낮은 온도 Tv로 하면 된다. 또, 온도는 급열급냉으로 제어하는 것이 좋다.
또, 제1도(c)에서는 다결정 실리콘 입자(105)의 형상으로서 버섯 모양인 것이 균일하게 형성되어 있는 상태가 도시되어 있으나 실제로는 이와 같이 형상이 고른 것만은 아니고, 입경도 동일하지는 않다.
다음에 제1도(d)에 도시한 바와 같이, 저압 CVD(LPCVD)법에 의해 질화 실리콘막을 형성하여 표면을 산화하여 용량 절연막(106)으로 한다. 용량 절연막(106)의 두께는 SiO2막으로 환산하여 30A 내지 100A 중 적당한 값을 선택한다.
다음에, 제1도(e)에 도시한 바와 같이, 다결정 실리콘막(107)을 퇴적해서 인을 도핑한다. 이어서, 패터닝, 전극을 형성하여 면적 1㎜×1㎜의 캐패시터를 형성하고 용량을 측정하여 결과를 제3도에 도시한다. 단, 용량 절연막(106)의 두께는 SiO2막으로 환산하여 100A이다. 그래서 평균 입경의 미세화에 따라 캐패시터 용량이 증가하는 것을 도면에서 알 수 있다.
또 본 실시예에서는 실리콘 웨이퍼를 대상으로 했으나, 표면에만 실리콘이 존재하는 SOS(Silicon on Sapphire) 기판이나 일반적인 SOI(Silicon on Insulator) 기판 등에도 당연히 이용할 수 있다. 또, 본 실시예에서는 MBE 장치에서 전자총식 실리콘 증착 장치를 이용하여 무정형 실리콘막을 형성했으나 LPCVD법이나 스퍼터법으로 형성하여 표면의 자연 산화막을 제거한 무정형 실리콘막으로도 같은 효과가 확인되었다. 또, 형성 장치내의 진공도는 초고진공이 필요한 것이 아니고, 무정형 실리콘 표면과 반응하지 않은 가스, 예를 들면 질소, 헬륨 등의 분위기에서 행해도 같은 현상이 일어나는 것이 확인되었다. 또 가열 방법은 본 발명에서는 램프 가열법을 이용했으나 이것에 한정되지 않고 급열급냉법이면 된다.
다음에 본 발명의 제2실시예에 대해 설명한다.
제1실시예와 동일하게 해서 MBE 법 또는 LPCVD 법으로 두께 4000A의 무정형 실리콘막을 형성하고 인을 이온 주입하고, NH4OH, H2O2및 H2O를 1 : 6 : 20의 비율로 혼합한 세정액(60℃)에 침적하여 표면의 오염을 제거한 후 5% 불소 수용액에 30초간 침적하여 자연 산화막을 제거한다. 원심 분리기 또는 건조 질소 가스에 의해 건조시켜 Si2H6공급용 노즐을 구비한 초고진공 CVD 장치의 형성실 내로 넣는다. 형성실내의 진공도는 10-9Torr로 유지되어 있고 그래파이트 히터에 의한 기판 가열 장치를 구비한다. 먼저 어느 일정한 온도, 바람직하게는 가열만에 의한 핵 형성이 급속히 일어나지 않는 500℃ 내지 620℃의 저온에서 기판을 가열한 후 핵 형성용 Si2H6를 유량 13sccm로 조사하면, 제4도에 도시한 바와 같이 결정핵(104A)가 발생한다. 결정핵의 발생은 고속 전자선 회절(RHEED)에 의한 in-situ 관찰로 확인할 수 있다. Si2H6가스는 청정한 무정형 실리콘막의 표면에 존재하는 댕글링 본드에서 분해하고 이것에 의해 폴리실리콘 핵이 종래보다 고밀도로 표면에 형성된다.
제5도에 결정핵의 발생이 확인되기까지의 시간(핵 발생 시간)과 가열 온도와의 관계를 도시한다. 500℃ 이하에서는 핵 발생 시간이 매우 길어서 실용적이지 않고, 또 650℃ 이상에서는 신속하게 핵 결정이 발생하는 것을 알았다. 일정 시간 가스에 노출한 후 고진공으로 하여 가열을 속행하여 핵결정을 성장시킨다. 가열 온도를 540℃에서 800℃까지 변화시켜도 제5도에 도시한 바와 같이 핵발생 시간이 변화하는 것만으로 넓은 온도 범위에서 표면에 버섯 모양 또는 반구상의 결정립에 의한 요철을 확인할 수 있었다. 650℃ 이상에서는 핵발생과 그후 입경이 작고 표면적이 큰 결정립의 성장이 순간적으로 일어났다. 계속 가열하면 얻어진 다결정 실리콘막의 요철이 매끈해진다. 따라서 급열급냉 가능한 장치를 사용하지 않으면 표면 형상을 제어하기 곤란해진다.
열에 의한 핵 발생이 급속히 일어나지 않는 저온에서도, 청정한 무정형 실리콘막 표면의 실리콘 원자의 표면 확산 속도는 고상 성장 속도에 비해 매우 빠르고, 실리콘 원자는 표면을 확산함으로써 표면에 형성된 결정핵으로 뭉쳐서 미세한 버섯 모양의 결정핵으로 성장한다. 또 반응이 진행하면 성장한 결정핵이 서로 접한 곳에서 무정형 실리콘에서의 표면 확산에 의한 실리콘 원자의 공급이 없어지므로, 핵 결정의 성장이 정지하여 반원구 모양의 구조가 표면에 형성된다. 본래 핵의 밀도가 높아서 가열만으로 형성한 경우 보다는 성장한 결정립의 입경이 작아지고, 저온에서 성장하고 있기 때문에 보다 반원구 모양에 가까워진다.
제6도는 가열 온도 600℃, 가열 시간 45초로 일정하게 하고, Si2H6가스를 공급하는 시간과 반구상 결정립의 평균 입경과의 관계를 도시한 것이다. Si2H6가스 공급 시간에 반비례해서 입경이 감소하고 있는 것을 도면에서 알 수 있다. 이것은 종으로 되는 핵이 Si2H6가스의 공급 시간에 비례하여 표면상에 많이 발생하고 이것이 성장해서 버섯 모양 혹은 반구상의 결정립으로 되기 때문이다. 그러나 45초 이상 가스를 조사하면 결정립이 너무 근접해서 충분한 요철 구조가 형성되지 않는다. Si2H6가스 조사 시간 45초에서 입경은 300A까지 작게 할 수 있다.
결정립 밀도는 Si2H6유량에도 의존한다. 제7도에 Si2H6유량과 결정립 밀도와의 관계를 도시한다. 가스 공급 시간은 5초, 가열 시간은 45초이다. Si2H6유량이 어떤 일정값을 넘으면 결정립 밀도는 대략 일정해진다. 이것은 무정형 실리콘막 표면에 결합해 있는 수소 원자(불소 수용액 세정등으로 결합한다)가 가열에 의해 이탈하는 비율이 지배적으로 되기 때문으로 해석할 수 있다. 결정립 밀도 및 입경 제어라는 관점에서는, 이와 같이 반응 율속(rate-determining) 영역을 이용하는 것이 좋다.
제8도에 600℃에서 유량 2sccm의 Si2H6가스를 80초간 공급한 경우의 결정 입경 분포를 도시한다. 가열 시간은 80초로 비교적 분산이 작다고 할 수 있다.
이어서 제1실시예와 마찬가지로 해서 용량 절연막을 형성한다. 단 그 직전의 상태는 제1도(c)에 도시한 바와같이 결정립(105)가 서로 접촉하지 않고, 간격이 충분해서 용량 절연막에 의해 결정립끼지 접촉하지 않는 것이 좋다. 이것은 가열 시간을 제어해서 충분히 실현 가능하다.
제9도에 캐패시터의 용량과 가열 온도와의 관계를 도시한다. 용량 절연막의 두께는 SiO2환산으로 100A, 캐패시터 면적은 1㎜×1㎜이다. 본 실시예의 데이타는 각각의 가열 온도에서 Si2H6의 유량, 공급 시간 및 가열 시간을 변경하여 행한 실험 결과중 최상인 것을 선택한다. 동일 가열 온도 및 시간에서 Si2H6를 공급하지 않는 경우의 데이타를 비교하기 위해 도시한다.
Si2H6가스를 흘린 경우에는 가열만 하는 경우에 비해 저온부터 캐패시터의 용량값이 증가하는 것을 도면에서 알 수 있다. 이것은 Si2H6가스를 흘린 경우에는 저온에서 핵을 형성할 수 있기 때문이다. 또 용량 증가는 540℃에서 650℃까지는 2.5배이고, 그 이상에서는 저하해 버린다. 이것은 상기와 같이 고온 가열인 경우는 매우 단시간에 가열을 종료해야 하기 때문에, 본 실시예에서는 이용한 기판 가열 장치의 형편상 이것이 불가능해서 표면의 형상이 미끄러워져 버렸기 때문이다. 한편 가열만을 행하는 경우에서는 용량 증가는 최대 1.5배(650℃일 때)이고, 700℃ 이상에서는 저하한다. 이것을 가스로 종을 생성하는 경우와 마찬가지로 고온 가열에 의해 표면 형상이 미끄러워져 버리기 때문이다. 이들 2 경우에 있어서 고온에서의 표면 형상의 미끄러움(roll over)는 램프 가열등의 급열급냉 가능한 장치를 이용하여 가열 시간을 짧게 하면 방지 가능하다.
본 실시예는 제1실시예에서 미소한 입경의 다결정 실리콘막을 형성할 수 있고, 또 넓은 온도 범위에서 크게 용량 증가를 도모할 수 있다.
또, 본 실시예에서는 실리콘 웨이퍼를 대상으로 했으나, 표면에만 실리콘이 존재하는 SOS 판이나 일반적인 SOI 기판등에도 당연히 적용할 수 있다. 또 본 실시예에서는 초진공 장치내에서 Si2H6가스를 이용하여 무정형 실리콘막에 핵을 형성했으나, 핵형성을 위한 가스는 SiH4, SiCl2H2등 실리콘을 함유한 가스이면 동일한 현상이 일어나는 것을 확인했다. 또 형성 장치내의 진공도는 초고진공이 필요하지 않고 무정형 실리콘막의 표면을 청정한 상태로 한채 가열할 필요가 있어서 무정형 실리콘막 표면과 반응하지 않은 가스, 예를들면 질소, 헬륨 등의 분위기 중에서 해도 동일한 현상이 일어나는 것을 확인했다. 또 LPCVD 법으로 형성한 무정형 실리콘막을 불소 수용액에서 청정한 경우에 대해 서술했으나, 무정형 실리콘막은 MBE 법으로 형성해도 좋다. 또 자연 산화막의 제거는 불소 수용액으로 한하지 않고, 무정형 실리콘막의 표면이 청정한 상태에서 실리콘을 포함하는 가스에 노출하는 것이 중요하다.
다음에 제3실시예에 대해서 설명한다.
제1, 제2실시예와 마찬가지로, 실리콘 기판(101)에 산화 실리콘막(102)를 퇴적하고, 실온에서 전자총식 실리콘 증착막에서 조사 속도 7A/s의 실리콘 분자선을 조사하여 산화 실리콘막 표면에 두께 4000Å의 무정형 실리콘막을 형성한다. 실리콘 분자선의 조사를 중지하고 램프 가열에 의해 열적인 핵발생을 일으키지 않은 정도의 온도, 400℃ 내지 500℃의 어떤 일정 온도로 기판을 가열해서, 예를 들면 조사 속도 1A/s로 실리콘 분자선을 조사한다. 실리콘 분자선 중에는 제10도(a)에 모식적으로 도시한 바와 같이 무정형 실리콘막(203)에는 표면 원자층(203A) 및 흡착 원자층(203B)가 존재한다. 청정 표면을 갖는 무정형 실리콘막의 표면 원자층(203A) 중의 원자는 핵 형성을 하지 않으나 어떤 활성화 에너지 E1을 가지고 표면에 확산해 있다. 한편 흡착 원자층(203B) 중의 원자도 일정 활성화 에너지 E2로 확산해 있으나 그 값은 E1에 비해 충분히 작다. 따라서 흡착 원자는 기판 온도가 낮음에도 불구하고 그 표면에서 핵 형성하여 제10도(b)에 도시한 바와 같이 미소한 결정립(204)로 된다. 실리콘 분자선의 조사를 중지하고 계속 가열하면 확산해 있는 표면 원자는 그들 결정립에 포획되어 제1도(c)에 도시한 바와 같이 버섯 모양의 결정립(105)를 갖는 다결정 실리콘막으로 성장한다. 그래서 표면적이 큰 다결정 실리콘막이 형성된다. 이어서 제2실시예와 동일하게 해서 캐패시터를 형성한다.
제11도는 조사 속도 1A/s로 실리콘 분자선을 50초간 조사한 직후 결정립 밀도의 기판 온도에 대한 관계를 나타낸 그래프이다. 기판 온도의 상승에 따라 결정립 밀도가 높아지고 결정 입경은 감소하는 것을 도면에서 알 수 있다. 또 동도면에 도시한 평균 결정 입경은 결정립끼리 접촉하여 입경이 증가할 수 없어진 때의 값이다.
제12도는 조사 속도 1A/s인 경우의 캐패시터의 용량값과 기판 온도의 관계를 도시한 그래프이다. 기판 온도가 높을수록, 즉 결정핵 밀도가 높을수록 캐패시터의 용량값이 큰 것을 알 수 있다. 또 이들 높은 값은 종래의 기판 가열법으로 형성한 다결정 실리콘막에 의한 것의 값(제3도 참조)에 비해 높아져 있다.
제13도는 기판 온도 450℃에서 실리콘 분자선을 50초 조사한 직후의 결정립 밀도의 조사 속도에 대한 관계를 도시한 그래프이다. 결정립 밀도는 조사 밀도에서 의존해서 조사 속도를 변화시킴으로써 결정립 밀도를 충분히 제어할 수 있는 것을 나타낸다. 제14도는 마찬가지로 캐패시터의 용량값과 조사 속도의 관계를 나타낸 그래프이다. 조사 속도가 빠를수록, 즉 결정립 밀도가 높을수록 캐패시터의 용량값이 커짐을 알 수 있다. 또 이들 높은 값은 종래의 기판 가열법으로 형성한 다결정 실리콘막의 값에 비해 높아져 있다.
제15도에 입경 분포를 나타낸다. 기판 온도 460℃에서 조사 속도 1A/s의 실리콘 분자선을 30초간 조사하고 다시 60분간 가열한 때의 데이타이다. 비교를 위해 무정형 실리콘막을 진공중에서 560℃, 1분간 가열했을때의 데이타를 나타낸다. 입경의 불균일이 현저히 작아져 있다.
본 실시예는 제2실시예에 비해 보다 저온에서 다결정 실리콘막을 형성할 수 있다.
또 본 실시예에서는 실리콘 웨이퍼를 대상으로 했으나 표면에만 실리콘이 존재하는 SOS 기판이나 일반적인 SOI 기판 등에도 당연히 이용할 수 있다. 또 본 실시예에서는 MBE 장치내에서 전자총식 실리콘 증착장치를 이용하여 무정형 실리콘막을 형성했으나, LPCVD 법이나 스퍼터법으로 형성하여 표면의 자연 산화막을 제거한 무정형 실리콘막에서도 동일한 효과가 확인되었다. 또 형성 장치내의 진공도는 초진공이 필요한 것이 아니고 무정형 실리콘막의 표면을 청정한 상태로 한채 가열할 필요가 있어서 무정형 실리콘 표면과 반응하지 않는 가스, 예를 들면 질소, 헬륨 등의 분위기 내에서 행해도 같은 현상이 일어나는 것을 확인했다.
다음에 본 발명을 적용하여 형성한 반도체 DRAM에 대해 제16도를 참조하여 설명한다.
P형 실리콘 기판(301) 표면에 필드 산화막(308)을 형성해서 트랜지스터 형성 영역을 구획한다. 트랜지스터 형성 영역에 게이트 산화막(309)를 형성하고, 트랜지스터 형성 영역을 횡단하여 워드선을 겸한 게이트 전극(310)을 형성하고, 게이트 전극(310) 및 필드 산화막(308)을 마스크로 하여 이온 주입을 행하여 N+형 확산층(311s)(소스 영역) 및 (311d)(드레인 영역)을 형성한다. 산화 실리콘 등의 층간 절연막(302)를 퇴적하여 접속 구멍 C를 소스 영역(311C)상에 형성한다. LPCVD법 등에 의해 무정형 실리콘막을 퇴적하고 패터닝하여 NH4OH, H2O2및 H2O의 혼합액으로 세정한 후 불화 수소산 수용액에서 무정형 실리콘막의 자연 산화막을 제거하여 제2실시예의 수법으로 다결정화 하여 용량 축적 전극(305)를 형성한다. 다결정화 처리시 무정형 실리콘막은 소스 영역(311s)와의 접촉부에서 고상 성장에 의해 다결정화가 진행되나 Si2H6조사에 의한 다결정화에 비해 진행이 느려서 용량 축적 전극(305)의 표면 형상에 악 영향을 주지 않는다. 또 무정형 실리콘막의 표면은 Si2H6가스에 균일하게 노출되므로 용량 축적 전극(305)의 표면에는 측면부를 포함하여 거의 균일하게 양호한 요철이 형성된다. 이어서 용량 절연막(306)을 형성하고 다결정 실리콘막 등에 의해 대향 전극(307)을 형성한다. 그래서 MOS 트랜지스터의 소스 영역에 접속한 캐패시터를 형성할 수 있고, 집적도가 높은 DRAM을 실현할 수 있다.
제3실시예를 적용할 때는 무정형 실리콘막 형성후 즉시 다결정 처리를 행하고 패터닝하여 축적 전극을 형성하면 좋다. 패터닝 후에 다결정 처리를 행할 수도 있으나, 분자선의 지향성을 고려하면 측면에 요철을 형성하기 어려우므로 자연 산화막 제거를 생략하는 수순을 선택하는 것이 좋다.
본 발명을 특정 실시예들을 들어 설명했으나, 이것으로 한정되는 것이 아니고 본 발명을 참조하여 본 기술 분야에 숙달된 사람이 본 발명의 진정한 범위내에서 다른 실시예 뿐만 아니라 상기 실시예를 변형 실시 가능함은 명백하다.

Claims (5)

  1. 반도체 칩의 소정 절연막에 무정형 실리콘막을 퇴적하고, 상기 무정형 실리콘막의 표면이 실질적으로 청정한 상태에서 600 내지 700℃에서 20분 이내로 급격히 가열시켜 결정핵을 상기 무정형 실리콘막 표면에 발생시키고, 500 내지 600℃로 급냉하여 상기 결정핵을 성장시켜 다결정 실리콘막을 형성하여 하나의 용량 전극을 형성하는 공정과, 상기 다결정 실리콘막에 유전체막을 피착하는 공정과, 상기 유전체막에 도전체막을 피착하여 또 하나의 용량 전극을 형성하는 공정으로 이루이짐을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 결정핵 발생 공정과 결정핵 성장 공정은 질소 또는 헬륨 등의 무정형 실리콘막과 실질적으로 화학 반응을 일으키지 않는 가스 중에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 결정핵 발생 공정은 진공중 또는 상기 무정형 실리콘막과 실질적으로 화학 반응을 일으키지 않는 가스 중에서 500 내지 620℃로 가열하면서 실리콘을 포함하는 화합물의 가스를 공급하여 행하고, 결정핵 성장 조건은 상기 실리콘을 포함하는 화합물의 가스 공급을 중지하고 가열을 속행하여 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 결정핵 발생 공정은 무정형 실리콘막을 퇴적 후 대기 중에서 패터닝하여 불소 수용액으로 세정하고 건조한 후 Si2H6가스를 공급하면서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 결정핵 발생 공정은 진공 중에서 400 내지 500℃로 가열하여 실리콘의 분자선을 조사하면서 행하고, 결정핵 성장 공정은 상기 실리콘의 분자선 조사를 중지하고 가열을 속행하여 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1019920010774A 1991-06-21 1992-06-20 다결정 실리콘막의 형성 방법 KR960012256B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP14912891 1991-06-21
JP91-149128 1991-06-21
JP16854191 1991-07-10
JP91-168541 1991-07-10
JP17823291 1991-07-18
JP91-178232 1991-07-18

Publications (1)

Publication Number Publication Date
KR960012256B1 true KR960012256B1 (ko) 1996-09-18

Family

ID=27319686

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920010774A KR960012256B1 (ko) 1991-06-21 1992-06-20 다결정 실리콘막의 형성 방법

Country Status (5)

Country Link
US (1) US5385863A (ko)
EP (1) EP0521644B1 (ko)
JP (1) JP2508948B2 (ko)
KR (1) KR960012256B1 (ko)
DE (1) DE69204386T2 (ko)

Families Citing this family (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5691249A (en) * 1990-03-20 1997-11-25 Nec Corporation Method for fabricating polycrystalline silicon having micro roughness on the surface
US5366917A (en) * 1990-03-20 1994-11-22 Nec Corporation Method for fabricating polycrystalline silicon having micro roughness on the surface
DE69131570T2 (de) * 1990-11-16 2000-02-17 Seiko Epson Corp Verfahren zur Herstellung einer Dünnfilm-Halbleiteranordnung
GB2293691B (en) * 1991-09-07 1996-06-19 Samsung Electronics Co Ltd Semiconductor memory devices
KR100355938B1 (ko) * 1993-05-26 2002-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치제작방법
US6090646A (en) * 1993-05-26 2000-07-18 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
DE4419074C2 (de) * 1993-06-03 1998-07-02 Micron Semiconductor Inc Verfahren zum gleichmäßigen Dotieren von polykristallinem Silizium mit halbkugelförmiger Körnung
JP3313840B2 (ja) * 1993-09-14 2002-08-12 富士通株式会社 半導体装置の製造方法
US5656531A (en) * 1993-12-10 1997-08-12 Micron Technology, Inc. Method to form hemi-spherical grain (HSG) silicon from amorphous silicon
JP3221473B2 (ja) 1994-02-03 2001-10-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5972771A (en) * 1994-03-11 1999-10-26 Micron Technology, Inc. Enhancing semiconductor structure surface area using HSG and etching
US5554566A (en) * 1994-09-06 1996-09-10 United Microelectronics Corporation Method to eliminate polycide peeling
US6121081A (en) * 1994-11-15 2000-09-19 Micron Technology, Inc. Method to form hemi-spherical grain (HSG) silicon
KR960026821A (ko) * 1994-12-20 1996-07-22 김주용 캐패시터 제조방법
JP2833545B2 (ja) * 1995-03-06 1998-12-09 日本電気株式会社 半導体装置の製造方法
US5856007A (en) * 1995-07-18 1999-01-05 Sharan; Sujit Method and apparatus for forming features in holes, trenches and other voids in the manufacturing of microelectronic devices
KR100224710B1 (ko) 1995-10-10 1999-10-15 윤종용 반도체 장치의 커패시터 제조 방법
US5801104A (en) * 1995-10-24 1998-09-01 Micron Technology, Inc. Uniform dielectric film deposition on textured surfaces
US5612558A (en) * 1995-11-15 1997-03-18 Micron Technology, Inc. Hemispherical grained silicon on refractory metal nitride
US6015986A (en) * 1995-12-22 2000-01-18 Micron Technology, Inc. Rugged metal electrodes for metal-insulator-metal capacitors
KR100224707B1 (ko) * 1995-12-23 1999-10-15 윤종용 반도체 장치 커패시터의 제조방법
US5691228A (en) 1996-01-18 1997-11-25 Micron Technology, Inc. Semiconductor processing method of making a hemispherical grain (HSG) polysilicon layer
US5721171A (en) * 1996-02-29 1998-02-24 Micron Technology, Inc. Method for forming controllable surface enhanced three dimensional objects
JP2795313B2 (ja) * 1996-05-08 1998-09-10 日本電気株式会社 容量素子及びその製造方法
JPH09298284A (ja) * 1996-05-09 1997-11-18 Nec Corp 半導体容量素子の形成方法
JPH09309256A (ja) * 1996-05-21 1997-12-02 Brother Ind Ltd 回転式スタンプ装置
JP2795316B2 (ja) * 1996-05-21 1998-09-10 日本電気株式会社 半導体装置の製造方法
KR100219482B1 (ko) * 1996-05-23 1999-09-01 윤종용 반도체 메모리 장치의 커패시터 제조 방법
KR100200705B1 (ko) * 1996-06-08 1999-06-15 윤종용 반도체 디바이스 제조장치, 제조장치의 공정 조건 조절방법 및 이를 이용한 커패시터 제조방법
KR100230363B1 (ko) * 1996-06-28 1999-11-15 윤종용 반도체장치의 커패시터 제조방법
JP3105788B2 (ja) * 1996-07-15 2000-11-06 日本電気株式会社 半導体装置の製造方法
US5888295A (en) * 1996-08-20 1999-03-30 Micron Technology, Inc. Method of forming a silicon film
US5770500A (en) * 1996-11-15 1998-06-23 Micron Technology, Inc. Process for improving roughness of conductive layer
KR100269287B1 (ko) * 1996-11-22 2000-11-01 윤종용 반도체장치의hsg형성방법
US6117692A (en) * 1997-01-14 2000-09-12 Kim; Young-Sun Calibrated methods of forming hemispherical grained silicon layers
US5753552A (en) * 1997-01-30 1998-05-19 United Microelectronics Corporation Method for fabricating a storage electrode without polysilicon bridge and undercut
US6069053A (en) 1997-02-28 2000-05-30 Micron Technology, Inc. Formation of conductive rugged silicon
US5937314A (en) 1997-02-28 1999-08-10 Micron Technology, Inc. Diffusion-enhanced crystallization of amorphous materials to improve surface roughness
US6699745B1 (en) * 1997-03-27 2004-03-02 Texas Instruments Incorporated Capacitor and memory structure and method
KR100259038B1 (ko) * 1997-03-31 2000-06-15 윤종용 반도체커패시터제조방법및그에따라형성된반도체커패시터
JP2982739B2 (ja) * 1997-04-22 1999-11-29 日本電気株式会社 半導体装置の製造方法
US6218260B1 (en) * 1997-04-22 2001-04-17 Samsung Electronics Co., Ltd. Methods of forming integrated circuit capacitors having improved electrode and dielectric layer characteristics and capacitors formed thereby
JP3024589B2 (ja) * 1997-04-23 2000-03-21 日本電気株式会社 半導体装置の製造方法
KR100255662B1 (ko) * 1997-05-03 2000-05-01 윤종용 반구형그레인의다결정실리콘막을갖는반도체장치의제조방법
KR100247931B1 (ko) * 1997-05-21 2000-03-15 윤종용 반구형 그레인의 다결정실리콘막을 갖는 반도체장치의 제조방법
US6245632B1 (en) * 1997-05-22 2001-06-12 Samsung Electronics Co., Ltd. Variable temperature methods of forming hemispherical grained silicon (HSG-Si) layers
KR100234380B1 (ko) * 1997-06-11 1999-12-15 윤종용 반구형 그레인의 실리콘막을 갖는 반도체장치의 제조방법
JP3796030B2 (ja) 1997-11-16 2006-07-12 キヤノンアネルバ株式会社 薄膜作成装置
KR100258096B1 (ko) * 1997-12-01 2000-06-01 정선종 에스오아이(soi) 기판 제조방법
US5885867A (en) * 1997-12-03 1999-03-23 Samsung Electronics Co., Ltd. Methods of forming hemispherical grained silicon layers including anti-nucleation gases
US6004858A (en) * 1997-12-11 1999-12-21 Samsung Electronics Co., Ltd. Methods of forming hemispherical grained silicon (HSG-Si) capacitor structures including protective layers
US6133109A (en) * 1997-12-29 2000-10-17 Samsung Electronics Co., Ltd. Method for manufacturing a DRAM cell capacitor
KR100440886B1 (ko) * 1997-12-30 2004-09-18 주식회사 하이닉스반도체 반도체 소자의 전하저장전극 형성 방법
JP3191757B2 (ja) 1998-02-03 2001-07-23 日本電気株式会社 半導体装置の製造方法
US6087226A (en) * 1998-03-26 2000-07-11 Samsung Electronics Co., Ltd. Methods of forming capacitors including electrodes with hemispherical grained silicon layers on sidewalls thereof and related structures
KR100327123B1 (ko) 1998-03-30 2002-08-24 삼성전자 주식회사 디램셀캐패시터의제조방법
KR100296652B1 (ko) * 1998-04-09 2001-10-27 윤종용 반도체장치의제조방법
US5930625A (en) * 1998-04-24 1999-07-27 Vanguard International Semiconductor Corporation Method for fabricating a stacked, or crown shaped, capacitor structure
JP3244049B2 (ja) 1998-05-20 2002-01-07 日本電気株式会社 半導体装置の製造方法
US5837582A (en) * 1998-05-22 1998-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method to increase capacitance of a DRAM cell
KR100283192B1 (ko) * 1998-06-09 2001-04-02 윤종용 반구형결정가입자들을갖는캐패시터의제조방법
JP3468347B2 (ja) 1998-06-22 2003-11-17 日本エー・エス・エム株式会社 半導体素子の製造方法
JP2000012783A (ja) 1998-06-22 2000-01-14 Nippon Asm Kk 半導体素子の製造方法
JP2000150815A (ja) 1998-09-04 2000-05-30 Kokusai Electric Co Ltd 半導体装置の製造方法及び半導体製造装置
US6191011B1 (en) 1998-09-28 2001-02-20 Ag Associates (Israel) Ltd. Selective hemispherical grain silicon deposition
US6204120B1 (en) 1998-09-28 2001-03-20 Ag Associates (Israel) Ltd. Semiconductor wafer pretreatment utilizing ultraviolet activated chlorine
KR100327328B1 (ko) * 1998-10-13 2002-05-09 윤종용 부분적으로다른두께를갖는커패시터의유전막형성방버뵤
US6049106A (en) * 1999-01-14 2000-04-11 Micron Technology, Inc. Large grain single crystal vertical thin film polysilicon MOSFETs
KR100363083B1 (ko) 1999-01-20 2002-11-30 삼성전자 주식회사 반구형 그레인 커패시터 및 그 형성방법
KR100317042B1 (ko) 1999-03-18 2001-12-22 윤종용 반구형 알갱이 실리콘을 가지는 실린더형 커패시터 및 그 제조방법
KR100350675B1 (ko) 2000-01-26 2002-08-28 삼성전자 주식회사 반도체 메모리 장치 및 그 제조 방법
JP3676983B2 (ja) 2000-03-29 2005-07-27 株式会社日立国際電気 半導体製造方法、基板処理方法、及び半導体製造装置
US6559007B1 (en) 2000-04-06 2003-05-06 Micron Technology, Inc. Method for forming flash memory device having a tunnel dielectric comprising nitrided oxide
KR100587046B1 (ko) * 2000-05-31 2006-06-07 주식회사 하이닉스반도체 반도체 소자의 전하저장 전극 제조 방법
US6455372B1 (en) 2000-08-14 2002-09-24 Micron Technology, Inc. Nucleation for improved flash erase characteristics
US6544908B1 (en) 2000-08-30 2003-04-08 Micron Technology, Inc. Ammonia gas passivation on nitride encapsulated devices
KR20020043815A (ko) 2000-12-04 2002-06-12 윤종용 반구형 그레인 커패시터의 제조방법
KR100768727B1 (ko) * 2001-01-12 2007-10-19 주성엔지니어링(주) 트렌치 내벽에만 선택적으로 ＨＳＧ－Ｓｉ를 형성시키는방법
US7026219B2 (en) * 2001-02-12 2006-04-11 Asm America, Inc. Integration of high k gate dielectric
KR101027485B1 (ko) 2001-02-12 2011-04-06 에이에스엠 아메리카, 인코포레이티드 반도체 박막 증착을 위한 개선된 공정
US6682992B2 (en) 2002-05-15 2004-01-27 International Business Machines Corporation Method of controlling grain size in a polysilicon layer and in semiconductor devices having polysilicon structures
US7186630B2 (en) * 2002-08-14 2007-03-06 Asm America, Inc. Deposition of amorphous silicon-containing films
JP4617795B2 (ja) * 2004-09-22 2011-01-26 Ｊｓｒ株式会社 シリコン膜の形成方法
US20080246101A1 (en) * 2007-04-05 2008-10-09 Applied Materials Inc. Method of poly-silicon grain structure formation
KR20100124660A (ko) * 2009-05-19 2010-11-29 주성엔지니어링(주) 태양전지 및 그의 제조방법
TWI711728B (zh) * 2016-08-29 2020-12-01 聯華電子股份有限公司 形成晶格結構的方法
CN113228282B (zh) * 2021-03-29 2023-12-05 长江存储科技有限责任公司 用于增大半导体器件中的多晶硅晶粒尺寸的阶梯式退火工艺

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3864817A (en) * 1972-06-26 1975-02-11 Sprague Electric Co Method of making capacitor and resistor for monolithic integrated circuits
US4379020A (en) * 1980-06-16 1983-04-05 Massachusetts Institute Of Technology Polycrystalline semiconductor processing
US4358326A (en) * 1980-11-03 1982-11-09 International Business Machines Corporation Epitaxially extended polycrystalline structures utilizing a predeposit of amorphous silicon with subsequent annealing
GB2130009B (en) * 1982-11-12 1986-04-03 Rca Corp Polycrystalline silicon layers for semiconductor devices
GB8504725D0 (en) * 1985-02-23 1985-03-27 Standard Telephones Cables Ltd Integrated circuits
JPS62124731A (ja) * 1985-11-26 1987-06-06 Sony Corp 半導体薄膜の熱処理方法
JPS6310573A (ja) * 1986-07-02 1988-01-18 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPS63283013A (ja) * 1987-05-11 1988-11-18 Sharp Corp 多結晶シリコン薄膜の形成方法
JPS6448411A (en) * 1987-08-18 1989-02-22 Fujitsu Ltd Forming method of polysilicon layer
US5278093A (en) * 1989-09-23 1994-01-11 Canon Kabushiki Kaisha Method for forming semiconductor thin film
JPH0590490A (ja) * 1991-03-07 1993-04-09 Miyazaki Oki Electric Co Ltd 半導体素子の製造方法
US5275851A (en) * 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates

Also Published As

Publication number Publication date
JPH05304273A (ja) 1993-11-16
US5385863A (en) 1995-01-31
DE69204386D1 (de) 1995-10-05
EP0521644A1 (en) 1993-01-07
EP0521644B1 (en) 1995-08-30
DE69204386T2 (de) 1996-05-15
JP2508948B2 (ja) 1996-06-19

Similar Documents

Publication Publication Date Title
KR960012256B1 (ko) 다결정 실리콘막의 형성 방법
JP2833545B2 (ja) 半導体装置の製造方法
US5723379A (en) Method for fabricating polycrystalline silicon having micro roughness on the surface
JP2937817B2 (ja) 半導体基板表面の酸化膜の形成方法及びｍｏｓ半導体デバイスの製造方法
US5691249A (en) Method for fabricating polycrystalline silicon having micro roughness on the surface
JP2701803B2 (ja) 半導体装置の製造方法
US5858852A (en) Fabrication process of a stack type semiconductor capacitive element
KR100282709B1 (ko) 반구형 실리콘을 이용한 캐패시터의 제조 방법
JP3741518B2 (ja) 半導体メモリ装置のキャパシタ下部電極の製造方法
US20050112870A1 (en) Method of forming a contact plug in a semiconductor device
US5471944A (en) Method for forming crystal article
JP2861343B2 (ja) 半導体装置およびその製造方法
JPH11274097A (ja) 半導体装置の製造方法
JP3486069B2 (ja) 半導体装置の製造方法
JP2707985B2 (ja) 半導体装置の製造方法
KR100234417B1 (ko) 반구형 실리콘막을 사용하는 커패시터 형성방법
KR100338818B1 (ko) 반도체장치의 전하저장전극 형성방법
EP0902462B1 (en) A method for manufacturing a capacitor lower electrode of a semiconductor memory device
JP3039532B2 (ja) 半導体装置の製造方法
KR100266282B1 (ko) 반도체장치의 hsg박막 제조방법
KR100485113B1 (ko) 반구형 알갱이의 실리콘을 이용하여 형성된 요철면을 가진커패시터전극
KR19990072695A (ko) Ｈｓｇ하부전극구조,이를이용한커패시터및그제조방법
JP3610172B2 (ja) 半導体記憶素子の製造方法
JPH07312343A (ja) 多結晶シリコン膜の形成方法
JP2001015709A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110811

Year of fee payment: 16

EXPY Expiration of term