JP2795316B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特に、容量素子を備えた半導体装置の製造方法に
関する。
方法、特に、容量素子を備えた半導体装置の製造方法に
関する。
【０００２】
【従来の技術】最近、この種の半導体装置においては、
ダイナミックＲＡＭ（以下、ＤＲＡＭと略称する）に見
られるように、より高い集積度が要求されている。この
要求に応えるために、ＤＲＡＭ中の各メモリセルに必要
な面積も極めて縮小されている。例えば、１ＭＤＲＡＭ
或いは４ＭＤＲＡＭでは、最小設計幅が０．８μｍとな
るような設計ルールが採用されており、他方、１６ＭＤ
ＲＡＭでは、最小設計幅が０．６μｍとなるような設計
ルールが採用されている。
ダイナミックＲＡＭ（以下、ＤＲＡＭと略称する）に見
られるように、より高い集積度が要求されている。この
要求に応えるために、ＤＲＡＭ中の各メモリセルに必要
な面積も極めて縮小されている。例えば、１ＭＤＲＡＭ
或いは４ＭＤＲＡＭでは、最小設計幅が０．８μｍとな
るような設計ルールが採用されており、他方、１６ＭＤ
ＲＡＭでは、最小設計幅が０．６μｍとなるような設計
ルールが採用されている。
【０００３】このように、記憶容量は増大しつつある反
面、生産効率を上げ、コストを下げるためには半導体チ
ップのサイズを大きくすることができない。このため、
情報を記憶するメモリセルの面積をいかに小さく、縮小
するかが、この種半導体技術に課せられた重要なテーマ
である。
面、生産効率を上げ、コストを下げるためには半導体チ
ップのサイズを大きくすることができない。このため、
情報を記憶するメモリセルの面積をいかに小さく、縮小
するかが、この種半導体技術に課せられた重要なテーマ
である。
【０００４】メモリセルの面積が縮小すると、メモリセ
ルに蓄積される電荷の量も極めて小さくなってしまうた
め、メモリセルの高集積化と共に、メモリセルとして必
要な電荷量を確保することが困難な状況になってきてい
る。このような状況の下に、トレンチ型或いは積層型の
キャパシタを備えたメモリセルが提案され、実用化され
ている。
ルに蓄積される電荷の量も極めて小さくなってしまうた
め、メモリセルの高集積化と共に、メモリセルとして必
要な電荷量を確保することが困難な状況になってきてい
る。このような状況の下に、トレンチ型或いは積層型の
キャパシタを備えたメモリセルが提案され、実用化され
ている。
【０００５】このうち、積層型のキャパシタを有するメ
モリセル構造は、トレンチ型のキャパシタを備えたもの
に比較して、ソフトエラー耐性において高く、また、シ
リコン基板に損傷を与えないと言う利点を有しているた
め、次世代におけるメモリセル構造として期待されてい
る。
モリセル構造は、トレンチ型のキャパシタを備えたもの
に比較して、ソフトエラー耐性において高く、また、シ
リコン基板に損傷を与えないと言う利点を有しているた
め、次世代におけるメモリセル構造として期待されてい
る。
【０００６】このような積層型のキャパシタを有するメ
モリセル構造として、ＨＳＧ（ｈｅｍｉ−ｓｐｈｅｒｉ
ｃａｌ−ｇｒａｉｎ）技術、即ち、半球状粒子技術を用
いた積層型キャパシタが提案されている。この積層型キ
ャパシタは、下部電極、容量絶縁膜、及び上部電極によ
って構成されており、下部電極は、層間絶縁膜に設けら
れたコンタクトホールを介して、半導体基板内に形成さ
れたＭＯＳＦＥＴと電気的に接続されている。この場
合、キャパシタの下部電極として動作する蓄積電極の表
面に半球状の粒子を多数形成することにより、実質的
に、蓄積電極の表面積を拡大し、これによって、大きな
容量を実現している。
モリセル構造として、ＨＳＧ（ｈｅｍｉ−ｓｐｈｅｒｉ
ｃａｌ−ｇｒａｉｎ）技術、即ち、半球状粒子技術を用
いた積層型キャパシタが提案されている。この積層型キ
ャパシタは、下部電極、容量絶縁膜、及び上部電極によ
って構成されており、下部電極は、層間絶縁膜に設けら
れたコンタクトホールを介して、半導体基板内に形成さ
れたＭＯＳＦＥＴと電気的に接続されている。この場
合、キャパシタの下部電極として動作する蓄積電極の表
面に半球状の粒子を多数形成することにより、実質的
に、蓄積電極の表面積を拡大し、これによって、大きな
容量を実現している。
【０００７】半球状粒子によって凹凸を設けるＨＳＧ技
術のうち、シリコン膜上に、自然酸化膜を介してアモル
ファスシリコン膜を形成し、当該アモルファスシリコン
膜を熱処理することにより、アモルファスシリコン膜表
面にマイグレーションを生じさせることにより、表面に
凹凸を有するポリシリコン膜を形成する方法が提案され
ている（特開平５−１１００２３号公報）。この方法で
は、マイグレーションが自然酸化膜において止まるた
め、以後に行われるＨＦ洗浄の際に、下層膜を形成する
シリコン膜における剥離等を防止できるという利点があ
る。
術のうち、シリコン膜上に、自然酸化膜を介してアモル
ファスシリコン膜を形成し、当該アモルファスシリコン
膜を熱処理することにより、アモルファスシリコン膜表
面にマイグレーションを生じさせることにより、表面に
凹凸を有するポリシリコン膜を形成する方法が提案され
ている（特開平５−１１００２３号公報）。この方法で
は、マイグレーションが自然酸化膜において止まるた
め、以後に行われるＨＦ洗浄の際に、下層膜を形成する
シリコン膜における剥離等を防止できるという利点があ
る。
【０００８】また、特開平７−１４７９７号公報には、
第１のポリシリコン層上に、二酸化シリコン層を形成し
た後、第２のポリシリコン層を形成し、当該第２のポリ
シリコン層をエネルギー及びガスに晒すことにより、粗
面化された第２のポリシリコン層を設ける方法が開示さ
れている。この方法では、第２のポリシリコン層に独立
にドーパントをドーピングすることにより、第２のポリ
シリコン層に、均一にドーパントをドーピングできると
言う利点がある。
第１のポリシリコン層上に、二酸化シリコン層を形成し
た後、第２のポリシリコン層を形成し、当該第２のポリ
シリコン層をエネルギー及びガスに晒すことにより、粗
面化された第２のポリシリコン層を設ける方法が開示さ
れている。この方法では、第２のポリシリコン層に独立
にドーパントをドーピングすることにより、第２のポリ
シリコン層に、均一にドーパントをドーピングできると
言う利点がある。
【０００９】
【発明が解決しようとする課題】上記した特開平５−１
１００２３号公報及び特開平７−１４７９７号公報のい
ずれも、ＨＳＧ技術による凹凸は、ポリシリコン膜或い
は層の表面に限られているため、容量値の増加には限界
がある。
１００２３号公報及び特開平７−１４７９７号公報のい
ずれも、ＨＳＧ技術による凹凸は、ポリシリコン膜或い
は層の表面に限られているため、容量値の増加には限界
がある。
【００１０】他方、キャパシタを構成する下部電極の表
面だけでなく、下部電極の側面にも、ＨＳＧ技術による
凹凸を形成する方法として、特開平５−３１５５４３号
公報に記載された方法がある。開示された方法では、Ｃ
ＶＤ技術を用いて堆積されたアモルファスシリコン膜を
選択的にエッチングすることによりパターニングした
後、酸素雰囲気で熱処理して、アモルファスシリコン膜
をポリシリコン膜に結晶化させている。この方法では、
前述したように、下部電極の表面だけでなく、側面にも
凹凸を形成できるため、大きな容量値を実現できるとい
う利点がある。
面だけでなく、下部電極の側面にも、ＨＳＧ技術による
凹凸を形成する方法として、特開平５−３１５５４３号
公報に記載された方法がある。開示された方法では、Ｃ
ＶＤ技術を用いて堆積されたアモルファスシリコン膜を
選択的にエッチングすることによりパターニングした
後、酸素雰囲気で熱処理して、アモルファスシリコン膜
をポリシリコン膜に結晶化させている。この方法では、
前述したように、下部電極の表面だけでなく、側面にも
凹凸を形成できるため、大きな容量値を実現できるとい
う利点がある。
【００１１】しかしながら、本発明者等の実験によれ
ば、特開平５−３１５５４３号公報に記載された方法で
は、ＨＳＧを成長させる処理温度が±２．５℃と非常に
狭く、量産に不向きであるという欠点があることが判明
した。
ば、特開平５−３１５５４３号公報に記載された方法で
は、ＨＳＧを成長させる処理温度が±２．５℃と非常に
狭く、量産に不向きであるという欠点があることが判明
した。
【００１２】この欠点を除去する方法として、アモルフ
ァスシリコンの表面及び側面領域に、ＳｉＨ４等を照射
することにより、核を形成し、以後、アニーリングする
ことにより、凹凸を形成する所謂核付法が提案されてい
る。具体的に説明すると、この核付法の場合、層間絶縁
膜に選択的に形成されたコンタクトホールを介して、半
導体基板内のＭＯＳＦＥＴ等の半導体素子に対して電気
的に接続されたアモルファスシリコンを形成すると共
に、このアモルファスシリコンをパターニングして、下
部電極部材を形成する。次に、この下部電極部材の表面
に残された自然酸化膜をＨＦ等により除去した後、所定
温度に保たれた反応炉内で、ＳｉＨ４等を下部電極部材
に照射する。
ァスシリコンの表面及び側面領域に、ＳｉＨ４等を照射
することにより、核を形成し、以後、アニーリングする
ことにより、凹凸を形成する所謂核付法が提案されてい
る。具体的に説明すると、この核付法の場合、層間絶縁
膜に選択的に形成されたコンタクトホールを介して、半
導体基板内のＭＯＳＦＥＴ等の半導体素子に対して電気
的に接続されたアモルファスシリコンを形成すると共
に、このアモルファスシリコンをパターニングして、下
部電極部材を形成する。次に、この下部電極部材の表面
に残された自然酸化膜をＨＦ等により除去した後、所定
温度に保たれた反応炉内で、ＳｉＨ４等を下部電極部材
に照射する。
【００１３】ＳｉＨ４等の照射後、所定の時間アニール
することにより、下部電極部材の表面だけでなく側面に
もＨＳＧによる凹凸を有する下部電極が形成されてい
る。
することにより、下部電極部材の表面だけでなく側面に
もＨＳＧによる凹凸を有する下部電極が形成されてい
る。
【００１４】しかしながら、上記した核付法を使用した
場合、層間絶縁膜と下部電極部材との界面から結晶が成
長し、下部電極部材の表面並びに側面に凹凸が形成され
る前に、当該結晶が下部電極部材の露出した表面、側面
に到達してしまうことが観測された。このように、一
旦、結晶が露出して露出した上面や側面等の表面に到達
してしまうと、以後、ＨＳＧ化は進行しなくなってしま
い、結果として、下部電極の表面積の増加が期待できな
いことが確認された。
場合、層間絶縁膜と下部電極部材との界面から結晶が成
長し、下部電極部材の表面並びに側面に凹凸が形成され
る前に、当該結晶が下部電極部材の露出した表面、側面
に到達してしまうことが観測された。このように、一
旦、結晶が露出して露出した上面や側面等の表面に到達
してしまうと、以後、ＨＳＧ化は進行しなくなってしま
い、結果として、下部電極の表面積の増加が期待できな
いことが確認された。
【００１５】本発明の目的は、核付法において、層間絶
縁膜界面から生じる結晶化の現象を抑制できる半導体装
置の製造方法を提供することである。
縁膜界面から生じる結晶化の現象を抑制できる半導体装
置の製造方法を提供することである。
【００１６】本発明の他の目的は、表面積を増加させる
ことができる容量素子の製造方法を提供することであ
る。
ことができる容量素子の製造方法を提供することであ
る。
【００１７】本発明の更に他の目的は、この結晶化の現
象を抑制する方法を提供することである。
象を抑制する方法を提供することである。
【００１８】
【課題を解決するための手段】本発明の一形態によれ
ば、アモルファスシリコンを熱処理すると共に、半球状
粒子の核となる材料を照射して、前記核を形成する工程
と、前記核を形成されたアモルファスシリコンをアニー
ルして、前記半球状粒子を形成する工程とを備え、前記
核を形成する工程における温度を前記アニールする工程
におけるアニール温度よりも低くする半導体装置の製造
方法が得られる。この場合、前記核を形成する工程の温
度は、前記アニール温度よりも、５〜２０℃、好ましく
は、５〜１０℃低い温度に保たれる。
ば、アモルファスシリコンを熱処理すると共に、半球状
粒子の核となる材料を照射して、前記核を形成する工程
と、前記核を形成されたアモルファスシリコンをアニー
ルして、前記半球状粒子を形成する工程とを備え、前記
核を形成する工程における温度を前記アニールする工程
におけるアニール温度よりも低くする半導体装置の製造
方法が得られる。この場合、前記核を形成する工程の温
度は、前記アニール温度よりも、５〜２０℃、好ましく
は、５〜１０℃低い温度に保たれる。
【００１９】本発明の更に他の形態によれば、層間絶縁
膜に設けられたコンタクトホールを介して、半導体基板
上に形成された半導体素子と電気的に接続された容量素
子の製造方法において、前記コンタクトホール内及び層
間絶縁膜上に、アモルファスシリコンを形成する工程
と、前記アモルファスシリコン上に、核となる材料を照
射する工程と、前記核となる材料を照射した後、アニー
ルする工程とを備え、前記核となる材料を照射する工程
は、前記アニールする工程の際、層間絶縁膜との界面か
ら結晶が成長しないような温度で行われる容量素子の製
造方法が得られる。
膜に設けられたコンタクトホールを介して、半導体基板
上に形成された半導体素子と電気的に接続された容量素
子の製造方法において、前記コンタクトホール内及び層
間絶縁膜上に、アモルファスシリコンを形成する工程
と、前記アモルファスシリコン上に、核となる材料を照
射する工程と、前記核となる材料を照射した後、アニー
ルする工程とを備え、前記核となる材料を照射する工程
は、前記アニールする工程の際、層間絶縁膜との界面か
ら結晶が成長しないような温度で行われる容量素子の製
造方法が得られる。
【００２０】
【発明の実施の形態】本発明を説明する前に、本発明の
理解を容易にするために、まず、図８及び図９を参照し
て、従来、本発明者等が行ってきた核付法によるＨＳＧ
の形成方法を説明する。この場合、半導体要素を図８に
示された温度シーケンスにしたがって、反応炉で後述す
る処理を行う。ここで、図９に示すように、ＨＳＧを形
成されるべき半導体要素は、メモリ素子等を予め形成し
た半導体基板上に、層間絶縁膜を形成し、この層間絶縁
膜上に選択的にコンタクトホールを開口して、半導体基
板を部分的に露出させる。この状態で、コンタクトホー
ル及び層間絶縁膜上に、不純物、例えば、リンをドープ
したアモルファスシリコンを形成する。この状態では、
アモルファスシリコンの上面及び側面は露出されている
状態にあるものとする。尚、核付法によって、ＨＳＧを
形成する場合、アモルファスシリコン上には、自然酸化
膜が形成されていないことが望ましく、自然酸化膜が形
成されている場合には、エッチング等により自然酸化膜
は除去される。
理解を容易にするために、まず、図８及び図９を参照し
て、従来、本発明者等が行ってきた核付法によるＨＳＧ
の形成方法を説明する。この場合、半導体要素を図８に
示された温度シーケンスにしたがって、反応炉で後述す
る処理を行う。ここで、図９に示すように、ＨＳＧを形
成されるべき半導体要素は、メモリ素子等を予め形成し
た半導体基板上に、層間絶縁膜を形成し、この層間絶縁
膜上に選択的にコンタクトホールを開口して、半導体基
板を部分的に露出させる。この状態で、コンタクトホー
ル及び層間絶縁膜上に、不純物、例えば、リンをドープ
したアモルファスシリコンを形成する。この状態では、
アモルファスシリコンの上面及び側面は露出されている
状態にあるものとする。尚、核付法によって、ＨＳＧを
形成する場合、アモルファスシリコン上には、自然酸化
膜が形成されていないことが望ましく、自然酸化膜が形
成されている場合には、エッチング等により自然酸化膜
は除去される。
【００２１】上記した半導体要素を反応炉内に導き、図
８に示すような温度で処理を行う。図８に示すように、
まず、半導体要素を約５５０〜５７０℃の温度まで加熱
し、この温度に維持する。半導体要素の温度が上記した
温度で安定化された後、反応炉内に、ＳｉＨ４を導入
し、半導体要素のアモルファスシリコンにＳｉＨ４を一
定時間照射する。この結果、アモルファスシリコンの露
出した上面及び側面には、シリコン原子の核が形成され
る。
８に示すような温度で処理を行う。図８に示すように、
まず、半導体要素を約５５０〜５７０℃の温度まで加熱
し、この温度に維持する。半導体要素の温度が上記した
温度で安定化された後、反応炉内に、ＳｉＨ４を導入
し、半導体要素のアモルファスシリコンにＳｉＨ４を一
定時間照射する。この結果、アモルファスシリコンの露
出した上面及び側面には、シリコン原子の核が形成され
る。
【００２２】核形成後、ＳｉＨ４の照射を停止し、上記
した温度で、所定時間、アモルファスシリコンをアニー
ルする。このアニール中に、アモルファスシリコンの上
面、並びに、側面において、核を中心として、その周辺
からアモルファスシリコンのマイグレーションが生じ、
結果的に、半球状シリコン粒子のＨＳＧが上面及び側面
に形成される。ＨＳＧの形成された半導体要素を反応炉
から出し、以後、誘電体膜及びプレート電極を形成する
ことによって、容量素子を作成する。
した温度で、所定時間、アモルファスシリコンをアニー
ルする。このアニール中に、アモルファスシリコンの上
面、並びに、側面において、核を中心として、その周辺
からアモルファスシリコンのマイグレーションが生じ、
結果的に、半球状シリコン粒子のＨＳＧが上面及び側面
に形成される。ＨＳＧの形成された半導体要素を反応炉
から出し、以後、誘電体膜及びプレート電極を形成する
ことによって、容量素子を作成する。
【００２３】図８に示したような温度シーケンスを採用
した場合、アモルファスシリコンと層間絶縁膜との界面
から、ＨＳＧとは異なる結晶が成長し、この結晶がアモ
ルファスシリコンの上面及び側面に到達すると、その結
晶化部分にはＨＳＧが形成されないという現象が見出だ
された。
した場合、アモルファスシリコンと層間絶縁膜との界面
から、ＨＳＧとは異なる結晶が成長し、この結晶がアモ
ルファスシリコンの上面及び側面に到達すると、その結
晶化部分にはＨＳＧが形成されないという現象が見出だ
された。
【００２４】図９を参照して、この現象をより具体的に
説明すると、図示された半導体要素は、メモリ素子（図
示せず）を予め形成した半導体基板２１、コンタクトホ
ールを開口した層間絶縁膜２２、及び、コンタクトホー
ル、層間絶縁膜上に形成されたリンドープのアモルファ
スシリコン２３とを備え、アモルファスシリコン２３の
表面は、その上面及び側面において露出した状態にあ
る。このような構成の半導体要素に対して、図７に示し
た温度シーケンスにしたがって、ＳｉＨ４の照射並びに
アニールを行った場合、半球状シリコン粒子のＨＳＧ２
４が露出したアモルファスシリコン２３の表面に形成さ
れる前に、層間絶縁膜２２とアモルファスシリコン２３
との界面から結晶２５が生じることが判った。
説明すると、図示された半導体要素は、メモリ素子（図
示せず）を予め形成した半導体基板２１、コンタクトホ
ールを開口した層間絶縁膜２２、及び、コンタクトホー
ル、層間絶縁膜上に形成されたリンドープのアモルファ
スシリコン２３とを備え、アモルファスシリコン２３の
表面は、その上面及び側面において露出した状態にあ
る。このような構成の半導体要素に対して、図７に示し
た温度シーケンスにしたがって、ＳｉＨ４の照射並びに
アニールを行った場合、半球状シリコン粒子のＨＳＧ２
４が露出したアモルファスシリコン２３の表面に形成さ
れる前に、層間絶縁膜２２とアモルファスシリコン２３
との界面から結晶２５が生じることが判った。
【００２５】この結晶２５がＨＳＧの形成前に、アモル
ファスシリコン２３の表面に到達すると、２６で示した
ように、結晶化した部分には、ＨＳＧ２４が形成されな
いことが観測された。この結果、ＨＳＧの形成による表
面積の拡大が制限されてしまうのが実情である。
ファスシリコン２３の表面に到達すると、２６で示した
ように、結晶化した部分には、ＨＳＧ２４が形成されな
いことが観測された。この結果、ＨＳＧの形成による表
面積の拡大が制限されてしまうのが実情である。
【００２６】本発明者等は、層間絶縁膜の界面からのア
モルファスシリコンの結晶化現象を温度シーケンスを変
更することにより、抑制できることを見出だし、この知
見に基づいた容量素子の製造方法を提案するものであ
る。
モルファスシリコンの結晶化現象を温度シーケンスを変
更することにより、抑制できることを見出だし、この知
見に基づいた容量素子の製造方法を提案するものであ
る。
【００２７】図１、図２、及び、図３を参照して、本発
明の一実施の形態に係る容量素子の製造方法を説明す
る。まず、図２に示すように、半導体基板２１、コンタ
クトホールを有する層間絶縁膜２２、及び、リンドープ
のアモルファスシリコン２３を備えた半導体要素が用意
され、当該半導体要素が反応炉内に導かれる。
明の一実施の形態に係る容量素子の製造方法を説明す
る。まず、図２に示すように、半導体基板２１、コンタ
クトホールを有する層間絶縁膜２２、及び、リンドープ
のアモルファスシリコン２３を備えた半導体要素が用意
され、当該半導体要素が反応炉内に導かれる。
【００２８】反応炉内では、図１に示された温度シーケ
ンスにしたがって、ＨＳＧ形成のための処理が行われ
る。まず、反応炉内において、半導体要素は５５０〜５
７０℃の温度範囲にあるアニール温度Ａより５〜１０℃
低い温度Ｂまで加熱される。半導体要素の温度が温度Ｂ
で安定化された後、反応炉内に、シリコン原子からなる
結晶核を形成するためのガスとして、ＳｉＨ４が導入さ
れ、半導体要素に設けられているリンドープのアモルフ
ァスシリコンに照射される。ＳｉＨ４の導入時間は、例
えば、２０分間であり、この時間内に、シリコン原子か
らなる結晶核がアモルファスシリコンの露出した上面及
び側面に形成される。尚、ＳｉＨ４の照射中、反応炉内
は、例えば、０．９ｍＴｏｒｒの真空度に保たれてい
る。
ンスにしたがって、ＨＳＧ形成のための処理が行われ
る。まず、反応炉内において、半導体要素は５５０〜５
７０℃の温度範囲にあるアニール温度Ａより５〜１０℃
低い温度Ｂまで加熱される。半導体要素の温度が温度Ｂ
で安定化された後、反応炉内に、シリコン原子からなる
結晶核を形成するためのガスとして、ＳｉＨ４が導入さ
れ、半導体要素に設けられているリンドープのアモルフ
ァスシリコンに照射される。ＳｉＨ４の導入時間は、例
えば、２０分間であり、この時間内に、シリコン原子か
らなる結晶核がアモルファスシリコンの露出した上面及
び側面に形成される。尚、ＳｉＨ４の照射中、反応炉内
は、例えば、０．９ｍＴｏｒｒの真空度に保たれてい
る。
【００２９】このように、アニール温度Ａより５〜１０
℃程度低い定常温度Ｂで、ＳｉＨ４の照射を行った場
合、層間絶縁膜２２の界面から、アモルファスシリコン
２３中に生じる結晶の成長速度を遅らせることができ
た。
℃程度低い定常温度Ｂで、ＳｉＨ４の照射を行った場
合、層間絶縁膜２２の界面から、アモルファスシリコン
２３中に生じる結晶の成長速度を遅らせることができ
た。
【００３０】ＳｉＨ４の照射を停止した後、半導体要素
の温度を温度Ａまで上昇させる。この時、半導体要素の
温度が安定するまで、５分程度の遷移時間が必要であ
る。半導体要素の温度がアニール温度Ａにおいて安定化
し、定常状態になると、半導体要素は反応炉内で、アニ
ールされる。したがって、温度Ａはアニール工程におけ
る定常状態の温度をあらわしている。アニール工程は、
３５分間行われた。このアニール工程中、層間絶縁膜２
２の界面からの結晶成長はアモルファスシリコン２３の
表面まで到達しておらず、核を中心としたマイグレーシ
ョンがアモルファスシリコン２３の全表面にわたって生
じた。その結果、図３に示すように、アモルファスシリ
コン２３の上面及び側面の表面全面にわたって、半球状
シリコン粒子がＨＳＧとして形成され、表面積の大きな
容量素子の下部電極、即ち、蓄積電極を形成することが
できた。実際、上記した温度シーケンスによって形成さ
れた下部電極は、ＨＳＧを形成しない場合の表面積に比
較して、１．８〜２．５倍程度の表面積を有していた。
の温度を温度Ａまで上昇させる。この時、半導体要素の
温度が安定するまで、５分程度の遷移時間が必要であ
る。半導体要素の温度がアニール温度Ａにおいて安定化
し、定常状態になると、半導体要素は反応炉内で、アニ
ールされる。したがって、温度Ａはアニール工程におけ
る定常状態の温度をあらわしている。アニール工程は、
３５分間行われた。このアニール工程中、層間絶縁膜２
２の界面からの結晶成長はアモルファスシリコン２３の
表面まで到達しておらず、核を中心としたマイグレーシ
ョンがアモルファスシリコン２３の全表面にわたって生
じた。その結果、図３に示すように、アモルファスシリ
コン２３の上面及び側面の表面全面にわたって、半球状
シリコン粒子がＨＳＧとして形成され、表面積の大きな
容量素子の下部電極、即ち、蓄積電極を形成することが
できた。実際、上記した温度シーケンスによって形成さ
れた下部電極は、ＨＳＧを形成しない場合の表面積に比
較して、１．８〜２．５倍程度の表面積を有していた。
【００３１】上記したアニール工程によって、ＨＳＧが
形成された半導体要素は、反応炉から取り出され冷却さ
れた後、他の反応室内に導かれる。
形成された半導体要素は、反応炉から取り出され冷却さ
れた後、他の反応室内に導かれる。
【００３２】以後、図４に示すように、半球状シリコン
粒子からなるＨＳＧ上には、通常の方法で、容量素子の
誘電体膜２７として、５〜８ｎｍの厚さを有するシリコ
ン酸化膜やシリコン窒化膜が形成されると共に、当該誘
電体膜２７上には、上部電極（即ち、プレート電極）２
８として多結晶シリコン膜が被着される。このようにし
て、下部電極、誘電体膜、及び上部電極からなる容量素
子が得られる。尚、ＨＳＧ形成後、熱処理されると、ア
モルファスシリコン２３は、多結晶シリコンになる。
粒子からなるＨＳＧ上には、通常の方法で、容量素子の
誘電体膜２７として、５〜８ｎｍの厚さを有するシリコ
ン酸化膜やシリコン窒化膜が形成されると共に、当該誘
電体膜２７上には、上部電極（即ち、プレート電極）２
８として多結晶シリコン膜が被着される。このようにし
て、下部電極、誘電体膜、及び上部電極からなる容量素
子が得られる。尚、ＨＳＧ形成後、熱処理されると、ア
モルファスシリコン２３は、多結晶シリコンになる。
【００３３】図５を参照すると、本発明の他の実施の形
態に係る容量素子の製造方法は、アニール工程における
アニール温度Ａ´を図１に示した例に比較して若干高く
して、５６０〜５８０℃にし、且つ、ＳｉＨ４を照射す
る際の定常温度Ｂをアニール温度Ａ´より５〜１０℃低
くしている。このように、ＳｉＨ４の照射時の定常温度
Ｂ及びアニール温度Ａ´を図１の場合より１０℃程度高
くしても、図１と同様に、アモルファスシリコン中に結
晶化が生じるのを抑制することができた。
態に係る容量素子の製造方法は、アニール工程における
アニール温度Ａ´を図１に示した例に比較して若干高く
して、５６０〜５８０℃にし、且つ、ＳｉＨ４を照射す
る際の定常温度Ｂをアニール温度Ａ´より５〜１０℃低
くしている。このように、ＳｉＨ４の照射時の定常温度
Ｂ及びアニール温度Ａ´を図１の場合より１０℃程度高
くしても、図１と同様に、アモルファスシリコン中に結
晶化が生じるのを抑制することができた。
【００３４】図５に示すように、アニール温度Ａ´及び
ＳｉＨ４照射時の定常温度Ｂを図１の場合より高くする
と、アニール工程に要する時間を図１の例に比較して短
縮でき、且つ、スループットを向上させることもでき
る。実際に、図５における照射時間並びにアニール時間
はそれぞれ２０及び２０分程度であった。
ＳｉＨ４照射時の定常温度Ｂを図１の場合より高くする
と、アニール工程に要する時間を図１の例に比較して短
縮でき、且つ、スループットを向上させることもでき
る。実際に、図５における照射時間並びにアニール時間
はそれぞれ２０及び２０分程度であった。
【００３５】図６を参照して、本発明の更に他の実施の
形態に係る容量素子の製造方法における温度シーケンス
を説明する。この実施の形態では、半導体要素を反応炉
に導入した時点からアニール工程までの間に、３段階に
わたって、温度が変化されている。まず、半導体要素
は、ＳｉＨ４の照射時における定常温度Ｂより５〜１０
℃低い温度Ｃまで加熱、安定化された後、ＳｉＨ４の照
射される定常温度Ｂまで加熱され、この温度Ｂで安定化
されている。この定常温度Ｂに維持されている間に、Ｓ
ｉＨ４が導入、照射され、ＳｉＨ４の照射後、アニール
温度Ａまで５〜１０℃だけ、加熱されている。このよう
に、図６の例では、ＳｉＨ４の照射前に、半導体要素を
予備的に加熱しており、この結果として、半導体要素は
定常温度Ｂまで容易に加熱できる。
形態に係る容量素子の製造方法における温度シーケンス
を説明する。この実施の形態では、半導体要素を反応炉
に導入した時点からアニール工程までの間に、３段階に
わたって、温度が変化されている。まず、半導体要素
は、ＳｉＨ４の照射時における定常温度Ｂより５〜１０
℃低い温度Ｃまで加熱、安定化された後、ＳｉＨ４の照
射される定常温度Ｂまで加熱され、この温度Ｂで安定化
されている。この定常温度Ｂに維持されている間に、Ｓ
ｉＨ４が導入、照射され、ＳｉＨ４の照射後、アニール
温度Ａまで５〜１０℃だけ、加熱されている。このよう
に、図６の例では、ＳｉＨ４の照射前に、半導体要素を
予備的に加熱しており、この結果として、半導体要素は
定常温度Ｂまで容易に加熱できる。
【００３６】一般的に、アモルファスシリコン２３の結
晶化の速度はある温度以上になると、指数関数的に速く
なる。図１や図２、図８の例では、ＳｉＨ4 の照射温度
Ｂになるまでの期間、即ち、温度安定１の期間が約３０
分必要であり、この期間中もアモルファスシリコン２３
内では結晶化が進行している。しかしながら、図６の方
法によれば、温度Ｂになる前に、温度Ｂより低い温度Ｃ
で一旦安定化させるので、アモルファスシリコン２３の
結晶化の速度を遅らせることができ、更に、温度Ｃと温
度Ｂとの温度差は少ないので、温度Ｂに安定するまでの
時間を５分程度に短くすることができる。したがって、
この方法によれば、図１や図２、図８の例に比較して結
晶成長を一層遅らせることができる。
晶化の速度はある温度以上になると、指数関数的に速く
なる。図１や図２、図８の例では、ＳｉＨ4 の照射温度
Ｂになるまでの期間、即ち、温度安定１の期間が約３０
分必要であり、この期間中もアモルファスシリコン２３
内では結晶化が進行している。しかしながら、図６の方
法によれば、温度Ｂになる前に、温度Ｂより低い温度Ｃ
で一旦安定化させるので、アモルファスシリコン２３の
結晶化の速度を遅らせることができ、更に、温度Ｃと温
度Ｂとの温度差は少ないので、温度Ｂに安定するまでの
時間を５分程度に短くすることができる。したがって、
この方法によれば、図１や図２、図８の例に比較して結
晶成長を一層遅らせることができる。
【００３７】更に、図７を参照して、本発明の更に他の
実施の形態に係る容量素子の製造方法における温度シー
ケンスを説明する。この実施の形態では、アニール工程
の温度を２段階にわたって変化させている。まず、アニ
ール１では、ＳｉＨ4 の照射される定常温度Ｂと同じ温
度で約１０分間アニールされ、続いて、アニール２で
は、アニール温度Ａまで５〜１０℃だけ加熱され、約２
５分間アニールされる。
実施の形態に係る容量素子の製造方法における温度シー
ケンスを説明する。この実施の形態では、アニール工程
の温度を２段階にわたって変化させている。まず、アニ
ール１では、ＳｉＨ4 の照射される定常温度Ｂと同じ温
度で約１０分間アニールされ、続いて、アニール２で
は、アニール温度Ａまで５〜１０℃だけ加熱され、約２
５分間アニールされる。
【００３８】一般的に、アモルファスシリコン２３内の
結晶は時間とともに大きくなり、温度が高いほどその速
度は速い。これに対し、半球状シリコン粒子２４の粒子
径は時間とともに成長速度が低下する。
結晶は時間とともに大きくなり、温度が高いほどその速
度は速い。これに対し、半球状シリコン粒子２４の粒子
径は時間とともに成長速度が低下する。
【００３９】この理由は次のとおりである。マイグレー
ションのために、シリコンがアモルファスシリコン２３
から供給され、その供給量は温度が高いほど多くなる
が、温度が一定であれば、時間に対して一定である。マ
イグレーションは、シリコンが半球状シリコン粒子２４
の表面に堆積することで、粒子径が大きくなるので、シ
リコンの供給量が一定であると、この粒子２４の表面積
が大きくなるにつれて、粒子径が大きくなる速度は低下
してくる。このような理由で、粒子径の成長速度は時間
とともに低下してくる。
ションのために、シリコンがアモルファスシリコン２３
から供給され、その供給量は温度が高いほど多くなる
が、温度が一定であれば、時間に対して一定である。マ
イグレーションは、シリコンが半球状シリコン粒子２４
の表面に堆積することで、粒子径が大きくなるので、シ
リコンの供給量が一定であると、この粒子２４の表面積
が大きくなるにつれて、粒子径が大きくなる速度は低下
してくる。このような理由で、粒子径の成長速度は時間
とともに低下してくる。
【００４０】したがって、アニール１で結晶化の速度を
抑えた状態で、ＨＳＧ化を進行させ、半球状シリコン粒
子２４の粒子径がある程度大きくなったところで、アニ
ール２に移行し、温度Ａまで温度を上昇させると、シリ
コンの供給量が増えるため、半球状シリコン粒子２４の
成長が加速され、粒子２４をさらに大きくすることがで
きる。
抑えた状態で、ＨＳＧ化を進行させ、半球状シリコン粒
子２４の粒子径がある程度大きくなったところで、アニ
ール２に移行し、温度Ａまで温度を上昇させると、シリ
コンの供給量が増えるため、半球状シリコン粒子２４の
成長が加速され、粒子２４をさらに大きくすることがで
きる。
【００４１】このように、ＳｉＨ４の照射時における定
常温度Ｂをアニール温度ＡまたはＡ´より低くすること
により、ＳｉＨ４の照射中に、アモルファスシリコン内
に、層間絶縁膜との界面から発生する結晶化を抑制でき
る。実験によれば、定常温度Ｂは、アニール温度Ａを５
５０〜５８０℃程度にする限り、アニール温度Ａより５
〜２０℃、好ましくは、５〜１０℃低ければ、アモルフ
ァスシリコン内に発生する結晶がアモルファスシリコン
の表面に到達するに至らないことが判った。
常温度Ｂをアニール温度ＡまたはＡ´より低くすること
により、ＳｉＨ４の照射中に、アモルファスシリコン内
に、層間絶縁膜との界面から発生する結晶化を抑制でき
る。実験によれば、定常温度Ｂは、アニール温度Ａを５
５０〜５８０℃程度にする限り、アニール温度Ａより５
〜２０℃、好ましくは、５〜１０℃低ければ、アモルフ
ァスシリコン内に発生する結晶がアモルファスシリコン
の表面に到達するに至らないことが判った。
【００４２】この場合、アニール温度に比較して、照射
の際の定常温度が５℃より小さい範囲にある時には、ア
ニールの際の結晶化がアモルファスシリコン表面に到達
するのを防止できず、他方、核形成用ガス照射の際の定
常温度がアニール温度より２０℃を越える温度だけ低い
場合には、アモルファスシリコン上に、シリコン原子に
よる核を形成できないことが判った。尚、核形成用ガス
照射の際の定常温度がアニール温度に対して１０℃程度
低ければ、アモルファスシリコン中に、結晶が発生しな
いか、発生してもその成長が緩やかであることも確認さ
れた。
の際の定常温度が５℃より小さい範囲にある時には、ア
ニールの際の結晶化がアモルファスシリコン表面に到達
するのを防止できず、他方、核形成用ガス照射の際の定
常温度がアニール温度より２０℃を越える温度だけ低い
場合には、アモルファスシリコン上に、シリコン原子に
よる核を形成できないことが判った。尚、核形成用ガス
照射の際の定常温度がアニール温度に対して１０℃程度
低ければ、アモルファスシリコン中に、結晶が発生しな
いか、発生してもその成長が緩やかであることも確認さ
れた。
【００４３】また、照射されるガスとしては、ＳｉＨ４
の代わりに、ジシラン、トリシラン等を使用することも
でき、且つ、アモルファスシリコンにドープされる不純
物として、リンの代わりに、ひ素或いはボロン等が使用
されても良い。
の代わりに、ジシラン、トリシラン等を使用することも
でき、且つ、アモルファスシリコンにドープされる不純
物として、リンの代わりに、ひ素或いはボロン等が使用
されても良い。
【００４４】
【発明の効果】以上述べたように、本発明によれば、核
付法によるＨＳＧ形成の際に、層間絶縁膜からアモルフ
ァスシリコン内に発生する結晶の成長を抑制することが
でき、結晶によって半球状シリコン粒子が阻害されるの
を防止できる。このため、大きな表面積を有する容量素
子の下部電極を形成できると言う利点を有している。
付法によるＨＳＧ形成の際に、層間絶縁膜からアモルフ
ァスシリコン内に発生する結晶の成長を抑制することが
でき、結晶によって半球状シリコン粒子が阻害されるの
を防止できる。このため、大きな表面積を有する容量素
子の下部電極を形成できると言う利点を有している。
【図１】本発明の一実施の形態に係る容量素子の製造方
法を説明するための温度シーケンスを説明するためのグ
ラフである。
法を説明するための温度シーケンスを説明するためのグ
ラフである。
【図２】図１に示された温度シーケンスにより処理され
るべき半導体要素の構成を説明するための断面図であ
る。
るべき半導体要素の構成を説明するための断面図であ
る。
【図３】図１に示された温度シーケンスにより処理され
た半導体要素の構成を説明するための断面図である。
た半導体要素の構成を説明するための断面図である。
【図４】本発明に係る製造方法によって製造された容量
素子を説明するための断面図である。
素子を説明するための断面図である。
【図５】本発明の他の実施の形態に係る容量素子の製造
方法を説明するための温度シーケンスを説明するための
グラフである。
方法を説明するための温度シーケンスを説明するための
グラフである。
【図６】本発明の更に他の実施の形態に係る容量素子の
製造方法を説明するための温度シーケンスを説明するた
めのグラフである。
製造方法を説明するための温度シーケンスを説明するた
めのグラフである。
【図７】本発明のもう一つの実施の形態に係る容量素子
の製造方法を説明するための温度シーケンスを説明する
ためのグラフである。
の製造方法を説明するための温度シーケンスを説明する
ためのグラフである。
【図８】従来の容量素子の製造方法を説明するための温
度シーケンスを説明するためのグラフである。
度シーケンスを説明するためのグラフである。
【図９】図８に示された温度シーケンスにより製作され
た容量素子の一部を説明するための断面図である。
た容量素子の一部を説明するための断面図である。
２１ 半導体基板 ２２ 層間絶縁膜 ２３ アモルファスシリコン ２４ 半球状シリコン粒子 ２５ 結晶 ２６ 結晶化部分 ２７ 誘電体膜 ２８ プレート電極 Ａ、Ａ´ アニール温度 Ｂ 照射の定常温度 Ｃ 前処理温度
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤原 秀二 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 善家 昌伸 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平５−304273（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (10)
- 【請求項１】 アモルファスシリコンを熱処理すると共
に、半球状粒子の核となる材料を照射して、前記核を形
成する工程と、前記核を形成されたアモルファスシリコ
ンをアニールして、前記半球状粒子を形成する工程とを
備え、前記核を形成する工程における温度を前記アニー
ルする工程におけるアニール温度よりも低くすることを
特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１において、前記核を形成する工
程の温度は、前記アニール温度よりも、５〜２０℃低い
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 層間絶縁膜に設けられたコンタクトホー
ルを介して、半導体基板上に形成された半導体素子と電
気的に接続された容量素子の製造方法において、前記コ
ンタクトホール内及び層間絶縁膜上に、所望形状のアモ
ルファスシリコンを形成する工程と、前記アモルファス
シリコン上に、核となる材料を照射する工程と、前記核
となる材料を照射した後、アニールする工程とを備え、
前記核となる材料を照射する工程は、層間絶縁膜との界
面から生ずる結晶の成長速度がアニールする工程の成長
速度より遅くするような温度で行われることを特徴とす
る容量素子の製造方法。 - 【請求項４】 請求項３において、前記核となる材料を
照射する工程の温度は、前記アニールする工程よりも低
い温度であることを特徴とする容量素子の製造方法。 - 【請求項５】 請求項４において、前記核となる材料を
照射する工程は、前記アニールする工程よりも５〜２０
℃低いことを特徴とする容量素子の製造方法。 - 【請求項６】 請求項３において、前記アモルファスシ
リコンには、不純物がドープされていることを特徴とす
る容量素子の製造方法。 - 【請求項７】 請求項６において、前記不純物となる材
料は、リン、ひ素、及びボロンのうち少なくとも１つが
含まれていることを特徴とする容量素子の製造方法。 - 【請求項８】 請求項３において、前記核となる材料は
ＳｉＨ４及びＳｉ２Ｈ６のうち少なくとも１つであるこ
とを特徴とする容量素子の製造方法。 - 【請求項９】 請求項３において、前記アモルファスシ
リコンは、前記核を形成する材料の照射前に、照射の際
における定常温度よりも低い温度に保たれた後、前記核
形成材料の照射温度まで、加熱されることを特徴とする
容量素子の製造方法。 - 【請求項１０】 請求項３において、前記アニールする
工程は、アニール期間の初期の温度をアニール期間の終
期の温度より低くしたことを特徴とする容量素子の製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8125698A JP2795316B2 (ja) | 1996-05-21 | 1996-05-21 | 半導体装置の製造方法 |
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| KR1019970020680A KR100246278B1 (ko) | 1996-05-21 | 1997-05-21 | 반도체 소자에 일체화된 커패시터를 형성하기 위한 공정 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8125698A JP2795316B2 (ja) | 1996-05-21 | 1996-05-21 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
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Family
ID=14916505
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| JP (1) | JP2795316B2 (ja) |
| KR (1) | KR100246278B1 (ja) |
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| US6713371B1 (en) | 2003-03-17 | 2004-03-30 | Matrix Semiconductor, Inc. | Large grain size polysilicon films formed by nuclei-induced solid phase crystallization |
| US7195992B2 (en) * | 2003-10-07 | 2007-03-27 | Sandisk 3D Llc | Method of uniform seeding to control grain and defect density of crystallized silicon for use in sub-micron thin film transistors |
| JP2022160318A (ja) * | 2021-04-06 | 2022-10-19 | 東京エレクトロン株式会社 | アモルファスシリコン膜の結晶化方法及び成膜装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2508948B2 (ja) * | 1991-06-21 | 1996-06-19 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH05315543A (ja) * | 1992-05-08 | 1993-11-26 | Nec Corp | 半導体装置およびその製造方法 |
| DE4419074C2 (de) * | 1993-06-03 | 1998-07-02 | Micron Semiconductor Inc | Verfahren zum gleichmäßigen Dotieren von polykristallinem Silizium mit halbkugelförmiger Körnung |
| US5634974A (en) * | 1995-11-03 | 1997-06-03 | Micron Technologies, Inc. | Method for forming hemispherical grained silicon |
| US5691228A (en) * | 1996-01-18 | 1997-11-25 | Micron Technology, Inc. | Semiconductor processing method of making a hemispherical grain (HSG) polysilicon layer |
| US5721171A (en) * | 1996-02-29 | 1998-02-24 | Micron Technology, Inc. | Method for forming controllable surface enhanced three dimensional objects |
| US5770500A (en) * | 1996-11-15 | 1998-06-23 | Micron Technology, Inc. | Process for improving roughness of conductive layer |
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1996
- 1996-05-21 JP JP8125698A patent/JP2795316B2/ja not_active Expired - Fee Related
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1997
- 1997-05-20 US US08/859,210 patent/US6146966A/en not_active Expired - Lifetime
- 1997-05-21 KR KR1019970020680A patent/KR100246278B1/ko not_active IP Right Cessation
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| KR100246278B1 (ko) | 2000-03-15 |
| KR970077673A (ko) | 1997-12-12 |
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