JP3191757B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、半球状のシリコン核（ＨＳＧ−Ｓ
ｉ：Hemi-spherical Grained Si）に不純物を高濃度で
ドーピングできる半導体装置の製造方法に関する。
方法に関し、特に、半球状のシリコン核（ＨＳＧ−Ｓ
ｉ：Hemi-spherical Grained Si）に不純物を高濃度で
ドーピングできる半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭ（Dynamic Random Acces
s Memory）等の半導体装置では、高集積化の実現のため
に、各メモリセルのキャパシタの占有面積当たりの静電
容量を増大させる要請がある。この要請に応え、各キャ
パシタにおける上部電極及び下部電極のいずれか一方、
例えば下部電極をシリンダ状に形成することで、静電容
量の増大が図られている。更に、上記シリンダ状の電極
表面にＨＳＧ−Ｓｉを形成して、その表面を凹凸状にす
ることで、電極の表面積を増大させる試みもなされてい
る。この場合に、ＨＳＧ−Ｓｉが空乏化すると、ＨＳＧ
−Ｓｉの電気抵抗が増大し、キャパシタの十分な容量増
加を実現することができない。このため、通常は、ＨＳ
Ｇ−Ｓｉ中にリン等の不純物を拡散により、或いは、イ
オン注入によりドーピングして抵抗値を下げる処置を施
す。
s Memory）等の半導体装置では、高集積化の実現のため
に、各メモリセルのキャパシタの占有面積当たりの静電
容量を増大させる要請がある。この要請に応え、各キャ
パシタにおける上部電極及び下部電極のいずれか一方、
例えば下部電極をシリンダ状に形成することで、静電容
量の増大が図られている。更に、上記シリンダ状の電極
表面にＨＳＧ−Ｓｉを形成して、その表面を凹凸状にす
ることで、電極の表面積を増大させる試みもなされてい
る。この場合に、ＨＳＧ−Ｓｉが空乏化すると、ＨＳＧ
−Ｓｉの電気抵抗が増大し、キャパシタの十分な容量増
加を実現することができない。このため、通常は、ＨＳ
Ｇ−Ｓｉ中にリン等の不純物を拡散により、或いは、イ
オン注入によりドーピングして抵抗値を下げる処置を施
す。
【０００３】拡散によってドーピングする従来の製造方
法が、特開平9-289292号公報に記載されている。この公
報に記載の製造方法は、半導体基板上に、層間絶縁膜を
形成する工程と、セルコンタクトを形成する工程と、表
面に凹凸を有するポリシリコン膜を形成する工程と、リ
ンがドーピングされたシリコン（ＰＳＧ：Phospho Sili
cated Glass）膜を上記ポリシリコン膜上に形成する工
程と、このＰＳＧ膜から表面凹凸状のポリシリコン膜に
不純物を拡散させる工程と、ＰＳＧ膜を除去する工程と
をこの順に有する。この製造方法では、ＰＳＧ膜に対し
て約１０〜６０分間、約８００〜９５０゜Ｃで熱処理を
行い、ＰＳＧ膜から表面凹凸状のポリシリコン膜にリン
を拡散させる。
法が、特開平9-289292号公報に記載されている。この公
報に記載の製造方法は、半導体基板上に、層間絶縁膜を
形成する工程と、セルコンタクトを形成する工程と、表
面に凹凸を有するポリシリコン膜を形成する工程と、リ
ンがドーピングされたシリコン（ＰＳＧ：Phospho Sili
cated Glass）膜を上記ポリシリコン膜上に形成する工
程と、このＰＳＧ膜から表面凹凸状のポリシリコン膜に
不純物を拡散させる工程と、ＰＳＧ膜を除去する工程と
をこの順に有する。この製造方法では、ＰＳＧ膜に対し
て約１０〜６０分間、約８００〜９５０゜Ｃで熱処理を
行い、ＰＳＧ膜から表面凹凸状のポリシリコン膜にリン
を拡散させる。
【０００４】
【発明が解決しようとする課題】ところで、ＤＲＡＭを
含むロジック混載メモリにＨＳＧ−Ｓｉを形成する場合
には、ロジック部の特にトランジスタを保護するため、
熱処理時の温度を低く設定し、或いは、熱処理に要する
時間を短く設定する必要がある。しかし、上記公報に記
載の従来の製造方法では、約８００〜９５０゜Ｃという
高温で、約１０〜６０分の熱処理によってリンのドーピ
ングを行っているため、前記ロジック混載メモリに適用
できない。また、かかる高い温度で熱処理を行うと、Ｐ
ＳＧ膜の酸化に際してＨＳＧ−Ｓｉ側からシリコン原子
が多く消費されるため、ＨＳＧ−Ｓｉが小さくなるとい
う問題が生じる。このように、ロジック部を保護し且つ
ＨＳＧ−Ｓｉの縮小化を抑止することと、ＨＳＧ−Ｓｉ
に適正なドーピングを行うこととはトレードオフの関係
にあった。
含むロジック混載メモリにＨＳＧ−Ｓｉを形成する場合
には、ロジック部の特にトランジスタを保護するため、
熱処理時の温度を低く設定し、或いは、熱処理に要する
時間を短く設定する必要がある。しかし、上記公報に記
載の従来の製造方法では、約８００〜９５０゜Ｃという
高温で、約１０〜６０分の熱処理によってリンのドーピ
ングを行っているため、前記ロジック混載メモリに適用
できない。また、かかる高い温度で熱処理を行うと、Ｐ
ＳＧ膜の酸化に際してＨＳＧ−Ｓｉ側からシリコン原子
が多く消費されるため、ＨＳＧ−Ｓｉが小さくなるとい
う問題が生じる。このように、ロジック部を保護し且つ
ＨＳＧ−Ｓｉの縮小化を抑止することと、ＨＳＧ−Ｓｉ
に適正なドーピングを行うこととはトレードオフの関係
にあった。
【０００５】本発明は、上記に鑑み、比較的低い温度で
熱処理を行いながらも、ＨＳＧ−Ｓｉに対して高い濃度
で効率良くドーピングできる半導体装置の製造方法を提
供することを目的とする。本発明は更に、製造時におけ
るＨＳＧ−Ｓｉの縮小化をも抑止できる半導体装置の製
造方法を提供することを目的とする。
熱処理を行いながらも、ＨＳＧ−Ｓｉに対して高い濃度
で効率良くドーピングできる半導体装置の製造方法を提
供することを目的とする。本発明は更に、製造時におけ
るＨＳＧ−Ｓｉの縮小化をも抑止できる半導体装置の製
造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、半導体基板上に
層間絶縁膜を形成し、該層間絶縁膜にコンタクトホール
を設け、該コンタクトホール及び前記層間絶縁膜上に化
学的気相成長法によってアモルファスシリコン層を形成
する第１のステップと、 前記アモルファスシリコン層
をシリンダ状に加工した後に前記アモルファスシリコン
層を第１のガス雰囲気で所定の温度で熱処理し、次いで
前記アモルファスシリコン層に凹凸を形成することを妨
げない雰囲気及び所定の温度で熱処理することによっ
て、前記アモルファスシリコン層に半球状のシリコン核
を形成する第２のステップと、前記半球状のシリコン核
上に、不純物がドーピングされていないＣＶＤ酸化膜を
形成する第３のステップと、不純物を含む第２のガス雰
囲気下で、約７００〜７８０゜Ｃで所定の時間熱処理し
て、前記ＣＶＤ酸化膜を介して前記半球状のシリコン核
中に前記不純物を拡散させる第４のステップと、前記Ｃ
ＶＤ酸化膜を除去する第５のステップとを有し、前記第
１乃至第５のステップによってＤＲＡＭのキャパシタに
おける下部電極を形成することを特徴とする。
に、本発明の半導体装置の製造方法は、半導体基板上に
層間絶縁膜を形成し、該層間絶縁膜にコンタクトホール
を設け、該コンタクトホール及び前記層間絶縁膜上に化
学的気相成長法によってアモルファスシリコン層を形成
する第１のステップと、 前記アモルファスシリコン層
をシリンダ状に加工した後に前記アモルファスシリコン
層を第１のガス雰囲気で所定の温度で熱処理し、次いで
前記アモルファスシリコン層に凹凸を形成することを妨
げない雰囲気及び所定の温度で熱処理することによっ
て、前記アモルファスシリコン層に半球状のシリコン核
を形成する第２のステップと、前記半球状のシリコン核
上に、不純物がドーピングされていないＣＶＤ酸化膜を
形成する第３のステップと、不純物を含む第２のガス雰
囲気下で、約７００〜７８０゜Ｃで所定の時間熱処理し
て、前記ＣＶＤ酸化膜を介して前記半球状のシリコン核
中に前記不純物を拡散させる第４のステップと、前記Ｃ
ＶＤ酸化膜を除去する第５のステップとを有し、前記第
１乃至第５のステップによってＤＲＡＭのキャパシタに
おける下部電極を形成することを特徴とする。
【０００７】
【０００８】
【０００９】上記半導体装置の製造方法によると、比較
的低い温度で熱処理を行いながらも、不純物をＨＳＧ−
Ｓｉに高い濃度で効率良く拡散することができ、ＤＲＡ
Ｍのキャパシタにおける下部電極を効率良く形成するこ
とができる。
的低い温度で熱処理を行いながらも、不純物をＨＳＧ−
Ｓｉに高い濃度で効率良く拡散することができ、ＤＲＡ
Ｍのキャパシタにおける下部電極を効率良く形成するこ
とができる。
【００１０】ここで、半球状のシリコン核が下部電極の
表面全体に形成されることが好ましい。これにより、Ｄ
ＲＡＭのキャパシタにおける静電容量を十分に得ること
ができる。
表面全体に形成されることが好ましい。これにより、Ｄ
ＲＡＭのキャパシタにおける静電容量を十分に得ること
ができる。
【００１１】好ましくは、所定の時間が約１０〜１２０
分である。これにより、熱処理による拡散効果を十分に
得ることができる。
分である。これにより、熱処理による拡散効果を十分に
得ることができる。
【００１２】更に、第２のステップと第３のステップと
の間に、半球状のシリコン核上に、不純物がドーピング
されないＣＶＤ酸化膜を形成する第４のステップを有す
ることが好ましい。これにより、リン等の不純物を第２
のガスからＣＶＤ酸化膜を介してＨＳＧ−Ｓｉに供給す
ることができる。また、ＣＶＤ酸化膜が適度な膜厚のバ
ッファー層として機能して、拡散時におけるＨＳＧ−Ｓ
ｉからのシリコン原子の消費量を抑えるので、ＨＳＧ−
Ｓｉの縮小化を抑止することができる。
の間に、半球状のシリコン核上に、不純物がドーピング
されないＣＶＤ酸化膜を形成する第４のステップを有す
ることが好ましい。これにより、リン等の不純物を第２
のガスからＣＶＤ酸化膜を介してＨＳＧ−Ｓｉに供給す
ることができる。また、ＣＶＤ酸化膜が適度な膜厚のバ
ッファー層として機能して、拡散時におけるＨＳＧ−Ｓ
ｉからのシリコン原子の消費量を抑えるので、ＨＳＧ−
Ｓｉの縮小化を抑止することができる。
【００１３】本発明の半導体装置の製造方法は、半導体
基板上に層間絶縁膜を形成し、該層間絶縁膜にコンタク
トホールを設け、該コンタクトホール及び前記層間絶縁
膜上に化学的気相成長法によってアモルファスシリコン
層を形成する第１のステップと、 前記アモルファスシ
リコン層を第１のガス雰囲気下で所定の温度で熱処理
し、次いで前記アモルファスシリコン層に凹凸を形成す
ることを妨げない雰囲気及び所定の温度で熱処理するこ
とによって、前記アモルファスシリコン層に半球状のシ
リコン核を形成する第２のステップと、前記半球状のシ
リコン核上に、不純物がドーピングされていないＣＶＤ
酸化膜を形成する第３のステップと、 不純物を含む第
２のガス雰囲気下で、前記半球状のシリコン核中に前記
ＣＶＤ酸化膜を介して前記不純物を拡散させる第４のス
テップと、前記ＣＶＤ酸化膜を除去する第５のステップ
とを有することを特徴とする。
基板上に層間絶縁膜を形成し、該層間絶縁膜にコンタク
トホールを設け、該コンタクトホール及び前記層間絶縁
膜上に化学的気相成長法によってアモルファスシリコン
層を形成する第１のステップと、 前記アモルファスシ
リコン層を第１のガス雰囲気下で所定の温度で熱処理
し、次いで前記アモルファスシリコン層に凹凸を形成す
ることを妨げない雰囲気及び所定の温度で熱処理するこ
とによって、前記アモルファスシリコン層に半球状のシ
リコン核を形成する第２のステップと、前記半球状のシ
リコン核上に、不純物がドーピングされていないＣＶＤ
酸化膜を形成する第３のステップと、 不純物を含む第
２のガス雰囲気下で、前記半球状のシリコン核中に前記
ＣＶＤ酸化膜を介して前記不純物を拡散させる第４のス
テップと、前記ＣＶＤ酸化膜を除去する第５のステップ
とを有することを特徴とする。
【００１４】本発明の半導体装置の製造方法によると、
ＨＳＧ−Ｓｉに高い濃度で効率良くドーピングすること
ができ、ＨＳＧ−Ｓｉの空乏化を効果的に防止できる。
しかも、従来の製造方法のように厚いＰＳＧ膜を不純物
の供給源とすることなく、ＣＶＤ酸化膜を第２のガスと
協働させて拡散するので、ＣＶＤ酸化膜の膜厚を極めて
小さくでき、拡散後にＣＶＤ酸化膜を除去する工程が極
めて容易になる。また、ＣＶＤ酸化膜が適度な膜厚のバ
ッファー層として機能するので、拡散時におけるＨＳＧ
−Ｓｉからのシリコン原子の消費量を抑えて、ＨＳＧ−
Ｓｉの縮小化を抑止できる。
ＨＳＧ−Ｓｉに高い濃度で効率良くドーピングすること
ができ、ＨＳＧ−Ｓｉの空乏化を効果的に防止できる。
しかも、従来の製造方法のように厚いＰＳＧ膜を不純物
の供給源とすることなく、ＣＶＤ酸化膜を第２のガスと
協働させて拡散するので、ＣＶＤ酸化膜の膜厚を極めて
小さくでき、拡散後にＣＶＤ酸化膜を除去する工程が極
めて容易になる。また、ＣＶＤ酸化膜が適度な膜厚のバ
ッファー層として機能するので、拡散時におけるＨＳＧ
−Ｓｉからのシリコン原子の消費量を抑えて、ＨＳＧ−
Ｓｉの縮小化を抑止できる。
【００１５】好ましくは、第１のガスがシランガス又は
ジシランガスを含む。これにより、ＣＶＤ成長層にＨＳ
Ｇ−Ｓｉを良好に形成することができる。
ジシランガスを含む。これにより、ＣＶＤ成長層にＨＳ
Ｇ−Ｓｉを良好に形成することができる。
【００１６】更に好ましくは、第２のガスが塩化ホスホ
リルを含む。これにより、ＨＳＧ−Ｓｉに対するドーピ
ングを極めて効率良く行うことができる。
リルを含む。これにより、ＨＳＧ−Ｓｉに対するドーピ
ングを極めて効率良く行うことができる。
【００１７】また、ＣＶＤ酸化膜の厚みが約５〜２０ｎ
ｍであることが好ましい。これにより、ＣＶＤ酸化膜の
膜厚が最適になり、ＨＳＧ−Ｓｉからのシリコン原子の
消費をより効果的に抑止することができる。
ｍであることが好ましい。これにより、ＣＶＤ酸化膜の
膜厚が最適になり、ＨＳＧ−Ｓｉからのシリコン原子の
消費をより効果的に抑止することができる。
【００１８】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の第１実施形態例に係る半
導体装置の製造方法を説明するための模式的な断面図で
あり、(a)〜(e)は夫々、キャパシタの形成工程を示す。
図２は、この形成工程を説明するためのフローチャート
である。
に説明する。図１は、本発明の第１実施形態例に係る半
導体装置の製造方法を説明するための模式的な断面図で
あり、(a)〜(e)は夫々、キャパシタの形成工程を示す。
図２は、この形成工程を説明するためのフローチャート
である。
【００１９】図１及び図２を合わせて参照し、本製造方
法について説明する。まず、図１(a)に示すように、化
学的気相成長（ＣＶＤ）法で、半導体基板１１上に層間
絶縁膜（ＳｉＯ2）１２を形成した後に、所定のフォト
リソグラフィ工程で層間絶縁膜１２にコンタクトホール
１２ａを形成し、半導体基板１１の所定の領域を露出さ
せる。次いで、リンをドーピングしたアモルファスシリ
コン（又はポリシリコン）膜１４を半導体基板１１上の
全域に形成してコンタクトホール１２ａを埋め込み、こ
れをエッチバックしてコンタクトホール１２ａ内にアモ
ルファスシリコン膜１４をセルコンタクトとして残す
（ステップＳ１）。
法について説明する。まず、図１(a)に示すように、化
学的気相成長（ＣＶＤ）法で、半導体基板１１上に層間
絶縁膜（ＳｉＯ2）１２を形成した後に、所定のフォト
リソグラフィ工程で層間絶縁膜１２にコンタクトホール
１２ａを形成し、半導体基板１１の所定の領域を露出さ
せる。次いで、リンをドーピングしたアモルファスシリ
コン（又はポリシリコン）膜１４を半導体基板１１上の
全域に形成してコンタクトホール１２ａを埋め込み、こ
れをエッチバックしてコンタクトホール１２ａ内にアモ
ルファスシリコン膜１４をセルコンタクトとして残す
（ステップＳ１）。
【００２０】更に、シラン（ＳｉＨ4）又はジシランガ
ス（Ｓｉ2Ｈ6）、及び、ホスフィンガス（ＰＨ3）の雰
囲気下で、半導体基板１１に対する熱処理を所定の温度
で行う。これにより、図１(b)に示すように、層間絶縁
膜１２上にアモルファスシリコン膜（ＣＶＤ成長層）１
５を、メモリセル（スタック）におけるキャパシタの下
部電極を成すように約５〜２０ｎｍの厚さに堆積させる
（ステップＳ２、Ｓ３）。アモルファスシリコン膜１５
としては、リンドープしたもの、或いは、リンドープし
ないものを用いることができる。
ス（Ｓｉ2Ｈ6）、及び、ホスフィンガス（ＰＨ3）の雰
囲気下で、半導体基板１１に対する熱処理を所定の温度
で行う。これにより、図１(b)に示すように、層間絶縁
膜１２上にアモルファスシリコン膜（ＣＶＤ成長層）１
５を、メモリセル（スタック）におけるキャパシタの下
部電極を成すように約５〜２０ｎｍの厚さに堆積させる
（ステップＳ２、Ｓ３）。アモルファスシリコン膜１５
としては、リンドープしたもの、或いは、リンドープし
ないものを用いることができる。
【００２１】アモルファスシリコン膜１５を、例えばシ
リンダ状に加工した後に、表面の汚染層と自然酸化膜と
を除去して、シラン又はジシランガスの雰囲気下で、約
５４０〜６３０゜Ｃで熱処理する。次いで、アモルファ
スシリコン膜１５を真空雰囲気下で同様に約５４０〜６
３０゜Ｃで熱処理する。これにより、図１(c)に示すよ
うに、下部電極としてのアモルファスシリコン膜１５の
表面にＨＳＧ−Ｓｉ１５ａを形成する（ステップＳ
４）。ＨＳＧ化における上記熱処理は、真空雰囲気下の
みではなく、アルゴン（Ａｒ）等の不活性ガス雰囲気
下、つまりアモルファスシリコン膜１５にＨＳＧ−Ｓｉ
１５ａを形成することを妨げない雰囲気下で可能であ
る。
リンダ状に加工した後に、表面の汚染層と自然酸化膜と
を除去して、シラン又はジシランガスの雰囲気下で、約
５４０〜６３０゜Ｃで熱処理する。次いで、アモルファ
スシリコン膜１５を真空雰囲気下で同様に約５４０〜６
３０゜Ｃで熱処理する。これにより、図１(c)に示すよ
うに、下部電極としてのアモルファスシリコン膜１５の
表面にＨＳＧ−Ｓｉ１５ａを形成する（ステップＳ
４）。ＨＳＧ化における上記熱処理は、真空雰囲気下の
みではなく、アルゴン（Ａｒ）等の不活性ガス雰囲気
下、つまりアモルファスシリコン膜１５にＨＳＧ−Ｓｉ
１５ａを形成することを妨げない雰囲気下で可能であ
る。
【００２２】更に、図１(d)に示すように、ＨＳＧ−Ｓ
ｉ１５ａ上に、不純物がドーピングされないシリコン酸
化膜であるＣＶＤ酸化膜１６を形成する（ステップＳ
５）。図３は、図１(d)におけるＨＳＧ−Ｓｉの表面部
分を拡大して示す断面図である。ＣＶＤ酸化膜１６の膜
厚は、約１００オングストローム程度とし、図３に示す
ように、グレインの隙間が埋まることなく形成される。
ｉ１５ａ上に、不純物がドーピングされないシリコン酸
化膜であるＣＶＤ酸化膜１６を形成する（ステップＳ
５）。図３は、図１(d)におけるＨＳＧ−Ｓｉの表面部
分を拡大して示す断面図である。ＣＶＤ酸化膜１６の膜
厚は、約１００オングストローム程度とし、図３に示す
ように、グレインの隙間が埋まることなく形成される。
【００２３】次いで、ステップＳ６では、塩化ホスホリ
ル（ＰＯＣｌ3）のガス雰囲気下、適当な圧力下で、例
えば約７５０゜Ｃで約３０分間の熱処理を行う。これに
より、処理温度に見合う許容濃度のリンをＣＶＤ酸化膜
１６に供給しつつ、ＣＶＤ酸化膜１６を介してＨＳＧ−
Ｓｉ１５ａ中にリンを固相拡散することができる。この
場合に、塩化ホスホリルからＣＶＤ酸化膜１６中にリン
が絶えず供給されるので、時間の経過に伴ってリン濃度
が低下することはなく、ＨＳＧ−Ｓｉ１５ａに対してリ
ンを安定してドーピングできる。この際に、ＣＶＤ酸化
膜１６が酸化に対するバッファー層として機能し酸化量
を低減するので、ＨＳＧ−Ｓｉ１５ａからのシリコン原
子の消費を抑止することができる。これにより、例えば
ＤＲＡＭのキャパシタにおける良好な下部電極を得るこ
とができる。ＨＳＧ−Ｓｉ１５ａは、静電容量を増大さ
せる上から、下部電極の表面全体に形成されることが望
ましい。また、ＨＳＧ−Ｓｉ１５ａの縮小化を抑制し、
熱処理開始時の表面積をほぼ維持することができるの
で、ＨＳＧ−Ｓｉ１５ａの機械的な強度を保持すると共
に、表面積の増加に見合う大きな静電容量を得ることが
できる。なお、塩化ホスホリルガス雰囲気下における熱
処理の温度は、約７００〜７８０゜Ｃ程度が望ましく、
また、この熱処理に要する時間は約１０〜１２０分程度
が望ましい。
ル（ＰＯＣｌ3）のガス雰囲気下、適当な圧力下で、例
えば約７５０゜Ｃで約３０分間の熱処理を行う。これに
より、処理温度に見合う許容濃度のリンをＣＶＤ酸化膜
１６に供給しつつ、ＣＶＤ酸化膜１６を介してＨＳＧ−
Ｓｉ１５ａ中にリンを固相拡散することができる。この
場合に、塩化ホスホリルからＣＶＤ酸化膜１６中にリン
が絶えず供給されるので、時間の経過に伴ってリン濃度
が低下することはなく、ＨＳＧ−Ｓｉ１５ａに対してリ
ンを安定してドーピングできる。この際に、ＣＶＤ酸化
膜１６が酸化に対するバッファー層として機能し酸化量
を低減するので、ＨＳＧ−Ｓｉ１５ａからのシリコン原
子の消費を抑止することができる。これにより、例えば
ＤＲＡＭのキャパシタにおける良好な下部電極を得るこ
とができる。ＨＳＧ−Ｓｉ１５ａは、静電容量を増大さ
せる上から、下部電極の表面全体に形成されることが望
ましい。また、ＨＳＧ−Ｓｉ１５ａの縮小化を抑制し、
熱処理開始時の表面積をほぼ維持することができるの
で、ＨＳＧ−Ｓｉ１５ａの機械的な強度を保持すると共
に、表面積の増加に見合う大きな静電容量を得ることが
できる。なお、塩化ホスホリルガス雰囲気下における熱
処理の温度は、約７００〜７８０゜Ｃ程度が望ましく、
また、この熱処理に要する時間は約１０〜１２０分程度
が望ましい。
【００２４】次いで、ステップＳ７では、ステップＳ６
でリンがドーピングされた状態のＣＶＤ酸化膜１６をＨ
ＳＧ−Ｓｉ１５ａ上から除去し、ＨＳＧ−Ｓｉ１５ａを
露出させる。更に、所定のガスの雰囲気下で、例えば約
７５０゜Ｃで約１時間の熱処理を行うことにより、ＨＳ
Ｇ−Ｓｉ１５ａ上に容量絶縁膜１７を形成する。この後
に、所定の工程によって、リンがドーピングされたアモ
ルファスシリコンを容量絶縁膜１７上に堆積させ、図１
(e)に示すように、上部電極１８を形成する。
でリンがドーピングされた状態のＣＶＤ酸化膜１６をＨ
ＳＧ−Ｓｉ１５ａ上から除去し、ＨＳＧ−Ｓｉ１５ａを
露出させる。更に、所定のガスの雰囲気下で、例えば約
７５０゜Ｃで約１時間の熱処理を行うことにより、ＨＳ
Ｇ−Ｓｉ１５ａ上に容量絶縁膜１７を形成する。この後
に、所定の工程によって、リンがドーピングされたアモ
ルファスシリコンを容量絶縁膜１７上に堆積させ、図１
(e)に示すように、上部電極１８を形成する。
【００２５】更に、ステップＳ１０では、キャパシタの
上部電極１８を、窒素ガス（Ｎ2）の雰囲気下で、例え
ば約８００゜Ｃで約６０秒間の熱処理を行う。
上部電極１８を、窒素ガス（Ｎ2）の雰囲気下で、例え
ば約８００゜Ｃで約６０秒間の熱処理を行う。
【００２６】図４は、従来の製造方法による下部電極を
備えたキャパシタの上部電極に印加した電圧（動作電
圧）と、ＨＳＧ−Ｓｉを形成したことによる容量増加率
との相関関係を示すグラフである。従来の製造方法の場
合には、印加電圧と容量増加率との関係は、図４に示す
ようになる。すなわち、容量増加率は印加電圧の変化に
伴って変化し、例えば印加電圧が約−１．７［Ｖ］のと
きに容量増加率は約１．２、印加電圧が約＋１．７
［Ｖ］のときに容量増加率は約２．２であり、電圧が低
いときと高いときとの間で大きく変動する。従って、印
加電圧の変動に伴ってキャパシタの静電容量が大きく変
動し、容量特性が安定しないため好ましくない。
備えたキャパシタの上部電極に印加した電圧（動作電
圧）と、ＨＳＧ−Ｓｉを形成したことによる容量増加率
との相関関係を示すグラフである。従来の製造方法の場
合には、印加電圧と容量増加率との関係は、図４に示す
ようになる。すなわち、容量増加率は印加電圧の変化に
伴って変化し、例えば印加電圧が約−１．７［Ｖ］のと
きに容量増加率は約１．２、印加電圧が約＋１．７
［Ｖ］のときに容量増加率は約２．２であり、電圧が低
いときと高いときとの間で大きく変動する。従って、印
加電圧の変動に伴ってキャパシタの静電容量が大きく変
動し、容量特性が安定しないため好ましくない。
【００２７】これに対し、本実施形態例の製造方法によ
る場合には、上部電極への印加電圧と容量増加率との関
係は図５に示すようになる。図５は、本実施形態例にお
ける印加電圧と容量増加率との相関関係を示すグラフで
ある。すなわち、容量増加率は印加電圧の変化に伴って
変化し、例えば印加電圧が約−１．７［Ｖ］のときに容
量増加率は約２．２、印加電圧が約＋１．７［Ｖ］のと
きに容量増加率は約２．３であり、電圧が低いときと高
いときとの間で大きく変動することがない。つまり、キ
ャパシタの静電容量が印加電圧の変動に伴って大きく変
動することがなく、極めて安定した容量特性を得ること
ができる。
る場合には、上部電極への印加電圧と容量増加率との関
係は図５に示すようになる。図５は、本実施形態例にお
ける印加電圧と容量増加率との相関関係を示すグラフで
ある。すなわち、容量増加率は印加電圧の変化に伴って
変化し、例えば印加電圧が約−１．７［Ｖ］のときに容
量増加率は約２．２、印加電圧が約＋１．７［Ｖ］のと
きに容量増加率は約２．３であり、電圧が低いときと高
いときとの間で大きく変動することがない。つまり、キ
ャパシタの静電容量が印加電圧の変動に伴って大きく変
動することがなく、極めて安定した容量特性を得ること
ができる。
【００２８】図６は、キャパシタの良否を判定する基準
となる容量最小値（Ｃmin）／容量最大値（Ｃmax）を説
明するためのグラフであり、横軸は上部電極への印加電
圧を、縦軸は、Ｃmaxに規格化した静電容量を夫々示し
ている。Ｃmin／Ｃmax［％］が大きいほど、印加電圧に
対する静電容量の変動が小さく容量特性が良好であり、
小さいほど、静電容量の変動が大きく容量特性が好まし
くないことになる。
となる容量最小値（Ｃmin）／容量最大値（Ｃmax）を説
明するためのグラフであり、横軸は上部電極への印加電
圧を、縦軸は、Ｃmaxに規格化した静電容量を夫々示し
ている。Ｃmin／Ｃmax［％］が大きいほど、印加電圧に
対する静電容量の変動が小さく容量特性が良好であり、
小さいほど、静電容量の変動が大きく容量特性が好まし
くないことになる。
【００２９】図７は、第１実施形態例と従来の製造方法
（特開平9-289292号）との間におけるＣmin／Ｃmaxの違
いを示すグラフである。横軸は、リン拡散又は熱処理に
要する時間を、縦軸は、Ｃmin／Ｃmax［％］を示す。グ
ラフでは、ＨＳＧ−Ｓｉ上にノンドープのＣＶＤ酸化膜
を形成した第１実施形態例の結果を実線で、ＨＳＧ−Ｓ
ｉ上にリンドープのＰＳＧ膜を形成した従来例の結果を
波線で夫々示す。グラフから、本実施形態例におけるＣ
min／Ｃmaxが、時間の経過に伴って従来例の場合よりも
大きく向上する様子が分かる。
（特開平9-289292号）との間におけるＣmin／Ｃmaxの違
いを示すグラフである。横軸は、リン拡散又は熱処理に
要する時間を、縦軸は、Ｃmin／Ｃmax［％］を示す。グ
ラフでは、ＨＳＧ−Ｓｉ上にノンドープのＣＶＤ酸化膜
を形成した第１実施形態例の結果を実線で、ＨＳＧ−Ｓ
ｉ上にリンドープのＰＳＧ膜を形成した従来例の結果を
波線で夫々示す。グラフから、本実施形態例におけるＣ
min／Ｃmaxが、時間の経過に伴って従来例の場合よりも
大きく向上する様子が分かる。
【００３０】本実施形態例の製造方法によると、約７０
０〜７８０゜Ｃという比較的低い温度で熱処理を行いな
がらも、ＨＳＧ−Ｓｉ１５ａに高い濃度で効率良くドー
ピングすることができ、ＨＳＧ−Ｓｉの空乏化を効果的
に防止できる。しかも、従来の製造方法のように厚いＰ
ＳＧ膜を不純物の供給源とすることなく、ソースガスと
しての塩化ホスホリルとＣＶＤ酸化膜１６とを協働させ
てリン拡散するので、ＣＶＤ酸化膜１６の膜厚を極めて
小さくすることができる。これにより、拡散後にＣＶＤ
酸化膜１６を除去する行程が極めて容易になるので、微
細なパターンを有するＤＲＡＭ等に適用した場合に有効
となる。
０〜７８０゜Ｃという比較的低い温度で熱処理を行いな
がらも、ＨＳＧ−Ｓｉ１５ａに高い濃度で効率良くドー
ピングすることができ、ＨＳＧ−Ｓｉの空乏化を効果的
に防止できる。しかも、従来の製造方法のように厚いＰ
ＳＧ膜を不純物の供給源とすることなく、ソースガスと
しての塩化ホスホリルとＣＶＤ酸化膜１６とを協働させ
てリン拡散するので、ＣＶＤ酸化膜１６の膜厚を極めて
小さくすることができる。これにより、拡散後にＣＶＤ
酸化膜１６を除去する行程が極めて容易になるので、微
細なパターンを有するＤＲＡＭ等に適用した場合に有効
となる。
【００３１】ところで、第１実施形態例では、ＣＶＤ酸
化膜１６を介してＨＳＧ−Ｓｉ１５ａにドーピングした
が、例えば図２におけるステップＳ５及びＳ７を省き、
ＣＶＤ酸化膜１６を形成しない状態でリン拡散を行い、
ＨＳＧ−Ｓｉ１５ａに直接的にドーピングすることもで
きる。本発明の参考形態例では、このような手法を用い
ており、ステップＳ５及びＳ７以外のステップは図２と
同様である。
化膜１６を介してＨＳＧ−Ｓｉ１５ａにドーピングした
が、例えば図２におけるステップＳ５及びＳ７を省き、
ＣＶＤ酸化膜１６を形成しない状態でリン拡散を行い、
ＨＳＧ−Ｓｉ１５ａに直接的にドーピングすることもで
きる。本発明の参考形態例では、このような手法を用い
ており、ステップＳ５及びＳ７以外のステップは図２と
同様である。
【００３２】図８は、参考形態例を第１実施形態例と比
較して説明するためのグラフである。横軸はリン拡散に
要する時間を、縦軸はＣmin／Ｃmax［％］を夫々示す。
グラフでは、参考形態例の結果を実線で、第１実施形態
例の結果を波線で夫々示し、また、Ｃmin／Ｃmaxが良好
であるための一定の基準値を一点鎖線Ｄで示す。グラフ
から分かるように、第１実施形態例では、約２３分経過
した時点Ａから基準値Ｄを超え、その後はほぼ一定の値
を保持する。これに対し、第１実施形態例では、約３４
分経過した時点Ｂから基準値Ｄを超え、その後はほぼ一
定の値を保持する。この結果から、第１実施形態例の場
合にはＨＳＧ−Ｓｉ上にＣＶＤ酸化膜が形成された分だ
け、参考形態例よりもリン拡散に若干長い時間を要する
が、双方共に良好なＣmin／Ｃmaxが得られることが分か
る。
較して説明するためのグラフである。横軸はリン拡散に
要する時間を、縦軸はＣmin／Ｃmax［％］を夫々示す。
グラフでは、参考形態例の結果を実線で、第１実施形態
例の結果を波線で夫々示し、また、Ｃmin／Ｃmaxが良好
であるための一定の基準値を一点鎖線Ｄで示す。グラフ
から分かるように、第１実施形態例では、約２３分経過
した時点Ａから基準値Ｄを超え、その後はほぼ一定の値
を保持する。これに対し、第１実施形態例では、約３４
分経過した時点Ｂから基準値Ｄを超え、その後はほぼ一
定の値を保持する。この結果から、第１実施形態例の場
合にはＨＳＧ−Ｓｉ上にＣＶＤ酸化膜が形成された分だ
け、参考形態例よりもリン拡散に若干長い時間を要する
が、双方共に良好なＣmin／Ｃmaxが得られることが分か
る。
【００３３】図９は、拡散時間と酸化膜厚との相関関係
を示すグラフである。グラフにおける波線は、ＨＳＧ−
Ｓｉ上に形成されたＣＶＤ酸化膜の初期膜厚を示し、Ａ
及びＢで示す矢印は、図８における基準値Ｄを超える時
点Ａ及びＢに夫々対応する。グラフから分かるように、
参考形態例では、基準値Ｄを超える時点Ａでの酸化膜厚
が１００オングストロームであり、第１実施形態例で
は、基準値Ｄを超える時点Ｂでの酸化膜厚が３５オング
ストロームである。
を示すグラフである。グラフにおける波線は、ＨＳＧ−
Ｓｉ上に形成されたＣＶＤ酸化膜の初期膜厚を示し、Ａ
及びＢで示す矢印は、図８における基準値Ｄを超える時
点Ａ及びＢに夫々対応する。グラフから分かるように、
参考形態例では、基準値Ｄを超える時点Ａでの酸化膜厚
が１００オングストロームであり、第１実施形態例で
は、基準値Ｄを超える時点Ｂでの酸化膜厚が３５オング
ストロームである。
【００３４】ここで、Ｃmin／Ｃmaxが基準値Ｄを超える
時点、即ち空乏化が抑制される領域で、酸化膜厚ができ
るだけ小さい方がＨＳＧ−Ｓｉの縮小を抑制する上でよ
り好ましい。第１実施形態例では、ＨＳＧ−Ｓｉ上にＣ
ＶＤ酸化膜が形成されることに起因して、酸化膜厚が参
考形態例の場合に比較して小さい。すなわち、グラフか
ら分かるように、第１実施形態例では、ＣＶＤ酸化膜の
初期膜厚１００オングストロームを引いた膜厚３５オン
グストロームが実際の酸化膜厚であるが、ＣＶＤ酸化膜
を形成しない参考形態例では、酸化膜厚が１１０オング
ストロームになっている。このように、参考形態例で
は、リン拡散時に形成される酸化膜が第１実施形態例よ
りもやや厚くなり、ＨＳＧ−Ｓｉからのシリコン消費が
若干増えるが、第１実施形態例の場合とほぼ同様の効果
を得ることができる。
時点、即ち空乏化が抑制される領域で、酸化膜厚ができ
るだけ小さい方がＨＳＧ−Ｓｉの縮小を抑制する上でよ
り好ましい。第１実施形態例では、ＨＳＧ−Ｓｉ上にＣ
ＶＤ酸化膜が形成されることに起因して、酸化膜厚が参
考形態例の場合に比較して小さい。すなわち、グラフか
ら分かるように、第１実施形態例では、ＣＶＤ酸化膜の
初期膜厚１００オングストロームを引いた膜厚３５オン
グストロームが実際の酸化膜厚であるが、ＣＶＤ酸化膜
を形成しない参考形態例では、酸化膜厚が１１０オング
ストロームになっている。このように、参考形態例で
は、リン拡散時に形成される酸化膜が第１実施形態例よ
りもやや厚くなり、ＨＳＧ−Ｓｉからのシリコン消費が
若干増えるが、第１実施形態例の場合とほぼ同様の効果
を得ることができる。
【００３５】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体装置の製造方法は、
上記実施形態例にのみ限定されるものではなく、上記実
施形態例から種々の修正及び変更を施した半導体装置の
製造方法も、本発明の範囲に含まれる。
づいて説明したが、本発明の半導体装置の製造方法は、
上記実施形態例にのみ限定されるものではなく、上記実
施形態例から種々の修正及び変更を施した半導体装置の
製造方法も、本発明の範囲に含まれる。
【００３６】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によると、比較的低い温度で熱処理を行い
ながらも、ＨＳＧ−Ｓｉに対して高い濃度で効率良くド
ーピングすることができる。
置の製造方法によると、比較的低い温度で熱処理を行い
ながらも、ＨＳＧ−Ｓｉに対して高い濃度で効率良くド
ーピングすることができる。
【図１】本発明の第１実施形態例に係る半導体装置の製
造方法を説明するための模式的な断面図であり、(a)〜
(e)は夫々、キャパシタの形成工程を示している。
造方法を説明するための模式的な断面図であり、(a)〜
(e)は夫々、キャパシタの形成工程を示している。
【図２】第１実施形態例におけるキャパシタの形成工程
を説明するためのフローチャートである。
を説明するためのフローチャートである。
【図３】図１(d)におけるＨＳＧ−Ｓｉの表面部分を拡
大して示す断面図である。
大して示す断面図である。
【図４】従来の製造方法における上部電極への印加電圧
と容量増加率との相関関係を示すグラフである。
と容量増加率との相関関係を示すグラフである。
【図５】第１実施形態例における印加電圧と容量増加率
との相関関係を示すグラフである。
との相関関係を示すグラフである。
【図６】キャパシタの良否を判定する基準になるＣmin
／Ｃmaxの算出方法を説明するためのグラフである。
／Ｃmaxの算出方法を説明するためのグラフである。
【図７】第１実施形態例と従来の製造方法とのＣmin／
Ｃmaxの違いを示すグラフである。
Ｃmaxの違いを示すグラフである。
【図８】参考形態例を第１実施形態例と比較して説明す
るためのグラフである。
るためのグラフである。
【図９】拡散時間と酸化膜厚との相関関係を示すグラフ
である。
である。
１１ 半導体基板 １２ 層間絶縁膜 １５ アモルファスシリコン膜 １５ａ ＨＳＧ−Ｓｉ １６ ＣＶＤ酸化膜 １７ 容量絶縁膜 １８ 上部電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (7)
- 【請求項１】 半導体基板上に層間絶縁膜を形成し、該
層間絶縁膜にコンタクトホールを設け、該コンタクトホ
ール及び前記層間絶縁膜上に化学的気相成長法によって
アモルファスシリコン層を形成する第１のステップと、 前記アモルファスシリコン層をシリンダ状に加工した後
に前記アモルファスシリコン層を第１のガス雰囲気で所
定の温度で熱処理し、次いで前記アモルファスシリコン
層に凹凸を形成することを妨げない雰囲気及び所定の温
度で熱処理することによって、前記アモルファスシリコ
ン層に半球状のシリコン核を形成する第２のステップ
と、前記半球状のシリコン核上に、不純物がドーピングされ
ていないＣＶＤ酸化膜を形成する第３のステップと、 不純物を含む第２のガス雰囲気下で、約７００〜７８０
゜Ｃで所定の時間熱処理して、前記ＣＶＤ酸化膜を介し
て前記半球状のシリコン核中に前記不純物を拡散させる
第４のステップと、前記ＣＶＤ酸化膜を除去する第５のステップ とを有し、 前記第１乃至第５のステップによってＤＲＡＭのキャパ
シタにおける下部電極を形成することを特徴とする半導
体装置の製造方法。 - 【請求項２】 前記半球状のシリコン核が前記下部電極
の表面全体に形成されることを特徴とする請求項１に記
載の半導体装置の製造方法。 - 【請求項３】 前記所定の時間が約１０〜１２０分であ
ることを特徴とする請求項１又は２に記載の半導体装置
の製造方法。 - 【請求項４】 半導体基板上に層間絶縁膜を形成し、該
層間絶縁膜にコンタクトホールを設け、該コンタクトホ
ール及び前記層間絶縁膜上に化学的気相成長法によって
アモルファスシリコン層を形成する第１のステップと、 前記アモルファスシリコン層を第１のガス雰囲気下で所
定の温度で熱処理し、次いで前記アモルファスシリコン
層に凹凸を形成することを妨げない雰囲気及び所定の温
度で熱処理することによって、前記アモルファスシリコ
ン層に半球状のシリコン核を形成する第２のステップ
と、 前記半球状のシリコン核上に、不純物がドーピングされ
ていないＣＶＤ酸化膜を形成する第３のステップと、 不純物を含む第２のガス雰囲気下で、前記半球状のシリ
コン核中に前記ＣＶＤ酸化膜を介して前記不純物を拡散
させる第４のステップと、前記ＣＶＤ酸化膜を除去する第５のステップと を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項５】 前記第１のガスがシランガス又はジシラ
ンガスを含むことを特徴とする請求項１乃至４の内の何
れか１項に記載の半導体装置の製造方法。 - 【請求項６】 前記第２のガスが塩化ホスホリルを含む
ことを特徴とする請求項１乃至５の内の何れか１項に記
載の半導体装置の製造方法。 - 【請求項７】 前記ＣＶＤ酸化膜の厚みが約５〜２０ｎ
ｍであることを特徴とする請求項１乃至６の内の何れか
１項に記載の半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02200598A JP3191757B2 (ja) | 1998-02-03 | 1998-02-03 | 半導体装置の製造方法 |
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