KR100338818B1 - 반도체장치의 전하저장전극 형성방법 - Google Patents

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Abstract

본 발명은 반도체장치의 전하저장전극 형성방법에 관한 것으로서, 특히 이 방법은 SiH4또는 Si2H6를 소스 가스로 하여 언도프트 비정질 실리콘막을 일부 증착하고, PH3가스를 소량 흘려주어 증착된 비정질 실리콘박막의 표면위에 실리콘 시드에서의 핵 성장과 결정화를 촉진시켜 반구형의 준안정성 폴리실리콘 그레인을 형성함으로써 전하저장전극용 실리콘막의 단면적을 증가시킨다. 그리고, 상기 실리콘막에 PH3처리한 후에 소정 형태로 상기 실리콘막을 패터닝하여 전하저장전극을 형성한다. 그러므로, 본 발명은 비정질 실리콘막 증착 공정과 MPS 공정을 인시튜(in-situ)로 진행하기 때문에 제조 공정 횟수 및 단위 공정시간를 줄일 수 있으며 실리콘막의 요철형태의 그레인 성장을 극대화하여 전하저장전극의 표면적을 크게 증가시킬 수 있다.

Description

반도체장치의 전하저장전극 형성방법{Method of forming capacitor of storage node in semiconductor device}
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히 준안정 폴리실리콘(Meta-stable Poly Silicon: 이하 MPS라 함) 제조 공정시 단위 공정 수를 줄이면서 그 단면적을 크게 증가시킬 수 있는 반도체장치의 전하저장전극 형성방법에 관한 것이다.
현재 반도체 소자는 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있다. 더구나, 반도체 소자의 고집적화가 이루어질수록 커패시터의 면적은 급격하게 감소하고 있기 때문에 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 커패시턴스를 더욱 증가시켜야만 한다.
한편, 메모리 셀에 사용되는 커패시터의 기본 구조는 스토리지노드(storage node)인 전하저장전극, 유전체막 및 플레이트노드(plate node) 전극으로 구성된다. 이러한 구조를 가지는 커패시터는 작은 면적 내에서 보다 큰 고정전용량을 얻기 위해서 첫째 얇은 유전체막 두께를 확보하거나, 둘째 3차원적인 커패시터의 구조를 통해서 유효 면적을 증가하거나, 셋째 유전율이 높은 물질을 사용하여 유전체막을 형성하는 등의 몇 가지 조건이 만족되어야만 한다.
반도체장치의 커패시터는 통상적으로 주어진 유전체막의 두께에서 누설 전류가 적어지면 적어질수록, 파괴 전압이 커지면 커질수록 좋은 유전체막을 얻지만 유전체막의 두께가 100Å 이하로 박막화될 경우 파울러-노드하임(Fowler-Nordheim) 터널링에 의하여 누설 전류가 증가하여 신뢰성이 저하되기 때문에 이 방법은 한계가 있다. 또한, 고집적화 메모리장치의 좁은 면적에서도 고정전용량의 확보가 충분히 이루어질 수 있도록 메모리 셀의 커패시터에서 높은 유전율을 갖는 물질을 이용하는 방법이 계속 연구중에 있다.
그리고, 마지막으로 커패시터의 유효 면적을 증가시키기 위해서 3차원 구조로 전하저장전극의 단면적을 증가시키는 방법이 진행중에 있다.
이러한 방법들 중에서도, 셀 동작에 필요로 하는 일정량 이상의 전하 보전 용량의 확보를 위해서는 최근에 전하저장전극의 표면적을 반구형으로 요철(凹凸)화시켜 커패시터의 표면적으로 증가시키는 기술이 널리 이용되고 있다. 이러한 기술은 전하저장전극을 510∼530℃에서 증착시킨 저농도 도프트(low doped) 또는 언도프트(undpoed) 비정질 실리콘 박막 위에 Si2H6가스를 이용하여 비정질 실리콘막 표면에 실리콘을 시딩(seeding)한 후에 고진공에서 어닐링 공정을 실시한다. 그러면, 실리콘 원자의 이동 성질에 의해 실리콘 박막의 표면이 요철화되는데, 이러한 공정을 선택적 MPS라고 한다.
이렇게 형성된 반구형 실리콘 박막에 RF 전원을 이용한 플라즈마 PH3어닐링처리를 실시하면 전극 표면에 전도성을 주고 이를 소정의 구조(예컨대, 실린더, 스택 등)로 패터닝해서 전하저장전극을 완성하게 된다.
한편, 선택적 MPS를 이용한 전하저장전극 제조 방법은 크게 비정질 실리콘박막 증착⇒ MPS의 형성⇒ PH3어닐 공정 등의 3단계로 나누어 진행된다. 하지만, PH3어닐 공정을 실시하기에 앞서, 요철이 형성된 실리콘박막의 불순물 및 잔여 산화막 등을 제거하기 위한 세정 공정을 실시해야만 하는 번거로움이 있었다.
본 발명의 목적은 커패시터의 단면적을 증가시키기 위해서 전하저장전극 제조 공정시 MPS를 이용할 경우 SiH4또는 Si2H6를 소스 가스로 하여 언도프트 비정질막을 일부 증착하고 이후 PH3가스를 소량 흘려주어 증착된 비정질 박막의 표면위에 실리콘 시드에서의 핵 성장과 결정화를 촉진시켜 반구형의 폴리실리콘 그레인을 형성함으로써 비정질 실리콘막 증착 공정과 MPS 공정을 인시튜(in-situ)로 진행하여 제조 공정 수를 줄일 수 있으며 실리콘막의 요철형태의 그레인 성장을 극대화하여 그 표면적을 증대할 수 있는 반도체장치의 전하저장전극 형성방법을 제공하는데 있다.
도 1a 내지 도 1c는 본 발명에 따른 반도체장치의 전하저장전극 형성방법을 설명하기 위한 공정 순서도,
도 2는 본 발명의 제조방법에 의한 전하저장전극 표면의 요철 형태를 나타낸 구조도,
도 3a 및 도 3b는 본 발명의 일실시예에 따른 반도체장치의 이너 실린더(inner cylinder) 구조의 전하저장전극의 제조 과정을 나타낸 단면도들.
* 도면의 주요 부분에 대한 부호 설명 *
10: 기판의 하부 구조물
20: 언도프트 비정질 실리콘박막
30: 저농도 도프트 비정질 실리콘막
31: 그레인 가장자리의 홈 형태의 굴곡면
32: 반구형 그레인
B: 준안정 폴리실리콘막 하부의 비정질 실리콘막
상기 목적을 달성하기 위하여 본 발명은 반도체장치의 고용량 커패시터의 전하저장전극 제조 방법에 있어서, 반도체소자가 형성된 반도체 기판의 하부 구조물 상부에 준안정 상태의 언도프트 비정질 실리콘을 증착하는 단계와, 인시튜로 P 소스 가스를 첨가하여 언도프트 비정질 실리콘막 상부에 저농도 도프트 비정질 실리콘을 증착함과 동시에 하부의 준안정 비정질 실리콘막의 시드로부터 실리콘을 성장시켜 요철 표면을 갖는 준안정 폴리실리콘막을 형성하는 단계와, 준안정 폴리실리콘막에 P 이온을 주입하는 단계와, 준안정 폴리실리콘막을 패터닝하여 소정 구조의 전하저장전극을 형성하는 단계를 포함한다.
본 발명의 제조 방법에 있어서, 상기 준안정 상태의 언도프트 비정질 실리콘막을 증착하는 단계에서는, LPCVD 장비내에서 로딩/언로딩 온도를 500∼550℃로 하고, Si2H6또는 SiH4가스를 500∼1000sccm 정도 흘리면서 증착률을 10∼20Å/min을 유지하며 550∼555℃ 사이의 온도에서 200∼400Å정도의 두께로 증착한다. 또, 상기 언도프트 비정질 실리콘막을 증착하는 단계에서는, 0.2∼1Torr의 압력 조건에서 실시한다.
그리고, 본 발명의 제조 방법에 있어서, 상기 인시튜로 P 소스 가스를 첨가할 때 흘려주는 P소스 가스는 1% PH3/SiH4또는 1% PH3/N2를 이용한다.
또한, 본 발명의 제조 방법에 있어서, 상기 저농도 도프트 비정질 실리콘막을 증착시 언도프트 비정질 실리콘막 증착 온도, 압력 및 Si2H6또는 SiH4가스양을 동일하게 유지하면서 P소스 가스를 20∼100sccm 흘려주고 200∼300Å 두께로 형성한다.
또한, 본 발명의 제조 방법에 있어서, 상기 비정질 실리콘막에 P 이온을 주입하는 단계는, 플라즈마 PH3어닐링, 열 PH3어닐링 또는 POCl3도핑 공정을 이용한다. 여기서, 플라즈마 PH3어닐로 도핑을 하는 경우에 300∼500W이상의 고 RF 전원을 이용하여 압력을 10-7Torr 이하로, 온도는 620∼670℃로 일정하게 유지하여 100초이상 어닐하는 것이 바람직하다. 열 PH3어닐로 도핑을 하는 경우에는 3Torr 이하의 압력 분위기아래에서 650∼750℃의 온도 조건에서 1% PH3/SiH4또는 1% PH3/N2소스 가스를 50∼100sccm 정도 흘리면서 20∼30분 정도 어닐하는 것이 바람직하다. POCl3도핑하는 경우에는 상압에서 POCl3가스와 O2가스를 2:3의 비율로 흘리면서 N2분위기아래에서 850℃에서 6∼10분 정도 증착하고 이후 900℃에서 20분 정도 어닐링을 통해 P의 확산을 촉진하는 것이 더욱 바람직하다.
상기POCl3도핑 공정 이후에 생성된 P2O5막을 세정공정으로 제거하되, 세정 공정은 Piranha + 50: 1HF + NH4OH를 이용하도록 한다.
또한, 본 발명의 제조 방법에 있어서, 상기인시튜에서 저농도 도프트 비정질 실리콘막을 증착한 후에는, 추가의 세정 공정을 거치지 않고 바로 요철표면을 갖는 준안정 폴리실리콘막에 P 이온을 주입하도록 한다.
또한, 본 발명의 제조 방법에 있어서, 상기요철표면을 갖는 준안정 폴리실리콘막은 그레인이 결정 상태이고 하부 막은 비정질 상태이다. 그리고, 표면 위에는 반구형 폴리실리콘 그레인이 돌출되어 있으며 상기 그레인 주위에는 표면 보다 아래로 움푹패인 굴곡면을 갖는다.
본 발명의 커패시터의 전하저장전극 제조 방법에 따르면, 비정질 실리콘 증착시에 SiH4또는 Si2H6를 소스 가스로 하여 550℃의 온도에서 언도프트 비정질 실리콘막을 증착하고 이후 PH3가스를 소량 흘려주어 증착된 박막의 표면위에 실리콘 시드에서의 핵 성장과 결정화를 촉진시켜 인-시튜로 반구형의 폴리실리콘 그레인을 형성하는 것이다. 그리고, 종래 기술에서는 비정질 실리콘 증착 및 MPS 공정을 다른 반응 챔버에서 나누어 실시한데 반하여, 본 발명에서는 비정질 실리콘 증착 및 MPS 공정을 인-시튜로 진행하기 때문에 제조 공정의 단위수를 줄일 수 있으며 또한, 세정 공정을 생략할 수 있다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1a 내지 도 1c는 본 발명에 따른 반도체장치의 전하저장전극 형성방법을 설명하기 위한 공정 순서도로서, 본 발명의 선택적 MPS 공정을 이용한 전하저장전극 제조 방법은 다음과 같다.
우선, 도 1a에 도시된 바와 같이, 반도체소자가 형성된 반도체 기판의 하부 구조물(10) 상부에 소스 가스로서 Si2H6또는 SiH4가스를 이용하여 준안정(metastable) 상태의 언도프트 비정질 실리콘막(20)을 200∼400Å정도의 두께로 증착한다.
이때, 증착 공정은 LPCVD(Low Pressure Chemical Vapor Deposition) 장비에서 이루어지며 로딩/언로딩 온도를 500∼550℃로 한다.
보다 상세하게는, 상기 증착 공정은 550∼555℃ 사이의 온도에서 Si2H6또는 SiH4가스를 500∼1000sccm 정도 흘리면서 증착률을 10∼20Å/min로 유지한다. 또, 반응 챔버의 증착 압력은 0.2∼1Torr으로 한다.
이어서, 도 1b에 도시된 바와 같이, 상기 언도프트 비정질 실리콘막(20)의 증착 온도, 압력 및 Si2H6또는 SiH4가스량을 동일하게 유지하면서 인시튜(in-situ)로 P(phosphorus)계 소스 가스(예컨대, PH3가스)를 첨가하여 언도프트 비정질 실리콘박막(20) 상부에 저농도 도프트 비정질 실리콘막(30)을 200∼300Å 두께로 증착한다. 이로 인해, 하부의 준안정 비정질 실리콘막(20)의 시드로부터 실리콘을 성장시켜 요철(凹凸)(32) 표면을 갖는 준안정 폴리 실리콘막이 형성된다. 도면 부호 B 는 준안정 폴리실리콘막 하부의 비정질 실리콘막(30,20)을 가르키는 것이다.
여기서, P 소스 가스는 1% PH3/SiH4또는 1% PH3/N2를 이용하고, 20∼100sccm 정도 흘려준다.
이와 같이, 본 발명은 비정질 실리콘막 증착 공정과 MPS 공정을 인시튜(in-situ)로 진행하기 때문에 별도의 세정 공정을 생략할 수 있으며 선택적 MPS 실리콘막의 그레인(32) 성장을 극대화하여 그 표면적을 증대할 수 있다.
그 다음, 도 1c에 도시된 바와 같이, 선택적 MPS 공정에 의한 공핍영역을 줄이고 비정질 실리콘막(B)에 도전성을 주어 정전용량을 높이기 위하여 인시튜로 P이온을 주입한다. 그러면, 요철 표면의 실리콘막(B)은 하부에 비정질 실리콘막이 공존하므로 도핑시 P 이온의 확산을 촉진시켜 고농도 도핑을 실현할 수 있으며 커패시터의 정전용량을 증가시킬 수 있다.
한편, 상기 P 도핑 공정은 플라즈마 PH3어닐링, 열 PH3어닐링 또는 POCl3도핑 공정을 이용한다. 플라즈마 PH3어닐로 도핑을 하는 경우에 300∼500W이상의 고 RF 전원을 이용하여 압력을 10-7Torr 이하로, 온도는 620∼670℃로 일정하게 유지하여 100초이상 어닐링한다. 그리고, 열 PH3어닐로 도핑을 하는 경우에는 3Torr 이하의 압력 분위기아래에서 650∼750℃의 온도 조건에서 1% PH3/SiH4또는 1% PH3/N2소스 가스를 50∼100sccm 정도 흘리면서 20∼30분 정도 어닐링한다. 또, POCl3도핑하는 경우에는 상압에서 POCl3가스와 O2가스를 2:3의 비율로 흘리면서 N2분위기아래에서 850℃에서 6∼10분 정도 증착하고, 이후 900℃에서 20분 정도 어닐링을 통해 P의 확산을 촉진한다. 상기POCl3도핑 공정 이후에 생성된 P2O5막을 세정공정으로 제거할 경우 Piranha + 50: 1HF + NH4OH를 이용하도록 한다.
그리고, 이와 같은 MPS 비정질 실리콘막 제조 공정을 실시한 후에 소정 구조(예컨대, 실린더, 스택형)의 패턴 형태로 MPS 비정질 실리콘막(B)을 패터닝하여 전하저장전극을 완성한다.
도 2는 본 발명의 제조방법에 의한 전하저장전극 표면의 요철 형태를 나타낸구조도이다.
본 발명의 제조 방법으로 성장된 요철, 즉 반구형 폴리실리콘막은 반구형 요철 그레인이 폴리 실리콘 구조의 격자 배열이지만, 반구형 그레인(32) 하부에는 비정질 상태의 실리콘막(30)이 놓여 있다. 그리고, 그레인(32) 가장자리 하부에는 50∼100Å정도로 움푹 패인 홈 형태의 굴곡면(31)이 형성되어 있다.
본 발명에 따른 전하저장전극 표면이 이러한 요철 구조를 갖는 이유는, PH3가스를 흘려서 도프트 비정질 실리콘을 증착할 때 먼저 증착된 준안정의 언도프트 비정질 실리콘막의 실리콘 시드(seed)에서 핵성장과 결정화가 촉진되어 막 표면에서 300∼500Å 크기의 그레인이 성장하게 되기 때문이다. 이에, 하부의 비정질 실리콘막으로 실리콘 원자가 이동되어 상기 반구형 폴리실리콘 그레인 주위에는 표면보다 아래로 움푹 패인 굴곡면(31)이 형성된다. 이에 따라, 선택적 비정질 실리콘막(B)의 표면적이 증가하게 된다.
도 3a 및 도 3b는 본 발명의 일실시예에 따른 반도체장치의 이너 실린더(inner cylinder) 구조의 전하저장전극의 제조 과정을 나타낸 단면도들이다.
64M DRAM급 이상의 반도체장치에서 이너 실린더(inner cylinder) 구조를 채택하여 본 발명의 전하저장전극 제조 공정을 적용하면 다음과 같다.
우선, 도 3a에 도시된 바와 같이, 필드 산화막(12)이 형성된 반도체기판으로서 실리콘기판(10)에 일련의 소자 공정으로 게이트산화막(14), 게이트전극(15), 스페이서(16) 및 소스/드레인 영역(17)을 갖는 셀 트랜지스터를 형성한다. 그리고,상기 결과물에 층간 절연막(18)을 형성한 후에 소스/드레인 영역(17) 중 어느 한 영역이 개방되는 콘택홀을 형성한다.
그 다음, 본 발명의 이너 실린더형 전하저장전극 제조 공정을 실시한다. 이에, 비정질 실리콘 박막을 증착시 1Torr 이하의 압력에서 550℃의 온도 조건으로 SiH4또는 Si2H6가스를 500∼1000sccm 정도 흘려주어 준안정성 언도프트 비정질 실리콘막을 200∼400Å 두께로 증착한 후에, PH3밸브를 열어 20∼100sccm 정도 흘려주어 200∼300Å 두께의 도프트 비정질 실리콘을 증착한다. 그러면, 도면부호 32와 같이, 비정질 실리콘막(B) 표면의 철(凸) 부분(32)은 폴리실리콘으로 결정화되고, 요(凹)(32) 표면은 아래가 홈모양으로 움푹 패인 굴곡면을 갖도록 그레인이 성장되어 종래 MPS 공정에 의한 비정질 실리콘막 단면적보다 증가된다. 그리고, 상기 요철 표면(32)을 갖는 비정질 실리콘막(B) 내에 플라즈마 PH3도핑이나 열 PH3어닐링, POCl3도핑 등의 방법으로 막내에 도전성을 준다.
그 다음, 전면 식각(etch back) 또는 CMP(Chemical Mechanical Polishing)을 실시하여 층간 절연막(18) 표면이 드러날때까지 비정질 실리콘막(B)을 연마해서 이너 실린더 구조의 전하저장전극(B')을 형성한다.
종래 비정질 실리콘박막 증착과 선택적 MPS막 제조 공정을 구분하여 진행할 경우에는 선택적 MPS막 증착시 어닐링 공정에 의해 막의 결정화가 이루어지는 반면에, 본 발명에 따른 전하저장전극 제조방법을 이용하게 되면, MPS 그레인을 제외하고는 하부막이 비정질 상태로 존재하게 된다. 그러므로, 본 발명은 후속 P 도핑처리시 벌크내로의 P 확산이 활성화되어 동일한 도핑 시간으로도 고농도 도핑을 실현할 수 있어서 종전보다 제조 공정의 횟수 및 단위 시간을 줄일 수 있는 이점이 있다.
또, 본 발명의 제조 방법을 이용하게 되면, 전하저장전극으로 사용되는 실리콘 박막의 두께를 약 400Å정도까지 줄여도 본 발명의 MPS 그레인 성장에 의해 증가된 단면적으로 원하는 정전용량을 달성할 수 있어 반도체소자의 축소가 가능하다.
또한, 본 발명은 종래 장비를 수정하여 그대로 사용할 수 있으며 한 배쓰(batch)에서 다수개의 웨이퍼에 MPS 공정을 실시하여 웨이퍼 사이의 MPS막의 균일성 및 대량 생산에 큰 효과가 있다. 추가적으로, 종래 기술에서 비정질 실리콘 박막 증착과 MPS 증착 공정 사이에 진행하던 세정 공정을 생략할 수 있어 이에 따른 수율 증가와 원가 절감에 기여할 수 있다.

Claims (15)

  1. 반도체장치의 고용량 커패시터의 전하저장전극 제조 방법에 있어서,
    반도체소자가 형성된 반도체 기판의 하부 구조물 상부에 준안정 상태의 언도프트 비정질 실리콘을 증착하는 단계;
    인시튜로 P 소스 가스를 첨가하여 상기 언도프트 비정질 실리콘막 상부에 저농도 도프트 비정질 실리콘을 증착함과 동시에 상기 하부의 준안정 비정질 실리콘막의 시드로부터 실리콘을 성장시켜 요철 표면을 갖는 준안정 폴리실리콘막을 형성하는 단계;
    상기 준안정 폴리실리콘막에 P 이온을 주입하는 단계; 및
    상기 준안정 폴리실리콘막을 패터닝하여 소정 구조의 전하저장전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 전하저장전극 형성방법.
  2. 제 1항에 있어서, 상기 준안정 상태의 언도프트 비정질 실리콘막을 증착하는 단계에서는, LPCVD 장비내에서 로딩/언로딩 온도를 500∼550℃로 하는 것을 특징으로 하는 반도체장치의 전하저장전극 형성방법.
  3. 제 1항에 있어서, 상기 준안정 상태의 언도프트 비정질 실리콘막을 증착하는 단계에서는, Si2H6또는 SiH4가스를 500∼1000sccm 정도 흘리면서 증착률을 10∼20Å/min을 유지하며 550∼555℃ 사이의 온도에서 200∼400Å정도의 두께로 증착하는 것을 특징으로 하는 반도체장치의 전하저장전극 형성방법.
  4. 제 1항에 있어서, 상기 준안정 상태의 언도프트 비정질 실리콘막을 증착하는 단계에서는, 0.2∼1Torr의 압력 조건에서 실시하는 것을 특징으로 하는 반도체장치의 전하저장전극 형성방법.
  5. 제 1항에 있어서, 상기 인시튜로 P 소스 가스를 첨가할 때 흘려주는 P 소스 가스는 1% PH3/SiH4또는 1% PH3/N2를 이용하는 것을 특징으로 하는 반도체장치의 전하저장전극 형성방법.
  6. 제 1항에 있어서, 상기 저농도 도프트 비정질 실리콘막을 증착시 상기 언도프트 비정질 실리콘막 증착 온도, 압력 및 Si2H6또는 SiH4가스양을 동일하게 유지하면서 P소스 가스를 20∼100sccm 흘려주는 것을 특징으로 하는 반도체장치의 전하저장전극 형성방법.
  7. 제 1항에 있어서, 상기 저농도 도프트 비정질 실리콘막은 200∼300Å 두께인 것을 특징으로 하는 반도체장치의 전하저장전극 형성방법.
  8. 제 1항에 있어서, 상기 비정질 실리콘막에 P 이온을 주입하는 단계는, 플라즈마 PH3어닐링, 열 PH3어닐링 또는 POCl3도핑 공정을 이용하는 것을 특징으로 하는 반도체장치의 전하저장전극 형성방법.
  9. 제 8항에 있어서, 상기플라즈마 PH3어닐로 도핑을 하는 경우에 300∼500W이상의 고 RF 전원을 이용하여 압력을 10-7Torr 이하로, 온도는 620∼670℃로 일정하게 유지하여 100초이상 어닐하는 것을 특징으로 하는 반도체장치의 전하저장전극 형성방법.
  10. 제 8항에 있어서, 상기열 PH3어닐로 도핑을 하는 경우에 3Torr 이하의 압력 분위기아래에서 650∼750℃의 온도 조건에서 1% PH3/SiH4또는 1% PH3/N2소스 가스를 50∼100sccm 정도 흘리면서 20∼30분 정도 어닐하는 것을 특징으로 하는 반도체장치의 전하저장전극 형성방법.
  11. 제 8항에 있어서, 상기POCl3도핑하는 경우에 상압에서 POCl3가스와 O2가스를 2:3의 비율로 흘리면서 N2분위기아래에서 850℃에서 6∼10분 정도 증착하고 이후 900℃에서 20분 정도 어닐링을 통해 P의 확산을 촉진하는 것을 특징으로 하는반도체장치의 전하저장전극 형성방법.
  12. 제 11항에 있어서, 상기POCl3도핑 공정 이후에 생성된 P2O5막을 세정공정으로 제거하되, 세정 공정은 Piranha + 50: 1HF + NH4OH를 이용하는 것을 특징으로 하는 반도체장치의 전하저장전극 형성방법.
  13. 제 1항에 있어서, 상기인시튜에서 저농도 도프트 비정질 실리콘막을 증착한 후에는, 추가의 세정 공정을 거치지 않고 바로 요철표면을 갖는 준안정 폴리실리콘막에 P 이온을 주입하는 것을 특징으로 하는 반도체장치의 전하저장전극 형성방법.
  14. 제 1항에 있어서, 상기요철표면을 갖는 준안정 폴리실리콘막은 그레인이 결정 상태이고 하부 막은 비정질 상태인 것을 특징으로 하는 반도체장치의 전하저장전극 형성방법.
  15. 제 1항에 있어서, 상기요철표면을 갖는 준안정 폴리실리콘막은 표면 위에 반구형 폴리실리콘 그레인이 돌출되어 있으며 상기 그레인 주위에 표면 보다 아래로 움푹패인 굴곡면을 갖는 것을 특징으로 하는 반도체장치의 전하저장전극 형성방법.
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