KR100224710B1 - 반도체 장치의 커패시터 제조 방법 - Google Patents

반도체 장치의 커패시터 제조 방법 Download PDF

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Abstract

반도체 장치의 커패시터 제조 방법에 관하여 개시한다. 본 발명은 HSG-Si 종자들을 식각마스크로 염소 함유 기체를 사용하여 하부 전극을 식각하는 단계를 포함하는 것을 특징으로 한다. 또한, 본 발명은 하부 전극 상에 형성된 HSG-Si 종자들만을 선택적으로 성장시키는 단계 이후에 염소 함유 기체를 사용하여 절연막 패턴 상에 형성된 HSG-Si 종자들을 식각하여 제거하는 단계를 포함한다. 본 발명에 의하면, 하부 전극의 표면적을 증가시킴으로써 종래보다 증가된 셀 정전 용량을 확보할 수 있다. 또한 본 발명에 의하면, 정전 용량의 감소없이 서로 인접한 커패시터의 하부 전극이 전기적으로 단락되는 것을 방지할 수 있다.

Description

반도체 장치의 커패시터 제조 방법{Method for manufacturing of capacitor in semiconductor device}
본 발명은 반도체 장치의 커패시터 제조 방법에 관한 것으로서, 특히 HSG-Si(hemispherical grained Si)을 이용하여 요철형 하부 전극을 형성하는 반도체 장치의 커패시터 제조 방법에 관한 것이다.
메모리 셀의 면적 감소에 따른 셀 정전 용량의 감소는 DRAM(Dynamic Random Access Memory)의 집적도 증가에 심각한 장애 요인이 된다. 이러한 셀 정전 용량의 감소는 메모리 셀의 독출 능력을 저하시키고 소프트 에러율을 증가시킬 뿐 만 아니라 저전압에서의 소자동작을 어렵게 만든다. 따라서 반도체 메모리 장치의 고집적화를 위해서 상기 셀 정전 용량의 감소는 반드시 해결되어야 할 문제이다.
통상 약 1.5??m2의 메모리 셀 면적을 가지는 64Mb DRAM에 있어서, 일반적인 2차원 구조의 스택형 커패시터를 사용한다면 오산화 탄탈륨 (Ta2O5)과 같은 고유전 물질을 사용하더라도 충분한 정전 용량을 얻기가 힘들다. 따라서 최근에는 3차원적 구조를 갖는 커패시터를 제안하여 셀 정전 용량의 증가를 도모하고 있다. 후지쯔(Fujisu)사의 핀 구조(Fin Structure) 하부 전극, 도시바(Toshiba)사의 박스 구조(Box Structure) 하부 전극, 및 미쯔비시(Mitsubishi)사의 원통 구조(Cylindrical Structure) 하부 전극 등이 그 주류를 이루고 있다.
그러나, 3차원 구조의 커패시터는 그 제조 공정이 복잡할 뿐만 아니라 제조 과정에서 결함이 발생하기 쉽기 때문에 실제로 적용하기가 용이하지 않다. 또한, 최근에 커패시터의 정전 용량을 증대시키기 위해 고유전 박막에 대한 접근이 시도되고 있기는 하지만 아직 실용화에는 많은 문제점을 갖고 있다. 이에, 최근에는 정전 용량을 증대시키기 위하여 국부적으로 면적을 증가시키는 요철형 하부 전극의 제조 방법에 대하여 많은 연구가 진행되고 있다.
이러한 요철형 하부 전극의 제조 방법 중에서 대표적인 것으로 하부 전극의 표면에 HSG-Si(Hemispherical Grained Si)을 형성하여 그 표면에 요철이 형성되도록 함으로써 하부 전극의 표면적을 증가시키는 방법을 들 수 있다.
현재, 하부 전극의 표면에 HSG-Si을 형성하는 방법으로는 ⅰ) 비정질 실리콘에서 다결정 실리콘으로 상 변태하는 온도에서 실리콘을 화학 기상 증착하는 방법, ⅱ) 자연 산화막이 없는 비정질 실리콘을 고진공에서 어닐링하는 방법, ⅲ) SiH4나 Si2H6등이 기체를 이용한 저압 화학 기상 증착(LPCVD) 방법으로 HSG-Si 종자(seed)를 형성하거나 SiH4나 Si2H6분자를 빔(beam) 형태로 비정질 실리콘에 조사(irradiation)하여 HSG-Si 종자를 형성한 후 이를 성장시키는 종자 형성법(seeding method) 등이 연구되고 있다.
상기 방법 중에서 종자 형성법을 이용하여 요철형 실리콘 하부 전극을 형성하는 경우에 하부 전극의 표면적이 효과적으로 증가됨이 보고된 바 있다[참조문헌: H. Watanabe et al., A New Cylindrical Capacitor Using Hemispherical Grained Si(HSG-Si) for 256Mb DRAMs in IEDM 92, pp.259-262].
도 1 내지 도 3은 종래 기술에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 1은 절연막 패턴(20) 및 하부 전극(40)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저 반도체 기판(10) 상에 절연막, 예컨데 실리콘 산화막을 형성하고, 사진/식각 공정에 의해 상기 절연막을 패터닝함으로써 상기 반도체 기판(10)의 소정 영역을 노출시키는 콘택 홀이 형성된 절연막 패턴(20)을 형성한다.
이어서, 상기 콘택 홀을 채우도록 상기 절연막 패턴(20)이 형성된 기판 전면에 불순물이 도핑된 비정질 실리콘 막을 형성한 후, 이를 통상의 방법으로 패터닝함으로써 상기 절연막 패턴(20)의 소정 영역 상에 상기 콘택 홀을 통하여 상기 노출된 반도체 기판과 접속되는 원통 구조의 하부 전극(40)을 형성한다.
도 2는 HSG-Si 종자들(50a, 50b)을 형성하는 단계를 설명하기 위한 단면도로서, 실리콘 소오스 기체를 이용하여 저압 화학 기상 증착(LPCVD) 방법으로 상기 하부 전극(40) 상에 HSG-Si 종자들을 형성한다. 이 때 상기 HSG-Si 종자들은 상기 하부 전극(40)의 표면 에너지가 높은 부분에서 먼저 형성되기 때문에 상기 하부 전극(40)의 표면에 군데 군데 형성된다. 그리고, 상기 실리콘 소오스 기체는 일반적으로 SiH4, Si2H6, Si3H8, Si4H10, 또는 SiH2Cl2등의 기체를 사용한다.
물론, 상기 실리콘 소오스 기체를 빔(beam) 형태로 상기 하부 전극(40)이 형성된 기판 전면에 조사(irradiation)함으로써 상기 하부 전극(40) 상에 HSG-Si 종자들을 형성시킬 수도 있다.
상기 HSG-Si 종자 형성 공정은 매우 낮은 선택성(selectivity)을 갖기 때문에 상기 하부 전극(40)에 HSG-Si 종자들을 형성하는 과정에서 상기 절연막 패턴(20) 상에도 HSG-Si 종자들이 형성된다. 이하에서, 상기 하부 전극(40) 상에 형성된 HSG-Si 종자들을 제1 HSG-Si 종자들(50a), 상기 절연막 패턴(20) 상에 형성된 HSG-Si 종자들을 제2 HSG-Si 종자들(50b)이라고 각각 칭한다.
도 3은 HSG-Si들(50c)을 형성하는 단계를 설명하기 위한 단면도로서, 상기 제1 및 제2 실리콘 종자들(50a, 50b)이 형성된 기판을 열처리하여 상기 제1 HSG-Si 종자들(50a)만을 선택적으로 성장시킴으로써 상기 하부 전극(40) 상에 HSG-Si들(50c)을 형성한다. 따라서 상기 하부 전극(40)의 표면적이 증가하게 된다. 이렇게 상기 제1 HSG-Si 종자들(50a)만이 선택적으로 성장되는 이유는 상기 열처리 과정에서 상기 제1 HSG-Si 종자들(50a)은 상기 하부 전극(40)으로 부터 실리콘을 공급받아 성장하는 데 반하여, 상기 제2 HSG-Si 종자들(50b)은 성장에 필요한 실리콘을 공급받지 못하기 때문이다.
이 때, 상기 제2 HSG-Si 종자들(50b)은 상기 절연막 패턴(20) 상에 계속 존재하기 때문에 상기 하부 전극(40)과 인접한 커패시터의 하부 전극이 전기적으로 단락되어 반도체 장치가 오동작을 일으키기 쉽다. 또한, 상기 하부 전극(40)의 면적 증가는 상기 제1 HSG-Si 종자들(50a)의 성장에만 의존하므로 반도체 장치가 신뢰성 있게 동작할 수 있는 충분한 셀 정전 용량을 확보하기가 어렵다.
다음에, 도시하지는 않았지만 상기 HSG-Si들(50c)이 형성된 기판 전면에 유전막 및 상부 전극을 순차적으로 형성하여 커패시터를 완성한다.
상술한 바와 같이 종래 기술에 의한 반도체 장치의 커패시터 제조 방법에 의하면, 상기 제2 HSG-Si 종자들(50b)이 상기 절연막 패턴(20) 상에 존재하기 때문에 서로 인접한 커패시터의 하부 전극들이 전기적으로 단락되기 쉬울 뿐만 아니라 상기 하부 전극(40)의 면적 증가가 상기 제1 HSG-Si 종자들(50a)의 성장에만 의존하므로 충분한 셀 정전 용량을 확보하기가 어려워 반도체 장치의 신뢰성이 떨어지게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 종래의 문제점을 해결함으로써 반도체 장치의 신뢰성을 향상시킬 수 있는 반도체 장치의 커패시터 제조 방법을 제공하는 데 있다.
도 1 내지 도 3은 종래 기술에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 4 내지 도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 8 내지 도 11은 본 발명의 제2 실시예에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 달성하기 위한 본 발명의 제1 실시예에 의하면, 본 발명은 반도체 기판 상에 상기 반도체 기판의 소정 영역을 노출시키는 콘택 홀을 갖는 절연막 패턴을 형성하는 단계; 상기 절연막 패턴의 소정 영역 상에 상기 콘택 홀을 통하여 상기 노출된 반도체 기판과 접속되는 하부 전극을 형성하는 단계; 상기 하부 전극의 표면 및 상기 절연막 패턴의 표면 상에 HSG-Si 종자들을 형성하는 단계; 상기 하부 전극의 표면 상에 형성된 HSG-Si 종자들을 식각 마스크로 하여 상기 하부 전극의 표면을 식각함으로써 상기 하부 전극의 표면에 오목부를 형성하여 변형된 하부 전극을 형성하는 단계; 및 상기 하부 전극의 표면 상에 형성된 HSG-Si 종자들을 성장시켜 HSG-Si들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법을 제공한다.
본 발명에 따른 반도체 장치의 커패시터 제조 방법에 있어서, 상기 하부 전극의 표면을 식각하는 단계는 염소 함유 기체를 사용하여 행하는 것을 특징으로 하고, 상기 염소 함유 기체는 Cl2, BCl3, ClF3, 및 HCl 기체군 중에서 선택된 어느 하나인 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 커패시터 제조 방법에 있어서, 상기 하부 전극의 표면을 식각하는 단계는 입사각에 변화를 주면서 이방성 식각하는 것이 바람직하다.
본 발명에 따른 반도체 장치의 커패시터 제조 방법에 있어서, 상기 HSG-Si 종자들을 성장시키는 단계는 상기 HSG-Si 종자들이 형성된 기판을 열처리하여 행하는 것을 특징으로 하고, 상기 열처리는 560 ∼ 630℃ 에서 행하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 커패시터 제조 방법에 있어서, 상기 HSG-Si 들을 형성하는 단계 이후에 상기 절연막 패턴의 표면 상에 형성된 HSG-Si 종자들을 식각하여 제거하는 단계를 포함하는 것이 바람직하다. 이 때 상기 절연막 패턴의 표면 상에 형성된 HSG-Si 종자들을 식각하여 제거하는 단계는 염소 함유 기체를 사용하여 행하는 것을 특징으로 하고, 상기 염소 함유 기체는 Cl2, BCl3, ClF3, 및 HCl 기체군 중에서 선택된 어느 하나인 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제2 실시예에 의하면, 반도체 기판 상에 상기 반도체 기판의 소정 영역을 노출시키는 콘택 홀을 갖는 절연막 패턴을 형성하는 단계; 상기 절연막 패턴의 소정 영역 상에 상기 콘택 홀을 통하여 상기 노출된 반도체 기판과 접속되는 하부 전극을 형성하는 단계; 상기 하부 전극의 표면 및 상기 절연막 패턴의 표면 상에 HSG-Si 종자들을 형성하는 단계; 상기 하부 전극의 표면 상에 형성된 HSG-Si 종자들만을 선택적으로 상기 하부 전극의 표면 상에 HSG-Si들을 형성하는 단계; 및 상기 절연막 패턴의 표면 상에 형성된 HSG-Si 종자들을 식각하여 제거함과 동시에 상기 하부 전극의 표면에 오목부가 형성된 변형된 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법을 제공한다.
본 발명에 따른 반도체 장치의 커패시터 제조 방법에 있어서, 상기 HSG-Si 종자들을 형성하는 단계는 실리콘 소오스 기체를 사용하여 화학 기상 증착(CVD) 방법으로 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 커패시터 제조 방법에 있어서, 상기 HSG-Si 들을 형성하는 단계는 상기 HSG-Si 종자들이 형성된 기판을 열처리하는 단계를 포함하는 것이 바람직하고, 상기 열처리는 560 ∼ 630℃ 에서 행하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 커패시터 제조 방법에 있어서, 상기 절연막 패턴 표면 상에 형성된 HSG-Si 종자들을 식각하여 제거하는 단계는 염소 함유 기체를 사용하여 행하는 것을 특징으로 하고, 상기 염소 함유 기체는 Cl2, BCl3, ClF3, 및 HCl 기체군 중에서 선택된 어느 하나인 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 커패시터 제조 방법에 의하면, 하부 전극의 표면적을 증가시킴으로써 종래보다 증가된 셀 정전 용량을 확보할 수 있다. 또한 본 발명에 따른 반도체 장치의 커패시터 제조 방법에 의하면, 정전 용량의 감소없이 서로 인접한 커패시터의 하부 전극이 전기적으로 단락되는 것을 방지할 수 있다.
이하에서, 본 발명의 바람직한 실시예들을 참조한 도면들을 참조하여 상세히 설명한다.
실시예 1
도 4 내지 도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 4는 절연막 패턴(120) 및 하부 전극(140)을 형성하는 단계를 설명하기 위한 단면도이고, 도 5는 제1 및 제2 HSG-Si 종자들(150a, 150b)을 형성하는 단계를 설명하기 위한 단면도로서, 도 1 및 도 2에서 설명한 바와 동일한 방법으로 절연막 패턴(120), 하부 전극(140), 제1 HSG-Si 종자들(150a), 및 제2 HSG-Si 종자들(150b)을 형성한다.
도 6은 변형된 하부 전극(140a)을 형성하는 단계를 설명하기 위한 단면도로서, 상기 제1 HSG-Si 종자들(150a)을 식각 마스크로하여 상기 하부 전극(140)의 표면을 식각함으로써 상기 하부 전극(140)의 표면에 오목부를 형성하여 변형된 하부 전극(140a)을 형성한다. 이 때 상기 식각 과정은 Cl2, BCl3, ClF3, 또는 HCl 기체 등과 같은 염소 함유 기체를 사용하여 행하는 것이 바람직하다.
상기 HSG-Si 종자들(150a, 150b) 및 상기 절연막 패턴(120)은 상기 염소 함유 기체에 대해 상기 하부 전극(140) 보다 내식각성이 좋기 때문에 상기 HSG-Si 종자들(150a, 150b) 및 상기 절연막 패턴(120)은 상기 하부 전극(140)만큼은 식각되지 않는다. 여기서, 상기 오목부를 효율적으로 형성하기 위해서는 입사각에 변화를 주면서 이방성 식각하는 것이 바람직하다.
도 7은 HSG-Si들(150c)을 형성하는 단계를 설명하기 위한 단면도로서, 상기 변형된 하부 전극(140a)이 형성된 기판을 560 ∼ 630℃ 로 열처리하여 상기 제1 HSG-Si 종자들(150a)만을 선택적으로 성장시킴으로써 상기 변형된 하부 전극(140a) 상에 HSG-Si들(150c)을 형성한다. 이렇게 상기 제1 HSG-Si 종자들(150a)만이 선택적으로 성장되는 이유는 상기 열처리 과정에서 상기 제1 HSG-Si 종자들(150a)은 상기 변형된 하부 전극(140a)으로 부터 실리콘을 공급받아 성장하는 데 반하여, 상기 제2 HSG-Si 종자들(150b)은 성장에 필요한 실리콘을 공급받지 못하여 성장하지 못하기 때문이다.
이와 같이 본 발명의 실시예에 의하면, 종래와 달리 상기 HSG-Si 종자들(150a, 150b)을 형성한 후에 염소 함유 기체를 사용하여 상기 하부 전극(140)을 식각하는 단계를 더 행함으로써 종래보다 굴곡이 더 심한 요철형 하부 전극을 형성할 수 있다. 따라서 하부 전극의 표면적 증가로 인해 종래보다 증가된 셀 정전 용량을 확보할 수 있다.
실시예 2
도 8 내지 도 10은 본 발명의 제2 실시예에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 8은 절연막 패턴(121) 및 하부 전극(141)을 형성하는 방법을 설명하기 위한 단면도이고, 도 9는 제1 및 제2 HSG-Si 종자들(151a, 151b)을 형성하는 단계를 설명하기 위한 단면도로서, 도 1 및 도 2에서 설명한 바와 동일한 방법으로 절연막(121), 하부 전극(141), 제1 및 제2 HSG-Si 종자들(151a, 151b)을 형성한다.
도 10은 HSG-Si들(151c)을 형성하는 단계를 설명하기 위한 단면도로서, 상기 제1 및 제2 HSG-Si 종자들(151a, 151b)이 형성된 기판을 560 ∼ 630℃ 로 열처리하여 상기 제1 HSG-Si 종자들(151a)만을 선택적으로 성장시킴으로써 상기 하부 전극(141) 상에 HSG-Si들(151c)을 형성한다. 이렇게 상기 제1 HSG-Si 종자들(151a)만이 선택적으로 성장되는 이유는 상기 열처리 과정에서 상기 제1 HSG-Si 종자들(151a)은 상기 하부 전극(141)으로 부터 실리콘을 공급받아 성장하는 데 반N="12" TYPE="SOFT">하여, 상기 제2 HSG-Si 종자들(151b)은 성장에 필요한 실리콘을 공급받지 못하여 성장하지 못하기 때문이다.
도 11은 상기 제2 HSG-Si 종자들(151b)을 제거하는 단계를 설명하기 위한 단면도로서, 상기 HSG-Si들(151c)이 형성된 기판 전면을 Cl2, BCl3, ClF3, 또는 HCl 기체 등과 같은 염소 함유 기체를 사용하여 식각함으로써 상기 제2 HSG-Si 종자들(151b)을 제거한다.
이 때, 상기 HSG-Si들(151c)도 다소 식각되어 그 크기가 감소된 변형된 HSG-Si들(151d)이 형성된다. 그리고, 상기 제2 HSG-Si 종자들(151b)을 제거하는 동안 상기 하부 전극(141)도 도 6에서 설명한 바와 같은 이유로 식각되어 그 표면에 오목홈이 형성된 변형된 하부 전극(141a)이 형성된다. 따라서 상기 하부 전극(141)의 표면적은 큰 변화가 없게 된다.
이와같이 본 발명의 실시예에 의하면, 상기 제1 HSG-Si 종자들(151a)만을 선택적으로 성장시키는 단계 이후에 염소 함유 기체를 사용하여 상기 제2 HSG-Si 종자들(151b)을 식각하여 제거함으로써 정전 용량의 감소없이 서로 인접한 커패시터의 하부 전극이 전기적으로 단락되는 것을 방지할 수 있다.
또한, 본 발명의 제1 실시예에서 도시하지는 않았으나, 도 7의 HSG-Si들(150c)을 형성하는 단계 이후에 도 10에서 설명한 바와 같은 식각 단계를 행함으로써 도 7의 제2 HSG-Si 종자들(150b)을 제거하는 단계를 포함하는 것이 바람직하다.
상술한 바와 같이 본 발명에 따른 반도체 장치의 커패시터 제조 방법에 의하면, 하부 전극의 표면적을 증가시킴으로써 종래보다 증가된 셀 정전 용량을 확보할 수 있다. 또한 본 발명에 따른 반도체 장치의 커패시터 제조 방법에 의하면, 정전 용량의 감소없이 서로 인접한 커패시터의 하부 전극이 전기적으로 단락되는 것을 방지할 수 있다.
본 발명은 상기 실시예들에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.

Claims (15)

  1. 반도체 기판 상에 상기 반도체 기판의 소정 영역을 노출시키는 콘택 홀을 갖는 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴의 소정 영역 상에 상기 콘택 홀을 통하여 상기 노출된 반도체 기판과 접속되는 하부 전극을 형성하는 단계;
    상기 하부 전극의 표면 및 상기 절연막 패턴의 표면 상에 HSG-Si 종자들을 형성하는 단계;
    상기 하부 전극의 표면 상에 형성된 HSG-Si 종자들을 식각 마스크로 하여 상기 하부 전극의 표면을 식각함으로써 상기 하부 전극의 표면에 오목부를 형성하여 변형된 하부 전극을 형성하는 단계; 및
    상기 하부 전극의 표면 상에 형성된 HSG-Si 종자들을 성장시켜 HSG-Si들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  2. 제1 항에 있어서, 상기 하부 전극의 표면을 식각하는 단계는,
    염소 함유 기체를 사용하여 행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  3. 제2 항에 있어서, 상기 염소 함유 기체는,
    Cl2, BCl3, ClF3, 및 HCl 기체군 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  4. 제1 항에 있어서, 상기 하부 전극의 표면을 식각하는 단계는,
    입사각에 변화를 주면서 이방성 식각하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  5. 제1 항에 있어서, 상기 HSG-Si 종자들을 성장시키는 단계는,
    상기 HSG-Si 종자들이 형성된 기판을 열처리하여 행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  6. 제5 항에 있어서, 상기 열처리는,
    560 ∼ 630℃ 에서 행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  7. 제1 항에 있어서, 상기 HSG-Si들을 형성하는 단계 이후에,
    상기 절연막 패턴의 표면 상에 형성된 HSG-Si 종자들을 식각하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  8. 제7 항에 있어서, 상기 절연막 패턴의 표면 상에 형성된 HSG-Si 종자들을 식각하여 제거하는 단계는,
    염소 함유 기체를 사용하여 행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  9. 제8 항에 있어서, 상기 염소 함유 기체는,
    Cl2, BCl3, ClF3, 및 HCl 기체군 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  10. 반도체 기판 상에 상기 반도체 기판의 소정 영역을 노출시키는 콘택 홀을 갖는 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴의 소정 영역 상에 상기 콘택 홀을 통하여 상기 노출된 반도체 기판과 접속되는 하부 전극을 형성하는 단계;
    상기 하부 전극의 표면 및 상기 절연막 패턴의 표면 상에 HSG-Si 종자들을 형성하는 단계;
    상기 하부 전극의 표면 상에 형성된 HSG-Si 종자들만을 선택적으로 성장시켜 상기 하부 전극의 표면 상에 HSG-Si들을 형성하는 단계; 및
    상기 절연막 패턴의 표면 상에 형성된 HSG-Si 종자들을 식각하여 제거함과 동시에 상기 하부 전극의 표면에 오목부가 형성된 변형된 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  11. 제10 항에 있어서, 상기 HSG-Si 종자들을 형성하는 단계는,
    실리콘 소오스 기체를 사용하여 화학 기상 증착(CVD) 방법으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  12. 제10 항에 있어서, 상기 HSG-Si들을 형성하는 단계는,
    상기 HSG-Si 종자들이 형성된 기판을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  13. 제12 항에 있어서, 상기 열처리는,
    560 ∼ 630℃ 에서 행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  14. 제10 항에 있어서, 상기 절연막 패턴 표면 상에 형성된 HSG-Si 종자들을 식각하여 제거하는 단계는,
    염소 함유 기체를 사용하여 행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  15. 제14 항에 있어서, 상기 염소 함유 기체는,
    Cl2, BCl3, ClF3, 및 HCl 기체군 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
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