KR100200705B1 - 반도체 디바이스 제조장치, 제조장치의 공정 조건 조절방법 및 이를 이용한 커패시터 제조방법 - Google Patents

Abstract

반도체 디바이스 제조 장치에 관해 개시한다. 본 발명은 또한 상기 반도체 디바이스 제조 장치의 공정 조건 조절 방법 및 상기 제조 장치 및 고정 조건 조절 방법을 이용한 커패시터의 제조방법에 관해 개시한다. 본 발명에 따른 디바이스 제조 장치는 이송 챔버와의 단절을 위한 게이트 밸브에 제1냉각 재킷, 상기 게이트 밸브 이외의 이송 챔버와 연결되는 연결부에 제2냉각 재킷, 반응 챔버내의 기체를 배기하는 배기부에 제3냉각 재킷 및 상기 게이트 밸브, 연결부 및 배기부를 제외한 상,하단벽에 제4냉각 재킷을 구비한다. 또한 공정 조건 조절 방법은 펌핑 다운 시간을 조절하여 카세트 챔버의 압력을 0.05 mtorr 이하로 조절하고, 냉각 챔버와 이송 챔버의 압력을 동일하게 1.0 μTorr 이하로 조절한다.

본 발명에 의하면, 반응 챔버내의 오염원 발생이 최소화되어 신뢰도 높은 공정을 진행할 수 있으며, 특히 HSG-Si을 이용한 커패시터의 하부전극을 형성하는 경우, 표면적 증대를 최대로하여 유전율이 증가된 커패시터를 형성할 수 있게 된다.

Description

반도체 디바이스 제조 장치, 제조 장치의 공정 조건 조절 방법 및 이를 이용한 커패시터 제조방법

제1도는 종래의 반도체 디바이스 제조 장치의 단면도이다.

제2도는 제1도의 II-II'선에 따른 확대 단면도이다.

제3도는 본 발명의 제1실시예에 따른 반응 챔버의 단면도이다.

제4도는 펌프 다운 시간과 카세트 챔버 압력간의 관계를 나타내는 그래프이다.

제5a도 내지 제5f도는 본 발명의 제1실시예에 의한 반응 챔버를 이용하여 형성한 커패시터 하부 전극 표면의 주사전자 현미경(Scanning Electron Microscope)사진들이다.

제6a도와 제6b도는 제1실시예와 비교하기 위한 대조군에서 형성된 커패시터 하부 전극 표면의 주사전자 현미경 사진들이다.

제7a도는 본 발명의 제2실시예에 의하여 형성된 커패시터 하부전극 표면의 주사전자 현미경 사진을, 제7b도는 제2실시예와 비교하기 위한 대조군에서 형성된 커패시터 하부전극 표면의 주사전자 현미경 사진을 각각 나타낸다.

제8도는 상기 제7a도와 제7b도에 도시된 커패시터의 최대 유전율을 측정한 값을 나타내는 막대그래프이다.

제9a도는 본 발명의 제3실시예에 의하여 형성된 커패시터 하부전극 표면의 주사전자 현미경 사진을, 제9b도는 제3실시예와 비교하기 위한 대조군에서 형성된 커패시터 하부전극 표면의 주사전자 현미경 사진을 각각 나타낸다.

제10a도는 본 발명의 제4실시예에 의하여 커패시터 하부전극을 형성한 후, 웨이퍼의 각 부위별로 유전율을 측정한 결과를 나타낸 도면이고, 제10b도는 제4실시예와 비교하기 위한 대조군에서 형성된 커패시터 하부전극의 유전율을 측정한 결과를 나타낸 도면이다.

제11도는 본 발명의 제4실시예에 의하여 커패시터를 형성할 경우의 공정의 재현성을 나타내는 그래프이다.

본 발명은 반도체 디바이스 제조 장치, 반도체 디바이스 제조장치의 공정 조건 조절방법 및 이를 이용한 커패시터 제조방법에 관한 것으로써, 특히 반응챔버에서 발생하는 아웃개싱(outgassing)을 방지할 수 있는 냉각 재킷을 구비하는 반도체 디바이스 제조 장치, 이송 챔버 또는 냉각 챔버의 압력을 조절하여 반도체 디바이스 제조 장치의 오염원을 최소화하는 공정 조건 조절 방법 및 이를 이용한 커패시터 제조방법에 관한 것이다.

반도체 디바이스의 제조공정에 사용되는 제조 장치에 있어서 일정온도 유지 및 오염 입자의 최소화는 신뢰도 높은 반도체 디바이스를 제조하기 위한 필수적인 조건이다.

특히 하부전극의 표면적을 증가시킴으로써 커패시터의 정전용량을 증대시키기 위하여 반구형의 실리콘 그레인(Hemispherical spherical grain 이하 HSG-Si 이라 함)으로 하부전극을 형성하는 경우에는 반응챔버의 일정 온도 유지 및 청결도 유지가 무엇보다도 중요한 공정조건으로 요구된다.

그 이유는 다음과 같다. 일반적으로 HSG-Si으로 하부전극을 형성하기 위해서는, 비정질 실리콘이 결정질 실리콘의 핵으로 이동하여 결정 그레인(grain)들을 형성하는 결정 성장 단계가 안정적이어야 하고, 결정 그레인(grain)성장을 위한 실리콘 표면 이동 속도가 하부 비정질 실리콘 내에서의 비정질 실리콘의 결정화 속도보다 빨라야만 한다. 그런데 비정질 실리콘이 결정질 실리콘의 핵으로 이동하기 위해서는 비정질 실리콘 표면상의 실리콘 원자가 다른 어떤 원자와도 결합을 이루지 않는 자유 표면(free surface)을 가져야만 한다. 즉 표면이 다른 이물질로 오염이 되어 있는 경우에는 비정질 실리콘 원자가 이물질 원자와 결합을 이루어 표면이동을 어렵게하여 더 이상의 핵 생성과 성장을 불가능하게 한다. 따라서 반응 챔버로 이송되는 웨이퍼 표면의 오염제거 및 챔버내의 청결도 유지가 공정 진행의 중요한 인자가 되는 것이다.

일반적으로 반도체 디바이스를 제조하기 위해서 사용되는 반도체 디바이스 제조 장치와 반응 챔버를 제1도 및 제2도를 참조하여 설명한다.

제1도를 참조하면, 웨이퍼(14)가 담긴 캐리어(12)를 로드하여 외부 대기분위기와 분리시키는 카세트 챔버(10)와 웨이퍼를 반응 챔버(20)로 이동시키는 로봇 암(18)이 형성되어 있는 이송 챔버(16)와 본 공정을 진행시키는 반응 챔버(20) 및 공정 완료 후 웨이퍼를 냉각시키는 냉각 챔버(22)로 구성된다.

제2도에는 상기 제1도의 II-II' 선에 따른 반응챔버(20)의 확대단면도가 도시되어 있다.

이송 챔버(16)와 반응 챔버(20)가 게이트 밸브(38)에 의해 분리되어 있으며, 반응 챔버 하단면에 히터(22)를 구비하는 히팅 블록(24)이 설치되어 있으며, 상기 히팅 블록(24) 상에 웨이퍼(28)를 받치기 위한 서셉터(26)가 형성되어 있다. 게이트 밸브(38)가 형성되어 있는 반대쪽면에 기체 배출구(34)가 형성되어 있으며, 기체 배출구는 터보펌프(36)와 연결되어 있다. 챔버의 상, 하단면에는 냉각재킷(32, 30)이 각각 형성되어 있다.

그런데 제1도 및 제2도에 도시된 바와 같은 종래의 장치에서 반도체 디바이스 제조공정을 진행시키는 경우 다음과 같은 문제점이 발생한다.

첫째, 카세트 챔버(10)로부터 이송 챔버(16)로 로봇 암(18)을 이용하여 웨이퍼를 이동시킬 때, 카세트 챔버(10) 압력은 1mtorr 전후의 압력에 해당한다. 이어서 이송 챔버(16)내의 웨이퍼(14)는 반응 챔버(20)로 곧바로 이동된다. 그러므로 1mtorr수준의 대기오염기체가 카세트 챔버(10)에서 이송 챔버(16)로 웨이퍼(14) 이송과 동시에 이동되기 때문에 이송 챔버(16)는 비록 낮은 압력이지만 대기오염기체로 오염된다. 이후 바로 이송 챔버(16)로부터 반응 챔버(20)로 웨이퍼(14)를 이송시키게 되므로 결과적으로는 반응 챔버(20)도 이러한 대기오염기체에 의해서 오염된다. 따라서 반응 챔버(20)내의 웨이퍼의 온도를 올리는 과정에서 대기오염기체 예를 들면 수분이나 탄소화합물 등에 의해 웨이퍼 표면이 오염되어 공정의 신뢰도가 감소한다. 특히 HSG-Si으로 하부전극을 형성하는 공정 진행시에는 비정질 실리콘의 표면에서 상기 오염기체와의 반응이 일어나서 비정질 실리콘의 표면 이동 속도를 감소시켜 원하는 표면적의 증대를 얻을 수 없게 된다.

둘째, 반응 챔버(20)에서 공정을 진행시키기 전에 웨이퍼(14)는 웨이퍼 표면에 존재하는 유기물이나 자연산화막을 제거시키기 위해서 표면 세정 공정을 수행하게 된다. 이에 따라 카세트 챔버(10)에 로딩되는 웨이퍼(14)의 표면에는 일정양의 수분이 존재한다. 그런데 웨이퍼 표면에 함유되어 있는 수분은 1mtorr 정도의 압력을 유지하는 카세트 챔버(10)에서 완전하게 기화되어 제거되지 않는다. 따라서 웨이퍼(14)가 이송 챔버(16)에서 반응 챔버(20)로 이송되는 도중에도 계속적으로 수증기가 발생하게 된다. 따라서 반응 챔버(20)에서의 계속적인 수증기의 발생에 의해 반응 챔버(20) 내에서의 공정에 결함이 발생한다. 특히 HSG-Si 형성 공정을 연속적으로 진행시킬 경우 연속 진행에 따라 비정질 실리콘의 표면 이동속도가 감소하게 되고 이에 따라 표면적의 증가도 감소된다.

셋째, 냉각 챔버(22)에 냉각 속도를 증대시키기 위해서 아르곤(Ar)이나 헬륨(He)과 같은 냉각 기체를 통상적인 냉각 압력인 1 torr 내지 100 torr로 주입시키는 경우 냉각에 사용되는 기체가 이송 챔버(16)로 유입된다. 이송 챔버(16)로 유입된 냉각 기체는 다시 반응 챔버(20)로 유입되게 되어 오염원으로 작용한다. 즉 유입된 냉각기체에 의해 웨이퍼(14)의 표면이 오염되어 비정질 실리콘의 표면 이동속도가 감소하는 결과를 초래한다.

넷째, 제2도에 도시되어 있는 종래의 반응 챔버는 반응챔버의 온도를 일정하게 유지하기 위한 냉각 재킷(30, 32)을 반응챔버의 상,하단면에 구비하고 있다. 그러나 상기 냉각 재킷(30, 32)은 반응챔버의 상,하단면에만 형성되어 있어서, 냉각 재킷이 형성되어 있지 않은 이송 챔버(16)와 반응 챔버(20)를 연결시키는 게이트 밸브(38), 게이트 밸브(38)를 제외한 연결부(40) 및 터보 펌프(36)와 반응챔버를 연결시키는 배기부(34)의 온도는 약 50℃ 이상이 되어 챔버벽과 웨이퍼 자체가 지니고 있는 표면오염물질로부터 아웃개싱(outgassing)이 일어나게 된다. 그러므로 상기 게이트 밸브(38), 연결부(40) 및 배기부(34)에서 아웃개싱되는 기체에 의해 반응챔버에서 진행되는 공정에 결함이 발생한다. 따라서 HSG-Si 형성 공정의 경우 아웃개싱된 기체가 실리콘 표면에 흡착되어 원하는 표면증대효과를 달성할 수 없다.

따라서 본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로서, 특히 반응챔버내에서 발생하는 아웃개싱(outgassing)을 방지할 수 있는 냉각 재킷을 구비하는 반도체 디바이스 제조 장치를 제공하는 것이다.

본 발명의 다른 목적은 반도체 디바이스 제조 장치내의 오염원을 최소화하는 공정 조건 조절 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 상기 반도체 디바이스 제조 장치 및 상기 공정 조건 조절 방법을 이용하여 커패시터를 제조하는 방법을 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명은, 반도체 웨이퍼가 로딩되는 카세트 챔버, 로딩된 웨이퍼를 이송하는 이송 챔버, 상기 이송 챔버로부터 이송된 웨이퍼위에 반도체 소자를 제조하기 위한 공정이 진행되는 반응 챔버 및 상기 공정이 완료된 웨이퍼를 냉각시키는 냉각 챔버를 구비하고, 상기 반응 챔버의 벽은 상기 이송 챔버와의 단절을 위한 게이트 밸브, 상기 게이트 밸브 이외의 이송 챔버와 연결되는 연결부, 반응 챔버내의 기체를 배기하는 배기부 및 상기 게이트 밸브, 연결부 및 배기부를 제외한 상,하단벽으로 구성된 반도체 제조 장치에 있어서,

상기 게이트 밸브에 형성된 제1냉각 재킷;

상기 연결부에 형성된 제2냉각 제킷;

상기 배기부에 형성된 제3냉각 재킷; 및

상기 상,하단벽에 형성된 제4냉각 재킷을 구비하는 것을 특징으로 하는 반도체 제조 장치를 제공한다.

이 때, 상기 제1, 2, 3 및 4 냉각 재킷에 사용되는 냉매는 냉각수, 냉각수와 에틸렌글리콜의 혼합물 중에서 선택된 어느 하나를 사용하는 것이 바람직하며, 상기 제1, 2, 3 및 4 냉각 재킷에는 유입되는 냉매의 온도는 9℃ 미만으로 상기 반응챔버벽의 온도를 10℃ 이하로 냉각시키는 것이 바람직하다.

상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 웨이퍼가 로딩되는 카세트 챔버, 로딩된 웨이퍼를 이송하는 이송 챔버, 상기 이송 챔버로부터 이송된 웨이퍼위에 반도체 소자를 제조하기 위한 공정이 진행되는 반응 챔버 및 상기 공정이 완료된 웨이퍼를 냉각시키는 냉각 챔버를 구비하는 반도체 제조 장치 공정 조건 조절 방법에 있어서, 상기 카세트 챔버내의 압력을 0.05 mtorr 이하로 조절하는 것을 특징으로 하는 반도체 제조 장치 공정 조건 조절 방법을 제공한다.

이 때, 상기 카세트 챔버내의 압력은 10∼30 분동안 펌핑 다운(pumping down)하여 조절하는 것이 바람직하다.

상기 다른 목적을 달성하기 위하여 본 발명은 또한, 반도체 웨이퍼가 로딩되는 카세트 챔버, 로딩된 웨이퍼를 이송하는 이송 챔버, 상기 이송 챔버로부터 이송된 웨이퍼위에 반도체 소자를 제조하기 위한 공정이 진행되는 반응 챔버 및 상기 공정이 완료된 웨이퍼를 냉각시키는 냉각 챔버로 이루어지는 반도체 제조 장치의 공정 조건 조절 방법에 있어서, 상기 냉각 챔버내의 압력을 이송 챔버내의 압력과 동일하게 조절하는 것을 특징으로 하는 반도체 제조 장치 공정 조건 조절 방법을 제공한다.

상기 압력은 1.0μTorr 이하로 조절하는 것이 바람직하다.

상기 또 다른 목적을 달성하기 위하여 본 발명은, 반도체 웨이퍼가 로딩되는 카세트 챔버, 로딩된 웨이퍼를 이송하는 로봇 암이 구비되어 있는 이송 챔버, 상기 이송 챔버로부터 이송된 웨이퍼 위에 반도체 소자를 제조하기 위한 공정이 진행되는 반응 챔버 및 상기 공정이 완료된 웨이퍼를 냉각시키는 냉각 챔버로 이루어지는 반도체 제조장치를 이용하여 커패시터의 하부전극을 제조하는 방법에 있어서, 상기 이송 챔버와의 단절을 위한 게이트 밸브에 제1냉각 재킷, 상기 게이트 밸브 이외의 이송 챔버와 연결되는 연결부에 제2냉각 재킷, 반응 챔버내의 기체를 배기하는 배기부에 제3냉각 재킷 및 상기 게이트 밸브, 연결부 및 배기부를 제외한 상,하단벽에 제4냉각 재킷이 형성되어 있어 각 냉각 재킷에는 냉매가 유동하고, 내부에는 히터와 웨이퍼를 받치기 위한 서셉터를 구비하는 반응 챔버내의 상기 서셉터위에 상기 이송 챔버의 로봇 암을 사용하여 상기 카세트 챔버에 로딩된 웨이퍼를 안착시키는 단계;

상기 히터에 의해 반응 챔버내의 온도를 공정 온도까지 상승시키는 단계;

소오스 가스로서 실란, 디실란 또는 실란과 디실란이 30:1 내지 1:30 비율로 혼합된 혼합기체 중에서 선택된 어느 하나의 기체를 이용하여 하부전극을 형성하기 위한 비정질 실리콘막을 상기 웨이퍼상에 형성하는 단계; 및

상기 비정질 실리콘막이 형성된 웨이퍼를 열처리하여 HSG-Si을 형성하는 단계를 구비하는 것을 특징으로 하는 커패시터 하부전극의 제조방법을 제공한다.

상기 또 다른 목적을 달성하기 위하여 본 발명은 또한, 압력이 0.05 mtorr 이하로 조절된 웨이퍼가 로딩되는 카세트 챔버, 로딩된 웨이퍼를 이송하는 이송 챔버, 상기 이송 챔버로부터 이송된 웨이퍼위에 반도체 소자를 제조하기 위한 공정이 진행되는 반응 챔버 및 상기 공정이 완료된 웨이퍼를 냉각시키는 냉각 챔버를 구비하는 반도체 제조 장치를 이용한 커패시터 하부전극의 제조방법에 있어서,

상기 카세트 챔버에 로딩된 웨이퍼를 상기 이송 챔버를 통하여 상기 반응 챔버로 안착시키는 단계;

소오스 가스로서 실란, 디실란 또는 실란과 디실란이 30:1 내지 1:30 비율로 혼합된 혼합기체 중에서 선택된 어느 하나의 기체를 이용하여 하부전극을 형성하기 위한 비정질 실리콘막을 상기 웨이퍼상에 형성하는 단계; 및

상기 비정질 실리콘막이 형성된 웨이퍼를 열처리하여 HSG-Si을 형성하는 단계를 구비하는 것을 특징으로 하는 커패시터 하부전극의 제조방법을 제공한다.

상기 또 다른 목적을 달성하기 위하여 본 발명은 또한, 반도체 웨이퍼가 로딩되는 카세트 챔버, 로딩된 웨이퍼를 이송하는 이송 챔버, 상기 이송 챔버로부터 이송된 웨이퍼위에 반도체 소자를 제조하기 위한 공정이 진행되는 반응 챔버 및 상기 공정이 완료된 웨이퍼를 냉각시키고, 상기 이송 챔버내의 압력과 동일한 압력으로 조절된 냉각 챔버를 구비하는 반도체 제조 장치를 이용한 커패시터 하부전극의 제조방법에 있어서,

상기 카세트 챔버에 로딩된 웨이퍼를 상기 이송 챔버를 통하여 상기 반응 챔버로 안착시키는 단계;

소오스 가스로서 실란, 디실란 또는 실란과 디실란이 30:1 내지 1:30 비율로 혼합도니 혼합기체 중에서 선택된 어느 하나의 기체를 이용하여 하부전극을 형성하기 위한 비정질 실리콘막을 상기 웨이퍼상에 형성하는 단계; 및

상기 비정질 실리콘막이 형성도 웨이퍼를 열처리하여 HSG-Si을 형성하는 단계를 구비하는 것을 특징으로 하는 커패시터 하부전극의 제조방법을 제공한다.

상술한 본 발명에 의하면, 반도체 디바이스 제조 장치내의 오염입자의 발생을 최소화할 수 있고, HSG-Si을 이용한 커패시터의 하부전극의 표면적을 극대화할 수 있어서, 커패시터의 정전용량을 증가시킬 수 있게 된다.

이하 첨부한 도면을 참조하여 본 발명을 상세하게 설명한다.

[반도체 디바이스 제조 장치]

제3도에 본 발명에 의한 반응챔버가 도시되어 있다.

이송 챔버(120)와 반응 챔버(100)가 게이트 밸브(118)에 의해 분리되어 있고, 반응 챔버 하단면에 히터(102)를 구비하는 히팅 블록(104)이 설치되어 있다. 그리고 상기 히팅 블록(104)상에 웨이퍼(108)를 받치기 위한 서셉터(106)가 형성되어 있으며, 게이트 밸브(118)가 형성되어 있는 면과 반대쪽 면에 기체 배출구(114)가 형성되어 있고 기체 배출구는 터보 펌프(116)와 연결되어 있다. 또한 상기 게이트 밸브(118)에 제1냉각 재킷(126), 상기 게이트 밸브(118)를 제외한 이송 챔버(120)와의 연결부에 제2냉각 재킷(124), 상기 배기부(114)에 제3냉각 재킷(122) 및 상,하단벽에 제4냉각 재킷(110, 112)이 각각 형성되어 있다.

상기 제1, 2, 3 및 4 냉각 재킷(126, 124, 122, 110, 112)에는 냉각수, 냉각수와 에틸렌글리콜의 혼합물 중에서 선택된 어느 하나의 냉매를 사용하는 것이 바람직하다. 또한 상기 제1, 2, 3 및 4 냉각 재킷에는 유입 온도 9 ℃미만의 냉매가 흘러서 상기 반응챔버내의 온도를 10 ℃이하로 하는 것이 바람직하다.

상기 반도체 디바이스 제조 장치를 이용한 커패시터 하부전극의 제조 방법을 설명하면 다음과 같다.

소오스/드레인 영역 및 게이트전극이 형성된 웨이퍼에 상기 소오스 영역을 노출시키는 콘택홀을 구비하는 층간절연층을 형성한 다음, 상기 층간절연층이 형성된 웨이퍼가 담긴 캐리어를 카세트 챔버(제1도의 10참고)에 로딩한다. 이어서 로봇 암(제1도의 18)이 웨이퍼(제1도의 14)를 이송 챔버(120)를 거쳐 반응 챔버(100) 내의 서셉터(106) 위에 위치하도록 한다. 다음에 히팅 블록(104) 내의 히터(102)에 의해 챔버내의 온도를 일정온도로 상승시킨다. 다음에 소오스 가스로서 실란, 디실란 또는 실린과 디실란이 30:1 내지 1:30 비율로 혼합된 혼합기체 중에서 선택된 어느 하나의 기체를 이용하여 하부전극을 형성하기 위한 비정질 실리콘막을 상기 웨이퍼상에 소정의 두께로 형성한다. 그 후에 상기 비정질 실리콘막이 형성된 웨이퍼를 열처리하여 HSG-Si을 형성한다. 반응 챔버내에서 상기 공정이 진행되는 동안 상기 냉각 재킷 1,2,3 및 4(126,124,122,110,112)에 냉매를 공급하여 냉각 챔버벽으로부터 아웃개싱 기체가 발생하는 것을 방지한다.

[반도체 디바이스 제조 장치 공정 조건 조절 방법]

반도체 디바이스 제조 장치의 공정 조건 조절 방법 중 먼저 카세트 챔버의 조절 방법에 대하여 설명한다.

펌핑 다운 시간과 카세트 챔버의 압력간의 관계에 대한 실험결과가 제4도에 도시되어 있다.

제4도의 결과로부터 알 수 있듯이 카세트 챔버의 압력은 펌핑 다운(pumping down) 시간에 비례하여 감소한다. 따라서 펌핑 다운 시간을 증가시키면 시킬수록 카세트 챔버의 압력은 감소한다.

이 때, 카세트 챔버의 압력이 0.05mtorr 이하의 압력이 되도록 약 10분 이상 펌핑 다운을 하는 것이 바람직하다. 그 이유는 카세트 챔버의 압력이 0.05mtorr 이하가 되면 대기 분위기의 오염기체가 이송 챔버로 유입되는 문제점이 방지되고, 자연산화막이나 유기물을 제거하기 위하여 행한 습식 전처리 공정에 의하여 웨이퍼 표면에 잔존하고 있는 수분 또한 웨이퍼 표면에서 탈착되기 때문이다. 따라서 이송 챔버나 반응챔버로 오염기체가 유입되는 것이 방지되어 웨이퍼 표면의 잔존 수분이 이송 챔버나 반응챔버에서 기화되어 오염입자로 작용하는 문제점이 방지된다.

두 번째 공정 조건 조절 방법으로서 냉각 챔버의 압력 조절 방법에 대하여 설명한다.

냉각 챔버에서 웨이퍼를 냉각시 냉각 기체를 사용하지 않고 웨이퍼를 냉각시킨다. 그 이유는 냉각 기체의 주입압력에 의해 이송 챔버 및 반응 챔버의 압력이 증가하는 것이 방지되기 때문이다. 이 때 냉각 챔버의 압력을 이송 챔버의 압력과 동일하게 유지시키는 것이 바람직하며, 더욱 바람직하기로는 냉각 챔버와 이송 챔버의 압력을 1μ torr 이하로 유지시키는 것이 바람직하다.

이하 실시예를 통하여 본 발명의 특징을 보다 구체적으로 설명한다. 그러나 본 발명을 반드시 이에 한정하려는 것은 아니며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.

[실시예 1]

제3도에 도시되어 있는 본 발명에 의한 반도체 디바이스 제조 장치내의 서셉터(106)위에 소오스 영역을 노출시키는 콘택홀을 구비하는 층간절연층이 이미 형성된 웨이퍼를 장착한 다음 디실란 기체를 흘려주어 3000Å 두께로 비정질 실리콘층을 형성한 다음, 웨이퍼의 온도를 620℃로하여 비정질 실리콘층 표면에 디실란을 18sccm 유량으로 흘려주며 HSG-Si을 형성하여 표면적이 극대화된 커패시터를 제조하였다. 상기 공정 진행동안 제1,2,3,4냉각 재킷(126, 124, 122, 110, 112)에 9℃의 냉매를 흘려주어 냉각챔버벽의 온도가 10℃로 유지되도록 하였다. 이렇게하여 형성된 커패시터 하부 전극을 주사전자 현미경(Scanning Electron Microscope)으로 촬영한 결과가 제5도에 도시되어 있다. 제5a도 내지 제5e도는 제5f도에 도시된 웨이퍼 위치별로 형성된 커패시터 하부전극의 표면을 주사전자현미경으로 촬영한 것이다. 도면 부호 500A, 500B, 500C, 500D, 500E는 각각 층간절연막을 502A, 502B, 502C, 502D, 502E는 각각 HSG-Si이 형성된 하부전극의 표면을 나타낸다. 상기 사진으로부터 알 수 있듯이 하부전극이 형성된 웨이퍼의 위치에 관계없이, 하부 전극의 표면에 굴곡이 양호하게 형성되어 표면적의 극대화를 이루고 있음을 알 수 있다.

본 발명에 따른 반도체 디바이스 제조 장치의 아웃개싱 방지효과를 명확하게 알아보기 위하여, 대조군으로서 제2도에 도시된 종래의 반도체 디바이스 제조 장치에서 반응 기체 및 온도 등의 공정 조건을 본 발명과 동일하게 한 후 커패시터 하부 전극을 형성한 결과를 주사전자현미경으로 촬영한 사진이 제6a도와 제6b도에 도시되어 있다. 제6a도는 이송 챔버와 인접한 반응챔버내에서 형성된 하부전극을, 제6b도는 배기부와 인접한 반응챔버내에서 형성된 하부전극을 각각 나타내며, 도면 부호 600A, 600B는 각각 층간절연막을 602A, 602B는 각각 HSG-Si이 형성된 하부전극의 표면을 나타낸다. 부분적으로 표면 굴곡 형성이 퇴화된 부분이 존재하고 있음을 알 수 있다.

상기 결과로부터 본 발명에 의한 반도체 디바이스 제조 장치를 이용하여 커패시터의 하부전극을 형성하게 되면, 반응챔버 벽, 특히 게이트 밸브 부위, 이송챔버와의 연결부 그리고 배기부의 온도를 저온으로 유지함으로서 아웃개싱 기체의 발생이 방지되기 때문에, 아웃개싱 기체에 의한 표면이동속도 감소에 따른 표면 굴곡 형성 퇴화가 방지되는 것을 알 수 있다.

[실시예 2]

카세트 챔버의 압력과 이송 챔버 및 반응 챔버 압력간의 관계를 알아보기 위하여 각 챔버간의 압력을 측정하였다.

실험군의 결과로부터 알 수 있듯이 카세트 챔버의 압력을 0.02mtorr로 한 경우, 카세트 챔버와 이송 챔버 및 반응 챔버간의 게이트 밸브를 열더라도 각 챔버내의 압력상승이 거의 없는 것을 알 수 있었다.

카세트 챔버의 압력을 0.05mtorr로 조정하고 유량을 18sccm으로하여 디실란을 소오스 기체로하여 비정질 실리콘막을 증착한 후, 웨이퍼의 온도를 620℃로하여 HSG-Si을 형성시킨 하부전극의 표면을 주사전자 현미경으로 촬영한 결과가 제7a도에 도시되어 있다. 실시예의 결과와 비교하기 위한 비교군으로 카세트 챔버의 압력을 0.1mtorr로 하고 기타 조건은 본 발명의 실시예와 동일하게 하여 형성한 하부전극의 주사전자 현미경사진이 제7b도에 도시되어 있다. 도면부호 700A와 700B는 층간절연막을, 702A와 702B는 하부전극의 표면을 각각 나타낸다.

제7a도로부터 알 수 있듯이, 본 발명과 같이 카세트 챔버의 압력을 0.05mtorr로 한 경우, 하부전극의 표면에 양호한 표면 굴곡을 형성할 수 있는 반면, 종래와 같이 카세트 챔버의 압력을 높게 하면 대기분위기의 오염원 및 웨이퍼로부터 기화된 수증기에 의해 제7b도와 같이 표면굴곡 퇴화가 일어나는 것을 알 수 있었다.

제8도는 상기 제7a도와 제7b도에 도시된 커패시터의 최대 유전율을 측정한 값을 나타내는 막대그래프이다. 이 결과는 웨이퍼 10매를 대상으로하여 평균값을 나타낸 것이다. 도표에서 알 수 있듯이 본 발명에 의해 형성한 커패시터가 종래에 비해 유전율이 2배 이상 증가하였음을 알 수 있었다.

[실시예 3]

냉각 챔버의 압력과 이송 챔버 및 반응 챔버 압력간의 관계를 알아보기 위하여 각 챔버간의 압력을 측정하였다.

대조군의 결과로부터 알 수 있듯이 냉각 챔버에서 공정완료한 웨이퍼를 냉각시킬 때 냉각기체는 이송 챔버 압력을 상승시키며 이 상태에서 다른 웨이퍼가 공정을 진행시키기 위해 반응 챔버로 반송될 때 반송 챔버의 압력 또한 상승시킴을 알 수 있었다. 이러한 압력 상승은 결과적으로 반송된 웨이퍼의 온도를 올릴 때 웨이퍼 표면을 오염시키게 된다. 따라서 실험군과 같이 냉각 챔버내에서 웨이퍼를 냉각시 냉각기체를 사용하지 않고 이송 챔버와 동일한 압력 즉 1μtorr에서 냉각을 시킨 경우, 이송 챔버 및 반응 챔버에서 거의 압력 변화가 없었으며, 따라서 반응 챔버의 오염 또한 억제되는 것을 알 수 있었다.

냉각 챔버의 압력과 이송 챔버의 압력을 1μtorr로 조정하고 유량을 18sccm으로하여 디실란을 소오스 기체로하여 비정질 실리콘막을 증착한 후, 웨이퍼의 온도를 620℃로 하여 HSG-Si을 형성시킨 하부전극의 표면을 주사전자 현미경으로 촬영한 결과가 제8a도에 도시되어 있으며, 실시예의 결과와 비교하기 위한 비교군으로서 240mtorr 압력으로 아르곤(Ar)을 냉각 기체로 주입하고 기타 조건은 여 본 발명의 실시예와 동일하게 하여 형성한 하부전극의 주사전자 현미경사진이 제9b도에 도시되어 있다. 도면부호 900A와 900B는 층간절연막을, 902A와 902B는 하부전극의 표면을 각각 나타낸다.

제9a도의 결과로부터 냉각 챔버와 이송 챔버의 압력이 동일하게 1μtorr이하로 유지될 때에는 일정한 표면 굴곡이 비정질 실리콘 표면에 형성되는 반면, 냉가 챔버에서 냉각 기체를 이용하여 웨이퍼를 냉각시키고 그 압력이 1μtorr 보다 높은 경우에는 결정질 실리콘으로의 비정질 실리콘 원자의 표면이동 속도가 감소되어 원하는 표면 굴곡의 효과를 얻을 수 없음을 제9B도로부터 알 수 있었다.

실시예 4

제3도에 도시된 바와 같은 본 발명에 의한 반응 챔버를 구비하는 반도체 디바이스 제조 장치에서 카세트 챔버의 압력은 0.05mtorr로 하고 냉각 챔버의 압력과 이송 챔버의 압력은 1μtorr이하로 모든 공정 조건을 조정한 후, 기타 반응기체 등의 조건은 실시예1과 동일하게하여 커패시터의 하부전극을 형성한 다음, 웨이퍼의 각 부위별로 유전율을 측정한 결과를 제10a도에 도시하였다. 제10b도에는 종래의 장치를 이용하여 종래의 공정 조건으로 하여 커패시터의 하부전극을 형성한 후, 웨이퍼의 각 부위별로 측정한 유전율을 나타내었다. 각 블록안의 숫자는 유전율을 나타낸다. 제10a도와 제10b도로부터 본 발명에 의하여 커패시터의 하부전극을 형성하게 되면 웨이퍼 전면에 걸쳐 고른 유전율을 지니는 하부전극이 형성됨을 알 수 있다.

제11도는 연속적으로 5매의 웨이퍼를 제4실시예에 따라 공정을 진행시킨 후, 측정한 유전율을 나타내는 그래프이다. 본 발명에 따른 반도체 디바이스 제조 장치와 공정 조건 조절 방법을 사용하게 되면 연속적으로 공정을 진행하더라도 종래의 장치 및 방법에 비해 유전율이 고른 즉 재현성이 높은 결과를 얻을 수 있음을 알 수 있었다.

즉 본 발명의 장치와 같은 냉각 재킷을 반응 챔버벽에 구비하게 되면, 반응 챔버내에서 발생하는 아웃개싱(outgassing)을 방지할 수 있으므로 공정수행 결과에 대한 신뢰도가 향상된다. 또한 본 발명에 의한 공정 조건 조절 방법을 적용하게 되면 반도체 디바이스 제조 장치의 오염원을 최소화할 수 있게 된다. 특히 본 발명에 의한 장치에 본 발명의 공정조건 조절 방법을 조합하여, HSG-Si을 이용한 하부전극을 형성하면 오염원에 의한 비정질실리콘의 표면이동속도의 감소가 방지된다. 따라서 유전율이 높은 커패시터를 높은 재현성을 가지고 형성할 수 있게 된다.

Claims (11)

1. 반도체 웨이퍼가 로딩되는 카세트 챔버, 로딩된 웨이퍼를 이송하는 이송 챔버, 상기 이송챔버로부터 이송된 웨이퍼위에 반도체 소자를 제조하기 위한 공정이 진행되는 반응 챔버 및 상기 공정이 완료된 웨이퍼를 냉각시키는 냉각 챔버를 구비하고, 상기 반응 챔버의 벽은 상기 이송 챔버와의 단절을 위한 게이트 밸브, 상기 게이트 밸브 이외의 이송 챔버와 연결되는 연결부, 반응 챔버내의 기체를 배기하는 배기부 및 상기 게이트 밸브, 연결부 및 배기부를 제외한 상,하단벽으로 구성된 반도체 제조 장치에 있어서, 상기 게이트 밸브에 형성된 제1냉각 재킷; 상기 연결부에 형성된 제2냉각 재킷; 상기 배기부에 형성된 제3냉각 재킷; 및 상기 상,하단벽에 형성된 제4냉각 재킷을 구비하는 것을 특징으로 하는 반도체 제조 장치.
2. 제1항에 있어서, 상기 제1, 2, 3 및 4 냉각 재킷에 사용되는 냉매는 냉각수, 냉각수와 에틸렌글리콜의 혼합물 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 제조 장치.
3. 제1항에 있어서, 상기 제1, 2, 3 및 4 냉각 재킷에는 유입 온도 9℃미만의 냉매가 흘러서 상기 반응챔버를 냉각시키는 것을 특징으로 하는 반도체 제조 장치.
4. 제3항에 있어서, 상기 반응챔버벽의 온도를 10℃이하로 냉각시키는 것을 특징으로 하는 반도체 제조 장치.
5. 반도체 웨이퍼가 로딩되는 카세트 챔버, 로딩된 웨이퍼를 이송하는 이송 챔버, 상기 이송 챔버로부터 이송된 웨이퍼위에 반도체 소자를 제조하기 위한 공정이 진행되는 반응 챔버 및 상기 공정이 완료된 웨이퍼를 냉각시키는 냉각 챔버를 구비하는 반도체 제조 장치 공정 조건 조절 방법에 있어서, 상기 카세트 챔버내의 압력을 0.05mtorr 이하로 조절하는 것을 특징으로 하는 반도체 제조 장치 공정 조건 조절 방법.
6. 제5항에 있어서, 10∼30 분동안 펌핑 다운(pumping down)하여 상기 카세트 챔버내의 압력을 조절하는 것을 특징으로 하는 반도체 제조 장치 공정 조건 조절 방법.
7. 반도체 웨이퍼가 로딩되는 카세트 챔버, 로딩된 웨이퍼를 이송하는 이송 챔버, 상기 이송 챔버로부터 이송된 웨이퍼위에 반도체 소자를 제조하기 위한 공정이 진행되는 반응 챔버 및 상기 공정이 완료된 웨이퍼를 냉각시키는 냉각 챔버로 이루어지는 반도체 제조 장치의 공정 조건 조절 방법에 있어서, 상기 냉각 챔버내의 압력을 이송 챔버내의 압력과 동일하게 조절하는 것을 특징으로 하는 반도체 제조 장치 공정 조건 조절 방법.
8. 제7항에 있어서, 상기 압력은 1.0 μTorr 이하로 조절하는 것을 특징으로 하는 반도체 제조 장치 반응 조건 조절 방법.
9. 반도체 웨이퍼가 로딩되는 카세트 챔버, 로딩된 웨이퍼를 이송하는 로봇 암이 구비되어 있는 이송 챔버, 상기 이송 챔버로부터 이송된 웨이퍼 위에 반도체 소자를 제조하기 위한 공정이 진행되는 반응 챔버 및 상기 공정이 완료된 웨이퍼를 냉각시키는 냉각 챔버로 이루어지는 반도체 제조장치를 이용하여 커패시터의 하부전극을 제조하는 방법에 있어서, 상기 이송 챔버와의 단절을 위한 게이트 밸브의 제1냉각 재킷, 상기 게이트 밸브 이외의 이송 챔버와 연결되는 연결부에 제2냉각 재킷, 반응 챔버내의 기체를 배기하는 배기부에 제3냉각 재킷 및 상기 게이트 밸브, 연결부 및 배기부를 제외한 상,하단벽에 제4냉각 재킷이 형성되어 있어 각 냉각 재킷에는 냉매가 유동하고, 내부에는 히터와 웨이퍼를 받치기 위한 서셉터를 구비하는 반응 챔버내의 상기 서셉터위에 상기 이송 챔버의 로봇 암을 사용하여 상기 카세트 챔버에 로딩된 웨이퍼를 인착시키는 단계; 상기 히터에 의해 반응 챔버내의 온도를 공정 온도까지 상승시키는 단계; 소오스 가스로서 실란, 디실란 또는 실란과 디실란이 30:1 내지 1:30 비율로 혼합된 혼합기체 중에서 선택된 어느 하나의 기체를 이용하여 하부전극을 형성하기 위한 비정질 실리콘막을 상기 웨이퍼상에 형성하는 단계; 및 상기 비정질 실리콘막이 형성된 웨이퍼를 열처리하여 HSG-Si을 형성하는 단계를 구비하는 것을 특징으로 하는 커패시터 하부전극의 제조방법.
10. 압력이 0.05mtorr 이하로 조절된 웨이퍼가 로딩되는 카세트 챔버, 로딩된 웨이퍼를 이송하는 이송 챔버, 상기 이송 챔버로부터 이송된 웨이퍼위에 반도체 소자를 제조하기 위한 공정이 진행되는 반응 챔버 및 상기 공정이 완료된 웨이퍼를 냉각시키는 냉각 챔버를 구비하는 반도체 제조 장치를 이용한 커패시터 하부전극의 제조방법에 있어서, 상기 카세트 챔버에 로딩된 웨이퍼를 상기 이송 챔버를 통하여 상기 반응 챔버로 안착시키는 단계; 소오스 가스로서 실란, 디실란 또는 실란과 디실란이 30:1 내지 1:30 비율로 혼합된 혼합기체 중에서 선택된 어느 하나의 기체를 이용하여 하부전극을 형성하기 위한 비정질 실리콘막을 상기 웨이퍼상에 형성하는 단계; 및 상기 비정질 실리콘막이 형성된 웨이퍼를 열처리하여 HSG-Si을 형성하는 단계를 구비하는 것을 특징으로 하는 커패시터 하부전극의 제조방법.
11. 반도체 웨이퍼가 로딩되는 카세트 챔버, 로딩된 웨이퍼를 이송하는 이송 챔버, 상기 이송 챔버로부터 이송된 웨이퍼위에 반도체 소자를 제조하기 위한 공정이 진행되는 반응 챔버 및 상기 공정이 완료된 웨이퍼를 냉각시키고, 상기 이송 챔버내의 압력과 동일한 압력으로 조절된 냉각 챔버를 구비하는 반도체 제조 장치를 이용한 커패시터 하부전극으리 제조방법에 있어서, 상기 카세트 챔버에 로딩된 웨이퍼를 상기 이송 챔버를 통하여 상기 반응 챔버로 안착시키는 단계; 소오스 가스로서 실란, 디실란 도는 실란과 디실란이 30:1 내지 1:30 비율로 혼합된 혼합기체 중에서 선택된 어느 하나의 기체를 이용하여 하부전극을 형성하기 위한 비정질 실리콘막을 상기 웨이퍼상에 형성하는 단계; 및 상기 비정질 실리콘막이 형성된 웨이퍼를 열처리하여 HSG-Si을 형성하는 단계를 구비하는 것을 특징으로 하는 커패시터 하부전극의 제조방법.