KR940008227B1 - 박막 트랜지스터 제조방법 - Google Patents

박막 트랜지스터 제조방법 Download PDF

Info

Publication number
KR940008227B1
KR940008227B1 KR1019910014856A KR910014856A KR940008227B1 KR 940008227 B1 KR940008227 B1 KR 940008227B1 KR 1019910014856 A KR1019910014856 A KR 1019910014856A KR 910014856 A KR910014856 A KR 910014856A KR 940008227 B1 KR940008227 B1 KR 940008227B1
Authority
KR
South Korea
Prior art keywords
forming
semiconductor layer
layer
pattern
thin film
Prior art date
Application number
KR1019910014856A
Other languages
English (en)
Inventor
허창우
Original Assignee
주식회사 금성사
이헌조
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 금성사, 이헌조 filed Critical 주식회사 금성사
Priority to KR1019910014856A priority Critical patent/KR940008227B1/ko
Priority to US07/934,234 priority patent/US5306653A/en
Priority to JP4226212A priority patent/JP2533718B2/ja
Application granted granted Critical
Publication of KR940008227B1 publication Critical patent/KR940008227B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/064—Gp II-VI compounds
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/105—Masks, metal
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/137—Resists
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y10S438/949—Energy beam treating radiation resist on semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)

Abstract

내용 없음.

Description

박막 트랜지스터 제조방법
제1도(a) 내지 제1도(e)는 박막 트랜지스터의 종류를 나타내는 단면도.
제2도(a) 내지 제2도(f)는 종래 인버티드 스태거드형 박막 트랜지스터의 제조공정을 나타내는 단면도.
제3도(a)는 종래 인버티드 스태거드형 박막 트랜지스터의 직렬저항을 나타내는 설명도.
제3도(b)는 본 발명에 의한 인버티드 스태거드형 박막 트랜지스터의 직렬 저항을 나타내는 설명도.
제4도(a) 내지 제4도(g)는 본 발명에 의한 인버티드 스태거드형 박막 트랜지스터의 제조공정을 나타내는 단면도.
제5도는 본 발명에 의해 제조된 인버티드 스태거드형 박막 트랜지스터의 동작을 설명하기 위한 설명도.
* 도면의 주요부분에 대한 부호의 설명
11 : 유리기판 12 : 게이트전극
13 : a-SiN : H 14 : a-Si : H
15 : 포토레지스트 15a, 15b : 포토레지스트패턴
16 : N+a-Si : H 17a : 소오스전극
19 : 절연층
본 발명은 박막 트랜지스터(Thin Film transistor) 제조방법에 관한 것으로, 특히 채널 콘덕턴스(Conductance)를 향상시키는데 적당하도록 한 것이다. 박막을 사용한 다수 캐리어(Carrier) 소자로서의 일반적인 박막 트랜지스터 종류를 제1도(a) 내지 제1도(e)에 나타내었다. 즉, 제1도(a)와 제1도(b)는 실리콘기판(Su) 위에 액티브(active)층으로 사용되는 반도체층(SE)과 같은 방향으로 소오스전극(S)과 드레인전극(D), 절연층(I) 및 게이트전극(G)을 모두 겹쳐서 형성한 Coplanar형을 나타낸 것이다.
제1도(c)와 제1도(d) 게이트전극(G)과 소오스전극(S) 및 드레인전극(D)의 반도체 층(SE)과 반대 방향을 놓여 있는 스태거드(Staggered)형을 나타낸 것이다.
제1도(e)는 게이트전극(G)상에 절연층(I)과 반도체 층(SE)이 놓여진 인버티드 스태거드(inverted staggered)형을 나타낸 것이다.
반도체 층의 재료로서는 cds, cdse 및 cdsse등을 이용할 수 있으며, 이들을 ccl2융제(融劑)를 사용하여 불활성가스 또는 소량의 산소를 포함하는 불활성 가스(gas)속에서 570℃-600℃로 소결하는 (sintering) 방법이 가장 널리 이용되고 있다.
그 밖에 또 다른 반도체층의 재료로서 TeInSb, SnO2, In2O9등이 사용된다.
절연체의 재료로서는 유기재료인 nitrocellulose, glyceryl monostearate, Q-rac(Transene Co., Inc. 제)와 무기재료인 BatiO9SiO2, silicate cement 가 사용된다.
각 전극의 재료로서는 Au paste, Sn, Sn-Ga(5-10% Su)의 합금 및 In의 아말감 등이 사용된다.
상술한 박막 트랜지스터의 종류중 본 발명에 적용되는 종래 인버티드 스태거드형 박막 트랜지스터의 제조공정을 제2도(a) 내지 제2도(f)를 참조하여 설명하면 다음과 같다.
먼저 제2도(a)와 같이 절연성 투명기판(1)을 마련한 다음 절연성 투명기판(1)상에 게이트 전극용 금속을 증착하고 이 금속을 패터닝(Patterning)하여 게이트전극(2)을 형성한다.
이어서, 제2도(b)와 같이 게이트전극(1)과 절연성 투명기판(1)의 노출된 전 표면상에 게이트전극을 절연하기 위한 절연층(3)을 형성한 다음, 제2도(c)와 같이 그 절연층(3)상에 채널층으로서의 반도체층(4)과 이후에 형성될 소오스전극 및 드레인전극과 반도체층(4) 사이의 접촉저항을 감소시키기 위한 n형 불순물 이온이 도우프된(doped) n형 반도체층(5)을 차례로 형성한다.
그리고 나서, 제2도(d)에 나타낸 바와 같이 반도체층(4)과 n형 반도체층(5)을 패터닝하여 양측 에지(edge)의 불필요한 부분을 제거한다.
이때, 패터닝 된 n형 반도체층(5)과 반도체층(4)의 측면은 노출되도록 한다.
이어서, 제2도(e)에 나타낸 바와 같이 노출된 전표면상에 소오스전극과 드레인전극을 형성하기 위한 금속(6)을 형성한다.
그리고 나서 제2도(f)에 나타낸 바와 같이 금속(6)과 n형 반도체층(5)을 패터닝하여 금속(6)과 n형 반도체층(5)중 게이트전극(2) 상측에 해당하는 부분을 제거하고, 금속(6)중 불필요한 양측 에지 부분을 제거한다.
따라서, 반도체층(4)상에 스루홀(through hole) 영역(7)이 형성되고 소오스전극(6a)과 드레인전극(6b)이 형성된다.
이때 금속(6)의 양측 에지부분은 노출된 반도체층(4)과 소정도전형 반도체층(5)의 측면이 덮혀지도록 제거된다.
마지막으로 노출된 소오스전극(6a)과 드레인전극(6b) 및 스루홀(7)에 해당하는 반도체층(4)의 전 표면상에 보호용 절연층(8)을 형성한다.
제2도(f)와 같이 완성된 종래 인버티드 스태거드형 박막 트랜지스터의 동작을 설명하면 다음과 같다.
먼저 게이트전극(2)에 약 +10V의 전압을 인가하면, 절연층(3)상에 반도체층(4)과 절연층(3)의 계면에 전자가 생성되어 반도체층(4)내에 채널(channel)이 형성된다.
이때 소오스전극(6a)과 드레인전극(6b) 사이에 약 +10V의 전압을 인가하면 채널에 전류가 흐르게 된다.
이 전류의 경로(path)는 다음과 같다.
전류는 소오스전극(6a)에서 출발하여 소정도전형의 반도체층(5)을 통과하고, 반도체층(4)과 절연층(3)의 계면을 따라 흐르고 난 후 다시 소정도전형 반도체층(5)을 통하여 드레인전극(6b)으로 흐른다.
그러나 종래 방법에 의해 제조된 박막 트랜지스터에 따르면 다음과 같이 문제점이 발생한다.
제3도(a)에 나타낸 바와 같이, 소오스전극과 드레인전극은 채널인 반도체층과 넓은 면에 걸쳐 접촉된다.
따라서, n형 반도체층(5)과 반도체층(4) 그리고 소오스전극 및 드레인전극과 n형 반도체층(5) 사이의 콘택(contact) 저항과 비교할 때 소오스전극과 드레인전극 측에서 반도체층(4)의 수직방향의 직렬(series) 저항(Rs)은 너무 크게 존재한다.
이와 반대로 채널 콘덕턴스(conductance)의 값은 감소되어 채널에서는 전압강하가 발생하게 된다.
따라서, 소오스전극과 드레인전극 사이에는 실제 인가한 전압 보다 낮은 전압이 나타나므로 박막 트랜지스터의 동작 특성을 저하시키는 요인이 된다.
본 발명의 목적은 상기 단점을 제거키 위한 것으로, 소오스전극과 드레인전극을 채널층인 반도체층의 측면에만 접촉되도록 형성하여 채널에서의 직렬저항을 감소시키므로써 채널콘덕턴스를 향상시키는데 있다.
상기 목적을 달성하기 위한 본 발명의 박막 트랜지스터의 제조방법은 절연성 투명기판 상에 소정길이를 갖는 게이트전극을 형성하는 스텝, 노출된 전표면 상에 게이트전극을 절연하기 위한 절연층과 채널층을 형성하기 위한 반도체층을 차례로 형성하는 스텝, 반도체층상에 포토레지스트를 도포한 후 게이트전극을 광마스크로 배면노광(back substrate exposure)하여 포토레지스터 패턴을 형성하는 스텝, 포토레지스터 패턴을 마스크로 반도체층을 에치하여 채널층으로서의 반도체층 패턴을 형성하는 스텝, 노출된 전표면상에 소정도전형의 불순물이 도우프된 소정도전형의 반도체층을 형성하는 스텝, 소정도전형 반도체상에 소오스전극과 드레인전극을 형성하기 위한 금속층을 형성하고 이 금속층에 포토공정 및 에치공정을 수행하여 게이트전극 상층에 해당하는 부분과 양측 에치부분을 제거하므로써 소오스전극과 드레인전극으로서의 금속 패턴을 형성하는 스텝, 금속패턴을 마스크로 소정도전형 반도체층을 에치하여 반도체층 패턴상에 상부에 위치되는 전극들과의 콘택을 위한 스루홀을 형성하는 스텝, 소오스전극과, 드레인전극, 절연층 및 반도체층 패턴의 노출된 전표면상에 보호용 절연층을 형성하는 스텝으로 이루어짐에 그 특징이 있다.
이와 같은 본 발명의 실시예를 첨부된 제4도(a) 내지 제4도(g)를 참조하여 설명하면 다음과 같다.
먼저, 제4도(a)에 나타낸 바와 같이 절연성 투명기판으로서의 유리기판(11)을 마련한 다음 금속층 예로서 알루미늄(Al)을 열증착법(thermal vaporation method)에 의해 500Å-2000Å의 두께로 증착한다.
그리고 이 알루미늄을 패터닝하여 소정길이를 갖는 게이트전극(12)을 형성한다.
이 게이트전극(12)의 물질로는 알루미늄(al)외에 크롬(cr), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W)을 사용할 수도 있으며, 또한 소정도전형의 불순물이 도우프된(doped) 폴리실리콘(polysilicon)도 사용할 수 있다.
또한, 절연성 투명기판으로서는 석영이 사용될 수도 있다.
금속 증착방법으로는 열증착법 외에 E-beam 증착법 또는 스퍼터링(sputtering)법을 사용할 수 있다.
이어서, 제4도(b)에 나타낸 바와 같이 노출된 게이트 전극(12)과 유리기판(11) 상에 게이트전극(12)을 절연하기 위한 절연층으로서의 비정질 실리콘 질화막(a-SiN : H)(13)을 PECVD(Plasma Enhanced Chemical Vapour Desposition)이나 CVD 또는 스퍼터링 법으로 500Å-2000Å의 두께로 증착한다.
이 절연층의 물질은 a-SiN : H외에 a-SiOxNy : H와 SiO2, Al2O8+SiO2, Ta2O5,Ta2O5+SiN, Ta2O5+SiO2등이 사용될 수 있으며 그 외에 유전체도 사용 가능하다. 그리고 나서 비정질 실리콘질화막(13)상에 채널을 형성하기 위한 반도체층으로서 PECVD, LP(low Pressure) CVD 및 CVD중 하나를 이용하여 1000Å-1μm의 두께로 비정질실리콘(a-Si : H)(14)를 증착한다. 이 반도체층의 물질로서 a-Si : H대신 Poly silicon, cdse, cds, cdsse등이 사용될 수 있다. 이어서, 비정질실리콘(14)상에 포토레지스터(Photo resist)(15)를 spincoating 법으로 1μm-3μm의 두께로 도포한다. 제4도(c)에 나타낸 바와같이, 유리기판(11)의 배면(back side)에서 게이트전극(12)을 광마스크로 하여 포토레지스트(15)를 배면노광 및 현상시킴으로서 포토레지스트 패턴(15b)을 형성한다. 이때 배면에서 광을 조사하면 빛의 산란등에 의해 게이트전극(12)패턴보다는 적은 크기의 포토레지스트 패턴(15b)이 형성된다. 이를 셀프언라인먼트(self-alignment)라 한다.
그리고, 제4도(c')와 같이 원하는 밑면폭을 갖는 포토레지스트 패턴을 얻기 위해 포토레지스트 패턴(15b)을 100℃-300℃의 온도로 베이킹(backing)하여 플로우밍(flowing)시켜 모서리부분이 흘러내려 형성되는 포토레지스트 패턴(15a)을 형성한다. 이어서, 포토레지스트 패턴(15a)을 에치마스크(etch mask)로 하여 비정질실리콘(14)을 RIE(Reactice Ion Etching)법으로 에치하여 채널층으로서의 비정질실리콘 패턴(14a)을 형성한 다음, 포토레지스트 패턴(15a)을 제거한다. 이 a-Si : H(14)대신 폴리실리콘이 사용될 수 도 있다. RIE의 가스로서는 CF4+O2, ccl2+F2+O2, CHF3+O2, SF6+ O2및 ccl2+O2등이 사용된다. 이때, 포토레지스트 패턴(15a)의 폭은 게이트전극(12)의 길이와 거의 근사치를 갖는 것이 바람직하다. 이어서, 제4도(d)에 나타낸 바와같이, 비정질실리콘(14a)와 비정질실리콘질화막(13)의 노출된 표면상에 고종도의 N형(N+형) 불순물이온이 도우프된(doped) N+형 비정질실리콘(N+a-Si : H)(16)을 PECVD, Photo CUD, LPCVD 및 CVD법 중 하나를 이용하여 200Å-1000Å의 두께로 증착한다. 이 N+비정질실리콘(16)를 형성하기 위한 가스로서는 PH3+(SiH4or Si2H6)+H2O 를 사용한다. 이 N+비정질실리콘(16)는 반도체층인 비정질실리콘(14)과 이후에 형성될 금속 소오스전극과 드레인전극과의 접촉저항을 최소로 만들어 주기 위한 오옴콘택트층을 사용한다.
따라서 이 오옴콘택트층에 의해 소오스전극과 드레인전극 및 비정질실리콘(14) 사이의 접촉전위 차는 일정하게 된다. N+비정질실리콘(16) 형성직후에 오옴콘택트층의 특성을 양호하게 하기 위해 200℃-300℃의 온도로 질소(N2), 수소(H2) 및 아르곤(Ar)의 분위기를 가는 퍼네이스(furnace) 및 오븐(oven)에서 어닐링(annealing) 공정도 수행한다.
그러나 이 공정이 반드시 필요한 것은 아니다.
오옴콘택트층으로서 N+(16) 대신 P+가 사용될 수 도 있다.
이때는 도우핑(doping) 가스로서 B2H6를 사용한다.
이어서 제4도(e)에 나타낸 바와 같이 소오스전극과 드레인전극을 형성하기 위한 금속으로서, 예로서, 알루미늄(Al)을 CVD법으로 1000Å-1μm의 두께로 증착한다.
여기서, 소오스전극과 드레인전극의 물질은 알루미늄(Al) 대신 Cr, Ta, Ti, Mo, W들과 이들의 합금, 예로서 MpTa등이 사용될 수도 있으며, 이를 금속의 두 층으로 형성하여 사용할 수도 있다.
또한, 증착법 역시 PECVD, LPCVD등이 사용될 수도 있다.
그리고 나서, Al층에 포토공정과 드라이 에치 공정을 수행하여 이 Al층중 게이트전극(12)의 상측에 해당하는 부분과 양측에서 부분을 제거하여 소오스전극(17a)과 드레인전극(17b)을 형성한다.
드라이 에치 공정으로는 RIE공정 또는 플라즈마 에칭공정이 사용된다.
따라서 소오스전극(17a)과 드레인전극(17b)은 a-Si : H 패턴(14a)의 측면과 일부 상측표면을 통해서만 a-Si : H패턴(14a)과 접촉한다.
이어서, 제4도(f)에 나타낸 바와 같이, 소오스전극(17a)과 드레인전극(17b)을 에치 마스크로 하여 N+a-Si : H(16)를 RIE 또는 Plasma etch하여 a-Si : H패턴(14a)의 표면상에 스루홀을 형성하고 양측에지의 불필요한 부분을 제거한다.
마지막으로 제4도(g)에 나타낸 바와 같이, 보호용으로서 전 표면상에 걸쳐 절연층(19)을 형성한다.
이 스루홀의 기능은 하측의 전극과 상측의 전극을 콘택(contact)시키기 위한 것이다.
즉, 하측에 위치되는 게이트전극, 소오스전극 및 드레인전극과 상측에 위치되는 패드(pad) 및 또 다른 전극은 콘택시키기 위한 것이다.
이런 내용은 본 발명과는 크게 관련이 없으므로 도시 및 설명을 생략하였다.
본 발명의 실시예에 따라 제조된 인버티드 스태거드형 박막 트랜지스터의 동작을 제5도를 참조하여 약술하면 다음과 같다.
게이트전극(12)에 전압을 인가하여 게이트전극(12)의 표면에는 양의 전하가 a-SiN : H(13)과 a-Si : H패턴(14a) 사이의 계면에는 음의 전하가 고르게 발생한다.
따라서, 소오스전극(17a)과 드레인전극(17b) 사이에 소정전위차를 주면 소오스전극(17a)과 드레인전극(17b) 사이에는 a-Si : H패턴(14a)을 통해 신호전류가 흐를 수 있게 된다.
상술한 바와 같이 본 발명에 따르면 제3도(b)에 나타낸 바와 같이 채널층인 소오스전극과 드레인전극를 a-Si : H패턴(14a)의 측면과 일부상측 표면을 통해서만 a-Si : H패턴(14a)과 연결되므로 직렬 저항이 거의 발생하지 않는다.
따라서 채널 콘덕턴스가 커지고 채널에서 전압강하가 발생하지 않으므로 박막 트랜지스터의 동작 특성을 저하시키지 않게 된다.

Claims (16)

  1. 절연성 투명기판상에 소정길이를 갖는 게이트전극(12)을 형성하는 제1스텝 ; 노출된 전 표면상에 절연층과 반도체층, 포토레지스트(15)를 차례로 형성하는 제2스텝, 절연성투명기판측에서 상기 게이트전극을 광마스크로 배면노광하여 포토레지스트 패턴(15a)을 형성하는 제3스텝 ; 포토레지스트 패턴(15a)을 에치 마스크로 상기 반도체층 및 절연층을 에치하여 채널층으로서의 반도체층 패턴을 형성하는 제4스텝 ; 포토레지스트 패턴(15a)을 제거하고 노출된 전 표면상에 콘택저항을 감소시키기 위한 소정도전형의 오옴콘택트층을 형성하는 제5스텝 ; 금속을 증착하고 이 금속상에 포토공정 및 에치공정을 수행하는 것에 의해 반도체층 패턴상의 일부분과 양측 에지의 일부분을 제거하여 소오스전극(17a)과 드레인전극(17b)으로서의 금속패턴을 형성하는 제6스텝 ; 상기 금속패턴을 에치마스크로 오옴 콘택트층을 에치하여 반도체층 패턴상에 상부전극과 콘택을 위한 스루홀을 형성하는 제7스텝 ; 노출된 전 표면상에 보호용 절연층을 형성하는 제8스텝을 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터 제조방법.
  2. 제1항에 있어서, 제3스텝과 제4스텝 사이에 포토레지스트 패턴(15a)을 베이킹하여 밑면폭을 원하는 크기로 만든 포토레지스트 패턴(15b)을 에치마스크로 이용하는 스텝이 더 포함됨을 특징으로 하는 박막 트랜지스터 제조방법.
  3. 제2항에 있어서, 포토레지스트 패턴(15b)의 밑면폭은 게이트전극(12)의 길이와 근사치임을 특징으로 하는 박막 트랜지스터 제조방법.
  4. 제1항에 있어서, 제5스텝과 제6스텝 사이에 오옴콘택트층을 소정온도로 어닐링시키기 위한 스텝이 더 포함됨을 특징으로 하는 박막 트랜지스터 제조방법.
  5. 제1항에 있어서, 제4스텝의 에치공정은 포토레지스트와 절연층 및 반도체층 패턴의 측면이 일직선상에 위치하도록 수행함을 특징으로 하는 박막 트랜지스터 제조방법.
  6. 제1항에 있어서, 절연성투명기판은 석영 및 유리중 하나인 것을 특징으로 하는 박막 트랜지스터 제조방법.
  7. 제1항에 있어서, 게이트 전극의 물질은 알루미늄, 크롬, 티타늄, 몰리브덴, 텅스텐 및 소정도전형 폴리실리콘 중의 하나인 것을 특징으로 하는 박막 트랜지스터 제조방법.
  8. 제1항에 있어서, 반도체층을 비정질 실리콘과 다결정 실리콘중 하나인 것을 특징으로 하는 박막 트랜지스터 제조방법.
  9. 제1항에 있어서, 제1스텝부터 제2스텝까지에서는 사용된 전 에치공정은 RIE공정임을 특징으로 하는 박막 트랜지스터 제조방법.
  10. 제1항에 있어서, 절연층의 물질은 a-SiN : H, a-SiOxNy : H, SiO2Al2O9+SiN, Al2O3a +SiO2, Ta2O5+SiN, Ta2O5+SiO2중의 하나인 것을 특징으로 하는 박막 트랜지스터 제조방법.
  11. 제1항에 있어서, 소정도전형 오옴콘택트층은 n도전형임을 특징으로 하는 박막 트랜지스터의 제조방법.
  12. 제11항에 있어서, n도전형 오옴콘택트층은 비교적 고농도의 n형 불순물 이온이 도우프된 비정질 실리콘과 다결정 실리콘 cdse, cdsse, cds중의 하나인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  13. 제11항에 있어서, 도우프하기 위한 n도전형 불순물 이온의 물질로서 PH9+Si2H +H2O가스가 사용되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  14. 제11항에 있어서, 도우프하기 위한 n형 도전형 불순물 이온의 물질로서 PH3+SiH4+H2O가스가 사용되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  15. 제11항에 있어서, 소정도전형 콘택트층은 P도전형임을 특징으로 하는 박막 트랜지스터의 제조방법.
  16. 제15항에 있어서, 도우프하기 위한 P도전형 불순물 이온의 물질로서 B2H6가스가 사용되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
KR1019910014856A 1991-08-27 1991-08-27 박막 트랜지스터 제조방법 KR940008227B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019910014856A KR940008227B1 (ko) 1991-08-27 1991-08-27 박막 트랜지스터 제조방법
US07/934,234 US5306653A (en) 1991-08-27 1992-08-25 Method of making thin film transistors
JP4226212A JP2533718B2 (ja) 1991-08-27 1992-08-25 薄膜トランジスタの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019910014856A KR940008227B1 (ko) 1991-08-27 1991-08-27 박막 트랜지스터 제조방법

Publications (1)

Publication Number Publication Date
KR940008227B1 true KR940008227B1 (ko) 1994-09-08

Family

ID=19319176

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910014856A KR940008227B1 (ko) 1991-08-27 1991-08-27 박막 트랜지스터 제조방법

Country Status (3)

Country Link
US (1) US5306653A (ko)
JP (1) JP2533718B2 (ko)
KR (1) KR940008227B1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3537854B2 (ja) * 1992-12-29 2004-06-14 エルジー フィリップス エルシーディー カンパニー リミテッド 薄膜トランジスタの製造方法
JP2905680B2 (ja) * 1993-12-20 1999-06-14 シャープ株式会社 薄膜トランジスターの製造方法
JP3331800B2 (ja) * 1995-02-08 2002-10-07 エルジー フィリップス エルシーディー カンパニー リミテッド 電子素子及びその製造方法
KR100225098B1 (ko) * 1996-07-02 1999-10-15 구자홍 박막트랜지스터의 제조방법
US5686743A (en) * 1996-07-10 1997-11-11 Trw Inc. Method of forming airbridged metallization for integrated circuit fabrication
KR100230595B1 (ko) * 1996-12-28 1999-11-15 김영환 액정 표시 장치 및 그 제조방법
US5796121A (en) * 1997-03-25 1998-08-18 International Business Machines Corporation Thin film transistors fabricated on plastic substrates
US5849582A (en) * 1997-05-01 1998-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Baking of photoresist on wafers
TWI231293B (en) 1997-11-12 2005-04-21 Jsr Corp Transfer film
GB0021030D0 (en) * 2000-08-26 2000-10-11 Koninkl Philips Electronics Nv A method of forming a bottom-gate thin film transistor
EP1998374A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
US20100237355A1 (en) * 2007-11-15 2010-09-23 Masao Moriguchi Thin film transistor, method for manufacturing thin film transistor, and display device
CN102543723A (zh) * 2012-01-05 2012-07-04 复旦大学 一种栅控二极管半导体器件的制造方法
CN110047941A (zh) * 2019-04-03 2019-07-23 深圳市华星光电技术有限公司 阵列基板的制造方法和阵列基板
WO2021090442A1 (ja) * 2019-11-07 2021-05-14 株式会社日立ハイテク 燃料電池アレイ、燃料電池検査方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58184766A (ja) * 1982-04-23 1983-10-28 Fujitsu Ltd 薄膜トランジスタ
JPS5968975A (ja) * 1982-10-12 1984-04-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPS6042868A (ja) * 1983-08-18 1985-03-07 Matsushita Electronics Corp 非晶質シリコン薄膜電界効果トランジスタの製造方法
FR2553579B1 (fr) * 1983-10-12 1985-12-27 Commissariat Energie Atomique Procede de fabrication d'un transistor en film mince a grille auto-alignee
JPH0752776B2 (ja) * 1985-01-24 1995-06-05 シャープ株式会社 薄膜トランジスタおよびその製造法
EP0196915B1 (en) * 1985-03-29 1991-08-14 Matsushita Electric Industrial Co., Ltd. Thin film transistor array and method of manufacturing same
JPS63215078A (ja) * 1987-03-04 1988-09-07 Nippon Sheet Glass Co Ltd 薄膜トランジスタの製造方法
GB8721193D0 (en) * 1987-09-09 1987-10-14 Wright S W Semiconductor devices
US4767723A (en) * 1987-10-30 1988-08-30 International Business Machines Corporation Process for making self-aligning thin film transistors
JPH01173650A (ja) * 1987-12-26 1989-07-10 Seikosha Co Ltd 非晶質シリコン薄膜トランジスタの製造方法
GB2220792B (en) * 1988-07-13 1991-12-18 Seikosha Kk Silicon thin film transistor and method for producing the same
US5130263A (en) * 1990-04-17 1992-07-14 General Electric Company Method for photolithographically forming a selfaligned mask using back-side exposure and a non-specular reflecting layer

Also Published As

Publication number Publication date
US5306653A (en) 1994-04-26
JP2533718B2 (ja) 1996-09-11
JPH05218083A (ja) 1993-08-27

Similar Documents

Publication Publication Date Title
KR940007451B1 (ko) 박막트랜지스터 제조방법
KR940008227B1 (ko) 박막 트랜지스터 제조방법
US5834345A (en) Method of fabricating field effect thin film transistor
US6417543B1 (en) MIS semiconductor device with sloped gate, source, and drain regions
US4633284A (en) Thin film transistor having an annealed gate oxide and method of making same
KR900007905B1 (ko) 반도체장치
US6410411B1 (en) Electronic device and their manufacture
FR2566186A1 (fr) Procede de fabrication d'au moins un transistor a effet de champ en couche mince et transistor obtenu par ce procede
JPH0637317A (ja) 薄膜トランジスタおよびその製造方法
US4422090A (en) Thin film transistors
US5422287A (en) Thin film transistor and process for producing the same
EP0291951B1 (en) A semiconductor field effect transistor using single crystalline silicon carbide as a gate insulating layer
JPH06310492A (ja) チタン系薄膜のエッチング液及び半導体装置の製造方法
JPH023308B2 (ko)
JPS6113670A (ja) 薄膜電界効果トランジスタの製造方法およびその方法によつて得られるトランジスタ
JP3352744B2 (ja) Ｍｉｓ型半導体装置の作製方法
KR20020076859A (ko) 폴리실리콘 박막트랜지스터와 이를 포함하는 어레이기판제조방법
JPS60193333A (ja) 半導体装置の製造方法
JP3312490B2 (ja) 薄膜トランジスタの製造方法
JP2930053B2 (ja) 液晶表示装置およびその製造方法
JPS60110164A (ja) 薄膜電界効果トランジスタおよびその製造方法
KR100323736B1 (ko) 박막트랜지스터및그제조방법
KR940008226B1 (ko) 박막 트랜지스터의 제조방법
JPH0348670B2 (ko)
JPS62105474A (ja) 薄膜トランジスタ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100621

Year of fee payment: 17

EXPY Expiration of term