KR930011797B1 - 반도체 집적회로장치 - Google Patents

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KR930011797B1
KR930011797B1 KR1019900012365A KR900012365A KR930011797B1 KR 930011797 B1 KR930011797 B1 KR 930011797B1 KR 1019900012365 A KR1019900012365 A KR 1019900012365A KR 900012365 A KR900012365 A KR 900012365A KR 930011797 B1 KR930011797 B1 KR 930011797B1
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히로시 다카모토
마코토 세가와
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체 집적회로장치
제1도는 본 발명의 1실시예에 따른 반도체 집접회로장치에 있어서 보호소자의 배열을 나타낸 회로도.
제2도는 제1도에 도시된 반도체 집접회로장치에서의 회로의 블럭구성을 나타낸 개념도.
제3도, 제4도 및 제5도는 각각 제1도에 도시된 반도체 집접회로장치에 있어서 보호소자의 배열을 부분적으로 나타낸 회로도.
제6도는 제1도에 도시된 반도체 집접회로장치에 있어서 보호소자의 서지전류으 경로를 나타낸 설명표.
제7도는 제1도에 도시된 반도체 집접회로장치에 있어서 내부회로용 블럭내의 보호소자의 접속상태를 나타낸 회로도.
제8도는 제1도에 도시된 반도체 집접회로장치에 있어서 보호소자의 소자 단면도.
제9도는 종래의 반도체 집접회로장치에 있어서 보호소자의 배열을 나타낸 회로도.
제10도, 제11도 및 제12도는 제9도에 도시된 반도체 집접회로장치에 있어서 보호소자의 배열을 각각 부분적으로 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 내부회로용 블럭 2 : 출력버퍼회로용 블럭 A, 출력버퍼회로용 블럭 B
11~18,51 : 보호소자 21,31,41 : 전원선
22,32,42 : 접지선 101 : 전원 VCC단자
102 : 접지 VSS단자 103 : 입력단자
104 : 전원 VCCOA단자 105 : 접지 VSSOA단자
106 : 출력 A 단자 107 : 전원 VCCOB단자
108 : 접지 VSSOB단자 109 : 출력 B단자
[산업상의 이용분야]
본 발명은 반도체 집접회로장치에 관한 것으로, 특히 과전압으로 부터 회로를 보호하는 소자를 갖춘 반도체 집접회로장치에 관한 것이다.
[종래의 기술 및 그 문제점]
반도체 집접회로장치에 있어서는 서지전압 등의 과전압으로부터 회로를 보호하기 위해서 입력단자, 출력단자, 전원단자를 각각 접지단자에 대하여 보호소자로 접속하고 과전압이 인가된 경우에 이를 단락시켜 과전류가 회로에 흘러드는 것을 방지하도록 되어 있다. 또 여기서 보호소자로서는 바이폴라 트랜지스터나 MOS형 트랜지스터 등이 일반적으로 이용되고 있다.
그런데, 전원단자와 이것에 대응하는 접지단자의 정합을 2개 이상 가지는 회로에 있어서는 모든 접지단자에 대하여 각각의 입력단자 혹은 출력단자를 보호소자로 접속하고, 더욱이 전원단자와 접지단자를 보호소자로 접속할 필요가 있다. 이것은 어느 접지단자나 전원단자를 기준전위로한 경우에도 각각의 입력단자나 출력단자가 과전압에 대하여 소정의 전압(이하, ESD내압이라 칭한다)에 견디어 낼 수 있는 것이 필요하기 때문이다.
이 경우의 보호소자의 배열상태를 제9도에 나타내었는 바, 여기서 보호소자(51)로서는 반도체기판 또는 웰을 베이스로 한 바이폴라 트랜지스터를 이용하고 있다. 또, 여기서 보호해야 할 회로는 칩면적의 대부분을 점유하고 주요한 회로기능을 갖춘 회로블럭8이하, 내부회로용 블럭이라 칭한다)과 이 외의 일부분의 면적을 차지하는 인터페이스로서의 기능을 가지는 2개의 회로 블럭(이하, 각각 출력버퍼회로용 블럭 A, 출력버퍼회로용 블럭 B라고 칭한다)으로 구성되어 있다. 그리고 내부회로용 블럭에는 내부회로용 전원 VCC단자(101)와 내부회로용 접지 VSS단자(102) 및 입력단자 (103)가 설치되고, 출력버퍼회로용 블럭 A에는 출력버퍼회로용 전원 VCCOA단자(104)와 출력버퍼회로용 접지 VSSOA단자(105) 및 출력 A단자(106)가 설치되며, 더욱이 출력버퍼회로용 블럭 B에는 출력버퍼회로용 전원 VCCOB단자(107)와 출력버퍼회로용 접지 VSSOB(108) 및 출력 B단자(108)가 각각 설치되어 있다.
그리고 본 제9도에 도시되어 있는 각 단자간의 보호소자(51)의 배치를 보다 명확히 파악할 수 있도록 입력단자(103), 출력 A단자(106), 출력 B단자(109) 각각에 대해 제10도, 제11도 및 제12도에 도시해 놓았다. 제10도는 입력단자(103)와 각 접지단자(102, 105, 108) 및 각 전원단자(101, 104, 107) 사이에 접속된 보호소자(51)의 배열을 나타낸 것으로, 상술한 바와 같이 어느 한쪽의 전원단자 혹은 접지단자를 기준전위로 한 경우에도 그 입력단자(103)가 ESD내압을 만족할 수 있도록 입력단자(103)와 모든 접지단자(102, 105, 108)를 접속하고, 더욱이 각각의 접지단자(102, 105, 108)에 대응하는 전원단자(101, 104, 107)간에도 보호소자(51)를 각각 접속한 것이다.
또, 제11도는 출력 A단자(106)와 각 접지단자(102, 105, 108) 및 각 전원단자(101, 104, 107)간의 배열을 나타낸 것이고, 제12도는 출력 B단자(109)와 각 접지단자(102, 105, 108) 및 각 전원단자(101, 104, 107)간의 배열을 나타낸 것인데, 이 경우에도 마찬가지로 출력 A단자(106) 또는 출력 B단자(109)와 모든 접지단자(102, 105, 108)가 접속되고, 각각의 접지단자(102, 105, 108)에 대응하는 전원단자(101, 104, 107)간에도 보호소자(51)가 접속되어 있다.
그러나, 상기한 구성에 있어서는 각각의 입력단자(103)와 출력 A단자(106) 및 출력 B단자(109)에 대하여 모든 접지단자(102, 105, 108) 및 전원단자(101, 104, 107)간에 보호소자(51)를 접속할 필요가 있기 때문에 보호소자(51)의 정합수가 많아져서 칩면적이 증대하고 가격이 비싸지게 되는 문제가 있게 된다.
또, 제9도로부터 알 수 있는 바와같이, 이와 같은 입력단자(103), 출력 A단자(106), 출력 B단자(109)와 모든 접지단자(102, 105, 108) 및 전원단자(101, 104, 107)간의 접속을 실현하기 위하여 배선을 복잡하게 꾸밀 필요가 생기게 됨으로써 역시 칩면적의 증대 및 가격의 상승이 초래되게 된다. 특히 칩의 일부분의 면적밖에 차지하지 않은 출력버퍼회로용 블럭 A와 블럭 B간에서 예컨대 출력버퍼회로용 블럭 A의 출력 A단자(106)와 출력버퍼회로용 블럭 B의 접지 BSSOB단자(108)의 접속 등은 거리가 떨어져 있기 때문에 배선의 복잡화를 초래하게 된다.
[발명의 목적]
본 발명은 상기 사정을 고려하여 이루어진 것으로, 복수의 전원단자 및 접지단자를 갖추고 있고 어느 한 쪽을 기준전위로 한 경우에도 모든 입력단자 혹은 출력단자에서의 ESD내압을 만족하고, 또 각 단자간에 접속되게되는 보호소자의 정합수의 증대나 배선의 복잡화를 방지하여 칩면적의 축소화 및 가격의 절감을 달성할 수 있는 반도체 집적회로장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 실현하기 위한 본 발명의반도체 집접회로장치는 접지단자를 각각 갖춘 회로 블럭을 2개 이상 구비하고, 각각의 접지단자에 대하여 각각의 회로 블럭을 갖춘 전원단자, 출력단자 또는 입력단자가 보호소자에 의해서 각각 접속되어 있고, 각각의 단자간에 과전압이 인가된 경우에 단락되어 과전류를 흘림으로써 회로를 보호하는 단락 경로를 갖춘 장치에 있어서, 회로 블러 중 칩 점유면적이 가장 큰 메인회로블럭이 갖춘 접지단자에 접속됨과 더불어 이 메인회로블럭의 배선영역내에서 서브회로블럭에 근접한 위치에 배선된 제1접지선과, 회로블럭중 서브 메인회로블럭 이외의 서브회로블럭이 갖춘 접지단자에 접속됨과 더불어 이 서브회로블럭의 배선영역내에서 메인회로블럭에 근접한 위치에 접속된 제2접지선 및, 제1접지선과 제2접지선간에 접속된 보호소자를 구비하고, 제1 또는 제2접지선중에 적어도 1개를 경유하며 단락경로가 형성되는 것을 특징으로하고 있다.
또 메인회로블럭이 갖춘 전원단자에 접속됨과 더불어 이 메인회로블럭의 배선영역내에서 제1접지선에 근접한 위치에 배선된 전원선과, 이 전원선과 제1접지선간에 접속된 2개 이상의 보호소자를 추가로 구비하고, 보호소자는 소정의 간격을 두고 접속되어도 된다.
여기서 보호소자는 반도체기판 또는 반도체기판 표면에 형성된 웰을 베이스로 한 바이폴라 트랜지스터, 또는 반도체기판상이나 반도체기판 표면상 혹은 반도체기판 표면에 형성된 웰상의 게이트산화막 및 게이트전극의 양단에 불순물확산층을 형성하여 얻어진 MOS형 트랜지스터, 또는 반도체기판, 표면에 형성된 웰표면상의 피일드산화막의 표면상에 알루미늄 또는 다결정실리콘으로 이루어진 전극을 형성하여 얻어진 피일드형 트랜지스터라도 좋다.
[작용]
상기한 구성으로 된 본 발명에 의하면, 메인회로블럭의 접지단자에 접속된 제1접지선과, 서브회로블럭의 접지단자에 접속된 제2접지선이 보호소자에 의해 접속되어 있고, 각각의 단자간에 과전압이 인가되면, 제1 또는 제2의 적어도 1개의 접지선을 경유하여 단략 경로에 과전류가 흘러서 회로가 보호된다. 또, 각각의 접지단자는 제1접지선, 제2접지선 및 보호소자를 통해서 접속되어 있기 때문에 어느 한쪽을 기준전위로 한 경우에도 과전압으로부터 회로가 보호된다. 이 경우에 제1접지선을 칩면적이 가장 큰 메인회로블럭의 배선영역내에서 서브회로블럭에 근접하여 배선되어 있고, 제2접지선도 서브회로블럭의 배선영역내에서 메인회로블럭에 근접하여 배선되어 있는데, 이 제1과 제2의 접지선이 보호소자에 접속되어 있고, 이 제1 또는 제2의 접지선중 적어도 1개를 경유하며 단략경로가 형성되기 때문에 다른 각각의 단자간을 보호소자로 접속할 때에 각각의 접속거리가 단축화되어 배선의 복잡화가 방지되고, 또 보호소자의 정합수의 증가도 방지된다.
또, 메인회로블럭의 전원선이 이 블럭의 배선영역내에서 제1접지선에 근접하여 배선되어 있는 경우에는 제1접지선과 그 전원선은 모두 배선길이가 길어져서 배선저항이 증가할 우려가 있지만, 이 전원라인과 제1접지선이 복수개의 보호소자에 의해 소정의 간격을 갖고 접지되어 그 보호소자를 통해서 형성되는 단락 경로에 있어서의 외관상의 배선저항이 작아지게 됨으로써 과전류는 지장없이 그 단락경로에 흘르게 되어 회로는 보호되게 된다.
여기서, 보호소자로서 반도체기판 또는 반도체기판 표면에 형성된 웰을 베이스로 한 바이폴라 트랜지스터를 사용한 경우에는 각각의 단자간의 과전압이 인가되면 브레이크다운이 발생되어 에이터와 콜렉터간이 도통되게 되고, 이에 따라 단락경로가 형성되어 과전류가 접지단자로 흘르게 됨으로써 보호되게 된다.
[실시예]
이하, 본 발명의 1실시예에 대해서 도면을 참조하여 설명한다.
본 실시예에 있어서 대상으로 하는 회로는 제2도에 나타낸 바와 같이 칩면적의 대부분을 점유하고 주요한 회로기능을 가지는 메인회로블럭으로서의 내부회로용 블럭(1)과, 그 이외의 일부분의 면적을 차지하는 인터페이스로서의 기능을 가지는 2개의 서브회로블럭으로서의 출력버퍼회로용 블럭 A(2) 및 출력버퍼회로용 블럭 B(3)으로 구성되어 있다. 그리고 내부회로용 블럭(1)에는 내부회로용 전원 VCC단자(101)와 내부회로용 접지 VSS단자(102) 및 입력단자(103)가 설치되고, 출력버퍼회로용 블럭 A(2)에는 출력버퍼회로용 전원 VCCOA단자(104)와 출력버퍼회로용 접지 VSSOA단자(105) 및 출력 A단자(106)가 설치되며, 출력버퍼회로용 블럭 B(3)에는 출력버퍼회로용 전원 VCCOB단자(107)와 출력버퍼회로용 접지 VSSOB단자(108) 및 출력 B단자(109)가 각각 설치되어 있다.
이와 같이 보호해야 할 회로를 3개의 회로용 블럭(1, 2 및 3)으로 분할해서 각 단자간을 보호소자로 접속한 상태를 나타낸 것이 제1도로, 이와 같이 칩의 대부분의 면적을 점유하는 내부회로용 블럭(1)에서의 접지 VSS단자(102)에 접속된 접지선(22)을 주요한 선으로 하여 내부회로용 블럭(1)의 배선영역내에서 다른 블럭(2, 3)에 근접하여 배선하고, 이 접지선(22)과 다른 접지 VSSOA단자(105), 또는 접지 VSSOB단자(108)에 접속된 접지선(32) 또는 접지선(42)간에 보호소자(15, 16)를 접속한다.
이 각각의 보호소자의 접속관계를 개별적으로 나타낸 것이 제3a도~제3g도, 제4도 및 제5도이다. 제3도에 있어서 내부회로용 블럭(1)의 입력단자(103)와 접지선(22)간에 보호소자(11)를 접속하고[제3a도], 또 이 접지선(22)과 내부용 전원 VCC단자(101)에 접속된 전원선(21)간에 보호소자(14)를 접속한다[제3d도].
그리고 이 접지선(22)과 다른 회로블럭(2, 3)에서의 각각의 단자에 접속된 선사이에 보호소자를 접속한다. 출력버퍼회로용 블럭 A(2)에서의 전원 VCCOA단자(105)에 접속된 전원선(31)과 접지선(22)은 직접 접속시키지 않고, 그 접지 VSSOA단자(105)에 접속된 접지선(32)과 전원선(31)을 접속하는 보호소자(17)를 일단 통하고[제3f도]. 이어 접지선(32)과 접지선(22)을 보호소자(15)로 접속함으로서[제3e도] 접속할 수 있다. 그리고 출력 A단자(106)와 접지선(32)을 보호소자(12)로 접속한다[제3b도].
또한, 출력버퍼회로용 블럭 B(106)에서의 각 단자와 내부회로용 접지 VSS단자(102)에 접속된 접지선(22)간의 보호소자의 접속도 상기한 방법과 동일하다. 즉, 접지선(22)과 전원 VCC단자 OB단자(107)에 접속된 전원라인(41)과의 접속은 이 전원라인(41)과 접지 VssOB단자(108)에 접속된 접지선(42)을 접속하는 보호소자(18)를 통하고[제3g도], 이어 접지선(42)과 접지선(22)을 보호소자(16)로 접속함으로써[제3e도] 접속할 수 있다. 그리고 출력 B단자(109)와 접지선(42)을 보호소자(13)로 접속한다[제3c도].
이와 같은 각 단자간의 보호소자의 접속관계가 내부회로용 블럭(1)의 접지선(22)을 주체로 하여 이루어짐을 나타낸 것이 제4도 및 제5도이다.
제4도에 나타낸 바와같이 내부호로용 블럭(1)의 접지선(22)에 대하여 같은 블럭(1)의 입력단자(103)와의 사이에 보호소자(11)가 접속되고 전원 VCC단자(101)와의 사이에 보호소자(14)가 접속되어 있다. 또 접지선(22)과 다른 블럭 A(2)와의 관계에 있어서, 접지 VSSOA단자(105)와의 사이에 보호소자(15)가 접속되고 전원 VCCOA단자(104)와의 사이에는 상기 보호소자(15)를 통해서 보호소자(17)가 접속되어 있다. 또 블럭 B(3)의 관계도 이와 마찬가지이다.
또한, 제5도와 같이 주체로 하는 접지선(22)과의 사이에 블럭 A(2)의 출력 A단자(106)가 보호소자(15)를 통하여 보호소자(12)에 의해서 접속되고, 마찬가지로 블럭 B(3)의 출력 B단자(109)는 보호소자(16)를 통하여 보호소자(13)에 의해서 접속되어 있다. 상기한 경우에 있어서 각 단자간에 과전압이 인가되면, 제6도에 나타낸 바와 같은 경로를 따른 과전류가 흐르게 되는 바, 이와 같이 어느 전원단자 혹은 접지단자를 기준전위로 한 경우에도 과전류가 흐르는 단락 경로가 형성되어 모든 입력단자(103), 출력 A단자(106), 출력 단자 B단자(109)에서의 ESD 내압을 만족시키게 된다.
이와 같은 각각의 단자간을 접속하는 보호소자의 배열은 제1도와 같이 칩의 대부분의 면적을 차지하는 내부회로용 블럭(1)의 배선영역에 있어서, 다른 블럭(2, 3)에 근접되게 접지선(22)을 배선하여 두고, 이 접지선(22)을 주체로 다른 블럭(2, 3)의 접지선(32, 42)과의 사이에 보호소자(15, 16)를 접속하여, 그 보호소자(15, 16)를 통해서 각각의 과전류용의 단락경로가 형성되어 있다는 점에 특징이 있다. 그 결과, 일부분의 칩면적밖에 차지하지 않는 출력버퍼회로용 블럭 A(2)과 블럭 B(3)과의 사이에서 예컨데 출력버퍼회로용 블럭 A의 출력 A단자(106)와 출력버퍼회로용 블럭 B의 접지 VSSOB단자(108)의 접속을 위해 자기 블럭내의 배선영역을 넘어서 떨어져 있는 단자간을 접속할 필요가 없어지게 됨으로써 배선의 복잡화나 보호소자의 정합수의 증가를 방지할 수 있다.
또 반도체기판에 패턴을 형성하는 경우에 있어서, 내부회로에 있어서의 접지선(22)과 전원선(21)의 사이를 접속하는 보호소자(14)는 이들의 전원선(21) 및 접지선(22) 형성층의 아래쪽 층에 위치하기 때문에 이들선(21, 22)을 형성하기 위해 필요한 면적이 충분하게 된다. 그 결과 보호소자(14)를 형성하기 위한 특별한 공간이 불필요하게 됨으로써 칩면적을 축소화할 수 있게 된다.
또 내부회로용 블럭(1)에서의 접지선(22)과 출력버퍼회로용 블럭 A(2)의 접지선(32)을 접속하는 보호소자(15)와 접지선(22)과 출력버퍼회로용 블럭 B(3)의 접지선(42)을 접속하는 보호소자(16)도 각각의 선(22, 32 및 42)이 형성된 층의 아래쪽에 위치하기 때문에 이들 선을 형성하기 위해 필요한 면적이 충분하게 된다. 또 각 출력버퍼회로용 블럭 A(2) 또는 출력버퍼회로용 블럭 B(3)에서의 전원선(31)과 접지선(32)을 접속하는 보호소자(17)와 전원선(41)과 접지선(42)을 접속하는 보호소자(18)도 각각의 선의 아래쪽에 위치하기 때문에 칩면적의 축소화가 가능하게 된다.
여기서 제1도로부터도 알 수 있는 바와 같이, 내부회로용 블럭(1)의 전원선(1)과 접지선(22)은 모두 배선길이가 길어질 우려가 있게 되므로, 각각의 배선저항(RCC, RSS)이 커져서 보호소자(14)를 통해서 형성되어 있는 단락경로를 과전류가 지장없이 흐르지 않게 되어 회로가 파괴될 우려가 있다. 그래서 제7도에 나타낸 바와 같이, 전원선(21)과 접지선(22)간에 복수개의 보호소자(14)를 균등히 분화배치해 두게 되면, 다른 보호소자로부터의 외관상의 배선저항(RSS, RCC)이 낮게 되어 과전류가 지장없이 흘러 회로가 확실히 보호된다.
상술한 실시예는 하나의 예를 나타낸 것으로서, 본 발명을 한정하는 것은 아니다. 예를 들어 상기 실시예에서는 보호소자로서 반도체기판 또는 웰을 베이스로 한 바이폴라 트랜지스터를 이용하고 있지만, 예를 들어 제8a도에 나타낸 바와 같이, 반도체기판(52)의 표면에 비일드산화막(53)을 사이에 두고 불순물확산층(51a 및 51b)을 형성함으로써 이용할 수 있다. 그리고 제8b도와 같이 기판(52) 표면상의 게이트산화막(54) 및 게이트전극(55)의 양단에 불순물확산층(51a, 51b)을 형성하여 얻어진 MOS형 트랜지스터나, 제8c도에 나타낸 바와 같이 피일드산화막(53)의 표면상에 알루미늄 또는 다결정실리콘으로 이루어진 전극(56)을 형성한 피일드형 트랜지스터 등을 이용하는 것도 가능하다. 또, 제1도에 나타낸 바와 같은 각 단자 사이에서의 보호소자의 배치도 하나의 예를 나타낸 것으로서, 그 이외의 배치에 의한 것으로도 동일한 효과를 얻을 수 있게 된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 따른 반도체 집적회로장치에 의하면, 각각의 단자간에 과전압이 인가된 경우에 가장 큰 칩 면적을 차지하는 메인회로블럭에서의 서브회로블럭에 근접한 위치에 배선된 제1접지선, 또는 일부분을 차지하는 서브회로블럭에서의 메인회로블륵에 근접한 위치에 배선된 제2접지선중 적어도 1개의 접지선을 경유하며 단락경로가 형성되기 때문에 다른 각 단자간을 보호소자로 접속할 때의 접속거리가 단축화되어 배선의 복잡화가 방지됨과 더불어 보호소자의 정합수의 증가가 방지되게 된다.
또 메인회로블럭의 전원선이 그 블럭내에서 제1접지선에 근접하여 배선되어 있는 경우에, 그 전원선과 제1접지선은 서로 배선 길이가 길게 되어 배선저항이 증가될 우려가 있지만, 이 선사이가 복수개의 보호소자에 의해 소정의 간격을 두고 접속되는 것에 의해 그 보호소자를 통하여 형성되는 단락경로에 있어서의 외관상의 배선저항이 작아지게 됨으로써 과전류는 지장없이 그 경로를 따라 흘르게 된다. 따라서 회로는 보호되게 된다.

Claims (3)

  1. 접지단자를 각각 갖춘 회로블럭을 2개 이상 구비하고, 각각의 접지단자에 대하여 각각의 상기 회로블럭이 갖춘 전원단자, 출력단자 또는 입력단자가 보호소자에 의해서 각각 접속되어 있고, 각각의 단자간에 과전압이 인가된 경우에 단락되어 과전류를 흘림으로써 회로를 보호하는 단락경로를 갖춘 반도체 집접회로 장치에 있어서, 상기 회로블럭중 칩 점유면적이 가장 큰 메인회로블럭(1)이 갖춘 접지단자(102)에 접속됨과 더불어 그 메인회로블럭(1)의 배선영역 내에서 상기 서브회로블럭(2, 3)에 근접한 위치에 배선된 제1접지선(22)과, 상기 회로블럭중 상기 메인회로블럭(1) 이외의 서브회로블럭(2,3)이 갖춘 접지단자(105, 108)에 접속됨과 더불어 그 서브회로블럭(2, 3)의 배선영역내에서 상기 메인회로블럭(1)에 근접한 위치에 배선된 제2접지선(32, 42)및, 상기 제1접지선(22)과 상기 제2접지선(32, 42) 사이에 접속된 보호소자(15, 16)를 구비하고, 상기 제1 또는 제2접지선(22), (32, 42)중 적어도 1개를 지나서 상기 단락경로가 형성되는 것을 특징으로 하는 반도체 집접회로장치.
  2. 제1항에 있어서, 상기 메인회로블럭(1)이 갖춘 전원단자(101)에 접속됨과 더불어 그 메인회로블럭(1)의 배선영역내에서 상기 제1접지선(22)에 근접한 위치에 배선된 전원선(21)과, 이 전원선(21)과 상기 제1접지선간에 접속된 2개 이상의 보호소자(14)를 추가로 구비하고, 상기 보호소자(14)는 소정의 간격을 두고 접속되어 있는 것을 특징으로 하는 반도체 집접회로장치.
  3. 제1 또는 제2항에 있어서, 상기 보호소자(14)는 반도체기판(52) 혹은 반도체기판 표면에 형성된 웰을 베이스로 한 바이폴라 트랜지스터, 또는 반도체기판(52)상 혹은 반도체기판 표면에 형성된 웰상의 게이트산화막(54) 및 게이트전극(55)의 양단에 불순물확산층(51a, 51b)을 형성하여 얻어진 MOS형 트랜지스터, 또는 반도체기판(52) 표면상 혹은 반도체기판 표면에 형성된 웰 표면상의 피일드산화막(53)의 표면상에 알루미늄 또는 다결정실리콘으로 이루어진 전극(56)을 형성하여 얻어진 피일드형 트랜지스터인 것을 특징으로 하는 반도체 집접회로장치.
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