JPS60115253A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS60115253A JPS60115253A JP22371483A JP22371483A JPS60115253A JP S60115253 A JPS60115253 A JP S60115253A JP 22371483 A JP22371483 A JP 22371483A JP 22371483 A JP22371483 A JP 22371483A JP S60115253 A JPS60115253 A JP S60115253A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、静電破壊防止用の保護素子を有する半導体集
積回路装置に関する。
積回路装置に関する。
一般に半導体集積回路装置（以下％ ＩＣという。）の
故障原因の重要な一因子として、実装中に治具や人体に
帯電した静電気がＩＣの端子間を通して放電し、内部素
子を破壊する、いわゆる静電破壊がめる。
故障原因の重要な一因子として、実装中に治具や人体に
帯電した静電気がＩＣの端子間を通して放電し、内部素
子を破壊する、いわゆる静電破壊がめる。
第１図、第２図は静電破壊保護素子を有する従来のＩＣ
の第１．第２の例の要部を示す回路図である。
の第１．第２の例の要部を示す回路図である。
第１図においては、ＩＣの入力端子ｌに保護素子として
、直列に抵抗４を挿入し、抵抗４における電力消失及び
抵抗領域と基板のＰＮ逆接合のブレイクダウン特性を利
用して内部久方トランジスＪＱ、に加わるべき静電エネ
ルギをバイパスすることによって内部大刀トランジスタ
Ｑｏ を保護している。
、直列に抵抗４を挿入し、抵抗４における電力消失及び
抵抗領域と基板のＰＮ逆接合のブレイクダウン特性を利
用して内部久方トランジスＪＱ、に加わるべき静電エネ
ルギをバイパスすることによって内部大刀トランジスタ
Ｑｏ を保護している。
又、第２図においては、保護素子として、べ一ヌが抵抗
４′を介して接地さｎた保護トランジスタＱｌを利用し
ている。第２図の保護素子は、トランジスタＱ１ のコ
レクターエミッタ間、るるいはベースーエゼクタ間のブ
レイクダウン特性を利用して内部入力トランジスタＱｏ
に加わるべき靜電エネルギを電源端子（接地３）４に
バイパスすることによって内部入力トランジスタＱＯを
その破壊から保護している。なお、第１図、第２図にお
いて２は電源線、５は負荷抵抗、６は定電流源である。
４′を介して接地さｎた保護トランジスタＱｌを利用し
ている。第２図の保護素子は、トランジスタＱ１ のコ
レクターエミッタ間、るるいはベースーエゼクタ間のブ
レイクダウン特性を利用して内部入力トランジスタＱｏ
に加わるべき靜電エネルギを電源端子（接地３）４に
バイパスすることによって内部入力トランジスタＱＯを
その破壊から保護している。なお、第１図、第２図にお
いて２は電源線、５は負荷抵抗、６は定電流源である。
ところで、第１図の直列の抵抗４は、入力応答に直接影
響を及ぼし、ＩＣの高速化の点で好ましくない。また第
２図のトランジスタＱｌによる保護素子は、内部入力ト
ランジスタ張 と電気的に絶縁さ几た分離素子領域を必
要とするため、ＩＣの高集積化に対して不利になるなど
の欠点がある。
響を及ぼし、ＩＣの高速化の点で好ましくない。また第
２図のトランジスタＱｌによる保護素子は、内部入力ト
ランジスタ張 と電気的に絶縁さ几た分離素子領域を必
要とするため、ＩＣの高集積化に対して不利になるなど
の欠点がある。
本発明の目的は、前記欠点を除去することにより、特別
な静電破壊用の保護素子領域を設けることなく静電破壊
に強い半導体集積回路装置を提供することにある。
な静電破壊用の保護素子領域を設けることなく静電破壊
に強い半導体集積回路装置を提供することにある。
本発明の半導体集積回路装置は、一端が入力端子又は出
力端子に他端が電源に接続された抵抗を有する半導体集
積回路装置において、前記抵抗の一端の電極取出し領域
がソース領域、前記抵抗の他端の電極取出し領域がドレ
イン領域、前記電源の電極配線の１部がゲート電極とな
る絶縁ゲート型電界効果トランジスタを構成することか
らなっている。
力端子に他端が電源に接続された抵抗を有する半導体集
積回路装置において、前記抵抗の一端の電極取出し領域
がソース領域、前記抵抗の他端の電極取出し領域がドレ
イン領域、前記電源の電極配線の１部がゲート電極とな
る絶縁ゲート型電界効果トランジスタを構成することか
らなっている。
以下、本発明の実施例について図面を参照して説明する
。
。
第３図は本発明の一実施例の要部を示す平面図、第４図
は第３図のＡ−Ａ’断面図、第５図は本発明の一実施例
の要部を示す回路図である。
は第３図のＡ−Ａ’断面図、第５図は本発明の一実施例
の要部を示す回路図である。
本実施例は、一端が入力端子ｌに他端が電源２に接続さ
ｎた抵抗１１を有する半導体集積回路装置において、Ｐ
型不純物領域からなる抵抗１１の一端の高濃度Ｐ＋型不
純物領域からなる電極取出し領域１３がソース領域、抵
抗１１の他端の高濃度Ｐ土盤不純物領域からなる電極取
出し領域１２がドレイン領域、電源のアルミニウムから
なる金属配線１６の１部１６’がゲート電極となる絶縁
ゲート凰電界効果ト２ンジスタＱ２ を構成することか
らなっている。なお第３図、第４図において、ｌＯはＮ
型シリコン基板、１７はアルミニウムからなる入力信号
配線、１８はフィールドシリコン酸化膜、１８′はその
一部でゲート酸化膜を構成している部分で、電極取出し
領域１２は開口′ｍ１４を介して電源金属配線１６に、
電極取出し領域１３は開口部１５を介して入力信号配線
１７にそｎぞｎ接続されている。
ｎた抵抗１１を有する半導体集積回路装置において、Ｐ
型不純物領域からなる抵抗１１の一端の高濃度Ｐ＋型不
純物領域からなる電極取出し領域１３がソース領域、抵
抗１１の他端の高濃度Ｐ土盤不純物領域からなる電極取
出し領域１２がドレイン領域、電源のアルミニウムから
なる金属配線１６の１部１６’がゲート電極となる絶縁
ゲート凰電界効果ト２ンジスタＱ２ を構成することか
らなっている。なお第３図、第４図において、ｌＯはＮ
型シリコン基板、１７はアルミニウムからなる入力信号
配線、１８はフィールドシリコン酸化膜、１８′はその
一部でゲート酸化膜を構成している部分で、電極取出し
領域１２は開口′ｍ１４を介して電源金属配線１６に、
電極取出し領域１３は開口部１５を介して入力信号配線
１７にそｎぞｎ接続されている。
次に、第５図の回路図を用いて本実施例の動作について
説明する。
説明する。
第５図において、ＭＯ８ト；７ンシスタＱｚｔｉＪｌｉ
３図、第４図に示す本実施例の静電破壊用の保護素子の
等何回路を表わしている。すなわち入力信号レベル決定
用の抵抗１１の両端に、その電極取出し領域１２．１３
を利用して、ソースが入力端子にゲートがドレインと共
通に電源２に接続さまたＭＯＳ１−ランジスタＱ２ を
形成した形になっている。なお、本実施例は、エミッタ
が抵抗１２を介して電源２に、コレクタが接地３にベー
スが入力端子ｌにそれぞれ接続され、ペースと接地３間
にり２ンプダイオードＤ１を挿入した内部入力トランジ
スタＱｏ／の入力保護素子として適用したものである。
３図、第４図に示す本実施例の静電破壊用の保護素子の
等何回路を表わしている。すなわち入力信号レベル決定
用の抵抗１１の両端に、その電極取出し領域１２．１３
を利用して、ソースが入力端子にゲートがドレインと共
通に電源２に接続さまたＭＯＳ１−ランジスタＱ２ を
形成した形になっている。なお、本実施例は、エミッタ
が抵抗１２を介して電源２に、コレクタが接地３にベー
スが入力端子ｌにそれぞれ接続され、ペースと接地３間
にり２ンプダイオードＤ１を挿入した内部入力トランジ
スタＱｏ／の入力保護素子として適用したものである。
このＭＯＳト２ンジスタＱ２のしきい値電圧■Ｔ不純物
濃度によって制御さｎる。このしきい値電圧■Ｔの値と
しては、内部入力トランジスタＱＯ’（よシ一般的には
内部回路素子。）の動作電圧以上で、かつブレークダウ
ン電圧以下である必要がある。
濃度によって制御さｎる。このしきい値電圧■Ｔの値と
しては、内部入力トランジスタＱＯ’（よシ一般的には
内部回路素子。）の動作電圧以上で、かつブレークダウ
ン電圧以下である必要がある。
従って、ＭＯＳ１−２ゾジスタＱ２は１通常動作・にお
いてゲート−ソース間電圧がしきい値電圧■Ｔに達せず
カットオフ状態にあるが、電源２に対して入力端子ｌに
しきい値電圧７７以上の過電圧が／ 印加さｎると、ＭＯＳ）？ンジスタＱ２はオン状態にな
シ、静電エネルギを電源２にバイパスして内部入力トラ
ンジスタＱｏ’を破壊から保護する役割を果たす。
いてゲート−ソース間電圧がしきい値電圧■Ｔに達せず
カットオフ状態にあるが、電源２に対して入力端子ｌに
しきい値電圧７７以上の過電圧が／ 印加さｎると、ＭＯＳ）？ンジスタＱ２はオン状態にな
シ、静電エネルギを電源２にバイパスして内部入力トラ
ンジスタＱｏ’を破壊から保護する役割を果たす。
しかも１本実施例によるとＭＯＳ）、ｙンジスタＱｚ
は、その形成のための分離領域を必要としないことは前
記説明から明らかである。
は、その形成のための分離領域を必要としないことは前
記説明から明らかである。
なお、第４図においては、ゲート酸化膜１８’をフィー
ルド酸化膜１８よシ竹に薄くした構造をとっていないが
、この厚さは前記のように必要とされるしきい値電圧ｖ
Ｔを得るために調節さｎる。
ルド酸化膜１８よシ竹に薄くした構造をとっていないが
、この厚さは前記のように必要とされるしきい値電圧ｖ
Ｔを得るために調節さｎる。
更に前記説明においては、出力回路については説明を省
略したけ庇ども、入力回路の場合と同様に本発明を適用
できることはもち論である。また前記実施例として絶縁
ゲート屋電界効果トランジスタとしてＭＯＳトランジス
タを取上げたけｎども、一般の絶縁ゲート型電界効果ト
ランジスタに対しても同様である。
略したけ庇ども、入力回路の場合と同様に本発明を適用
できることはもち論である。また前記実施例として絶縁
ゲート屋電界効果トランジスタとしてＭＯＳトランジス
タを取上げたけｎども、一般の絶縁ゲート型電界効果ト
ランジスタに対しても同様である。
以上、詳細に説明したとおシ、本発明の半導体前記抵抗
のうち入力端子又は出力端子と接続する一端をソースと
し電源に接続する他端をドレインとし電源電極をゲート
とする絶縁ゲート型電界効果トランジスタを構成してい
るので、内部素子と電気的に絶縁さｎた分離素子領域を
特別に設けることなく内部素子の静電破壊保護効果が得
ら几るという効果を有する。
のうち入力端子又は出力端子と接続する一端をソースと
し電源に接続する他端をドレインとし電源電極をゲート
とする絶縁ゲート型電界効果トランジスタを構成してい
るので、内部素子と電気的に絶縁さｎた分離素子領域を
特別に設けることなく内部素子の静電破壊保護効果が得
ら几るという効果を有する。
従って、本発明によｎは、十分な静電破壊保護効果を有
し、かつ高集積化可能な半導体集積回路装置が得らルる
。
し、かつ高集積化可能な半導体集積回路装置が得らルる
。
第１図、第２図は従来の半導体集積回路装置の第１％第
２の例の要部を示す回路図、第３図は本発明の一実施例
の要部を示す平面図、第４図はそのＡ−Ａ’断面図、第
５図は本発明の一実施例の要部を示す回路図である。 ｌ・・・・・・入力端子、２・・−・・電源、３・・・
・−・接地、４゜取出し領域、１４．１５・・・・・・
開口部、ｉ６・・・・・・電源電極、１７・・・−人力
信号配線、１ｇ・・・・・・フィールド酸化膜、１ ｇ
’ −−−−−−ゲート酸化膜ｂ ＱＯａ Ｑｏ ’
・・・・・・内部入力トランジスタｓ Ｑｉ・・・・・
・保護トランジスタｓ Ｑｚ ・・・・・・ＭＯ８１−
ランジスタ、Ｄｌ・・・・・・クランプダイオード。 、・、−８′ン 代理人 弁理士 内 原 音す陳シ ゝ、−一一
２の例の要部を示す回路図、第３図は本発明の一実施例
の要部を示す平面図、第４図はそのＡ−Ａ’断面図、第
５図は本発明の一実施例の要部を示す回路図である。 ｌ・・・・・・入力端子、２・・−・・電源、３・・・
・−・接地、４゜取出し領域、１４．１５・・・・・・
開口部、ｉ６・・・・・・電源電極、１７・・・−人力
信号配線、１ｇ・・・・・・フィールド酸化膜、１ ｇ
’ −−−−−−ゲート酸化膜ｂ ＱＯａ Ｑｏ ’
・・・・・・内部入力トランジスタｓ Ｑｉ・・・・・
・保護トランジスタｓ Ｑｚ ・・・・・・ＭＯ８１−
ランジスタ、Ｄｌ・・・・・・クランプダイオード。 、・、−８′ン 代理人 弁理士 内 原 音す陳シ ゝ、−一一
Claims (1)
- 一端が入力端子又は出力端子に他端が電源に接続された
抵抗を有する半導体集積回路装置において、前記抵抗の
一端の電極取出し領域がソース領域、前記抵抗の他端の
電極取出し領域がドレイン領域、前記電源の金属配線の
１部がゲート電極となる絶縁ゲート型電界効果トランジ
スタを構成することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22371483A JPS60115253A (ja) | 1983-11-28 | 1983-11-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22371483A JPS60115253A (ja) | 1983-11-28 | 1983-11-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60115253A true JPS60115253A (ja) | 1985-06-21 |
Family
ID=16802514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22371483A Pending JPS60115253A (ja) | 1983-11-28 | 1983-11-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60115253A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181469A (ja) * | 1987-01-23 | 1988-07-26 | Matsushita Electronics Corp | 半導体装置 |
| US5291051A (en) * | 1992-09-11 | 1994-03-01 | National Semiconductor Corporation | ESD protection for inputs requiring operation beyond supply voltages |
-
1983
- 1983-11-28 JP JP22371483A patent/JPS60115253A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181469A (ja) * | 1987-01-23 | 1988-07-26 | Matsushita Electronics Corp | 半導体装置 |
| JPH0724310B2 (ja) * | 1987-01-23 | 1995-03-15 | 松下電子工業株式会社 | 半導体装置 |
| US5291051A (en) * | 1992-09-11 | 1994-03-01 | National Semiconductor Corporation | ESD protection for inputs requiring operation beyond supply voltages |
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