JPS63181469A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63181469A JPS63181469A JP62014716A JP1471687A JPS63181469A JP S63181469 A JPS63181469 A JP S63181469A JP 62014716 A JP62014716 A JP 62014716A JP 1471687 A JP1471687 A JP 1471687A JP S63181469 A JPS63181469 A JP S63181469A
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- mos
- voltage
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 230000001681 protective effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、静電破壊を防ぐ保護素子を有した半導体装置
に関するものである。
に関するものである。
従来の技術
近年、半導体装置は、大規模集積化に伴う微細化により
、従来以上の静電耐圧を有した半導体装置が要望されて
いる。
、従来以上の静電耐圧を有した半導体装置が要望されて
いる。
以下に従来の静電破壊保護素子を有した半導体装置につ
いて述べる。
いて述べる。
第3図は、従来の半導体装置の静電破壊保護素子の構成
を示すものである。第3図において、1は外部信号入力
端子、2は保護抵抗、3はM OS型トランジスタ、4
は内部回路ブロック、5は等価的接地線配線抵抗を示し
ている。
を示すものである。第3図において、1は外部信号入力
端子、2は保護抵抗、3はM OS型トランジスタ、4
は内部回路ブロック、5は等価的接地線配線抵抗を示し
ている。
以上の様に構成された半導体装置について、以下その動
作について説明する。
作について説明する。
まず、MO8型トランジスタ3のドレイン部31の、電
圧電流特性を第41図に示す。ドレイン部31に正の電
圧が印加された場合は、ブレークダウン電圧Vlに達す
るまで電流は流れない。また、負の電圧が印加された場
合は、ドレイン・基板間のPN接合のビルトイン電圧V
2に達した時点で電流が流れだす。従って通常の使用に
おいては、外部信号はビルトイン電圧V2とブレークダ
ウン電圧V、との間で印加されるので、MO8型トラン
ジスタ3は動作しない。しかし、外部信号入力端子1に
、急峻な、サージ電圧が、印加された場合は、前記各電
圧V、、V2を越えるため、MO8型トランジスタ3に
電流が流れ、そのドレイン部31の電圧がブレークダウ
ン電圧V1もしくはビルトイン電圧v2近傍に抑えられ
、内部回路に過大なサージ電圧が印加されない。これに
より、内部回路のサージ電圧による破壊を防止する事が
できる。
圧電流特性を第41図に示す。ドレイン部31に正の電
圧が印加された場合は、ブレークダウン電圧Vlに達す
るまで電流は流れない。また、負の電圧が印加された場
合は、ドレイン・基板間のPN接合のビルトイン電圧V
2に達した時点で電流が流れだす。従って通常の使用に
おいては、外部信号はビルトイン電圧V2とブレークダ
ウン電圧V、との間で印加されるので、MO8型トラン
ジスタ3は動作しない。しかし、外部信号入力端子1に
、急峻な、サージ電圧が、印加された場合は、前記各電
圧V、、V2を越えるため、MO8型トランジスタ3に
電流が流れ、そのドレイン部31の電圧がブレークダウ
ン電圧V1もしくはビルトイン電圧v2近傍に抑えられ
、内部回路に過大なサージ電圧が印加されない。これに
より、内部回路のサージ電圧による破壊を防止する事が
できる。
発明が解決しようとする問題点
しかしながら上記の従来の構成では、外部信号入力端子
1と内部回路4とが半導体装置内で離れている場合には
、等価的接地線配線抵抗5が無視できない大きさとなり
、過大なサージ電圧が印加されたときにMOS型トラン
ジスタ3に流れる電流iと、等価的接地線配線抵抗5の
抵抗値Rとの積で表わされる電位分だけ、MOS型トラ
ンジスタ3のソース部32が変動し、サージ電圧をMO
Sトランジスタ3で十分抑制できないという欠点を有し
ていた。その様子を第5図に示す。(a)は、外部信号
入力端子に印加されたサージ電圧波形であり、(b)は
、第3図中のMOS型トランジスタ3のドレイン部31
における電圧波形である。通常、等価的接地線配線抵抗
5が無視できる程小さい場合は、図中点線で示されるよ
うに、印加されたサージ電圧は、ブレークダウン電圧v
1ならびにビルトイン電圧V2の間に、十分抑制される
。しかし、接地線配線抵抗が大きくなってくると、MO
S型トランジスタ3のソース部32の電位が、正のサー
ジ電圧の場合は、正の方向に、負のサージ電圧印加の場
合は、負の方向に、それぞれ、図中V3で示される分だ
け変動し、したがって、内部回路4に印加される電圧が
増大する。これが、半導体装置のサージ耐圧を低下させ
る要因となるのである。
1と内部回路4とが半導体装置内で離れている場合には
、等価的接地線配線抵抗5が無視できない大きさとなり
、過大なサージ電圧が印加されたときにMOS型トラン
ジスタ3に流れる電流iと、等価的接地線配線抵抗5の
抵抗値Rとの積で表わされる電位分だけ、MOS型トラ
ンジスタ3のソース部32が変動し、サージ電圧をMO
Sトランジスタ3で十分抑制できないという欠点を有し
ていた。その様子を第5図に示す。(a)は、外部信号
入力端子に印加されたサージ電圧波形であり、(b)は
、第3図中のMOS型トランジスタ3のドレイン部31
における電圧波形である。通常、等価的接地線配線抵抗
5が無視できる程小さい場合は、図中点線で示されるよ
うに、印加されたサージ電圧は、ブレークダウン電圧v
1ならびにビルトイン電圧V2の間に、十分抑制される
。しかし、接地線配線抵抗が大きくなってくると、MO
S型トランジスタ3のソース部32の電位が、正のサー
ジ電圧の場合は、正の方向に、負のサージ電圧印加の場
合は、負の方向に、それぞれ、図中V3で示される分だ
け変動し、したがって、内部回路4に印加される電圧が
増大する。これが、半導体装置のサージ耐圧を低下させ
る要因となるのである。
本発明は、上記従来の問題点を解決するもので、集積度
増大によるチップ寸法の増加によって、接地線配線抵抗
が増大しても、安全に静電破壊から保護する半導体装置
を提供することを目的とする。
増大によるチップ寸法の増加によって、接地線配線抵抗
が増大しても、安全に静電破壊から保護する半導体装置
を提供することを目的とする。
問題点を解決するための手段
この目的を達成するために、本発明の半導体装置は、外
部信号印加端子の近傍と、この外部信号が入力される内
部回路近傍との、複数箇所に静電破壊保護素子を有し、
これらのうち、内部回路近傍の静電破壊保護素子は、こ
の内部回路に対し、接地線配線抵抗を無視できる近接箇
所に設けた構成である。
部信号印加端子の近傍と、この外部信号が入力される内
部回路近傍との、複数箇所に静電破壊保護素子を有し、
これらのうち、内部回路近傍の静電破壊保護素子は、こ
の内部回路に対し、接地線配線抵抗を無視できる近接箇
所に設けた構成である。
作用
この構成によって、接地線電位の変動による、サージ耐
圧の低下を避けることが可能となり、サージから、半導
体装置を有効に保護することができる。
圧の低下を避けることが可能となり、サージから、半導
体装置を有効に保護することができる。
実施例
以下本発明の実施例について、図面を参照しながら説明
する。
する。
第1図は、本発明の第1の実施例における半導体装置の
回路図を示したものである。第1図において、1は外部
信号入力端子、2は保護抵抗、3は外部信号入力端子近
傍のMOS型トランジスタ、4は半導体内部回路ブロッ
ク、5は等価的接地線配線抵抗、6は半導体内部回路の
接地線に近接して接続されたMOS型トランジスタであ
る。
回路図を示したものである。第1図において、1は外部
信号入力端子、2は保護抵抗、3は外部信号入力端子近
傍のMOS型トランジスタ、4は半導体内部回路ブロッ
ク、5は等価的接地線配線抵抗、6は半導体内部回路の
接地線に近接して接続されたMOS型トランジスタであ
る。
以上のように構成された半導体装置について、以下その
動作を説明する。
動作を説明する。
外部信号印加端子1にサージ電圧が印加され、このとき
、等価的接地線配線抵抗5によって、外部信号入力端子
近傍のMOS型トランジスタ3のドレイン部32が変動
し、MOS型トランジスタ3で、充分に抑制されないま
ま、高電圧が内部回路4に印加されても、MOS型トラ
ンジスタ6のドレイン部42の電圧は、同MO8型トラ
ンジスタ6によって抑制されるために、内部回路4は、
サージ破壊から保護される。さらに、MOS型トランジ
スタ6のソース部41が変動しやすい状態であっても、
MOSトランジスタ6の接地線は、内部回路4の接地線
と、同じように変動するため、内部回路4は、サージ電
圧から保護される。
、等価的接地線配線抵抗5によって、外部信号入力端子
近傍のMOS型トランジスタ3のドレイン部32が変動
し、MOS型トランジスタ3で、充分に抑制されないま
ま、高電圧が内部回路4に印加されても、MOS型トラ
ンジスタ6のドレイン部42の電圧は、同MO8型トラ
ンジスタ6によって抑制されるために、内部回路4は、
サージ破壊から保護される。さらに、MOS型トランジ
スタ6のソース部41が変動しやすい状態であっても、
MOSトランジスタ6の接地線は、内部回路4の接地線
と、同じように変動するため、内部回路4は、サージ電
圧から保護される。
以上のように本実施例によれば、入力信号が印加される
内部回路に、接地線を共有したMOS型トランジスタを
設けたことにより、接地線配線抵抗が増大した場合でも
、有効にサージ電圧から内部回路を保護できる。
内部回路に、接地線を共有したMOS型トランジスタを
設けたことにより、接地線配線抵抗が増大した場合でも
、有効にサージ電圧から内部回路を保護できる。
以下本発明の第2の実施例について図面を参照しながら
説明する。
説明する。
第2図は、本発明を半導体記憶装置において実施した例
である。同図において、各符号1.2゜3.4.5.6
は第1図の構成要素上対応するものであり、加えて7は
、外部接地端子、8は記憶部を示す。
である。同図において、各符号1.2゜3.4.5.6
は第1図の構成要素上対応するものであり、加えて7は
、外部接地端子、8は記憶部を示す。
上記のように構成された半導体装置について、以下に説
明する。
明する。
第2図に示すように、半導体記憶装置では中心部の大部
分が記憶部8から成る。そのため、接地線は周辺部に沿
い長い距離にわたり配線される。
分が記憶部8から成る。そのため、接地線は周辺部に沿
い長い距離にわたり配線される。
外部接地端子7は、内部回路ブロック4の近傍に設け、
さらに、これに近接して、MO8型トランジスタ6を配
し、外部信号入力端子lに誘起されたサージ電圧が、M
O3型トランジスタ3により、充分に抑制されないまま
内部回路ブロック4に印加されるのをMO8型トランジ
スタ6によって防止している。ここで、MO3型トラン
ジスタ6は、電圧保護として用いられるため、電流容量
は大きくとる必要がない。従って内部回路ブロック4内
に配することもできる。
さらに、これに近接して、MO8型トランジスタ6を配
し、外部信号入力端子lに誘起されたサージ電圧が、M
O3型トランジスタ3により、充分に抑制されないまま
内部回路ブロック4に印加されるのをMO8型トランジ
スタ6によって防止している。ここで、MO3型トラン
ジスタ6は、電圧保護として用いられるため、電流容量
は大きくとる必要がない。従って内部回路ブロック4内
に配することもできる。
なお、第1.第2の実施例において、保護素子としてM
O8型トランジスタ3.6の2つを示したが、その間に
さらに複数の保護素子を入れてもよい。さらにこの保護
素子は、MO8型トランジスタでなくても、同等の機能
をもつ回路素子で良い。
O8型トランジスタ3.6の2つを示したが、その間に
さらに複数の保護素子を入れてもよい。さらにこの保護
素子は、MO8型トランジスタでなくても、同等の機能
をもつ回路素子で良い。
発明の効果
以上のように、本発明は、静電破壊保護素子を外部信号
印加端子の近傍と、半導体装置内部回路近傍で接地線配
線抵抗が無視しうる近い箇所との複数箇所に設けること
により、接地電位が配線抵抗のために変動しても、極め
て安定に静電破壊よりの保護が可能となる。また、内部
回路近傍の保護素子は、電圧保護を目的とするため、寸
法は、通常の内部回路と同程度で良いため、回路ブロッ
ク内に配置することが可能であり、本発明を用いること
による寸法の増加は皆無である。従って本発明は極めて
広い適用範囲を持ち、その実用的効果は大なるものがあ
る。
印加端子の近傍と、半導体装置内部回路近傍で接地線配
線抵抗が無視しうる近い箇所との複数箇所に設けること
により、接地電位が配線抵抗のために変動しても、極め
て安定に静電破壊よりの保護が可能となる。また、内部
回路近傍の保護素子は、電圧保護を目的とするため、寸
法は、通常の内部回路と同程度で良いため、回路ブロッ
ク内に配置することが可能であり、本発明を用いること
による寸法の増加は皆無である。従って本発明は極めて
広い適用範囲を持ち、その実用的効果は大なるものがあ
る。
第1図は本発明の第1の実施例半導体装置の回路図、第
2図は本発明の第2の実施例半導体記憶装置のブロック
図、第3図は従来の半導体装置の回路図、第4図はゲー
ト部をソース部に接続したMO8型トランジスタのドレ
イン電圧電流特性図、第5図はサージ電圧印加時の各部
波形図である。 1・・・・・・外部信号印加端子、2・・・・・・保護
抵抗、3・・・・・・MO8型トランジスタ、4・・・
・・・内部回路、5・・・・・・接地線配線抵抗、6・
・・・・・MO8型トランジスタ、7・・・・・・外部
接地端子、8・・・・・・記憶部。 代理人の氏名 弁理士 中尾敏男 ほか12第 1 図 第2図 f 第3図 第4図 第5[!1
2図は本発明の第2の実施例半導体記憶装置のブロック
図、第3図は従来の半導体装置の回路図、第4図はゲー
ト部をソース部に接続したMO8型トランジスタのドレ
イン電圧電流特性図、第5図はサージ電圧印加時の各部
波形図である。 1・・・・・・外部信号印加端子、2・・・・・・保護
抵抗、3・・・・・・MO8型トランジスタ、4・・・
・・・内部回路、5・・・・・・接地線配線抵抗、6・
・・・・・MO8型トランジスタ、7・・・・・・外部
接地端子、8・・・・・・記憶部。 代理人の氏名 弁理士 中尾敏男 ほか12第 1 図 第2図 f 第3図 第4図 第5[!1
Claims (1)
- 外部信号印加端子の近傍と、この外部信号が入力され
る内部回路近傍との、複数箇所に静電破壊保護素子を有
し、かつ、前記内部回路近傍の静電破壊保護素子は、こ
の内部回路に対し、接地線配線抵抗を無視できる近接箇
所に設けたことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62014716A JPH0724310B2 (ja) | 1987-01-23 | 1987-01-23 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62014716A JPH0724310B2 (ja) | 1987-01-23 | 1987-01-23 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63181469A true JPS63181469A (ja) | 1988-07-26 |
JPH0724310B2 JPH0724310B2 (ja) | 1995-03-15 |
Family
ID=11868868
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62014716A Expired - Lifetime JPH0724310B2 (ja) | 1987-01-23 | 1987-01-23 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0724310B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008227369A (ja) * | 2007-03-15 | 2008-09-25 | Asahi Kasei Electronics Co Ltd | 静電破壊保護回路 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59181044A (ja) * | 1983-03-31 | 1984-10-15 | Toshiba Corp | 入力保護回路 |
JPS6010767A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 半導体装置 |
JPS60115253A (ja) * | 1983-11-28 | 1985-06-21 | Nec Corp | 半導体集積回路装置 |
JPS61264749A (ja) * | 1985-05-13 | 1986-11-22 | エツセ・ジ・エツセ・ミクロエレツトロニ−カ・エツセ・ピ・ア | ダイナミツク保護集積装置 |
-
1987
- 1987-01-23 JP JP62014716A patent/JPH0724310B2/ja not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59181044A (ja) * | 1983-03-31 | 1984-10-15 | Toshiba Corp | 入力保護回路 |
JPS6010767A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 半導体装置 |
JPS60115253A (ja) * | 1983-11-28 | 1985-06-21 | Nec Corp | 半導体集積回路装置 |
JPS61264749A (ja) * | 1985-05-13 | 1986-11-22 | エツセ・ジ・エツセ・ミクロエレツトロニ−カ・エツセ・ピ・ア | ダイナミツク保護集積装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008227369A (ja) * | 2007-03-15 | 2008-09-25 | Asahi Kasei Electronics Co Ltd | 静電破壊保護回路 |
Also Published As
Publication number | Publication date |
---|---|
JPH0724310B2 (ja) | 1995-03-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |