JPS63181469A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63181469A JPS63181469A JP62014716A JP1471687A JPS63181469A JP S63181469 A JPS63181469 A JP S63181469A JP 62014716 A JP62014716 A JP 62014716A JP 1471687 A JP1471687 A JP 1471687A JP S63181469 A JPS63181469 A JP S63181469A
- Authority
- JP
- Japan
- Prior art keywords
- internal circuit
- mos
- voltage
- type transistor
- ground line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 230000001681 protective effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、静電破壊を防ぐ保護素子を有した半導体装置
に関するものである。
に関するものである。
従来の技術
近年、半導体装置は、大規模集積化に伴う微細化により
、従来以上の静電耐圧を有した半導体装置が要望されて
いる。
、従来以上の静電耐圧を有した半導体装置が要望されて
いる。
以下に従来の静電破壊保護素子を有した半導体装置につ
いて述べる。
いて述べる。
第３図は、従来の半導体装置の静電破壊保護素子の構成
を示すものである。第３図において、１は外部信号入力
端子、２は保護抵抗、３はＭ ＯＳ型トランジスタ、４
は内部回路ブロック、５は等価的接地線配線抵抗を示し
ている。
を示すものである。第３図において、１は外部信号入力
端子、２は保護抵抗、３はＭ ＯＳ型トランジスタ、４
は内部回路ブロック、５は等価的接地線配線抵抗を示し
ている。
以上の様に構成された半導体装置について、以下その動
作について説明する。
作について説明する。
まず、ＭＯ８型トランジスタ３のドレイン部３１の、電
圧電流特性を第４１図に示す。ドレイン部３１に正の電
圧が印加された場合は、ブレークダウン電圧Ｖｌに達す
るまで電流は流れない。また、負の電圧が印加された場
合は、ドレイン・基板間のＰＮ接合のビルトイン電圧Ｖ
２に達した時点で電流が流れだす。従って通常の使用に
おいては、外部信号はビルトイン電圧Ｖ２とブレークダ
ウン電圧Ｖ、との間で印加されるので、ＭＯ８型トラン
ジスタ３は動作しない。しかし、外部信号入力端子１に
、急峻な、サージ電圧が、印加された場合は、前記各電
圧Ｖ、、Ｖ２を越えるため、ＭＯ８型トランジスタ３に
電流が流れ、そのドレイン部３１の電圧がブレークダウ
ン電圧Ｖ１もしくはビルトイン電圧ｖ２近傍に抑えられ
、内部回路に過大なサージ電圧が印加されない。これに
より、内部回路のサージ電圧による破壊を防止する事が
できる。
圧電流特性を第４１図に示す。ドレイン部３１に正の電
圧が印加された場合は、ブレークダウン電圧Ｖｌに達す
るまで電流は流れない。また、負の電圧が印加された場
合は、ドレイン・基板間のＰＮ接合のビルトイン電圧Ｖ
２に達した時点で電流が流れだす。従って通常の使用に
おいては、外部信号はビルトイン電圧Ｖ２とブレークダ
ウン電圧Ｖ、との間で印加されるので、ＭＯ８型トラン
ジスタ３は動作しない。しかし、外部信号入力端子１に
、急峻な、サージ電圧が、印加された場合は、前記各電
圧Ｖ、、Ｖ２を越えるため、ＭＯ８型トランジスタ３に
電流が流れ、そのドレイン部３１の電圧がブレークダウ
ン電圧Ｖ１もしくはビルトイン電圧ｖ２近傍に抑えられ
、内部回路に過大なサージ電圧が印加されない。これに
より、内部回路のサージ電圧による破壊を防止する事が
できる。
発明が解決しようとする問題点
しかしながら上記の従来の構成では、外部信号入力端子
１と内部回路４とが半導体装置内で離れている場合には
、等価的接地線配線抵抗５が無視できない大きさとなり
、過大なサージ電圧が印加されたときにＭＯＳ型トラン
ジスタ３に流れる電流ｉと、等価的接地線配線抵抗５の
抵抗値Ｒとの積で表わされる電位分だけ、ＭＯＳ型トラ
ンジスタ３のソース部３２が変動し、サージ電圧をＭＯ
Ｓトランジスタ３で十分抑制できないという欠点を有し
ていた。その様子を第５図に示す。（ａ）は、外部信号
入力端子に印加されたサージ電圧波形であり、（ｂ）は
、第３図中のＭＯＳ型トランジスタ３のドレイン部３１
における電圧波形である。通常、等価的接地線配線抵抗
５が無視できる程小さい場合は、図中点線で示されるよ
うに、印加されたサージ電圧は、ブレークダウン電圧ｖ
１ならびにビルトイン電圧Ｖ２の間に、十分抑制される
。しかし、接地線配線抵抗が大きくなってくると、ＭＯ
Ｓ型トランジスタ３のソース部３２の電位が、正のサー
ジ電圧の場合は、正の方向に、負のサージ電圧印加の場
合は、負の方向に、それぞれ、図中Ｖ３で示される分だ
け変動し、したがって、内部回路４に印加される電圧が
増大する。これが、半導体装置のサージ耐圧を低下させ
る要因となるのである。
１と内部回路４とが半導体装置内で離れている場合には
、等価的接地線配線抵抗５が無視できない大きさとなり
、過大なサージ電圧が印加されたときにＭＯＳ型トラン
ジスタ３に流れる電流ｉと、等価的接地線配線抵抗５の
抵抗値Ｒとの積で表わされる電位分だけ、ＭＯＳ型トラ
ンジスタ３のソース部３２が変動し、サージ電圧をＭＯ
Ｓトランジスタ３で十分抑制できないという欠点を有し
ていた。その様子を第５図に示す。（ａ）は、外部信号
入力端子に印加されたサージ電圧波形であり、（ｂ）は
、第３図中のＭＯＳ型トランジスタ３のドレイン部３１
における電圧波形である。通常、等価的接地線配線抵抗
５が無視できる程小さい場合は、図中点線で示されるよ
うに、印加されたサージ電圧は、ブレークダウン電圧ｖ
１ならびにビルトイン電圧Ｖ２の間に、十分抑制される
。しかし、接地線配線抵抗が大きくなってくると、ＭＯ
Ｓ型トランジスタ３のソース部３２の電位が、正のサー
ジ電圧の場合は、正の方向に、負のサージ電圧印加の場
合は、負の方向に、それぞれ、図中Ｖ３で示される分だ
け変動し、したがって、内部回路４に印加される電圧が
増大する。これが、半導体装置のサージ耐圧を低下させ
る要因となるのである。
本発明は、上記従来の問題点を解決するもので、集積度
増大によるチップ寸法の増加によって、接地線配線抵抗
が増大しても、安全に静電破壊から保護する半導体装置
を提供することを目的とする。
増大によるチップ寸法の増加によって、接地線配線抵抗
が増大しても、安全に静電破壊から保護する半導体装置
を提供することを目的とする。
問題点を解決するための手段
この目的を達成するために、本発明の半導体装置は、外
部信号印加端子の近傍と、この外部信号が入力される内
部回路近傍との、複数箇所に静電破壊保護素子を有し、
これらのうち、内部回路近傍の静電破壊保護素子は、こ
の内部回路に対し、接地線配線抵抗を無視できる近接箇
所に設けた構成である。
部信号印加端子の近傍と、この外部信号が入力される内
部回路近傍との、複数箇所に静電破壊保護素子を有し、
これらのうち、内部回路近傍の静電破壊保護素子は、こ
の内部回路に対し、接地線配線抵抗を無視できる近接箇
所に設けた構成である。
作用
この構成によって、接地線電位の変動による、サージ耐
圧の低下を避けることが可能となり、サージから、半導
体装置を有効に保護することができる。
圧の低下を避けることが可能となり、サージから、半導
体装置を有効に保護することができる。
実施例
以下本発明の実施例について、図面を参照しながら説明
する。
する。
第１図は、本発明の第１の実施例における半導体装置の
回路図を示したものである。第１図において、１は外部
信号入力端子、２は保護抵抗、３は外部信号入力端子近
傍のＭＯＳ型トランジスタ、４は半導体内部回路ブロッ
ク、５は等価的接地線配線抵抗、６は半導体内部回路の
接地線に近接して接続されたＭＯＳ型トランジスタであ
る。
回路図を示したものである。第１図において、１は外部
信号入力端子、２は保護抵抗、３は外部信号入力端子近
傍のＭＯＳ型トランジスタ、４は半導体内部回路ブロッ
ク、５は等価的接地線配線抵抗、６は半導体内部回路の
接地線に近接して接続されたＭＯＳ型トランジスタであ
る。
以上のように構成された半導体装置について、以下その
動作を説明する。
動作を説明する。
外部信号印加端子１にサージ電圧が印加され、このとき
、等価的接地線配線抵抗５によって、外部信号入力端子
近傍のＭＯＳ型トランジスタ３のドレイン部３２が変動
し、ＭＯＳ型トランジスタ３で、充分に抑制されないま
ま、高電圧が内部回路４に印加されても、ＭＯＳ型トラ
ンジスタ６のドレイン部４２の電圧は、同ＭＯ８型トラ
ンジスタ６によって抑制されるために、内部回路４は、
サージ破壊から保護される。さらに、ＭＯＳ型トランジ
スタ６のソース部４１が変動しやすい状態であっても、
ＭＯＳトランジスタ６の接地線は、内部回路４の接地線
と、同じように変動するため、内部回路４は、サージ電
圧から保護される。
、等価的接地線配線抵抗５によって、外部信号入力端子
近傍のＭＯＳ型トランジスタ３のドレイン部３２が変動
し、ＭＯＳ型トランジスタ３で、充分に抑制されないま
ま、高電圧が内部回路４に印加されても、ＭＯＳ型トラ
ンジスタ６のドレイン部４２の電圧は、同ＭＯ８型トラ
ンジスタ６によって抑制されるために、内部回路４は、
サージ破壊から保護される。さらに、ＭＯＳ型トランジ
スタ６のソース部４１が変動しやすい状態であっても、
ＭＯＳトランジスタ６の接地線は、内部回路４の接地線
と、同じように変動するため、内部回路４は、サージ電
圧から保護される。
以上のように本実施例によれば、入力信号が印加される
内部回路に、接地線を共有したＭＯＳ型トランジスタを
設けたことにより、接地線配線抵抗が増大した場合でも
、有効にサージ電圧から内部回路を保護できる。
内部回路に、接地線を共有したＭＯＳ型トランジスタを
設けたことにより、接地線配線抵抗が増大した場合でも
、有効にサージ電圧から内部回路を保護できる。
以下本発明の第２の実施例について図面を参照しながら
説明する。
説明する。
第２図は、本発明を半導体記憶装置において実施した例
である。同図において、各符号１．２゜３．４．５．６
は第１図の構成要素上対応するものであり、加えて７は
、外部接地端子、８は記憶部を示す。
である。同図において、各符号１．２゜３．４．５．６
は第１図の構成要素上対応するものであり、加えて７は
、外部接地端子、８は記憶部を示す。
上記のように構成された半導体装置について、以下に説
明する。
明する。
第２図に示すように、半導体記憶装置では中心部の大部
分が記憶部８から成る。そのため、接地線は周辺部に沿
い長い距離にわたり配線される。
分が記憶部８から成る。そのため、接地線は周辺部に沿
い長い距離にわたり配線される。
外部接地端子７は、内部回路ブロック４の近傍に設け、
さらに、これに近接して、ＭＯ８型トランジスタ６を配
し、外部信号入力端子ｌに誘起されたサージ電圧が、Ｍ
Ｏ３型トランジスタ３により、充分に抑制されないまま
内部回路ブロック４に印加されるのをＭＯ８型トランジ
スタ６によって防止している。ここで、ＭＯ３型トラン
ジスタ６は、電圧保護として用いられるため、電流容量
は大きくとる必要がない。従って内部回路ブロック４内
に配することもできる。
さらに、これに近接して、ＭＯ８型トランジスタ６を配
し、外部信号入力端子ｌに誘起されたサージ電圧が、Ｍ
Ｏ３型トランジスタ３により、充分に抑制されないまま
内部回路ブロック４に印加されるのをＭＯ８型トランジ
スタ６によって防止している。ここで、ＭＯ３型トラン
ジスタ６は、電圧保護として用いられるため、電流容量
は大きくとる必要がない。従って内部回路ブロック４内
に配することもできる。
なお、第１．第２の実施例において、保護素子としてＭ
Ｏ８型トランジスタ３．６の２つを示したが、その間に
さらに複数の保護素子を入れてもよい。さらにこの保護
素子は、ＭＯ８型トランジスタでなくても、同等の機能
をもつ回路素子で良い。
Ｏ８型トランジスタ３．６の２つを示したが、その間に
さらに複数の保護素子を入れてもよい。さらにこの保護
素子は、ＭＯ８型トランジスタでなくても、同等の機能
をもつ回路素子で良い。
発明の効果
以上のように、本発明は、静電破壊保護素子を外部信号
印加端子の近傍と、半導体装置内部回路近傍で接地線配
線抵抗が無視しうる近い箇所との複数箇所に設けること
により、接地電位が配線抵抗のために変動しても、極め
て安定に静電破壊よりの保護が可能となる。また、内部
回路近傍の保護素子は、電圧保護を目的とするため、寸
法は、通常の内部回路と同程度で良いため、回路ブロッ
ク内に配置することが可能であり、本発明を用いること
による寸法の増加は皆無である。従って本発明は極めて
広い適用範囲を持ち、その実用的効果は大なるものがあ
る。
印加端子の近傍と、半導体装置内部回路近傍で接地線配
線抵抗が無視しうる近い箇所との複数箇所に設けること
により、接地電位が配線抵抗のために変動しても、極め
て安定に静電破壊よりの保護が可能となる。また、内部
回路近傍の保護素子は、電圧保護を目的とするため、寸
法は、通常の内部回路と同程度で良いため、回路ブロッ
ク内に配置することが可能であり、本発明を用いること
による寸法の増加は皆無である。従って本発明は極めて
広い適用範囲を持ち、その実用的効果は大なるものがあ
る。
第１図は本発明の第１の実施例半導体装置の回路図、第
２図は本発明の第２の実施例半導体記憶装置のブロック
図、第３図は従来の半導体装置の回路図、第４図はゲー
ト部をソース部に接続したＭＯ８型トランジスタのドレ
イン電圧電流特性図、第５図はサージ電圧印加時の各部
波形図である。 １・・・・・・外部信号印加端子、２・・・・・・保護
抵抗、３・・・・・・ＭＯ８型トランジスタ、４・・・
・・・内部回路、５・・・・・・接地線配線抵抗、６・
・・・・・ＭＯ８型トランジスタ、７・・・・・・外部
接地端子、８・・・・・・記憶部。 代理人の氏名 弁理士 中尾敏男 ほか１２第 １ 図 第２図 ｆ 第３図 第４図 第５［！１
２図は本発明の第２の実施例半導体記憶装置のブロック
図、第３図は従来の半導体装置の回路図、第４図はゲー
ト部をソース部に接続したＭＯ８型トランジスタのドレ
イン電圧電流特性図、第５図はサージ電圧印加時の各部
波形図である。 １・・・・・・外部信号印加端子、２・・・・・・保護
抵抗、３・・・・・・ＭＯ８型トランジスタ、４・・・
・・・内部回路、５・・・・・・接地線配線抵抗、６・
・・・・・ＭＯ８型トランジスタ、７・・・・・・外部
接地端子、８・・・・・・記憶部。 代理人の氏名 弁理士 中尾敏男 ほか１２第 １ 図 第２図 ｆ 第３図 第４図 第５［！１
Claims (1)
- 外部信号印加端子の近傍と、この外部信号が入力され
る内部回路近傍との、複数箇所に静電破壊保護素子を有
し、かつ、前記内部回路近傍の静電破壊保護素子は、こ
の内部回路に対し、接地線配線抵抗を無視できる近接箇
所に設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62014716A JPH0724310B2 (ja) | 1987-01-23 | 1987-01-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62014716A JPH0724310B2 (ja) | 1987-01-23 | 1987-01-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63181469A true JPS63181469A (ja) | 1988-07-26 |
| JPH0724310B2 JPH0724310B2 (ja) | 1995-03-15 |
Family
ID=11868868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62014716A Expired - Lifetime JPH0724310B2 (ja) | 1987-01-23 | 1987-01-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0724310B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008227369A (ja) * | 2007-03-15 | 2008-09-25 | Asahi Kasei Electronics Co Ltd | 静電破壊保護回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181044A (ja) * | 1983-03-31 | 1984-10-15 | Toshiba Corp | 入力保護回路 |
| JPS6010767A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 半導体装置 |
| JPS60115253A (ja) * | 1983-11-28 | 1985-06-21 | Nec Corp | 半導体集積回路装置 |
| JPS61264749A (ja) * | 1985-05-13 | 1986-11-22 | エツセ・ジ・エツセ・ミクロエレツトロニ−カ・エツセ・ピ・ア | ダイナミツク保護集積装置 |
-
1987
- 1987-01-23 JP JP62014716A patent/JPH0724310B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181044A (ja) * | 1983-03-31 | 1984-10-15 | Toshiba Corp | 入力保護回路 |
| JPS6010767A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 半導体装置 |
| JPS60115253A (ja) * | 1983-11-28 | 1985-06-21 | Nec Corp | 半導体集積回路装置 |
| JPS61264749A (ja) * | 1985-05-13 | 1986-11-22 | エツセ・ジ・エツセ・ミクロエレツトロニ−カ・エツセ・ピ・ア | ダイナミツク保護集積装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008227369A (ja) * | 2007-03-15 | 2008-09-25 | Asahi Kasei Electronics Co Ltd | 静電破壊保護回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0724310B2 (ja) | 1995-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5600525A (en) | ESD protection circuit for integrated circuit | |
| KR930011797B1 (ko) | 반도체 집적회로장치 | |
| US5637892A (en) | Electrostatic discharge protection in integrated circuits, systems and methods | |
| US4876584A (en) | Electrostatic discharge protection circuit | |
| US6442008B1 (en) | Low leakage clamp for E.S.D. protection | |
| US11411395B2 (en) | Electrostatic discharge protection circuit and operation method | |
| JPH0336926A (ja) | 電子回路の過電圧保護装置 | |
| US20090052101A1 (en) | Path sharing high-voltage esd protection using distributed low-voltage clamps | |
| US5644460A (en) | Multi-rail electrostatic discharge protection device | |
| US5515226A (en) | Integrated circuit incorporating a system of protection against electrostatic discharges | |
| US6351363B1 (en) | Multi-stage polydiode-based electrostatic discharge protection circuit | |
| EP0802604A2 (en) | Protection circuit | |
| US7405914B2 (en) | Electrostatic discharge protection circuit | |
| JPS63181469A (ja) | 半導体装置 | |
| JPH0290669A (ja) | 半導体集積回路装置 | |
| JP2783191B2 (ja) | 半導体装置の保護回路 | |
| JPS61263255A (ja) | 半導体装置のサ−ジ保護回路 | |
| JPS6010767A (ja) | 半導体装置 | |
| JPH0239570A (ja) | 入力保護回路 | |
| JPH0494167A (ja) | 半導体装置 | |
| JP2563783B2 (ja) | 静電気保護回路 | |
| JPS613442A (ja) | 半導体装置 | |
| US5432369A (en) | Input/output protection circuit | |
| KR960002096B1 (ko) | 정전 방전 보호 기능을 가지는 반도체 장치 | |
| JPH0374870A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |