JP2636804B2 - 半導体装置 - Google Patents
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Description
に半導体集積回路の静電破壊保護に係る半導体装置に関
する。
ついて、図5(従来技術における回路図)を参照して説明
する。
c端子はVcc配線1を介して内部回路に接続され、V
ss端子はGnd配線2を介して内部回路に接続されて
いる。そして、Vcc端子とVss端子との間に過電圧
がかかった場合、内部回路の破壊を防止するため、保護
素子3をVcc配線1とGnd配線2の間に接続されて
いる。
導通しないが、静電パルスのような過電圧が加わると、
導通し静電パルスを放電する。また、保護素子3は、図
5に示す回路の場合、ユニット1〜4に分割されてい
て、放電電流を分流することにより個々のユニットの負
荷を軽減している。
護回路では、保護素子3の各々ユニットの導通抵抗Ro
nがばらついた場合、各々ユニットが均等に動作し難い
という欠点がある。
ト1のRonが何らかの原因によって他のユニットのR
onに比べて20%小さい場合、配線抵抗を無視すると、
ユニット1に流れる静電パルスの放電電流は、他のユニ
ットを流れる電流よりも20%大きくなり、ユニット1が
最も破壊しやすいことになる。従って、ばらつきを考慮
して保護素子3を設計した場合、各ユニットの破壊耐量
を増加させるために面積を大きくしなければならないと
いう問題があった。
点及び問題点に鑑み成されたものであって、その目的
は、複数のユニットで構成される静電保護素子の各ユニ
ットの特性が変動した場合でも、動作が不均一になりに
くい構造とした「特に半導体集積回路の静電破壊保護」
に係る半導体装置を提供することにある。また、このよ
うな構造としたことで、従来技術の「不均一動作を見込
んで、各保護素子ユニットの破壊耐量を増加させるため
に保護素子面積を増加させる」ことを不必要とし、小型
で静電保護耐量の高い保護回路を得ることができ、しか
も、本発明を実施するのに特別な製造プロセスや大幅な
マスクレイアウトの変更を必要としない上記半導体装置
を提供することにある。
路における前記欠点及び問題点を解消し、前記目的を達
成するため、外部端子と内部回路を保護するための保護
素子とを有し、該保護素子が複数のユニットから成る半
導体装置において、 ・外部端子と内部回路を接続する第1の配線を有し、 ・該第1の配線に接続された抵抗配線を有し、 ・該抵抗配線に接続された第2の配線を有し、 ・該第2の配線に保護素子のユニットが接続されてい
る、 ことを特徴としている。
的に説明するが、本発明は、以下の実施例に限定される
ものではない。
(実施例1)を示す回路図である。図1において、Vcc
端子は、Vcc配線1によって内部回路に接続され、V
ss端子は、Gnd配線2によって内部回路に接続され
ている。保護素子3のユニット1〜4は、すべて配線5
に接続され、さらに配線5は、抵抗(R)4によってVc
c配線1に接続されている。
(ピ−ク電圧V)がかかり、保護素子3のユニットが導通
したとする。なお、このとき内部回路には、電流は流れ
ず、回路の容量成分やインダクタンス成分は考えないも
のとする。また、抵抗(R)4の値は0.4Ω、保護素子3
の導通抵抗Ronは4Ωで、他の配線の抵抗を無視した
場合を考える。
onが何らかの原因によって3Ωであったとすると、ユ
ニット1で消費されるピ−ク電力は、他のユニツトで消
費されるピ−ク電力より大きく、その差は0.041V2であ
る。一方、従来技術の前記図5に示す回路において、同
様にユニット1のRonのみが3Ωで、他のユニットの
Ronが4Ωであったとすると、そのピ−ク電力の差は
0.083V2となり、本実施例1の場合の2倍以上の値とな
っている。つまり、本実施例1では、保護素子3のユニ
ットの特性がばらついても、均等に動作しやすいといえ
る。
でも、保護素子3のクランプ電圧と抵抗(R)4の両端の
電位差(即ち、放電電流iと抵抗Rとの積“iR”)との
和であるから、抵抗(R)4をあまり大きく設定すると、
内部回路に加わる電圧が高くなり、保護性が悪化するこ
とになる。
Vの電圧を印加した場合のピ−ク電流は、2A程度であ
るので、この場合、本実施例1で抵抗に発生する最大電
位差は「2A×0.4Ω=0.8V」程度である。この値は、
保護素子3のクランプ電圧が8V程度であるから、その
1/10であるので、保護性を悪化させるほどの電位差で
はないことが理解できる。
(実施例2)を示す回路図である。前記図1に示す実施例
1との相違点は、保護素子3のユニットのGnd配線2
側にも抵抗(R2)4bを設けることによって、各保護素
子3のユニットがさらに均一に動作するようにしたこと
である。
に、保護素子3のユニット1〜4は、すべて配線5aに
接続され、この配線5aは、抵抗(R1)4aによりVc
c配線1に接続されている。さらに、保護素子3のユニ
ット1〜4は、すべて配線5bに接続され、この配線5
bは、抵抗(R2)4bによりGnd配線2に接続されて
いる。
抗(図2中の“r”)を考慮にいれた場合、A点からB点
までの経路で、各ユニット経由の抵抗値は全て「R1+3
r+Ron+R2」で同じ値をとる。このため、保護素
子3の各ユニットの導通抵抗Ronのばらつきがなけれ
ば、配線抵抗を考慮した場合でも、各ユニットに流れる
放電電流が同じとなる。当然、抵抗(R1)4a及び抵抗
(R2)4bの効果によって、各ユニットの導通抵抗のば
らつきは、従来技術に比べ改善していることは前述の図
1の場合と同様である。
応用した場合のレイアウトを示した図である。(なお、
内部回路は省略している。) 図3において、Vcc配線1及びGnd配線2は、幅20
μmのアルミ配線で構成し、また、配線5a及び配線5
bもアルミ配線で形成し、幅は10μmとしている。
μmであり、アルミ配線の層抵抗を0.065Ω/□とする
と、抵抗値はそれぞれ約0.4Ωである。保護素子は、P
型半導体基板上にN型拡散層6を対向させて形成した寄
生バイポ−ラトランジスタであり、5個のユニットが並
列接続されている。なお、図3中、7はコンタクトを示
す。
る。この図4に示すように、N型拡散層(コレクタ)11と
N型拡散層(エミッタ)12は、素子分離絶縁膜13により狭
い間隔(約1μm)で対向しており、これらとP型半導体
基板10とでNPNバイポ−ラトランジスタを形成してい
る。通常電圧では導通しないが、N型拡散層(コレクタ)
11とP型半導体基板10との間にPNジャンクションの逆
方向耐圧以上の電圧(約15V)が加わると、NPNトラン
ジスタが導通状態となる。
ユニットで構成される静電保護素子の各ユニットが特性
変動した場合でも、動作が不均一になりにくい構造であ
り、このため「不均一動作を見込んで各保護素子ユニッ
トの破壊耐量を増加させるため、不必要な保護素子面積
の増加」をさせる必要がなく、小型で静電保護耐量の高
い保護回路を得ることができる効果が生じる。また、本
発明を実施するのに特別な製造プロセスや大幅なマスク
レイアウトの変更を必要としないものである。
のレイアウト図
Claims (3)
- 【請求項1】 外部端子と内部回路を保護するための保
護素子とを有し、該保護素子が複数のユニットから成る
半導体装置において、外部端子と内部回路を接続する第
1の配線及び該第1の配線に接続された抵抗配線を有
し、前記抵抗配線に接続された第2の配線を有し、この
第2の配線に保護素子のユニットが接続されていること
を特徴とする半導体装置。 - 【請求項2】 前記外部端子が、電源端子であることを
特徴とする請求項1に記載の半導体装置。 - 【請求項3】 前記外部端子が、接地端子であることを
特徴とする請求項1に記載の半導体装置。
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