JP2636773B2 - 半導体集積回路装置 - Google Patents
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Description
し、特に静電破壊保護機能を有する半導体集積回路装置
に関するものである。
電破壊保護回路は図3に示す構成となっている。すなわ
ち、図3において、入力端子及び出力端子、更には電源
端子及び接地端子の全ての各端子3−1〜3−nはその
近傍に形成された共通の配線(共通放電線)1に、夫々
対応する保護素子2−1〜2−nを介して接続されてい
る。
スタQ1,Q2によりこの内部回路6の入力バッファが
形成されトランジスタQ3,Q4により出力バッファが
形成されている。入力バッファへは、入力端子3−2か
ら抵抗R及びトランジスタQ5からなる入力保護回路を
介して入力信号が印加され、内部回路6へ当該入力バッ
ファの出力信号が導入される。
Q3,Q4による出力バッファを介して出力端子3−5
へ導出されて外部へ出力されることになる。
に対しては導通することはないが、静電パルスの如く過
電圧が端子間に加わると導通する。例えば、図3におい
て入力端子3−2と出力端子3−5間に静電パルスが加
わると、保護素子2−2と2−5とが導通状態となっ
て、保護素子2−2,共通放電線1,保護素子2−5と
いう導通経路が形成されて電流が流れ、静電パルスが放
電して内部回路6を保護するものである。
電破壊保護機能を有する他の例が開示されている。この
例では、図3の共通放電線1の代わりに、例えばチップ
占有面積が最も大きい内部メイン回路ブロックのアース
ラインを用い、このアースラインと近傍の入出力端子と
の間に夫々保護素子を接続する構造とすることにより、
保護素子を接続するための配線の引き回しを短くして、
保護素子の導通抵抗を実質的に小とすると共に保護素子
を設けることによる集積度の低下を防止するようにして
いる。
回路の静電破壊耐量の試験を行う場合、上記の如く任意
の2端子間に静電パルスを与える方法と、試験デバイス
自体を帯電させた後に任意の端子を接地して放電させる
方法(CDM法:Charged DeviceMod
el法)とがある。
と放電経路が異なっている。例えば、図3に示した試験
デバイスを帯電させて入力端子を接地させた場合の放電
経路を図4を用いて説明する。図4では、試験デバイス
を帯電させて入力端子3−2を接地した場合を示す。
ス内の浮遊容量4a〜4cに蓄えられる。浮遊容量4a
〜4cは入力端子3−2,接地(Gnd)端子3−3,
出力端子3−5に夫々付帯する浮遊容量である。一般
に、接地端子3−3の浮遊容量4bは入出力端子の浮遊
容量4a,4cに比べて極めて大きいために、入力端子
を接地した場合、放電電流は放電経路5bを経て流れる
ものが主であり、他の放電経路5a,5cを経て流れる
ものは僅かであって無視できるものである。その結果、
主に放電経路5b中の保護素子2−3を経て放電電流が
流れることになる。
3−2に放電電流Iが流れる場合の等価回路を示してい
る。この放電電流Iが流れると、接地端子3−3と入力
端子3−2との間に加わる電圧は、保護素子の導通抵抗
値をRとすると、I・2Rとなり(保護素子以外の抵抗
は無視する)、Rが大きいと内部回路6に高い電圧が印
加されることになって内部回路を破壊してしまう。
すると、保護素子の面積が増大してチップ面積が増加す
ることになる。特に端子数が多い場合は、チップ面積の
増大が顕著になるという問題がある。
技術においても、CDM法を適用した場合、保護素子の
導通時の抵抗値は特に言及されておらず、よって全て同
一の値Rを有しているとみなされるために、上述と同一
の問題が生じる。
限に抑えつつCDM法試験法において十分な静電破壊耐
量を得ることができる半導体集積回路装置を提供するこ
とである。
回路装置は、半導体基板上に形成された第1の端子群
と、この第1の端子群が有する浮遊容量よりも大なる浮
遊容量を夫々有する端子を含む第2の端子群と、前記第
1及び第2の端子群の各端子に共通に設けられた共通配
線と、この共通配線と前記第1の端子群の各端子との間
に夫々接続された端子間に過電圧が印加された時導通し
て導通経路を夫々形成するための第1の保護素子群と、
前記共通配線と前記第2の端子群の各端子との間に夫々
接続されて端子間に過電圧が印加された時導通して導通
経路を形成しかつ前記第1の保護素子群の各導通抵抗値
よりも小なる導通抵抗値を有する第2の保護素子群とを
含むことを特徴としている。
の保護素子の導通抵抗値を、他の入出力端子等浮遊容量
の小なる端子群の保護素子のそれよりも小に設定する。
従って、大なる浮遊容量からの放電電流による保護素子
の導通抵抗の電圧降下は従来に比し低くなり、よって端
子間に生ずる電圧はそれだけ小となって内部回路保護が
図れ、静電破壊耐圧量を充分にとることができる。
なる端子群は入出力端子等浮遊容量の小なる端子群より
も端子数は極めて少ないとみなせるので、保護素子の導
通抵抗値を小とすることによる保護素子の面積増大はそ
れほど問題とはならない。
説明する。
3と同等部分は同一符号により示している。本例におい
ては、浮遊容量が大である電源端子(Vcc端子)3−
1,3−4及び接地端子(Gnd端子)3−3,3−
6,3−7と共通放電線(アルミ配線)1との間の各保
護素子を、夫々2個並列に形成することにより、浮遊容
量が小さい入出力端子3−2,3−5,3−n等と共通
放電線1との間の各保護素子の導通抵抗値の半分となる
様にしている。
との間には保護素子2−1a,2−1bの2つを並列に
設け、各々の導通抵抗値は共にRΩとする。他の電源端
子3−4や接地端子3−3,3−6,3−7についても
同様である。
ってデバイスを帯電させ、入力端子3−2を接地した場
合、接地端子3−3から入力端子3−2へ流れる電流I
によって、入力端子3−2と接地端子3−3との間に生
ずる電圧は、図2の等価回路から、I・(3/2)Rと
なり、従来の場合の3/4の電圧となるので、内部回路
6の保護性がより向上するのである。
の入出力端子の保護素子の面積よりも2倍増大させる必
要があるが、一般に入出力端子数に比して接地端子や電
源端子の数は極めて少ないので、チップ面積の増大は無
視できるものである。
できるが、例えば、半導体基板またはウェルをベースと
したバイポーラトランジスタや、半導体基板表面にフィ
ールド酸化膜を隔てて不純物拡散層を一対対向して形成
することにより得られるMOS型トランジスタやフィー
ルド型トランジスタを用いることができる。
の保護素子の導通抵抗値を他の浮遊容量が小なる端子の
保護素子のそれに比し小に設定することにより、チップ
面積の増大なくまたCDM試験法においても高静電破壊
耐量が得られるという効果がある。
放電経路を示す等価回路図である。
放電経路を示す図である。
Claims (3)
- 【請求項1】 半導体基板上に形成された第1の端子群
と、この第1の端子群が有する浮遊容量よりも大なる浮
遊容量を夫々有する端子を含む第2の端子群と、前記第
1及び第2の端子群の各端子に共通に設けられた共通配
線と、この共通配線と前記第1の端子群の各端子との間
に夫々接続された端子間に過電圧が印加された時導通し
て導通経路を夫々形成するための第1の保護素子群と、
前記共通配線と前記第2の端子群の各端子との間に夫々
接続されて端子間に過電圧が印加された時導通して導通
経路を形成しかつ前記第1の保護素子群の各導通抵抗値
よりも小なる導通抵抗値を有する第2の保護素子群とを
含むことを特徴とする半導体集積回路装置。 - 【請求項2】 前記第2の端子群は接地端子を含むこと
を特徴とする請求項1記載の半導体集積回路装置。 - 【請求項3】 前記第2の端子群は電源端子を含むこと
を特徴とする請求項1または2記載の半導体集積回路装
置。
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