KR920008055B1 - 반도체기억장치 - Google Patents

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KR920008055B1
KR920008055B1 KR1019890000123A KR890000123A KR920008055B1 KR 920008055 B1 KR920008055 B1 KR 920008055B1 KR 1019890000123 A KR1019890000123 A KR 1019890000123A KR 890000123 A KR890000123 A KR 890000123A KR 920008055 B1 KR920008055 B1 KR 920008055B1
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아키라 야마구치
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체기억장치
제1도는 본 발명에 따른 반도체기억장치에 사용되는 메모리셀을 도시한 회로도.
제2도는 제1도의 메모리셀에서의 동작모드와 포트들의 상태 및 워드선의 논리상태사이의 관계를 나타낸 도표.
제3도는 본 발명에 따른 반도체기억장치를 2-포트램에 실시한 경우의 전체 구성을 도시한 블록도.
제4도는 제3도의 램에서의 동작모드와 포트들의 상태, 워드선의 논리상태 및 일치검출 신호사이의 관계를 나타낸 도표.
제5도는 제3도의 램을 구체적으로 나타낸 회로도.
제6도는 제3도의 램의 어드레스일치검출회로를 구체적으로 나타낸 회로도.
제7도는 제5도의 램에서의 동작모드와 포트들의 상태, 워드선의 논리상태, 일치검출신호 및 각종 펄스신호들사이의 관계를 나타낸 도표.
제8도 및 제9도는 제5도에 도시된 램의 동작을 설명하기 위한 타이밍차트
제10도는 본 발명에 따른 또 다른 반도체기억장치를 2-포트램에 실시한 경우의 전체 구성을 도시한 블록도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 플립플롭회로
12, 13, 14, 15, 35, 36, 37, 38 : MOS 트랜지스터
21 : 메모리셀어레이(memory cell array)
22, 23 :행디코더(row decoder)
24 : 열스위치회로
25, 26 : 독출/기록회로(read/write circuit)
27, 28 : 단자 29 : 어드레스일치검출회로
30 : 제어회로 31 : 충전용 트랜지스터
32, 41, 51, 52, 53 54 : 인버터 33, 62 : AND 게이트
34A-0, 34A-1 : 열디코더(column decoder) 40 : 스위치회로
45 : 센서증폭기(sense amplifier) 61 :배타적 OR 게이트
[산업상의 이용분야]
본 발명은 데이터의 독출 및 기록동작을 다수의 포토에서 독립적으로 수행하는 랜덤억세스방식의 반도체기억장치에 관한 것이다.
[종래의 기술 및 그 문제점]
데이터의 독출 및 기록동작을 2포트에서 독립적으로 수행하는 랜덤억세스방식의 반도체기억장치는 2-포트램으로 알려져 있다. 제1도는 그러한 2-포트램에 사용되는 하나의 메모리셀을 도시한 회로도로서, 역병렬접속된 2개의 인버터는 1비트의 상보데이터를 유지시키는 플립플롭회로(11)를 구성하고 있다. 상보데이터중 하나를 유지시키는 노드(N1)에는 2개의 MOS 트랜지스터(12,13)가 접속되어 있으며, 상보데이터중 다른 하나를 유지시키는 노드(N2)에는 2개의 MOS 트랜지스터(14, 15)가 접속되어 있다.
또한, 상기 메모리셀에는 2쌍의 비트선
Figure kpo00001
이 제공되는 바, MOS 트랜지스터(12)가 상기 비트선(BL0)과 노드(N1)간의 접속되어 있으며 MOS 트랜지스터(13)는 비트선(BL1)과 노드(N1)간에 접속되어 있다. 또 MOS 트랜지스터 (14)가 비트선
Figure kpo00002
과 노드(N2)간에 접속되어 있으며, MOS 트랜지스터(15)는 비트선
Figure kpo00003
과 노드(N2)간에 접속되어 있다. 그리고 상기 트랜지스터(12, 14)의 게이트는 워드선(WL0)에 공통으로 접속되어 있으며, 트랜지스터(13,15)의 게이트는 워드선(WL1)에 공통으로 접속되어 있다.
상기한 바와 같이 메모리셀에 있어서, 워드선(WL0)이 구동되면 트랜지스터 (12,14)가 도통되고, 플립플롭회로(11)의 노드(N1,N2)가 비트선
Figure kpo00004
에 각각 접속된다. 이때, 플립플롭회로(11)에 유지된 데이터가 비트선쌍
Figure kpo00005
에 독출되거나 상기 비트선쌍의 데이터가 플립플롭회로(11)에 기록되게 된다. 또, 워드선 (WL1)이 구동되면 트랜지스터(13,15)가 도통되고, 플립플롭(11)의 노드(N1,N2)가 비트선
Figure kpo00006
에 각각 접속된다. 이때, 플립플롭회로(11)에 유지된 데이터가 비트선쌍
Figure kpo00007
에 독출되거나 상기 비트선쌍
Figure kpo00008
의 데이터가 플립플롭회로(11)에 기록되게 된다. 따라서, 상기 한 바와 같은 메모리셀이 매트릭스형태로 배열된 메모리셀어레이를 갖춘 2-포트램에서의 수행되는 데이터의 독출 및 기록동작의 조합은 제2도 에 나타낸 것처럼 된다.
상기 램의 동작모드는 크게 나눠서 포트 0 및 포트 1이 모두 선택되지 않는 모드(1)와 포트 0 및 포트 1중 하나만 선택되는 모드(2,3,7,8) 및 포트 0 및 포트 1이 모두 선택되는 모드 (4,5,6)의 3종류로 분류된다. 여기서 포트 0은 비트선쌍
Figure kpo00009
을 매개로 독출 및 기록된 데이터가 입·출력되는 단자를 가리키는 것이고, 포트 1은 비트선쌍
Figure kpo00010
을 매개로 독출 및 기록된 데이터가 입·출력되는 단자를 가리킨다. 각 동작모드에 있어서, 하나의 포트가 선택되는 경우에는 부하로 된 비트선쌍
Figure kpo00011
중 어느 것이든 1쌍만 선택되므로 문제가 발생하지 않지만, 동일행에 배열되는 각 메모리셀의 워드선(WL0,WL1)이 모두 구동되어 2개의 포트가 동시에 선택되는 경우에는 부하로 된 비트선쌍
Figure kpo00012
이 2쌍으로 되기 때문에 문제가 발생되는데, 그 문제는 다음과 같다.
데이터의 독출 또는 기록동작전에 비트선쌍
Figure kpo00013
은 미리 충전수단(도시생략)에 의해 ＂H＂레벨로 충전된다. 그후, 워드선(WL0,WL1)중 어느 것이든 하나가 구성됨으로써 상기 노드(N1,N2)에 접속되어 있는 1조의 트랜지스터, 예컨대 트랜지스터(12,14)가 도통되어 상기 노드(N1,N2)는 비트선
Figure kpo00014
에 각각 접속된다. 상기 기억장치의 독출동작에 대해서 생각해 보자. 플립플롭(11)이 노드(N1)에 ＂H＂레벨, 노드(N2)에 ＂L＂레벨인 데이터를 기억하는 경우에 트랜지스터 (12,14)는 도통되고 상기 노드는 비트선
Figure kpo00015
에 접속된다. 상기노드가 비트선
Figure kpo00016
접속된 후에는 비트선
Figure kpo00017
상의 레벨이 ＂H＂레벨로부터 ＂L＂레벨로 변환한다. 회로설계에 있어서, 이와 같은 비트선의 레벨변화가 노드(N1,N2)에 어느 것이든 1쌍의 비트선이 접속되는 경우에 소정의 속도로 이루어지는 것을 가정해서 플립플롭회로(11)를 구성하는 인버터의 구동능력을 설정하게 된다. 그렇지만, 2개의 포트가 선택되어 2쌍의 비트선(
Figure kpo00018
)이 노드(N1,N2)에 접속될 때에는 2개의 ＂H＂ 레벨의 비트선을 플립플롭회로(11)내의 ＂L＂레벨의 노드로 방전시켜야만 하기 때문에 양 비트선이 ＂H＂레벨로부터 ＂L＂레벨로 변화할 때의 레벨변화속도가 1쌍의 비트선이 선택된 경우보다도 떨어지게 된다. 이와 같은 경우에, 부하가 변화될 때 상기 기억장치의 독출 특성과 기록특성도 변화하게 된다.
[발명의 목적]
본 발명은 상기한 바와 같은 사정을 고려해서 발명된 것으로, 데이터의 독출 및 기록동작을 다수의 포트에서 독립적으로 수행하고, 포트가 동시에 선택되는 경우에도 데이터의 독출 및 기록특성을 안정하게 유지하는 반도체기억장치를 제공함에 그 목적이 있다.
[발명의 구성]
본 발명에 따른 반도체기억장치는 매트릭스형태로 배열된 다수의 메모리셀로 이루어진 메모리셀어레이와, 이 메모리셀어레이내의 각각의 행에 배열된 메모리셀들을 선택하는 다수의 선택선, 각각의 행에 배열된 다수의 메모리셀에 각각 접속되는 다수의 데이터선쌍의 군, 상기 선택선의 군의 수만큼 설치되어 있으며 각각 입력되는 어드레스신호에 답하여 선택선의 각각의 군에서 선택선을 선택하는 다수의 선택선구동회로, 이 다수의 선택선구동회로에 입력되는 어드레스신호의 일치여부를 검출하는 어드레스일치검출회로, 상기 어드레스일치검출회로에서 각 어드레스신호가 일치된다는 것이 검출된 경우에 다수의 선택선구동회로중 하나를 선택구동시키고 그 나머지 회로에 대해서는 선택 및 구동동작을 금지시키는 제어수단을 구비하여 구성된 것을 특징으로 한다.
[작용]
본 발명에 따른 반도체기억장치에서는 어드레스신호의 일치여부를 검출함으로써 포트가 동시에 선택되는 경우를 감지하여 메모리셀에 설치되어 있는 2군 이상의 선택선중 어느 것이든 1군만을 선택적으로 구동시키도록 되어 있다.
[실시예]
이하, 예시도면을 참조해서 본 발명의 실시예를 상세히 설명한다.
제3도는 본 발명에 따른 반도체기억장치를 2-포트램에 실시한 경우의 전체 구성을 도시한 블록도로서, 동 도면에서 참조부호 21은 메모리셀어레이를 나타낸다. 이 메모리셀어레이(21)내에는 1비트분이 상기 제1도와 같은 구조로 구성된 메모리셀들이 매트릭스형태로 배열되어 있다. 상기 메모리셀어레이(21)의 포트 0측의 1군의 워드선(WL00∼WL0n)은 포트 0측의 행어드레스(A00∼A0m-3)가 입력되는 클럭동기형 행디코더(22)에 의해 선택적으로 구동되며, 메모리셀어레이(21)의 포트 1측의 1군의 워드선(WL10∼WL1n)은 포트 1측의 행어드레스(A10∼A1m-3)가 입력되는 클럭동기형 행디코더(23)에 의해 선택적으로 구동된다.
또한, 쌍으로 된 비트선(
Figure kpo00019
:
Figure kpo00020
)의 2군이 열스위치회로(24; column switch circuit)에 접속되어 있다. 상기 스위치회로 (24)에는 포트 0측의 열어드레스(A0m-2∼A0m) 및 포트 1측의 열어드레스(A1m-2∼A1 m)가 각각 입력되며, 각각의 어드레스입력에 따라 쌍으로 된 비트선 (
Figure kpo00021
:
Figure kpo00022
)으로부터 2쌍의 비트선이 선택되고 포트 0측의 독출/기록회로 (25) 및 포트 1측의 독출/기록회로(26)에 선택된 2쌍의 비트선이 접속된다.
데이터기록시에 독출/기록회로(25,26)는 각각 포트 0측의 단자(27), 포트 1측의 단자(28)에 인가되는 데이터(D0,D1)에 기초해서 상기 열스위치회로(24)에 의해 선택된 2쌍의 비트선에 기록데이터를 공급한다. 또 데이터독출시에 독출/기록회로(25,26)는 상기 열스위치회로(24)에 의해 선택된 2쌍의 비트선의 데이터를 검출해서 포트 0측의 단자(27), 포트 1측의 단자(28)에 독출해 낸 데이터(D0,D1)로서 출력한다.
어드레스일치검출회로(29)는 행디코더(22)에 입력되는 포트 0측의 행어드레스(A00∼A0m-3)와 행디코더(23)에 입력되는 포트 1측의 행어드레스(A10∼A1m-3)의 일치여부를 검출하여 일치검출신호(S)를 출력한다. 이 일치검출신호(S)는 상기 행디코더(23)에 제어회로(30)를 매개로 공급되며, 열스위치회로(24)에는 직접 공급된다. 여기에서 상기 제어회로(30)는 일치검출신호(S)에 따라 행디코더(23)의 디코딩동작을 제어한다.
제4도는 본 실시예의 램에 있어서의 데이터의 독출 및 기록동작의 조합 및 일치검출신호(S)의 상태를 도표로 나타낸 것이다.
이와 같이 구성된 램에 있어서, 어드레스일치검출회로(29)에서 포트 0측의 행어드레스(A00∼A1m-3)와 포트 1측의 행어드레스(A10∼A1m-3)의 일치가 검출되어 일치검출신호(S)가 출력되면, 제어회로(30)가 포트 1측의 행디코더(23)의 디코딩동작을 금지시키므로 메모리셀 어레이(21)내의 각 메모리셀의 포토 1측의 워드선 (WL10∼WL1n)의 선택동작이 수행되지 않게 되지만, 이 경우에는 포트 0측의 행어드레스(A00∼A0m-3)에 기초해서 메모리셀어레이(21)내의 각 메모리셀의 포트 0측의 워드선(WL00∼WL0n) 의 선택동작이 수행된다.
더욱이, 상기 일치검출신호(S)가 출력되면, 열스위치회로(24)는 포트 0측의 행어드레스(A0m-2∼A0m) 및 포트 1측의 행어드레스(A1m-2∼A1m)에 기초해서 각 메모리셀의 비트선
Figure kpo00023
중 어느 것이든 2쌍만을 선택해 독출/기록회로(25,26)에 접속시켜서 이 독출/기록회로(25,26)를 매개로 데이터의 독출 또는 기록동작을 수행하게 만든다.
상술한 바와 같이 본 실시예의 램에서는 포트 0측과 포트 1측의 행어드레스가 갔을 때, 메모리셀어레이(21)내의 동일행에 배열된 메모리셀의 2군의 워드선 (WL0,WL1)이 동시에 구동되는 일이 없게 되므로, 본 실시예에 따른 반도체기억장치에서는 데이터의 독출 및 기록특징이 변화할 염려가 없게 된다.
제5도는 상기 제3도에 블록도로 도시된 실시예의 램을 구체적으로 도시한 회로도로서, 제3도와 대응되는 부분에는 같은 참조부호를 붙여 설명한다. 메모리셀어레이(21)내에는 다수의 메모리셀(MC)이 매트릭스 형태로 배열되어 있다. 또, 동일 열에 배열된 메모리셀들은 각각 2군의 비트선
Figure kpo00024
에 접속되어 있다. 상기 각 비트선과 논리＂H＂레벨에 대응되는 전원전압(Vcc)간에는 각각 총전용 P채널 MOS 트랜지스터(31)가 접속되어 있고, 이들 각 트랜지스터(31)의 게이트에는 충전시에 활성화되는 펄스신호
Figure kpo00025
가 입력되도록 되어 있으며, 포트 0측의 행디코더(22)에는 상기 행어드레스(A00∼A0m-3)와 더불어 펄스신호(ø1)가 입력되도록 되어 있다. 펄스신호(ø1)가 활성화될 때에 동기형 행디코더(22)는 행어드레스(A00∼A0m-3)를 디코드 한다. 포트 1측의 행디코더(23)에는 행어드레스(A10∼A1m-3)가 입력된다.
제3도의 제어회로(30)는 제5도에 도시된 것처럼 인버터(32) 및 AND 게이트 (33)로 구성되어 있다. 그 중 인버터(32)는 일치검출회로(S)를 반전시키고 AND 게이트(33)는 인버터(32)의 출력신호와 펄스신호(ø1)를 사용해서 펄스신호(ø1')를 만든다. 이렇게 만들어진 펄스신호(ø1')는 행디코더(23)의 동기신호로 사용되며, 상기 동기형 행디코더(23)는 펄스신호(ø1')가 활성화될 때에 행어드레스(A10∼A1m -3)를 디코드한다.
제3도의 열스위치회로(24)는 제5도에 도시된 것처럼 열디코더(34A-O,34A-1) 및 스위치회로(40)로 구성되는데, 그중 열디코더(34A-0)는 포트 0측의 3비트의 열어드레스(A0m-2,A0m-1,A0m)에 기초해서 8개의 열선택선(CS00∼CS07)을 선택구동시키고, 열디코더(34A-1)는 포트 1측의 3비트의 열어드레스(A1m-2,A1m-1,A1m)에 기초해서 8개의 열선택선(CS10∼CS17)을 선택구동시키게 된다.
상기 메모리셀어레이(21)내의 각 열이 한쪽 군의 각 비트선
Figure kpo00026
과 2개의 노드(N1,N12)간에는 2개를 1조로 하는 MOS 트랜지스터(35)가 각각 삽입되어 있고, 이들 2개를 1조로 하는 트랜지스터(35)의 게이트에는 상기 8개의 열선택선(C S00∼CS07)이 각각 접속되어 있다. 또, 상기 메모리셀어레이(21)내의 각 열의 다른쪽군의 각 비트선
Figure kpo00027
과 2개의 노드(N13,N14)간에는 2개의 1조로 하는 MOS 트랜지스터(36)가 각각 삽입되어 있고, 이들 2개를 1조로 하는 트랜지스터(36)의 게이트에는 상기 8개의 열선택선(CS10∼CS17)이 각각 접속되어 있다. 또, 각 열의 한쪽 군의 각 비트선
Figure kpo00028
과 상기 트랜지스터(36)간에는 2개를 1조로 하는 MOS 트랜지스터(37)가 각각 삽입되어 있으며, 각 열의 다른쪽 군의 각 비트선
Figure kpo00029
과 상기 트랜지스터(36)간에는 2개를 1조로 하는 MOS 트랜지스터(38)가 각각 삽입되어 있다. 또한, 상기 트랜지스터(37)의 게이트에는 일치검출신호(S)가 직접 입력되고, 트랜지스터(38)의 게이트에는 인버터(41)를 매개로 입력된다.
포트 0측의 독출/기록회로(25)는 인버터(51)와 클럭에 의해 제어되는 3개의 인버터(52,53,54)로 구성된다. 그중 인버터(51)는 단자(27)에 입력되는 데이터를 반전시키는 것이고, 인버터(52)는 데이터독출시에 활성화되는 펄스신호(øW0) 및 그 역상신호에 동기해서 상기 인버터(51)의 출력신호를 반전시켜서 열스위치회로 (24)내의 노드(N11)에 공급한다. 인버터(53)는 펄스신호(øW0) 및 그 역상신호에 동기해서 단자(27)에 인가되는 데이터를 반전시켜서 상기 열스위치회로(24)내의 노드(N12)에 공급하는 것이고, 인버터(54)는 데이터독출시에 활성화되는 펄스신호 (øR0) 및 그 역상신호에 동기해서 상기 노드(N12)의 데이터를 반전시켜서 상기 단자(27)에 공급하는 것이다.
포트 1측의 독출/기록회로(26)도 포트 0측의 독출/기록회로(25)와 같은 형태로 구성되는 바, 단자(27)가 단자(28)로, 노드(N11,N12)가 노드(N13,N14)로 각각 대치되고, 펄스신호(øW0) 및 그 역상신호가 펄스신호(øW1) 및 그 역상신호로 대치되며, 펄스신호(øR0) 및 역상신호가 펄스신호(øR1) 및 그 역상신호로 대치되어 사용되는 점이 다를 뿐이다.
제6도에 도시된 것과 같이 배열된 어드레스일치검출회로(29)는 포트 0측의 행어드레스(A00∼A0m-3) 및 포트 1측의 행어드레스(A10∼A1m-3)와 접속된 (m-2)개의 배타적 OR 게이트(61) 및 (m-2)개의 배타적 OR 게이트(61)의 출력신호에 의해 동작하는 AND 게이트(62)로 구성된다.
제7도는 제5도에 상세히 설명된 램에서의 데이터 독출 및 기록동작의 조합, 워드선(WL0, WL1) 및 각종 펄스신호, 일치검출신호(S)의 상태를 도표로 나타낸 것이다.
다음에, 제5도에 도시된 2-포트램의 동작을 제8도 및 제9도의 타이밍차트를 참조해서 상세하게 설명한다. 제8도의 타이밍차트는 포트 0측 및 포트 1측에 같은 행어드레스가 입력되는 경우에 2포트로부터 상기 램의 데이터독출동작을 설명한 것이다. 상세한 동작을 설명하기 전에, 입력어드레스에 기초해서 선택되는 메모리셀은 포트 0측에서는 워드선(WL00)과 비트선
Figure kpo00030
의 교차위치에 배치되어 있는 메모리셀(이하, 이 메모리셀을 MC0라 칭한다)이고, 포트 1측에서는 워드선(WL10)과 비트선
Figure kpo00031
의 교차위치에 배치되어 있는 메모리셀(이하, 이 메모리셀을 MC1라 칭한다)이고, 또한 양 메모리셀(MC0,MC1)에는 미리 ＂H＂레벨의 데이터가 기억되어 있다고 가정한다.
제8도중 시각 t0에서 어드레스가 상기 램에 입력된다. 이때, 포트 0측의 행어드레스(A00∼A0m-3)와 포트 1측의 행어드레스(A10∼A1m-3)가 같기 때문에, 어드레스일치검출회로(29)는 ＂H＂레벨의 위치검출신호(S)를 출력한다. 즉, 포트 0측의 행어드레스(A00∼A0m-3)와 포트 1측의 행어드레스(A10∼A1m-3)가 같기 때문에, (m-2)개의 배타적 OR 게이트(61)들의 출력신호가 모두 ＂H＂레벨이므로 AND 게이트(62)로부터 출력되는 일치검출신호(S)는 ＂H＂레벨이 된다. 이 시각에 펄스신호
Figure kpo00032
가 활성화되며 각 비트선에 접속된 충전용 트랜지스터(31)가 모두 도통하고, 비트선 모두가 ＂H＂레벨로 충전된다.
시각 t1에 펄스신호
Figure kpo00033
의 활성화가 종료되고, 행디코더(22)가 포트 0측의 1개의 워드선(WL00)의 선택을 개시하면 이 워드선에 접속되어 있는 메모리셀(MC0, MC1)을 포함한 메로리셀들로부터 데이터가 독출되고, 비트선
Figure kpo00034
을 포함한 메모리셀(MC0,MC1) 각각의 기억데이터에 기초해서 ＂L＂레벨로 방전되기 시작한다. 이때, 포트 1측의 워드선(WL10)이 ＂L＂레벨로 되어 있기 때문에 상기 메모리셀(MC0)과 비트선
Figure kpo00035
간 및 메모리셀(MC1)과 비트선
Figure kpo00036
간은 도통되지 않게 된다.
시각 t0에서 상기 어드레스가 입력됨으로써 포트 0측의 열디코더(34A-0)에서는 1개의 열선택선(CS00)을 선택하고, 비트선
Figure kpo00037
과 노드(N11,N12)간에 각각 접속되어 있는 2개의 트랜지스터(35)가 도통된다. 한편, 포트 1측의 열어드레스 (34A-1)에서는 1개의 열선택선(CS11)을 선택하고, 비트선
Figure kpo00038
과 노드(N13, N14)간에 각각 접속되어 있는 2개의 트랜지스터(36)가 도통된다. 그렇지만 일치검출신호(S)가 ＂H＂레벨로 되기 때문에, 트랜지스터(37)는 도통되나 트랜지스터(38)는 도통되지 않게 된다. 이와 같은 조건하에 메모리셀(MC1)로부터 데이터가 독출된 비트선
Figure kpo00039
은 트랜지스터(37)를 매개해서 비트선
Figure kpo00040
측의 노드(N1 3,N14)에 접속된다.
그후 t2의 시각에서 펄스신호(øR0,øR1)가 활성화된다. 그리고, 펄스신호(øR0)가 활성화됨으로써 포트 0측의 독출/기록회로(25)내의 클럭에 의해 제어되는 인버터(54)가 동작해서 노드(N12)의 레벨을 반전증폭시켜 단자(27)에 독출한 데이터(D0)로서 출력한다. 동시에 펄스신호(øR1)에 의해 포트 1측의 독출/기록회로(26 )내의 클럭에 의해 제어되는 인버터(54)가 동작해서 노드(N14)의 레벨을 반전증폭시켜 단자(28)에 독출한 데이터(D1)로서 출력한다. 상기한 바와 같이 해서 포트 0측 및 포트 1측으로부터 각각 데이터(D0,D1)의 독출이 이루어진다. 이 경우, 상기한 바와 같이 동일행에 배열되어 있는 메모리셀의 포트 0측 및 포트 1측의 워드선이 동시에 구동되지 않으므로 상기 램의 데이터의 독출특성이 변화할 염려가 없게 된다.
제9도에 도시된 타이밍챠트는 포트 0측에서는 메모리셀(MC0)로부터 ＂H＂레벨의 데이터가 독출되고, 포트 1측에서는 상기 메모리셀(MC1)로 ＂L＂레벨의 데이터가 기록되는 경우의 램의 동작을 설명한 것이다.
제9도중 시각 t0에서 데이터(어드레스)가 입력된다. 이때, 포트 0측의 행어드레스(A00∼A0m-3)와 포트 1측의 행어드레스(A10∼A1m-3)가 같기 때문에 어드레스일치검출회로(29)는 ＂H＂레벨의 일치검출회로(S)를 출력한다. 또 이 시각에 펄스신호
Figure kpo00041
가 활성화되며 각 비트선에 접속되어 있는 충전용 트랜지스터(31)가 모두 도통되어 모든 비트선이 ＂H＂레벨로 충전된다. 이때, 포트 0측의 열디코더(34A-0)에서는 1개의 열선택선(CS00)을 선택하고, 비트선
Figure kpo00042
과 노드(N11,N12)간에 삽입되어 있는 2개의 트랜지스터(35)가 도통된다. 동시에 포트 1측의 열디코더(34A-1)에서는 1개의 열선택선(CS11)을 선택하고 비트선
Figure kpo00043
과 노드(N13,N14)간에 삽입되어 있는 2개의 플립플롭(36)가 도통된다.
시각 t1에 신호
Figure kpo00044
의 활성화가 종료되고 행디코더(22)가 포트 0측과 1개의 워드선(WL00)의 선택을 개시하면 이 워드선에 접속되어 있는 메모리셀(MC0,MC1)을 포함한 메모리셀들이 선택된다. 이때, 일치검출신호(S)가 ＂H＂레벨이기 때문에 트랜지스터(37)는 도통되지만 트랜지스터(38)는 도통되지 않는다. 상기와 같은 조건하에 메모리셀(MC0)은 노드(N11,N12)에 메모리셀(MC1)은 노드(N13,N14)에 각각 접속된다. 데이터의 독출을 행하는 메모리셀(MC0)이 접속된 비트선
Figure kpo00045
중 비트선
Figure kpo00046
은 기억데이터에 따라＂L＂레벨로 변화되고, 이에 따라 상기 노드(N12)도 ＂L＂레벨로 변화된다. 그리고 시각 t2에서 펄스신호(øR0)가 활성화되면 포트 0측의 독출/기록회로(25)내의 클럭에 의해 제어되는 인버터(54)가 동작하므로 노드(N12)의 레벨을 반전 증폭시켜 단자(27)에 독출한 데이터(D0)로서 출력한다.
또한 상기 시작 t0에서 포트 1측의 단자(28)에는 ＂h＂레벨의 기록데이터가 입력된다. 그리고, 다음 시각 t1에서 데이터의 기록을 행하는 메모리셀(MC1)이 접속된 비트선
Figure kpo00047
을 비트선
Figure kpo00048
은 이전에 기억된 데이터에 따라 ＂L＂레벨로 변화되지만, 시각 t2에서 펄스신호(øW1)가 활성화됨으로써 포트 1측의 독출/기록회로(26)내의 클럭에 의해 제어되는 인버터(52,53)가 동작하므로 기록데이터와 같은 레벨의 데이터가 노드(N13)에, 기록데이터와 반대레벨의 데이터가 노드(N14)에 각각 인가된다. 이에 따라, 노드(N13,N14)의 논리레벨이 각각 반전되고, 메모리셀 (MC1)에 이전과는 반대 레벨인 데이터의 기록이 이루어진다. 상기한 바와 같이 해서 포트 0측에서는 데이터의 독출이, 포트 1측에서는 데이터의 기록이 각각 행해진다. 또한 이 경우에도 동일 행에 배열되어 있는 각 메모리셀의 포트 0측 및 포트 1측의 워드선이 동시에 구동되지 않으므로 데이터의 독출 및 기록특성이 안정해지게 된다.
포트 0측에서는 메모리셀로 데이터가 기록되고, 포트 1측에서는 메모리셀로부터 데이터가 독출되는 경우에 상기 제9도의 타이밍챠트에 나타낸 동작과 다른 점은 데이터의 독출 및 기록이 이루어지는 메로리셀이 다르다는 것뿐이다. 이 경우에도 안정한 데이터의 독출 및 기록특징이 보호된다.
제10도는 본 발명의 다른 실시예에 따른 반도체기억장치를 도시한 것으로, 이 기억장치 또한 2-포트램이다.
제1실시예와는 달리 독출/기록회로(25,26)는 열스위치회로(24)와 단자(27, 28) 및 각 비트선의 클럭신호에 의해 제어되는 센서증폭기(45; sense amplifier)간에 삽입되고, 메모리셀어레이(21)와 열스위치회로(24)간에 접속된다.
발명의 목적을 이탈하지 않는 범위내에서 본 발명에 따른 반도체기억장치는 여러가지의 변형 및 변경될 수 있다. 상기 실시예에서는 본 발명을 2- 포트램에 실시한 경우에 대해 설명했지만 이것은 2-포트이상의 기억장치에도 실시가능하다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면 데이터의 독출 및 기록을 다수의 포트에서 독립적으로 수행하는 반도체기억장치를 제공하고, 다수의 포트가 동시에 선택되는 경우에도 데이터의 독출 및 기록특징이 변화하지 않는 반도체기억장치를 제공하게 된다.

Claims (13)

  1. 매트릭스형태로 배열된 다수의 메모리셀로 이루어진 메로리셀어레이(21)와, 이 메모리셀어레이(21)내의 각각의 행에 배열된 메모리셀들을 선택하는 다수의 선택선(WL00∼WL0n,WL10∼WL1n), 각각의 행에 배열된 다수의 메모리셀에 각각 접속되는 다수의 데이터선쌍의 군
    Figure kpo00049
    , 상기 선택선의 군의 수만큼 설치되어 있으며 각각 입력되는 어드레스신호에 답하여 선택선의 각각의 군에서 선택선을 선택하는 다수의 선택선구동회로(22,23), 다수의 선택선구동회로(22,23)에 입력되는 어드레스신호의 일치여부를 검출하는 어드레스일치검출회로(29), 상기 어드레스일치검출회로(29)에서 각 어드레스신호가 일치된다는 것이 검출된 경우에 다수의 선택선구동회로(22,23)중 하나를 선택구동시키고 그 나머지 회로에 대해서는 선택 및 구동동작을 금지시키는 제어수단(30)을 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서, 상기 메로리셀들이 1비트의 데이터를 유지시키는 데이터유지회로(11)와, 이 데이터유지회로(11)와 데이터선들사이에 다수의 선택선의 군에 있는 선택선쌍의 수만큼 설치되어 상기 다수의 선택선의 군에 있는 선택선상의 신호에 의해 턴온 및 턴오프되는 MOS 트랜지스터(12,13,14,15)로 구성된 것을 특징으로 하는 반도체기억장치.
  3. 제1항에 있어서, 선택선구동회로는 다수의 비트로 구성된 행어드레스신호(A0 0∼A0m-3,A10∼A1m-3)에 기초해서 선택선을 구동시키는 행디코더(22,23)이고, 어드레스일치검출회로(29)는 상기 행디코더(22,23) 각각에 입력되는 행어드레스신호(A0 0∼A0m-3,A10∼A1m-3)의 일치여부를 검출하는 것을 특징으로 하는 반도체기억장치.
  4. 제3항에 있어서, 상기 어드레스일치검출회로(29)가 다수의 행디코더(22,23)에 입력되는 다수의 비트로 각각 구성된 어드레스신호중 쌍으로 된 어드레스비트신호에 기초해서 동작하는 다수의 배타적 OR 게이트(61)를 포함해서 구성된 것은 특징으로 하는 반도체기억장치.
  5. 제1항에 있어서, 상기 각 군의 비트선이 각각 상보적인 관계에 있는 데이터를 전송하는 1쌍의 비트선으로 구성된 것을 특징으로 하는 반도체기억장치.
  6. 매트릭스형태로 배열된 다수의 메모리셀로 이루어진 메로리셀어레이(21)와; 이 메모리셀어레이(21)내의 각각의 행에 배열된 메모리셀들을 선택하는 2군의 선택선(WL00∼WLOn,WL10∼WL1n); 각각의 행에 배열된 다수의 메모리셀에 각각 접속되는 2군의 데이터선쌍
    Figure kpo00050
    ; 각 행어드레스신호에 답하여 2군의 선택선에서 선택선을 선택구동시키는 제1 및 제2행디코더(22,23); 상기 제1 및 제2행디코더(22,23) 각각에 입력되는 어드레스신호의 일치여부를 검출하는 어드레스일치검출회로(29); 상기 어드레스일치검출회로(29)에서 각 어드레스신호가 일치된다는 것이 검출된 경우에 상기 제1 및 제2행디코더 (22,23)중 어느 하나의 선택선구동동작을 금지시키는 제1제어수단(30); 열어드레스가 각각 입력되는 제1 및 제2데이터선선택회로(34A-0,35,34A-1,36)와 상기 어드레스 일치검출회로(29)의 출력신호에 의해 제어되는 것으로서, 어드레스일치검출회로 (29)에서 각 행어드레스신호가 일치되지 않는 것으로 검출되는 경우에는 제1 및 제2데이터선선택회로(34A--0,35,34A-1,36)로 하여금 제1군 및 제2군의 데이터쌍중 어느것이든 하나의 데어터선쌍을 선택하도록 만들고, 각 행어드레스신호가 일치되는 것으로 검출된 경우에는 제1 및 제2데이터선선택회로(34A-0,35,34A-1,36)로 하여금 데이터선쌍의 제1군 또는 제2군의 데이터산쌍을 동시에 선택하도록 만드는 제2제어회로(37,38,41); 상기 제1 및 제2데이터선선택회로(34A-0,35,34A-1,36)에 의해 선택되는 데이터선과 접속된 제1 및 제2독출/기록회로(25,26)를 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
  7. 제6항에 있어서, 상기 메모리셀들이 1비트의 데이터를 유지시키는 데이터유지회로(11)와, 이 데이터 유지회로(11)와 데이터선들사이에 다수의 선택선의 군중에서 선택선쌍의 수만큼 설치되어 상기 다수의 선택선의 군중에서 선택선들의 신호에 의해 턴온 및 턴오프되는 MOS 트랜지스터(12,13,14,15)로 구성된 것을 특징으로 하는 반도체기억장치.
  8. 제6항에 있어서, 상기 어드레스일치검출회로(29)가 제1 및 제2행디코더(22, 23)에 입력되는 다수의 비트로 각각 구성된 어드레스신호중 쌍으로 된 어드레스비트신호에 기초해서 동작하는 다수의 배타적 OR게이트(61)를 포함해서 이루어진 것을 특징으로 하는 반도체기억장치.
  9. 제6항에 있어서, 제1 및 제2독출/기록회로(25,26)가 메로리셀어레이(21)와 그리고 각각의 제1 및 제2데이터선선택회로(34A-0,35,35A-1,36)간에 위치되도록 한 것을 특징으로 하는 반도체기억장치.
  10. 제6항에 있어서, 상기 각 군의 비트선이 각각 상보적인 데이터를 전송하는 1쌍의 비트선으로 구성된 것을 특징으로 하는 반도체기억장치.
  11. 제6항에 있어서, 상기 행디코더(22,23)는 그 동작이 클럭신호에 의해 제어되는 동기형인 것을 특징으로 하는 반도체기억장치.
  12. 제6항에 있어서, 제1데이터선선택회로는 제1열디코더(34-A) 및 각 군의 제1데이터선쌍에 접속된 제1스위칭소자(35)를 포함하여 구성된 것으로 상기 제1스위칭소자(35)의 도통상태가 제1열디코더(34A-0)의 출력신호에 의해 제어되는 것이고, 제2데이터선선택회로는 제2열디코더(34A-1) 및 각 군의 제2데이터선쌍에 접속된 제 2스위칭소자(36)를 포함하여 구성된 것으로서, 상기 제2스위칭소자(36)의 도통상태가 제2열디코더(34A-1)의 출력신호에 의해 제어되는 것을 특징으로 하는 반도체기억장치.
  13. 제6항에 있어서, 상기 제2제어회로(37,38,41)는 제1데이터선과 제2스위칭소자(36)간에 삽입되어서 도통상태가 어드레스일치검출회로(29)의 출력신호에 의해 제어되는 제3스위칭소자(37)와, 제2데이터선과 제2스위칭소자(36)간에 삽입되어 그 도통상태가 어드레스일치검출회로(29)의 출력신호에 의해 제어되는 제4스위칭소자 (38)를 포함하여 구성된 것이고, 상기 제3스위칭소자(37)와 제4스위칭소자(38)가 상보적으로 동작하도록 되어 있는 것을 특징으로 하는 반도체기억장치.
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