KR100352967B1 - 제어 신호에 노이즈가 중첩되어도 리프레시 동작의오동작이 생기지 않는 반도체 기억 장치 - Google Patents

제어 신호에 노이즈가 중첩되어도 리프레시 동작의오동작이 생기지 않는 반도체 기억 장치 Download PDF

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Abstract

리프레시 동작은 리프레시 제어 신호의 활성화에 응답하여 개시된다. 리프레시 제어 회로는 CBR 리프레시 개시의 인식에 필요한 /CAS 신호 및 /RAS 신호의 활성화에 각각 응답하여 활성화되는 제어 신호 외에 /RAS 신호의 활성화에 따라서 활성화되며 /RAS 신호가 비활성화되기까지 활성 상태를 유지하는 내부 제어 신호인 로우 어드레스 디코드 인에이블 신호의 신호 레벨을 고려하여 리프레시 제어 신호의 활성화를 제어한다. 그 결과, /RAS 신호에 노이즈가 중첩되어도 통상 동작 중에 리프레시 제어 신호가 잘못 활성화된다.

Description

제어 신호에 노이즈가 중첩되어도 리프레시 동작의 오동작이 생기지 않는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE PREVENTING MALFUNCTION DURING REFRESH OPERATION EVEN WHEN NOISE IS SUPERIMPOSED ON CONTROL SIGNAL}
본 발명은 반도체 기억 장치에 관한 것으로, 특히 CBR(CAS before RAS) 리프레시를 행하는 반도체 기억 장치에 관한 것이다.
DRAM(Dynamic Random Access Memory)에서의 기억 정보의 보유는 메모리 셀 내에 설치된 캐패시터에 전하를 축적함으로써 행해진다. 따라서, 누설 전류에 의해 기억 정보가 파괴되지 않기 위해서 정기적으로 소위 리프레시 동작을 행할 필요가 있다. 리프레시 동작은 메모리 셀의 행마다 설치된 워드선을 순차 선택하고, 선택된 워드선 상의 전 메모리 셀에 대하여 축적된 미소 전하를 판독하여, 증폭 후에 재기입을 실행함으로써 행해진다. 이에 따라, 메모리 셀 내의 기억 노드의 전압이 누설 전류 등으로 저하되고 있어도 초기의 값으로 재생되게 된다. 모든 워드선을 순차 계속 선택함으로써 전 메모리 셀에서의 기억 정보는 재생되며 칩 전체로서 기억 정보가 보유된다.
여기서, 모든 메모리 셀에 대하여 데이터가 파괴되지 않은 것을 보증할 수 있는 리프레시 간격의 최대치를 trefmx로 하고 n을 워드선의 수로 하면, 누설 전류 등에서 기억 정보가 파괴되지 않도록 각 워드선 사이를 등간격으로 리프레시 사이클 tcrf에서 리프레시 동작을 행하기 위해서는 tcrf≤trefmx/n으로 설정할 필요가 있다. 따라서, 메모리의 대용량화가 진행되고 워드선의 갯수가 증가하면, 이에 따라서 리프레시 사이클도 짧게 할 필요가 생긴다. 따라서, 대용량화된 DRAM에서는 리프레시 동작시 동시에 선택되는 워드선의 갯수를 통상의 판독·기입 동작때보다도 많게 하여 1회의 리프레시 동작의 대상이 되는 행의 수를 늘림으로써 리프레시 사이클을 확보하는 기술이 채용되고 있다.
리프레시 동작에는 판독·기입과 같은 랜덤 액세스 동작 중에 인터럽트하여 행해지는 리프레시 동작과, 전지 백업 기간 중과 같이 칩 내의 기억 정보를 보유하기 위해서만 행해지는 리프레시 동작이 있다. 특히 전자에 관한 리프레시 동작에 대해서는 리프레시 동작 전용의 제어 신호를 설치하지 않고서, 원래의 제어 클럭 신호인 로우 어드레스 스트로브 신호/RAS 및 컬럼 어드레스 스트로브 신호/CAS의 활성화 순서를 통상의 판독·기입 시와는 역회전시킴으로써, 리프레시 동작의 개시를 지시하는 CBR(CAS before RAS) 리프레시가 단자수를 절약하는 관점으로부터 널리 이용되고 있다.
도 14는 리프레시 동작시 통상 동작때보다도 다수의 워드선을 선택하는 구성을 채용하는 DRAM의 메모리 어레이(500)를 나타내는 개념도이다.
메모리 어레이(500)는 도시하지 않았지만, 행렬형으로 배치된 복수의 메모리 셀을 구비하고 있다. 여기서 메모리 어레이(500)는 13비트의 어드레스 신호의 각 어드레스 비트 A0 ∼ A12에 의해서 어드레스 선택되는 64M사이즈의 메모리로 한다. 메모리 어레이(500)는 행 방향에 따라서, 동일 사이즈의 2개의 영역(500a, 500b)으로 분할된다. 영역(500a, 500b) 각각에서 메모리 셀의 각 행에 대응하여 워드선이 설치된다.
행 선택에 대해서, 어드레스 신호의 최종 비트 A12는 메모리 어레이의 영역(500a, 500b) 중 어느 한쪽을 선택하기 위해서 이용된다. 영역(500a, 500b) 각각에서 남은 12 비트의 어드레스 비트 A0 ∼ A11의 조합에 따라서, 1개의 메모리 셀 행이 선택되며 대응하는 워드선이 활성화된다. 따라서, 어드레스 비트 A0 ∼ A11의 신호 레벨의 동일한 조합에 대응하는 워드선이 영역(500a, 500b)에 각각 존재하게 된다.
도 14에서는 어드레스 비트 A0 ∼ A11에 의해서 영역(500a, 500b)에서 대응되는 워드선의 대표로서 워드선 WLa와 WLb를 나타내고 있다. 워드선 WLa에 대응하여 워드 드라이버 WDa가 설치되며, 워드선 WLb에 대해서는 워드 드라이버 WDb가 설치되고 있다.
워드 드라이버 WDa는 어드레스 비트 A12에 대응하여 설정되는 블록 선택 신호 RAD12와, 워드선 활성화 신호 RXT와, 어드레스 비트 A0 ∼ A11의 조합에 따라서 활성화되는 어드레스 디코드 신호 ADC를 받아서, 이들 전부가 활성화된 경우에서 워드선 WLa를 선택 상태로 구동한다. 영역(500a)에 배치되는 다른 워드선 각각에 대해서도 워드 드라이버가 배치되며, 이들의 워드 드라이버는 워드 드라이버 WDa와 마찬가지의 신호에 기초하여 대응하는 워드선을 활성화한다.
한편, 워드 드라이버 WDb는 어드레스 비트 A12에 대응하여 블록 선택 신호 RAD12와 상보적으로 설정되는 블록 선택 신호 ZRAD12와, 워드 드라이버 WDa에 공통으로 주어지는 워드선 활성화 신호 RXT 및 어드레스 디코드 신호 ADC를 받아 동작한다.
통상의 판독 및 기입 동작 시에서는, 어드레스 비트 A12의 신호 레벨에 응답하여, 블록 선택 신호 RAD12 및 ZRAD12 중 어느 한쪽이 활성화(H 레벨)되며, 참조 번호 500a 및 500b 중 어느 한쪽에서 어드레스 비트 A0 ∼ A11에 대응하는 워드선이 활성화된다. 한편, 리프레시 동작시 어드레스 비트 A12의 신호 레벨과는 상관없이, 블록 선택 신호 ZRAD12 및 RAD12의 양쪽이 활성화(H 레벨)된다. 따라서, 이 경우에는 어드레스 비트 A0 ∼ A11의 조합에 따라서 영역(500a, 500b)에서 대응하는 워드선이 각각 활성화된다. 따라서, 메모리 어레이(500)에서의 리프레시 동작 시, 통상 동작 시의 2배의 수의 워드선이 동시에 활성화된다. 이러한 구성으로 함으로써, 대용량화된 메모리 셀 어레이에서 리프레시 사이클을 확보하는 것이 가능해진다.
도 15는 메모리 어레이(500)에서의 통상 동작 시의 행계 동작을 설명하는 타이밍차트이다.
도 15를 참조하여, /RAS는 행계 동작의 활성화를 지시하는 로우 어드레스 스트로브 신호이다. /CAS는 열계 동작의 활성화를 지시하는 컬럼 어드레스 스트로브 신호이다. A12는 어드레스 비트 A12의 신호 레벨을 나타내고, 제어 신호 RASF 및 CAS는 제어 신호 버퍼의 출력으로서 얻어지는 로우 어드레스 스트로브 신호/RAS 및 컬럼 어드레스 스트로브 신호/CAS 각각의 반전 신호이다.
신호 ZRASE는 제어 신호 RASF의 반전 신호이며, 제어 신호 RADE는 행계 동작의 개시에 따라서 로우 어드레스 스트로브 신호/RAS의 활성화로부터 일정 기간 경과 후에 활성화되는 로우 어드레스 디코드 인에이블 신호이다.
블록 선택 신호 ZRAD12 및 RAD12는 통상 동작 시에서는 어드레스 비트 A12의 신호 레벨에 따라서 어느 한쪽이 활성화된다. 제어 신호 RXT는 워드선 활성화 신호이며, 제어 신호 S0N은 감지 증폭기 활성화 신호이다. 신호 RXT 및 S0N은 행계 동작의 개시를 트리거에 워드선 및 감지 증폭기를 적정한 타이밍에서 활성화하기 위해서 그 활성화 타이밍이 조정된다.
리프레시 제어 신호 ZCBR은 통상 동작 시에는 비활성화(H 레벨)되며, CBR 리프레시 시에서는 리프레시 동작을 지시하기 위해서 활성화(L 레벨)되는 신호이다. 따라서 리프레시 제어 신호 ZCBR이 활성화되고 있는 경우에서는 블록 선택 신호 ZRAD12 및 RAD12는 양쪽 모두 활성화(H 레벨)되며, 리프레시 제어 신호 ZCBR이 비활성화(H 레벨)되고 있는 경우에서는 어드레스 비트 A12의 신호 레벨에 따라서 블록 선택 신호 ZRAD12 및 RAD12 중 어느 한쪽이 활성화(H 레벨)된다.
따라서, 시각 t0에서 로우 어드레스 스트로브 신호/RAS가 활성화되며, 행계 동작이 개시되면, 이것에 따라서 제어 신호 RASF 및 ZRASE가 순서대로 활성화(H 레벨)되며 또한 로우 어드레스 디코드 인에이블 신호 RADE, 워드선 활성화 신호 RXT 및 감지 증폭기 활성화 신호 S0N이 활성화된다. 로우 어드레스 디코드 인에이블 신호 RADE의 활성화에 따라서, 어드레스 A12의 신호 레벨(L 레벨)에 대응한 블록 선택 신호 ZRAD12가 활성화(H 레벨)되며 RAD12가 비활성 상태(L 레벨)를 유지한다. 이에 따라, 영역(500b) 중 워드선만이 활성화의 대상이 된다.
또한, 시각 t1에서의 컬럼 어드레스 스트로브 신호/CAS의 활성화에 따라서, 열계 동작도 개시되며 어드레스 신호에 의해서 선택된 영역(500b) 중 메모리 셀에 대하여 데이터 판독·기입 동작이 실행된다.
도 16은 리프레시 제어 신호 ZCBR을 생성하는 종래의 기술의 리프레시 제어 회로(510)이 구성을 나타내는 회로도이다.
도 16을 참조하여, 리프레시 제어 회로(510)는 제어 신호 CAS 및 RASF를 2 입력으로 하는 SR 플립플롭(512)과, 제어 신호 RASF와 SR 플립플롭(512)의 출력인 제어 신호 ZRF를 2 입력으로 하는 SR 플립플롭(514)을 포함한다. SR 플립플롭(514)은 리프레시 제어 신호 ZCBR을 출력한다.
도 17a는 제어 신호 RASF와 CAS와의 조합에 대한 제어 신호 ZRF의 상태를 나타내는 것으로, SR 플립플롭(512)의 진리치표에 상당한다. 마찬가지로, 도 17b는 제어 신호 ZRF와 제어 신호 RASF와의 조합에 대한 리프레시 제어 신호 ZCBR의 상태를 나타내는 것으로 SR 플립플롭(514)의 진리치표에 상당한다.
도 18은 메모리 어레이(500)에서의 CBR 리프레시 동작 시의 행계 동작을 설명하기 위한 타이밍차트이다.
도 18을 참조하여, CBR 리프레시 동작 시에서는 컬럼 어드레스 스트로브 신호/CAS가 로우 어드레스 스트로브 신호/RAS에 앞서서 활성화된다(시각 t0). 이 상태는 제어 신호 RASF가 L 레벨일 때 제어 신호 CAS가 H 레벨로 상승한 상태에 상당하므로, 이에 따라서 제어 신호 ZRF는 L 레벨로 설정된다.
그 후, 로우 어드레스 스트로브 신호/RAS의 활성화(시각 t1)에 따라서 제어 신호 RASF가 L 레벨에서부터 H 레벨로 변화하면, 제어 신호 ZRF는 L 레벨로 보유되는 한편, 리프레시 제어 신호 ZCBR이 활성화(L 레벨)된다.
리프레시 제어 신호 ZCBR의 활성화에 응답하여, 어드레스 비트 A12의 신호 레벨에 응답하여 활성화되는 블록 선택 신호 ZRAD12 외에, 블록 선택 신호 ZRAD12가 활성화(H 레벨)된다. 이러한 상태 하에서, 제어 신호 RXT 및 S0N이 순서대로 활성화됨으로써, 대응하는 워드선 및 감지 증폭기가 순서대로 활성화되며, 도 14에 도시한 2개의 영역(500a, 500b) 각각에서 대응하는 워드선에 관해서 리프레시 동작을 실행할 수 있다.
일단 개시된 CBR 리프레시 동작은 컬럼 어드레스 스트로브 신호/CAS의 비활성화에 응답하여 제어 신호 ZRF가 비활성화(H 레벨)된 후, 로우 어드레스 스트로브 신호/CAS의 비활성화에 응답하여 제어 신호 ZRF가 비활성 상태(H 레벨)로 복귀함으로써 종료한다.
다시, 도 17을 참조하여 로우 어드레스 스트로브 신호/RAS가 컬럼 어드레스스트로브 신호/CAS에 앞서서 활성화되는 통상 동작 시에서는 제어 신호 RASF가 활성화(H 레벨)되어도 제어 신호 ZRF 및 리프레시 제어 신호는 비활성 상태(H 레벨)를 유지하기 때문에, 통상의 판독·기입 동작이 실행된다.
그러나, 도 16에 도시하는 리프레시 제어 회로(510)의 구성에서는 통상 동작 시에 로우 어드레스 스트로브 신호/RAS 및 컬럼 어드레스 스트로브 신호/CAS의 양쪽이 활성화(L 레벨) 상태에서, 로우 어드레스 스트로브 신호/RAS에 노이즈가 중첩된 경우에, 리프레시 제어 신호가 잘못 활성화됨으로써, 메모리 셀의 데이터 파괴가 생길 우려가 있었다. 이하 그 내용에 대하여 자세하게 설명한다.
다시 도 15를 참조하여 시각 t2에서 로우 어드레스 스트로브 신호/RAS에 노이즈가 중첩되며, 로우 어드레스 스트로브 신호/RAS가 비활성 상태(H 레벨)로 일단 이행된 후에 다시 활성 상태(L 레벨)로 복귀하였다고 한다. 이 노이즈에 응답하여 제어 신호 RASF 및 /ZRASE에 대해서도 신호 레벨의 변화가 생긴다.
통상 동작 시간에서는 노이즈가 발생하는 시각 t2에서 제어 신호 ZRF 및 리프레시 제어 신호 ZCBR은 모두 H 레벨이기 때문에, 로우 어드레스 스트로브 신호/RAS에 노이즈가 중첩되며, 제어 신호 RASF가 L 레벨로 변화하면, 이에 따라서 제어 신호 ZRF는 H 레벨에서부터 L 레벨로 변화한다.
따라서, 그 후, 로우 어드레스 스트로브 신호/RAS가 다시 활성 상태(L 레벨)로 복귀하면, 제어 신호 RASF도 L 레벨로부터 H 레벨로 복귀하기 때문에, 이에 따라 리프레시 제어 신호 ZCBR이 활성화(L 레벨)되게 된다. 이에 따라, 어드레스 비트 A12의 신호 레벨에 응답하여 활성화되고 있는 블록 선택 신호 ZRAD12 외에 블록선택 신호 RAD12가 새롭게 활성화된다. 이에 따라서, 원래 활성화의 대상이 아닌 영역(500a) 중 워드선이 활성화된다.
원래 활성화의 대상이 아닌 영역(500a)에서 감지 증폭기가 활성화되어 있지 않은 상태에서 워드선이 활성화된 경우에는, 해당 워드선에 접속된 메모리 셀에 축적된 기억 정보에 대응하는 전하가 비트선에 십분 전달되기 전에, 적절하지 못한 타이밍으로 감지 증폭기가 활성화되며, 해당 메모리 셀의 데이터가 파괴될 우려가 있다. 한편, 영역(500a)의 감지 증폭기가 활성화된 상태 하에서 워드선이 활성화된 경우에는 메모리 셀에서부터의 전하는 감지 증폭기에 의해서 증폭되지 않기 때문에, 해당 워드선에 접속된 메모리 셀의 데이터 파괴를 일으킬 가능성이 있다.
도 19a 및 도 19b는 워드선 및 감지 증폭기의 활성화 타이밍과 데이터 판독과의 관계를 설명하는 타이밍차트이다.
도 19a 및 도 19b에서는 H 레벨 데이터가 보유되는 메모리 셀에 대하여, 워드선 및 감지 증폭기의 활성화에 의해서 비트선에 보유 데이터를 판독하는 동작을 나타내고 있다. 도면 중에서 VWL은 워드선의 전압 레벨을 나타내고, 제어 신호 S0N은 감지 증폭기의 활성화 신호를 나타내고 VBL은 비트선의 전압 레벨을 나타낸다.
도 19a는 감지 증폭기의 활성화에 앞서서, 워드선이 활성화되는 정상적인 활성화 타이밍에 대하여 나타내고 있다. 도 19a를 참조하여, 워드선이 활성화되는 시각 ta 이전에서는 비트선 전압 VBL은 프리차지 전위 Vpc로 설정되어 있다. 시각 ta에서의 워드선의 활성화에 따라서, 메모리 셀에 보유된 H 레벨 데이터가 비트선전압 VBL로 나타난다.
시각 tb에서 감지 증폭기 활성화 신호 S0N의 활성화에 따라서 감지 증폭기가 동작하고, 상보적으로 설치된 비트선쌍 간의 전위차를 증폭하도록 동작하기 때문에, 비트선 전압 VBL은 H 레벨로 증폭된다. 여기서, 시각 ta에서부터 시각 tb 간에는 적정한 타임 러그가 설치되기 때문에, 워드선이 구동된 직후에서 과도적으로 메모리 셀에 보유된 데이터와 반대 방향으로 비트선 전압이 변화하는 것과 같은 것이 있어도, 보유 데이터에 대응한 전압 레벨이 비트선 전압으로서 나타난 상태가 된 후에 감지 증폭기를 활성화하고 있다. 이에 따라, 메모리 셀에 보유된 데이터의 전압 레벨을 감지 증폭기에 의해서 정확하게 증폭할 수 있다.
한편, 도 19b에서는 이미 감지 증폭기가 활성화된 상태에서 시각 tc 이후에서 비트선 전압 VBL은 H 레벨 혹은 L 레벨로 변화한다. 이 상태에서 시각 td에서 워드선이 선택되며, 워드선 전압 VWL의 상승에 따라서 메모리 셀에서부터 전하가 이동하려고 해도, 감지 증폭기의 구동 전류가 크기 때문에 메모리 셀 데이터는 파괴되어 소실하게 된다.
즉, 도 16에 도시한 종래의 리프레시 제어 회로(510)에 의해서 CBR 리프레시를 제어하면 통상 동작 시에 로우 어드레스 스트로브 신호/RAS 및 컬럼 어드레스 스트로브 신호/CAS의 양쪽이 활성 상태(L 레벨)인 경우에서, 로우 어드레스 스트로브 신호/RAS에 노이즈가 중첩되었을 때, 리프레시 제어 신호가 잘못 활성화됨으로써 메모리 셀의 데이터 파괴를 일으킬 우려가 있었다.
본 발명의 목적은 제어 신호에 펄스형의 노이즈가 중첩되어도 리프레시 동작의 오동작을 방지하는 것이 가능한 반도체 기억 장치를 제공하는데 있다.
본 발명을 요약하면, 제1 및 제2 제어 신호가 활성화되는 순서에 따라서 리프레시 동작을 개시하는 반도체 기억 장치에 있어서, 제어 회로와, 메모리 셀 어레이와, 행선택 회로를 구비한다.
제어 회로는 제2 제어 신호의 활성화 및 비활성화 각각에 따라서 활성화 및 비활성화되는 내부 제어 신호를 생성하고, 제1 및 제2 제어 신호와 내부 제어 신호에 따라서 리프레시 동작의 개시 및 종료를 지시한다. 메모리 셀 어레이는 행렬형으로 배치되는 복수의 메모리 셀을 구비히고, 메모리 셀의 행방향에 따라서 복수의 로우 블럭으로 분할된다. 복수의 로우 블럭 각각은 복수의 메모리 셀 행에 대응하여 각각 배치되는 복수의 워드선을 구비한다.
행 선택 회로는 어드레스 신호에 따라서 복수의 로우 블록 각각에서 복수의 메모리 셀 행 중 하나를 선택한다. 행 선택 회로는 제어 회로에 제어되어 통상의 판독 및 기입 동작 시에서는 복수의 로우 블록 중 적어도 하나의 로우 블럭에서 선택된 메모리 셀 행에 대응하는 복수의 워드선 중 하나를 활성화하고, 리프레시 동작 시에서는 통상의 판독 및 기입 동작 시보다도 다수의 로우 블럭(p1) 각각에서 선택된 메모리 셀 행에 대응하는 복수의 워드선 중 하나를 활성화한다.
따라서, 본 발명의 주된 이점은 본래 프리차지 동작을 지시하기 위해서 필요한 제1 및 제2 제어 신호의 신호 레벨의 조합 외에, 내부 제어 신호의 신호 레벨을반영하여 리프레시 동작의 개시 및 종료를 지시하므로 제어 신호에 노이즈가 중첩된 경우에서도 메모리 셀 내의 데이터 파괴를 방지한 후에 리프레시 사이클을 확보할 수 있는 점에 있다.
도 1은 본 발명의 실시 형태 1에 따른 반도체 기억 장치(1000)의 전체 구성을 나타내는 블록도.
도 2는 메모리 셀 어레이(40)의 구성을 설명하기 위한 블록도.
도 3은 리프레시 제어 회로(110)의 구성예를 나타내는 회로도.
도 4a는 리프레시 제어 회로(110)에서의 제어 신호 간의 관계를 설명하기 위한 도면.
도 4b는 리프레시 제어 회로(110)에서의 제어 신호 간의 관계를 설명하기 위한 도면.
도 5는 /RAS 신호에 노이즈가 생긴 경우에서의 리프레시 회로(110)의 동작을 설명하기 위한 타이밍차트.
도 6은 행계 동작 제어 회로(120)의 구성예를 나타내는 회로도.
도 7은 내부 어드레스 발생 회로(151)의 구성예를 나타내는 회로도.
도 8은 제어 신호 ZQAL을 출력하는 논리 게이트(156)를 설명하는 도면.
도 9는 CBR 리프레시 동작 시에서의 각 제어 신호의 상태를 설명하는 타이밍차트.
도 10은 블록 선택 신호 발생 회로(152)의 구성예를 나타내는 회로도.
도 11은 실시 형태 1의 변형예 1에 따른 리프레시 제어 회로(210)의 구성예를 나타내는 회로도.
도 12는 실시 형태 1의 변형예 2에 따른 리프레시 제어 회로(310)의 구성예를 나타내는 회로도.
도 13은 실시 형태 1의 변형예 3에 따른 리프레시 제어 회로(410)의 구성예를 나타내는 회로도.
도 14는 리프레시 동작 시에서 통상 동작 시보다도 다수의 워드선을 선택하는 구성을 채용하는 DRAM의 메모리 어레이(500)를 나타내는 개념도.
도 15는 메모리 어레이(500)에서의 통상 동작 시의 행계 동작을 설명하는 타이밍차트.
도 16은 종래 기술의 리프레시 제어 회로(510)의 구성을 나타내는 회로도.
도 17a는 리프레시 제어 회로(510)에서의 제어 신호 간의 관계를 설명하기 위한 도면.
도 17b는 리프레시 제어 회로(510)에서의 제어 신호 간의 관계를 설명하기 위한 도면.
도 18은 메모리 어레이(500)에서의 CBR 리프레시 동작 시의 행계 동작을 설명하기 위한 타이밍차트.
도 19a는 워드선과 감지 증폭기와의 활성화 타이밍과 데이터 판독과의 관계를 설명하는 타이밍차트.
도 19b는 워드선과 감지 증폭기와의 활성화 타이밍과 데이터 판독과의 관계를 설명하는 타이밍차트.
<도면의 주요 부분에 대한 부호의 설명>
110, 210, 310, 410 : 리프레시 제어 회로
120 : 행계 동작 제어 회로
130 : 내부 리프레시 어드레스 카운터
150 : 어드레스 선택 회로
151 : 내부 어드레스 발생 회로
152 : 블록 선택 신호 발생 회로
이하에서 본 발명의 실시 형태에 대하여 도면을 참조하여 자세하게 설명한다. 또, 도면 중에서의 동일 부호는 동일 또는 상당 부분을 나타낸다.
[실시 형태 1]
도 1은 본 발명의 실시 형태 1의 반도체 기억 장치(1000)의 전체 구성을 나타내는 블록도이다.
도 1에서는 13 비트의 어드레스 신호에 의해서 어드레스 선택되는 64M 비트의 메모리 셀 어레이(40)를 구비하는 반도체 기억 장치(1000)가 나타난다. 메모리 셀 어레이(40)의 구성에 대해서는 나중에 자세하게 설명하지만, 종래의 기술과 마찬가지로, 2개의 영역(40a, 40b)에 분할되는 경우를 생각한다. 어드레스 신호의 각 비트를 구성하는 어드레스 비트 A0 ∼ A12 중 A12는 행 선택에서 영역(40a, 40b) 중 어느 한쪽을 선택하기 위한 어드레스 신호로 한다.
또, 이하의 설명에서 밝힌 바와 같이, 어드레스 신호 A0 ∼ A12의 13 비트로 하고 메모리 셀 어레이를 64M비트로 하는 것은 일례에 지나지 않고, 복수 비트의 어드레스 신호에 의해서 어드레스 선택되는 모든 사이즈의 메모리 셀 어레이에 대하여 본 발명을 적용할 수 있다.
도 1을 참조하여, 반도체 기억 장치(1000)는 어드레스 신호의 각 어드레스비트 A0 ∼ A12를 받는 어드레스 입력 단자(10)와, 로우 어드레스 스트로브 신호/RAS, 컬럼 어드레스 스트로브 신호/CAS, 기록 인에이블 신호/WE 및 출력 허가 신호/OE 등의 제어 신호를 받는 제어 신호 입력 단자(12)와, 어드레스 입력 단자(10)에 대응하여 설치되는 어드레스 버퍼(20)와, 제어 신호 입력 단자(12)에 대응하여 설치되는 제어 신호 버퍼(22)를 구비한다. 제어 신호 버퍼(22)는 제어 신호 입력 단자(12)에 입력된 제어 신호의 각각의 반전 신호인 제어 신호 RASF, CAS, WE 및 OE를 출력한다.
반도체 기억 장치(1000)는 또한 제어 신호 버퍼(22)가 출력하는 제어 신호를 받아서 반도체 기억 장치(1000) 전체의 판독·기입 동작 및 리프레시 동작을 제어하는 제어 회로(30)와, 행렬형으로 배치된 복수의 메모리 셀을 구비하는 메모리 셀 어레이(40)와, 메모리 셀의 행을 선택하기 위한 행 선택 회로(60)와, 메모리 셀의 열을 선택하기 위한 열 선택 회로(70)를 구비한다.
다음에, 메모리 셀 어레이(40)의 구성에 대하여 상세하게 설명한다.
도 2는 메모리 셀 어레이(40)의 구성을 설명하기 위한 블록도이다.
도 2를 참조하여 메모리 셀 어레이(40)는 행 방향에 따라서 복수의 로우 블록(45)으로 분할된다. 또한, 메모리 셀 어레이(40)는 종래의 기술의 경우와 마찬가지로, 2개의 영역(40a, 40b)에 2등분되게 한다. 따라서, 영역(40a, 40b)에는 동일 수의 로우 블록(45)이 포함되고 있다.
로우 블록(45) 각각은 행렬형으로 배치된 복수의 메모리 셀을 구비한다. 각 로우 블록(45)에서 메모리 셀의 각 행마다 워드선이 배치되며, 메모리 셀의 각 열마다 비트선쌍 BL 및 /BL(도시하지 않음)이 배치된다. 로우 블록(45)과 열 방향으로 인접하는 영역에는 감지 I/O 회로(50)가 배치되며, 워드선의 선택에 따라서 비트선쌍 간에 생긴 전압을 증폭하고, 열 선택 회로(70)에 제어되어 증폭한 데이터 신호를 I/O선(85)에 전달한다. 각 감지 I/O 회로는 인접하는 2개의 로우 블록(45) 간에서 공유되는 소위 공유 증폭기 구성이 채용되고 있다. 감지 I/O 회로(50)는 제어 회로(30)가 출력하는 감지 증폭기 활성화 신호 S0N에 의해서 활성화된다. 감지 증폭기 활성화 신호 S0N은 로우 어드레스 스트로브 신호/RAS의 활성화에 응답하는 행계 동작의 개시에 따라 활성화되지만, 감지 I/O 회로(50)의 활성화는 2 분할된 영역(40a, 40b)마다 혹은 로우 블록(45)마다 행하는 것도 가능하다.
행 선택 회로(60)는 어드레스 선택 회로(150)에서 출력되는 내부 로우 어드레스 신호의 각 비트인 내부 로우 어드레스 비트 RAD<0> ∼ RAD<11>을 디코드하는 디코드 회로(도시하지 않음)와, 제어 회로(30)가 출력하는 워드선 활성화 신호 RXT, 어드레스 선택 회로(150)가 출력하는 블록 선택 신호 RAD12, ZRAD12 및 디코드 회로의 출력인 디코드 신호 ADC에 따라서 대응하는 워드선을 활성화하기 위한 워드 드라이버를 포함한다.
도 2에서는 내부 로우 어드레스 비트 RAD<0> ∼ RAD<11>의 동일한 조합에 응답하여 각각의 영역에서 선택되는 워드선 WLa 및 WLb를 대표적으로 나타내고 있다. 영역(40a) 중의 워드선 WLa에 대응하여 배치되는 워드 드라이버 WDa는 워드선 활성화 신호 RXT, 어드레스 디코드 신호 ADC 및 블록 선택 신호 RAD12에 응답하여 동작하고, 블록 선택 신호 RAD12가 활성 상태(H 레벨)인 경우에, 제어 신호 RXT에 의해서 워드선의 활성화가 지시되는 타이밍에서 내부 로우 어드레스 비트 RAD<0> ∼ RAD<11>에 의해서 선택되는 워드선을 활성화한다.
마찬가지로, 워드 드라이버 WDb는 블록 선택 신호 ZRAD12가 활성 상태(H 레벨)인 경우에, 제어 신호 RXT에 의해서 워드선의 활성화가 지시되는 타이밍에서 내부 어드레스 신호 RAD<0> ∼ RAD<11>에 의해서 선택되는 워드선을 활성화한다.
블록 선택 신호 RAD12 및 ZRAD12는 통상의 판독 및 기입 동작 시에서는 어드레스 비트 A12의 신호 레벨에 따라서, 어느 한쪽이 상보적으로 활성화(H 레벨)된다. 또한, 리프레시 동작이 지시된 경우에서는 리프레시 사이클을 확보하기 위해서, 블록 선택 신호 RAD12 및 ZRAD12는 모두 활성 상태(H 레벨)가 되며 영역(40a, 40b)의 양쪽에서 내부 어드레스 신호 RAD<0> ∼ RAD<11>에 대응하는 워드선이 동시에 활성화된다.
다시 도 1을 참조하여, 반도체 기억 장치(1000)는 I/O선(85)을 통하여 메모리 셀 어레이(40) 내의 감지 I/O 회로(50) 간에서 데이터의 교환을 행하는 입출력 회로(80)와, 외부 간에서 입출력 데이터를 교환하는 데이터 입출력 단자(90)를 더 구비한다. 입출력 회로(80)는 제어 회로(30)로 제어되어 메모리 셀 어레이(40)에 대하여 판독 혹은 기입되는 데이터를 데이터 입출력 단자(90) 간에서 교환한다.
제어 회로(30)는 제어 신호 버퍼로부터 출력된 제어 신호 RASF, CAS, WE 및 OE를 받아서 반도체 기억 장치(1000) 전체의 동작을 제어하기 위한 내부 제어 신호를 출력한다.
제어 회로(30)는 리프레시 제어 신호 ZCBR을 생성하는 리프레시 제어회로(110)와, 로우 어드레스 디코드 인에이블 신호 RADE, 워드선 활성화 신호 RXT 및 감지 증폭기 활성화 신호 S0N을 출력하는 행계 동작 제어 회로(120)와, 리프레시 동작이 지시된 경우에서 리프레시 동작의 대상이 되는 워드선을 선택하기 위한 내부 리프레시 어드레스의 어드레스 비트 Q<0> ∼ Q<11>을 출력하는 내부 리프레시 어드레스 카운터(130)를 포함한다.
제어 회로(30)는 또한 각 어드레스 비트에 대응하는 A<0> ∼ A<12>와 내부 리프레시 어드레스 비트 Q<0> ∼ Q<11>을 받아서 행 선택을 행하기 위한 내부 로우 어드레스 비트 RAD<0> ∼ RAD<11> 및 블록 선택 신호 RAD12 및 ZRAD12와, 열 선택을 행하기 위한 내부 컬럼 어드레스 비트 CAD<0> ∼ CAD<12>를 출력하는 어드레스 선택 회로(150)을 포함한다.
행 선택에 대해서는 어드레스 선택 회로(150)가 통상 동작 시에 어드레스 버퍼(20)가 출력하는 어드레스 비트 A<0> ∼ A<11>의 신호 레벨에 따라서, 내부 로우 어드레스 비트 RAD<0> ∼ RAD<11>의 신호 레벨을 설정함과 함께, 어드레스 비트 A<12>의 신호 레벨에 따라서 블록 선택 신호 RAD12 및 ZRAD12 중 어느 한쪽을 활성화한다. 한편, 리프레시 동작 시에 어드레스 선택 회로(150)는 내부 리프레시 어드레스 카운터(130)가 출력하는 내부 리프레시 어드레스 비트 Q<0> ∼ Q<11>의 신호 레벨에 따라서, 내부 로우 어드레스 비트 RAD<0> ∼ RAD<11>의 신호 레벨을 설정함과 함께, 블록 선택 신호 RAD12 및 ZRAD12의 양쪽을 활성화한다.
열 선택에 대해, 어드레스 선택 회로(150)는 어드레스 버퍼(20)가 출력하는 어드레스 비트 A<0> ∼ A<12>의 신호 레벨에 따라서, 내부 컬럼 어드레스 비트CAD<0> ∼ CAD<12>의 신호 레벨을 설정한다. 열 선택 회로(70)는 내부 컬럼 어드레스 비트 CAD<0> ∼ CAD<12>에 응답하여 메모리 셀 열을 선택한다.
이러한 구성으로 함으로써, 메모리 셀 어레이(40)는 통상 동작 시 블록 선택 신호에 응답하는 영역(40a, 40b) 중 어느 한쪽에서 내부 로우 어드레스 비트 RAD<0> ∼ RAD<11>의 조합에 대응하는 워드선이 활성화되며, 리프레시 동작 시에서는 영역(40a, 40b) 양쪽에서 내부 로우 어드레스 비트 RAD<0> ∼ RAD<11>에 대응하는 워드선이 각각 활성화된다.
실시 형태 1의 반도체 기억 장치(1000)는 종래의 기술과 비교하여 리프레시 제어 회로의 구성이 다른 점을 특징으로 한다.
도 3은 리프레시 제어 회로(110)의 구성예를 나타내는 회로도이다.
도 3을 참조하여, 리프레시 제어 회로(110)는 제어 신호 RASF와, 제어 신호 RASF의 활성화에 의한 행계 동작의 개시에 따라서 활성화되는 내부 제어 신호인 로우 어드레스 디코드 인에이블 신호 RADE와의 OR 연산 결과를 출력하는 논리 게이트(112)와, 제어 신호 CAS와 논리 게이트(112)의 출력을 2 입력으로 하는 SR 플립플롭(114)과, SR 플립플롭(112)의 출력인 신호 ZRF와 제어 신호 RASF를 2 입력으로 하는 SR 플립플롭(116)을 구비한다. SR 플립플롭(116)은 리프레시 제어 신호 ZCBR을 출력한다.
리프레시 제어 회로(110)는 도 16에 도시한 종래의 기술의 리프레시 제어 회로(510)와 비교하여, SR 플립플롭(114)의 입력 한쪽을 직접 제어 신호 RASF로 하는 것은 아니고, 행계 동작의 개시에 따라 활성화되는 내부 제어 신호 RADE와 제어 신호 RASF의 OR 연산 결과로 하고 있는 점이 다르다.
도 4a 및 도 4b는 리프레시 제어 회로(110)에서의 제어 신호 간의 관계를 설명하기 위한 도면이다. 도 4a는 제어 신호 RASF, RADE 및 CAS가 조합에 대한 제어 신호 ZRF의 상태를 나타내는 것으로, SR 플립플롭(114)의 진리치표에 상당한다. 마찬가지로, 도 4b는 제어 신호 ZRF와 제어 신호 RASF와의 조합에 대한 리프레시 제어 신호 ZCBR의 상태를 나타내는 것으로, SR 플립플롭(116)의 진리치표에 상당한다.
리프레시 제어 회로(110)는 리프레시 제어 신호 ZCBR의 활성화에 필요한 제어 신호 ZRF의 활성화(L 레벨)를 제어 신호 RASF 및 RADE의 양쪽이 L 레벨인 경우에만 실행한다. 즉, 컬럼 어드레스 스트로브 신호/CAS의 활성화에 응답하여 제어 신호 CAS가 H 레벨인 경우 제어 신호 RASF만이 L 레벨로 변화하여도 제어 신호 RADE가 활성화되어 있으면 제어 신호 ZRF가 활성화되지 않는 점에서, 종래의 기술의 리프레시 제어 회로(510)와 다르다.
도 5는 로우 어드레스 스트로브 신호/RAS에 노이즈가 생긴 경우에서의 리프레시 회로(110)의 동작을 설명하기 위한 타이밍차트이다.
도 5를 참조하여 시각 t0에서 컬럼 어드레스 스트로브 신호/CAS의 활성화에 앞서서 /RAS가 활성화(L 레벨)되기 때문에, 통상의 판독 혹은 기입 동작이 실행하기 위해서 행계 동작이 개시된다. 즉, 로우 어드레스 스트로브 신호/RAS의 반전 신호인 제어 신호 RASF의 활성화(H 레벨)에 응답하여, 로우 어드레스 디코드 인에이블 신호 RADE, 워드선 활성화 신호 RXT 및 감지 증폭기 S0N이 순서대로 활성화된다.
시각 t0에서는 제어 신호 CAS가 비활성 상태(L 레벨) 하에서 제어 신호 RASF가 H 레벨로 상승하기 때문에, 제어 신호 ZRF는 H 레벨로 설정된다.
행계 동작이 개시되는 시각 t0에서부터 소정 시간이 경과한 시각 t1에서 열계 동작을 활성시키도록 컬럼 어드레스 스트로브 신호/CAS가 활성화(L 레벨)된다. 이에 따라, 열 선택 동작이 실행되며 선택된 워드선에 접속된 메모리 셀군 중 선택 메모리 셀 열에 대응하는 메모리 셀 간에서 데이터의 판독 혹은 기입이 실행된다.
이 때, 리프레시 제어 회로(110)에서는 제어 신호 CAS가 H 레벨로 상승하지만, SR 플립플롭(114)의 입력의 다른 한쪽인 논리 게이트(112)의 출력도 H 레벨이므로 신호 ZRF는 H 레벨로 유지된다. 이에 따라, 리프레시 제어 신호 ZCBR도 비활성 상태(H 레벨)를 유지하고 리프레시 동작이 개시되지는 않는다.
시각 t2에서 로우 어드레스 스트로브 신호 /RAS에 펄스형의 노이즈가 중첩되었다고 가정한다. 이에 따라, 제어 신호 RAS에도 노이즈가 생기고 그 신호 레벨은 H 레벨로부터 L 레벨로 일단 변화하고, 그 후 H 레벨로 복귀한다.
이 상태에서의 리프레시 제어 회로(110)의 동작에 대하여 생각한다. 상세에 대해서는 나중에 설명하지만, 로우 어드레스 디코드 인에이블 신호 RADE는 일단 로우 어드레스 스트로브 신호/RAS에 의해서 행계 동작이 개시된 경우에서는 행계 동작이 종료하기까지의 동안, 활성화 RADE를 유지하도록 생성되는 신호이기 때문에, 시각 t2에서 노이즈에 응답하여 제어 신호 RASF가 순간적으로 L 레벨로 이행한 경우에 있어서도 내부 제어 신호 RADE는 H 레벨을 유지한다.
따라서 논리 게이트(112)의 출력은 H 레벨을 유지하고, L 레벨로 저하되지는 않기 때문에, 로우 어드레스 스트로브 신호/RAS에 생긴 순간적인 노이즈에 의해서 제어 신호 ZRF가 H 레벨로부터 L 레벨로 이행하지는 않고 제어 신호 ZRF는 H 레벨 그대로 유지된다.
제어 신호 ZRF가 H 레벨 그대로 유지되므로, 노이즈가 생기기 전에서 비활성 상태(H 레벨)이던 리프레시 제어 신호 ZCBR이 활성화(L 레벨)되는 현상은 발생하지 않는다. 따라서, 도 15에서 설명한 바와 같은 로우 어드레스 스트로브 신호/RAS로의 노이즈의 발생에 의해서, 통상의 판독·기입 동작 중에서도 있음에도 불구하고 리프레시 제어 신호가 잘못 활성화되어 워드선이 새롭게 선택됨으로써 대응하는 메모리 셀에 보유된 데이터가 파괴된다고 하는 문제점을 방지하는 것이 가능해진다.
다음에, 제어 회로(30)에 포함되는 각 회로의 구성예에 대하여 상세하게 설명해간다. 도 6은 행계 동작 제어 회로(120)의 구성예를 나타내는 회로도이다.
행계 동작 제어 회로(120)는 로우 어드레스 스트로브 신호/RAS에 따라서 활성화되는 제어 신호 RASF에 응답하여, 행계 동작에 관련하는 내부 제어 신호를 생성한다.
도 6을 참조하여, 행계 동작 제어 회로(120)는 제어 신호 RASF를 반전하여 제어 신호 ZRASE를 출력하는 인버터 IV10과, 제어 신호 ZRASE를 받아서, 어드레스 비트 A<0> ∼ A<11>을 래치하기 위한 제어 신호 ZRAL을 출력하는 버퍼(121)와, 제어 신호 ZRAL을 반전하여 출력하는 인버터 IV12와, 제어 신호 S0N을 지연시켜서 출력하는 버퍼(122)와, 버퍼(122)의 출력과 인버터 IV12의 출력을 2 입력으로 하는OR 연산 결과를 출력하는 논리 게이트(126)를 포함한다. 논리 게이트(126)는 행 어드레스의 디코드 개시를 지시하기 위한 로우 어드레스 디코드 인에이블 신호 RADE를 출력한다.
행계 동작 제어 회로(120)는 또한 로우 어드레스 디코드 인에이블 신호 RADE를 지연시켜서 출력하는 버퍼(124)와, 제어 신호 ZRASE를 반전 출력하는 인버터 IV14와, 인버터 IV14의 출력을 지연시켜서 출력하는 버퍼(123)와, 버퍼(123, 124)의 출력의 AND 연산 결과를 출력하는 논리 게이트(128)를 포함한다. 논리 게이트(128)는 워드선 활성화 신호 RXT를 출력한다.
워드선 활성화 신호 RXT는 버퍼(125)에 입력된다. 버퍼(125)는 워드선 활성화 신호 RXT를 지연시켜서 감지 증폭기 활성화 신호 S0N을 출력한다.
이러한 회로 구성으로 함으로써, 로우 어드레스 스트로브 신호/RAS의 활성화(L 레벨)에 응답하여 H 레벨로 설정되는 제어 신호 RAS에 응답하여, 각각의 인버터 및 버퍼에 의해서 부여되는 지연 시간에 의해서, 로우 어드레스 디코드 인에이블 신호 RADE, 워드선 활성화 신호 RXT 및 감지 증폭기 활성화 신호 S0N이 순서대로 활성화(H 레벨)된다. 한편, 로우 어드레스 스트로브 신호/RAS가 비활성화(H 레벨)되면, 제어 신호 RASF가 L 레벨로 변화함에 따라서, 인버터 및 버퍼에 의해서 부여되는 일정 시간의 경과 후 워드선 활성화 신호 RXT 및 감지 증폭기 활성화 신호 S0N이 비활성화(L 레벨)된다.
감지 증폭기 활성화 신호 S0N의 비활성화에 응답하여 논리 게이트(126)의 출력도 L 레벨로 변화하므로, 이에 따라 로우 어드레스 디코드 인에이블 신호 RADE도비활성화(L 레벨)된다.
또한, 일단 감지 증폭기 활성화 신호 S0N이 활성화된 경우에서는 제어 신호 RAS에 노이즈에 기인하는 신호 레벨의 변동이 생겨도 논리 게이트(126)에 의해서 이미 H 레벨로 이행한 제어 신호 S0N과의 논리합을 취함으로써, 로우 어드레스 디코드 인에이블 신호 RADE는 감지 동작이 종료하기까지 L 레벨로 변화하지는 않는다.
따라서, 로우 어드레스 스트로브 신호/RAS로의 노이즈의 중첩에 좌우되지 않고, 행계 동작 시에서 활성 상태를 유지하는 제어 신호 RADE를 이용하여, 리프레시 제어 신호 ZCBR을 생성함으로써 통상 동작 시에 로우 어드레스 스트로브 신호/RAS에 노이즈가 중첩된 경우에서도 감지 증폭기 동작 종료까지의 일정한 지연 시간 이내의 단시간인 노이즈이면, 리프레시 제어 신호 ZCBR이 활성화되는 문제점은 생기지 않는다.
또한, 워드선 활성화 신호 RXT 및 감지 증폭기 활성화 신호 S0N에 대해서도, 로우 어드레스 스트로브 신호/RAS에 생긴 신호 레벨의 변화는 인버터 및 버퍼에 의해서 부여되는 일정한 지연 시간 경과 후에 반영되므로, 중첩되는 노이즈가 단기간이 것이면, 로우 어드레스 스트로브 신호/RAS와 워드선 활성화 신호 RXT 및 감지 증폭기 활성화 신호 S0N 각각에 동일 타이밍에서 노이즈의 영향이 나타날 가능성은 낮다.
또, 행계 동작 제어 회로(120)의 구성은 도 6에 도시하는 것에 한정되지 않고 도 5에서 도시하는 소정의 타이밍에서 행계 동작에 관련된 내부 제어 신호를 활성화/비활성화할 수 있는 것이면 임의의 회로 구성으로 할 수 있다.
도 7은 어드레스 선택 회로에 포함되는 내부 로우 어드레스 비트 RAD<0> ∼ RAD<11>을 생성하는 내부 어드레스 발생 회로(151)의 구성예를 나타내는 회로도이다.
내부 어드레스 발생 회로(151)는 어드레스 버퍼(20)로부터 주어지는 어드레스 비트 A<0> ∼ A<11>과, 내부 리프레시 어드레스 카운터(130)로부터 주어지는 내부 리프레시 어드레스 비트 Q<0> ∼ Q<11> 중 어느 한쪽을 선택적으로 래치하여 내부 로우 어드레스 비트 RAD<0> ∼ RAD<11>로서 출력된다.
도 7에는 제n번째의 어드레스 비트(n : 0 ∼ 11의 정수)에 대응하는 내부 어드레스 발생 회로의 구성예를 나타낸다.
도 7을 참조하여, 내부 어드레스 발생 회로(151)는 어드레스 버퍼(20)로부터 주어지는 어드레스 비트 A<n>의 신호 레벨을 반전하여 출력하는 인버터 IV20과, 인버터 IV20과 노드 Na 간에 접속되는 트랜스퍼 게이트 TG10과, 내부 리프레시 어드레스 카운터(130)로부터 주어지는 내부 리프레시 어드레스 비트 Q<n>의 신호 레벨을 반전하여 출력하는 클럭드 인버터 IV28을 포함한다.
트랜스퍼 게이트 TG10은 행계 동작 제어 회로(120)에 의해서 생성되는 제어 신호 ZRAL에 응답하여 온/오프한다. 클럭드 인버터 IV28은 제어 신호 ZQAL에 응답하여 활성화된다.
내부 어드레스 발생 회로(151)는 또한 노드 Na의 신호 레벨을 반전하여 노드 Nb에 출력하는 인버터 IV22와, 인버터 IV22 간에서 래치 회로를 형성하도록 설치되는 인버터 IV26과, 노드 Nb의 신호 레벨을 반전하여 출력하는 인버터 IV24와, 노드 Nb의 신호 레벨과 로우 어드레스 디코드 인에이블 신호 RADE의 신호 레벨과의 AND 연산 결과를 내부 로우 어드레스 비트 RAD<n>으로서 출력하는 논리 게이트(155)와, 로우 어드레스 디코드 인에이블 신호 RADE와 인버터 IV24의 출력 신호를 2 입력으로 하는 AND 연산 결과를 내부 로우 어드레스 비트의 반전 신호 ZRAD<n>으로서 출력하는 논리 게이트(154)를 포함한다.
트랜스퍼 게이트 TG10이 온이 되는 경우에는 어드레스 비트 A<n>의 신호 레벨이 인버터 IV22 및 IV26에 의해서 노드 Nb에 래치된다. 한편, 클럭드 인버터 IV28이 활성화되는 경우에는 내부 리프레시 어드레스 비트 Q<n>의 신호 레벨이 노드 Nb에 래치된다. 논리 게이트(155)는 로우 어드레스 디코드 인에이블 신호 RADE의 활성화에 응답하여, 노드 Nb의 신호 레벨을 내부 어드레스 신호 RAD<n>으로서 출력한다.
다음에, 제어 신호 ZQAL에 대하여 설명한다.
도 8은 제어 신호 ZQAL을 출력하는 논리 게이트(156)를 설명하는 도면이다.
도 8을 참조하여 논리 게이트(156)는 로우 어드레스 디코드 인에이블 신호 RADE, 제어 신호 RASF의 반전 신호인 제어 신호 ZRASE 및 리프레시 제어 신호 ZCBR을 3 입력으로 하는 NOR 연산 결과를 제어 신호 ZQAL로서 출력한다. 따라서, 제어 신호 ZQAL이 활성화(H 레벨)되며, 클럭드 인버터 IV28이 동작하는 것은 이들 3개의 입력이 전부 L 레벨이 되는 경우에 한정된다.
도 9는 CBR 리프레시 동작 시에서의 각 제어 신호의 상태를 설명하는 타이밍차트이다.
도 9를 참조하여, 컬럼 어드레스 스트로브 신호/CAS가 활성화(L 레벨)된 후에 로우 어드레스 스트로브 신호/RAS가 시각 t1에서 활성화(L 레벨)됨으로써 CBR 리프레시 동작이 개시되며 리프레시 제어 신호 ZCBR이 활성화(L 레벨)된다.
한편, 로우 어드레스 스트로브 신호 /RAS의 활성화에 응답하여 제어 신호 RASF가 H 레벨로 변화함과 함께 제어 신호 ZRASE가 L 레벨로 변화하여 행계 동작이 개시된다.
로우 어드레스 디코드 인에이블 신호 RADE는 행계 동작의 개시 후 일정 시간이 경과하는 시각 t2까지의 동안 L 레벨을 유지하고 시각 t2에서 활성화(H 레벨)된다. 따라서, 시각 t1 내지 t2 간에서 제어 신호 ZQAL이 활성화(H 레벨)되며 내부 리프레시 어드레스 비트 Q<n>이 노드 Na 및 Nb에 전달되어 래치된다.
한편, 트랜스퍼 게이트 TG10은 제어 신호 ZRAL이 H 레벨인 경우에 도통한다. 즉, 제어 신호 ZRAL은 로우 어드레스 스트로브 신호/RAS가 활성화되기 전, 즉 행계 동작이 개시되기 전에서 어드레스 입력 단자로부터 입력된 어드레스 비트의 신호 레벨을 어드레스 버퍼(20)를 통하여 받아서 노드 Na 및 Nb에 의해서 래치한다.
이러한 구성으로 함으로써, 통상 동작 시에서는 내부 리프레시 어드레스 비트 Q<n>이 노드 Na 및 Nb에 전달되지는 않고, 내부 로우 어드레스 비트 RAD<n>은 외부로부터 입력되는 어드레스 비트의 신호 레벨에 따라서 설정된다. 로우 어드레스 스트로브 신호 /RAS의 활성화에 응답하여 리프레시 동작이 개시되는 경우에는 제어 신호 ZRAL이 H 레벨로 변화하여 트랜스퍼 게이트 TG10이 오프되는 한편, 클럭드 인버터 IV28이 동작하고 내부 리프레시 어드레스 비트 Q<n>의 신호 레벨이 노드 Nb에 전달되며, 이에 응답하여 내부 로우 어드레스 비트 RAD<n>이 설정된다.
이에 따라, 내부 로우 어드레스 비트 RAD<0> ∼ RAD<11>을 받는 행 선택 회로(60)는 통상 동작 시에는 외부로부터 입력된 어드레스 비트에 응답하여 행선택을 실행하고, 리프레시 동작 시에는 내부 리프레시 어드레스 카운터(130)에서 전달되는 내부 리프레시 어드레스 비트 Q<0> ∼ Q<11>에 응답하여 행선택을 실행한다.
도 10은 어드레스 선택 회로(150)에 포함되는 블록 선택 신호 발생 회로(152)의 구성예를 나타내는 회로도이다.
도 10을 참조하여, 블록 선택 신호 발생 회로(152)는 행 선택에서 블록 선택에 사용되는 어드레스 신호의 최종 비트 A12에 응답하여 어드레스 버퍼(20)에서부터 출력되는 어드레스 비트 A<12>의 신호 레벨을 반전하여 출력하는 인버터 IV30과, 인버터 IV30과 노드 Nc 간에 접속되는 트랜스퍼 게이트 TG20과, 노드 Nc의 신호 레벨을 반전하여 노드 Nd에 출력하는 인버터 IV32와, 인버터 IV32 간에서 래치 회로를 형성하도록 배치되는 인버터 IV36과, 노드 Nd의 신호 레벨을 반전하여 출력하는 인버터 IV34를 포함한다.
트랜스퍼 게이트 TG20은 제어 신호 ZRAL이 H 레벨인 경우에 온이 되고, 행계 동작이 개시되어 제어 신호 ZRAL이 L 레벨로 변화한 후는 오프된다. 트랜스퍼 게이트 TG20의 온에 의해 어드레스 버퍼(20)로부터 출력되는 어드레스 비트 A<12>의 신호 레벨은 노드 Nd에 래치된다.
블록 선택 신호 발생 회로(152)는 또한 로우 어드레스 디코드 인에이블 신호RADE를 반전하여 출력하는 인버터 IV38과, 인버터 IV38의 출력의 반전 신호와 제어 신호 ZRASE의 반전 신호를 2 입력으로 하는 OR 연산 결과를 출력하는 논리 게이트(162)와, 리프레시 제어 신호 ZCBR과 논리 게이트(162)의 출력을 2 입력으로 하는 SR 플립플롭(164)을 포함한다. SR 플립플롭(164)은 제어 신호 RADSEL4K를 출력한다. 제어 신호 RADSEL4K는 리프레시 제어 신호 ZCBR의 활성화(L 레벨)에 응답하여 H 레벨로 세트된다.
블록 선택 신호 발생 회로(152)는 또한 노드 Nd의 신호 레벨과 제어 신호 RADSEL4K를 2 입력으로 하는 OR 연산 결과를 출력하는 논리 게이트(166)와, 인버터 IV34의 출력 신호와 제어 신호 RADSEL4K를 2 입력으로 하는 OR 연산 결과를 출력하는 논리 게이트(168)와, 논리 게이트(166)의 출력과 로우 어드레스 디코드 인에이블 신호 RADE를 2 입력으로 하는 AND 연산 결과를 출력하는 논리 게이트(170)와, 논리 게이트(168)의 출력과 로우 어드레스 디코드 인에이블 신호 RADE를 2 입력으로 하는 AND 연산 결과를 출력하는 논리 게이트(172)를 더 포함한다. 논리 게이트(170)는 블록 선택 신호 RAD<12>를 출력하고, 논리 게이트(172)는 블록 선택 신호 ZRAD<12>를 출력한다.
리프레시 제어 신호 ZCBR의 활성화(L 레벨)에 응답하여, 제어 신호 RADSEL4K가 활성화(H 레벨)된 경우에서는 논리 게이트(166, 168)의 출력은 모두 H 레벨이 되므로, 로우 어드레스 디코드 인에이블 신호 RADE가 활성화(H 레벨)되는 타이밍에 있어서, 어드레스 비트 A<12>의 신호 레벨에 상관없이 블록 선택 신호 RAD<12> 및 ZRAD<12>의 양쪽이 활성화된다.
한편, 통상 동작 시에서는 RADSEL4K는 L 레벨로 설정되므로, 논리 게이트(166, 168)의 출력은 어드레스 비트 A<12>의 신호 레벨 및 그 반전 레벨에 각각 설정된다. 따라서, 로우 어드레스 디코드 인에이블 신호 RADE의 활성화에 따라서, 어드레스 비트 A<12>의 신호 레벨에 따라서 블록 선택 신호 RAD<12> 및 ZRAD<12> 중 어느 한쪽이 활성화(H 레벨)된다.
따라서, 종래의 기술에서 설명한 바와 같이, 통상 동작 시에서 로우 어드레스 스트로브 신호/RAS에 생긴 노이즈에 응답하여 리프레시 제어 신호 ZCBR이 순간적으로 활성화(L 레벨)되게 되면, 이에 응답하여 제어 신호 RADSEL4K가 H 레벨로 설정되기 때문에, 통상 동작 시에도 상관없이 블록 선택 신호 RAD<12> 및 ZRAD<12>의 양쪽이 활성화되게 되며, 메모리 셀의 유지 데이터가 파괴된다고 하는 문제가 생긴다.
또, 도 7 및 도 10에 각각 도시되는 내부 어드레스 생성 회로(151) 및 블록 선택 신호 발생 회로(152)의 회로 구성은 일례에 지나지 않으며, 통상 동작 시와 리프레시 동작 시에서 내부 로우 어드레스 비트 RAD<0> ∼ RAD<11> 및 블록 선택 신호 RAD12, ZRAD12의 설정을 상술한 바와 같이 전환하는 것이 가능하면 그 외의 회로 구성을 채용할 수 있다. 실시 형태 1에서는 리프레시 제어 회로(110)를 도 3에 도시한 구성으로 함으로써, 통상 동작 시에 로우 어드레스 스트로브 신호/RAS에 노이즈가 생겨도, 리프레시 제어 신호 ZCBR이 잘못 활성화되지는 않는다. 따라서, 블록 선택 신호 발생 회로(152)는 양쪽 블록 선택 신호를 잘못 활성화하지 않고 종래의 기술에서의 문제의 발생을 회피할 수 있다.
또, 실시 형태 1에서는 메모리 셀 어레이를 2 분할하고, 어드레스 신호의 최종 비트를 블록 선택 신호로서 2개의 영역 중 어느 한쪽을 선택하는 구성에 대하여 설명하였지만, 이러한 블록 선택 신호를 어드레스 신호의 비트의 일부를 이용하여 제어하는 것으로 한 것은 예시에 지나지 않고, 독립한 제어 신호를 설치하여 외부로부터 입력하는 구성으로 하는 것도 가능하다. 또한, 블록 선택을 행하기 위한 제어 신호의 비트수를 늘려서, 이에 따라서 메모리 셀 어레이의 분할수를 늘리는 구성으로 하는 것도 가능하다.
이와 같이, 실시 형태 1에서는 행계 동작의 제어에 이용되는 기존의 내부 제어 신호를 이용하여 CBR 리프레시 동작의 개시를 제어함으로써, 로우 어드레스 스트로브 신호/RAS에 노이즈가 발생한 경우에서의 CBR 리프레시의 오동작을 방지하는 것이 가능하다.
[실시 형태 1의 변형예 1]
실시 형태 1에서는 행계 동작에 관련하는 내부 제어 신호인 로우 어드레스 디코드 인에이블 신호 RADE를 이용하여, 리프레시 제어 신호 ZCBR을 제어하고 CBR 리프레시의 오동작을 방지하는 기술에 대하여 설명하였다.
다른 내부 제어 신호에 대해서도 로우 어드레스 스트로브 신호/RAS의 활성화에 따라서 활성 상태로 이행하고, 해당 로우 어드레스 스트로브 신호의 활성화 기간에서 그 활성 상태를 유지하는 신호이면 마찬가지로 CBR 리프레시의 오동작을 방지하는데 이용할 수 있다. 이하, 실시 형태 1의 변형예로서 다른 내부 제어 신호를 이용한 리프레시 제어 회로의 구성에 대하여 설명한다.
도 11은 본 발명의 실시 형태 1의 변형예 1에 따른 리프레시 제어 회로(210)의 구성예를 나타내는 회로도이다.
도 11을 참조하여, 리프레시 제어 회로(210)는 도 3에서 설명한 리프레시 제어 회로(110)와 비교하여, 논리 게이트(112)의 출력의 한쪽을, 로우 어드레스 디코드 인에이블 신호 RADE 대신에 워드선 활성화 신호 RXT로 하는 점이 다르다. 그 밖의 회로의 구성 및 동작에 대해서는 실시 형태 1에 도시한 반도체 기억 장치(1000)와 마찬가지이므로 설명은 반복하지 않는다.
워드선 활성화 신호 RXT는 로우 어드레스 스트로브 신호/RAS의 활성화/비활성화에 각각 응답하여 활성화/비활성화되는 신호이며, 그 신호 레벨은 로우 어드레스 스트로브 신호/RAS를 인버터 및 지연 회로에 의한 지연 시간이 부여된 것이다.
따라서, 로우 어드레스 스트로브 신호/RAS에 노이즈가 중첩된 경우에서도, 그 노이즈의 영향이 워드선 활성화 신호 RXT에 나타나는 타이밍은 로우 어드레스 스트로브 신호/RAS의 신호 레벨이 변동하는 기간보다 이후가 된다. 따라서, 노이즈의 중첩이 단기간이면 제어 신호 RASF와 워드선 활성화 신호 RXT의 OR 연산 결과, 즉 논리 게이트(112)의 출력 신호 레벨은 노이즈의 영향을 받지 않고 H 레벨로 유지된다. 따라서, 워드선 활성화 신호 RXT를 로우 어드레스 디코드 인에이블 신호 RADE 대신에 사용하여도, 실시 형태 1과 마찬가지의 효과를 얻을 수 있다.
[실시 형태 1의 변형예 2]
도 12는 본 발명의 실시 형태 1의 변형예 2에 따른 리프레시 제어 회로(310)의 구성예를 나타내는 회로도이다.
도 12를 참조하여, 리프레시 제어 회로(310)는 도 3에 도시한 리프레시 제어 회로(110)와 비교하여, 논리 게이트(112)의 출력의 한쪽을 로우 어드레스 디코드 인에이블 신호 RADE 대신에 감지 증폭기 활성화 신호 S0N으로 하는 점이 다르다. 그 외의 회로의 구성 및 동작에 대해서는 실시 형태 1에 기재된 반도체 기억 장치(1000)와 마찬가지이므로 설명은 반복하지 않는다.
감지 증폭기 활성화 신호 S0N은 워드선 활성화 신호 RXT와 마찬가지로, 로우 어드레스 스트로브 신호/RAS의 활성화/비활성화에 각각 응답하여 활성화/비활성화되는 신호이며, 그 신호 레벨은 로우 어드레스 스트로브 신호/RAS의 신호 레벨에 인버터 및 지연 회로에 의한 지연 시간이 부여된 것이다.
따라서, 로우 어드레스 스트로브 신호/RAS에 노이즈가 중첩된 경우에도 그 노이즈의 영향이 감지 증폭기 활성화 신호 S0N에 나타나는 타이밍은, 로우 어드레스 스트로브 신호/RAS의 신호 레벨이 변동하는 기간보다도 이후가 된다. 따라서, 노이즈의 중첩이 단기간이면, 논리 게이트(112)의 출력 신호 레벨은 노이즈의 영향을 받지 않고 H 레벨로 유지된다. 따라서, 감지 증폭기 활성화 신호 S0N을 로우 어드레스 디코드 인에이블 신호 RADE 대신에 사용하여도, 실시 형태 1과 마찬가지의 효과를 얻는 것이 가능하다.
[실시 형태 1의 변형예 3]
도 13은 본 발명의 실시 형태1의 변형예 3에 따른 리프레시 제어 회로(410)의 구성예를 나타내는 회로도이다.
도 13을 참조하여 리프레시 회로(410)는 도 3에 도시한 리프레시 회로(110)와 비교하여, 논리 게이트(112)의 출력 한쪽을 로우 어드레스 디코드 인에이블 신호 RADE 대신에, 지연 회로(405)의 출력인 제어 신호 RASF의 지연 신호로 하는 점이 다르다. 그 밖의 회로의 구성 및 동작에 대해서는 실시 형태 1에 나타낸 반도체 기억 장치(1000)와 마찬가지이므로 설명은 반복하지 않는다.
이러한 구성으로 함으로써, 로우 어드레스 스트로브 신호/RAS에 생긴 노이즈에 기인하여 제어 신호 RAS에 순간적으로 노이즈가 중첩된 경우에서도 논리 게이트(112)의 출력은 H 레벨로 유지되므로 이것에 기인하여 리프레시 제어 신호 ZCBR이 L 레벨로 변화하지는 않는다.
따라서, 제어 신호 RASF의 지연 신호를 로우 어드레스 디코드 인에이블 신호 RADE 대신에 사용하여도 실시 형태 1과 마찬가지의 효과를 얻는 것이 가능하다.
본 발명은 본래 프리차지 동작을 지시하기 위해서 필요한 제1 및 제2 제어 신호의 신호 레벨의 조합 외에, 내부 제어 신호의 신호 레벨을 반영하여 리프레시 동작의 개시 및 종료를 지시하므로 제어 신호에 노이즈가 중첩된 경우에서도 메모리 셀 내의 데이터 파괴를 방지한 후에 리프레시 사이클을 확보할 수 있는 효과가 있다.

Claims (3)

  1. 제1 및 제2 제어 신호가 활성화되는 순서에 따라 리프레시 동작을 개시하는 반도체 기억 장치에 있어서,
    상기 제2 제어 신호의 활성화 및 비활성화 각각에 따라서 활성화 및 비활성화되는 내부 제어 신호를 생성하고, 상기 제1 및 상기 제2 제어 신호와 상기 내부 제어 신호에 따라서, 상기 리프레시 동작의 개시 및 종료를 지시하는 제어 회로,
    행렬형으로 배치되는 복수의 메모리 셀을 구비하는 메모리 셀 어레이,
    상기 복수의 로우 블록 각각은 상기 복수의 메모리 셀 행에 대응하여 각각 배치되는 복수의 워드선, 및
    어드레스 신호에 따라서, 상기 복수의 로우 블록 각각에서 복수의 메모리 셀 행 중 하나를 선택하는 행 선택 회로
    를 포함하되,
    상기 메모리 셀 어레이는 메모리 셀의 행 방향에 따라서 복수의 로우 블록으로 분할되고, 상기 행 선택 회로는 상기 제어 회로로 제어되어 통상의 판독 및 기입 동작시 상기 복수의 로우 블록 중 적어도 하나의 상기 로우 블록에서, 선택된 상기 메모리 셀 행에 대응하는 상기 복수의 워드선 중 하나를 활성화하고, 상기 리프레시 동작시에는 상기 통상의 판독 및 기입 동작시보다도 다수의 상기 로우 블록 각각에 있어서, 선택된 상기 메모리 셀 행에 대응하는 상기 복수의 워드선 중 하나를 활성화하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제어 회로는, 상기 리프레시 동작 시에 활성화되는 리프레시 제어 신호를 생성하는 제1 부(서브)제어 회로를 포함하고,
    상기 제1 부제어 회로는 상기 제2 제어 신호 및 상기 내부 제어 신호의 양쪽이 비활성 상태인 경우에서, 상기 제1 제어 신호가 활성화되었을 때, 리프레시 허가 신호를 활성화함과 함께, 상기 리프레시 허가 신호가 활성 상태인 경우에서 상기 제2 제어 신호가 활성화되었을 때 상기 리프레시 제어 신호를 활성화하고,
    상기 제1 부제어 회로는, 상기 제2 제어 신호 및 상기 내부 제어 신호 중 어느 한쪽이 활성 상태인 경우에 있어서, 상기 제1 제어 신호가 비활성화되었을 때, 리프레시 허가 신호를 비활성화함과 함께, 상기 리프레시 허가 신호가 비활성 상태인 경우에서, 상기 제2 제어 신호가 비활성화되었을 때 상기 리프레시 제어 신호를 비활성화하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 제2 제어 신호는 행계 동작의 활성화를 지시하기 위한 로우 어드레스 스트로브 신호이고,
    상기 제어 회로는, 상기 로우 어드레스 스트로브 신호의 활성화에 따라서, 소정 시간 경과 후에 로우 어드레스 디코드 인에이블 신호, 워드선 활성화 신호 및 감지 증폭기 활성화 신호를 순서대로 활성화하는 제2 부제어 회로를 더 포함하고,
    상기 제2 부제어 회로는, 상기 로우 어드레스 스트로브 신호의 비활성화에 따라서, 소정 시간 경과 후에, 워드선 활성화 신호 및 감지 증폭기 활성화 신호를 순서대로 비활성화함과 동시에, 상기 감지 증폭기 활성화 신호 및 상기 로우 어드레스 스트로브 신호 양쪽의 비활성화에 따라서, 상기 로우 어드레스 디코드 인에이블 신호를 비활성화고,
    상기 제1 부제어 회로는 상기 로우 어드레스 디코드 인에이블 신호를 상기 내부 제어 신호로서 이용하여 상기 리프레시 제어 신호를 생성하는 것을 특징으로 하는 반도체 기억 장치.
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