JP4731152B2

JP4731152B2 - 半導体記憶装置

Info

Publication number: JP4731152B2
Application number: JP2004316113A
Authority: JP
Inventors: 浩二新居
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2004-10-29
Filing date: 2004-10-29
Publication date: 2011-07-20
Anticipated expiration: 2024-10-29
Also published as: CN1783341A; TWI379309B; JP2006127669A; US20060092740A1; US20080291769A1; CN100538891C; TW200617961A; KR20060052337A; US7260018B2; US7570540B2; US7411860B2; US20070263435A1; KR101101531B1

Description

本発明は、半導体記憶装置に関し、特にマルチポートを有するＳＲＡＭ（Static Random Access Memory）に関する。

近年、携帯端末機器の普及に伴い、音声および画像のような大量のデータを高速に処理するデジタル信号処理の重要性が高くなってきている。このような携帯端末機器に搭載する半導体記憶装置として高速なアクセス処理が可能なＳＲＡＭが重要な位置を占めている。

一方、各々のポートを用いて独立してデータ書込および読出が可能なマルチポートの半導体記憶装置が注目されており、マルチポートを有するＳＲＡＭの需要が高まっている。

マルチポートの一種であるデュアルポートの場合、２つのポートから同時にデータ書込および読出を実行することが可能である。

しかしながら、このようなデュアルポートを有するＳＲＡＭの場合、たとえば同時に同一行に対してデータ書込を実行してしまう可能性がある。特にこの場合には、メモリセルに高負荷が印加される可能性があり、例外的にそのようなコマンドの入力が一般的に禁止されている。

この点に関して、特開平７−１４１８５９号公報においては、同一行への同時アクセスを簡易に検知する方式についての開示がなされている。

しかしながら、同一行への同時アクセスがあった場合、同時に同一行に対してデータ書込をする場合は禁止されるが、同時にデータ読出を実行する場合には何の障害もなくデータ読出を実行することが可能である。
特開平７−１４１８５９号公報

一方、一般的に、ＳＲＡＭメモリセルを設計する際、データ読出破壊を防ぐためのマージン指標としてスタティックノイズマージン（以下、ＳＮＭとも称する）が知られている。

上述したデュアルポートを有するＳＲＡＭメモリセルの場合、同一行に対して２つのワード線が設けられており、２つのワード線が同時に立ち上がった場合と一方のワード線のみが立ち上がった場合の両方の場合が存在するので、その両方を考慮してＳＮＭを考慮してＳＲＡＭメモリセルのマージン設計をする必要があった。

この点で、一方のワード線のみが立ち上がった場合よりも２つのワード線が同時に立ち上がった場合においては、ＳＮＭが小さくなるという傾向があった。

したがって、デュアルポートを有するＳＲＡＭメモリセルの場合、ＳＮＭを改善する方策として同一行のワード線と電気的に結合されるアクセストランジスタに比べてインバータを構成するＮチャネルＭＯＳトランジスタのドライバトランジスタのサイズを大きくすることによりＳＮＭを確保する設計としていた。

それゆえ、シングルポートのＳＲＡＭメモリセルに比べて、デュアルポートのＳＲＡＭメモリセルは、トランジスタが２個増えるだけでなく、さらにドライバトランジスタのサイズも大きくする必要があり、全体としてセル面積が増大するという問題があった。

また、ドライバトランジスタのサイズを大きくすることにより、スタンバイ時のリーク電流も増加してしまうという問題も発生していた。

本発明は、上記のような問題を解決するためになされたものであって、スタティックノイズマージン（ＳＮＭ）を十分に確保するとともにメモリセルサイズも縮小することが可能なマルチポートの半導体記憶装置を提供することを目的とする。

本発明に係る半導体記憶装置は、行列状に配置された複数のメモリセルを有するメモリアレイと、互いに独立の入出力信号の授受を実行する第１および第２のポートと、第１および第２のポートにそれぞれ入力されたアドレスに従ってメモリアレイに対して同時にアクセス可能な選択回路とを備える。メモリアレイは、メモリセル行にそれぞれ対応して設けられる複数の第１および第２のワード線と、メモリセル列にそれぞれ対応して設けられる複数の第１および第２のビット線とを含む。各メモリセルは、記憶するデータに応じて、第１および第２の記憶ノードを第１および第２の電位レベルの一方および他方にそれぞれ設定するためのフリップフロップ回路と、対応する第１のワード線とゲートとが電気的に結合され、対応する第１のビット線とフリップフロップ回路との間を電気的に結合するための第１のゲートトランジスタと、対応する第２のワード線とゲートとが電気的に結合され、対応する第２のビット線とフリップフロップ回路との間を電気的に結合するための第２のゲートトランジスタとを含む。選択回路は、第１および第２のポートにそれぞれ対応して設けられ、入力されたアドレスに従って行選択指示をそれぞれ出力する第１および第２の行デコーダと、メモリセル行にそれぞれ対応して設けられ、各々が第１および第２の行デコーダからの行選択結果に応じて対応する第１および第２のワード線を駆動するための複数のワードドライバとを含む。各ワードドライバは、第１および第２の行デコーダの一方から行選択指示の入力を受けた場合には、一方に対応するワード線の電圧レベルを第１の電圧レベルに設定し、第１および第２の行デコーダの両方から行選択指示の入力を受けた場合には、第１および第２のワード線の電圧レベルを第１の電圧レベルよりも低い第２の電圧レベルにそれぞれ設定する。

本発明の他の半導体記憶装置は、行列状に配置された複数のメモリセルを有するメモリアレイと、互いに独立の入出力信号の授受を実行する第１および第２のポートと、第１および第２のポートにそれぞれ入力されたアドレスに従ってメモリアレイに対して同時にアクセス可能な選択回路とを備える。メモリアレイは、メモリセル行にそれぞれ対応して設けられる複数の第１および第２のワード線と、メモリセル列にそれぞれ対応して設けられる複数の第１および第２のビット線とを含む。各メモリセルは、記憶するデータに応じて、第１および第２の記憶ノードを第１および第２の電位レベルの一方および他方にそれぞれ設定するためのフリップフロップ回路と、対応する第１のワード線とゲートとが電気的に結合され、対応する第１のビット線とフリップフロップ回路との間を電気的に結合するための第１のゲートトランジスタと、対応する第２のワード線とゲートとが電気的に結合され、対応する第２のビット線とフリップフロップ回路との間を電気的に結合するための第２のゲートトランジスタとを含む。メモリセル行にそれぞれ対応して設けられ、各々が対応するメモリセル行に含まれる各メモリセルのフリップフロップ回路に対して動作電圧を供給する電源線をさらに備える。選択回路は、第１および第２のポートにそれぞれ対応して設けられ、入力されたアドレスに従って行選択指示をそれぞれ出力する第１および第２の行デコーダと、メモリセル行にそれぞれ対応して設けられ、各々が第１および第２の行デコーダからの行選択結果に応じて対応する第１および第２のワード線を駆動するとともに、対応する電源線を駆動する複数のワードドライバとを含む。各ワードドライバは、第１および第２の行デコーダの一方から行選択指示の入力を受けた場合には、対応する電源線の電圧レベルを第１の電圧レベルに設定し、第１および第２の行デコーダの両方から行選択指示の入力を受けた場合には、対応する電源線の電圧レベルを第１の電圧レベルよりも高い第２の電圧レベルに設定する。

本発明に係るさらに別の半導体記憶装置は、行列状に配置された複数のメモリセルを有するメモリアレイと、互いに独立の入出力信号の授受を実行する第１および第２のポートと、第１および第２のポートにそれぞれ入力されたアドレスに従ってメモリアレイに対して同時にアクセス可能な選択回路とを備える。メモリアレイは、メモリセル行にそれぞれ対応して設けられる複数の第１および第２のワード線と、メモリセル列にそれぞれ対応して設けられる複数の第１および第２のビット線とを含み、各メモリセルは、記憶するデータに応じて、第１および第２の記憶ノードを第１および第２の電位レベルの一方および他方にそれぞれ設定するためのフリップフロップ回路と、対応する第１のワード線とゲートとが電気的に結合され、対応する第１のビット線とフリップフロップ回路との間を電気的に結合するための第１のゲートトランジスタと、対応する第２のワード線とゲートとが電気的に結合され、対応する第２のビット線とフリップフロップ回路との間を電気的に結合するための第２のゲートトランジスタとを含む。選択回路は、第１および第２のポートにそれぞれ対応して設けられ、入力されたアドレスに従って行選択指示をそれぞれ出力する第１および第２の行デコーダと、メモリセル行にそれぞれ対応して設けられ、各々が第１および第２の行デコーダからの行選択結果に応じて対応する第１および第２のワード線を駆動するための複数のワードドライバとを含む。各ワードドライバは、第１および第２の行デコーダの一方から行選択指示の入力を受けた場合には、一方に対応するワード線を駆動し、第１および第２の行デコーダの両方から行選択指示の入力を受けた場合には、いずれか一方のワード線を駆動する。

本発明に係る半導体記憶装置は、第１および第２の行デコーダの両方から行選択指示の入力を受けた場合には、第１および第２のワード線の電圧レベルを第１の電圧レベルよりも低い第２の電圧レベルにそれぞれ設定する。これにより、２つのアクセストランジスタがオンした場合においても駆動電流量を抑制し、駆動電流比が小さくなるのを防止することができるためＳＮＭの悪化を抑制することができる。

また、第１および第２の行デコーダの両方から行選択指示の入力を受けた場合には、対応する電源線の電圧レベルを第１の電圧レベルよりも高い第２の電圧レベルに設定する。これによりフリップフロップ回路の動作電圧を上昇させることにより２つのアクセストランジスタがオンした場合においてもＳＮＭに余裕を持たせることができるのでＳＮＭの悪化を抑制することができる。

また、第１および第２の行デコーダの両方から行選択指示の入力を受けた場合には、いずれか一方のワード線を駆動する。これにより、２つのアクセストランジスタが同時にオンすることはなく、駆動電流量を抑制し、駆動電流比が小さくなるのを防止することができるためＳＮＭの悪化を抑制することができる。

以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。

（実施の形態１）
図１は、本発明の実施の形態１に従う半導体記憶装置１の概略ブロック図である。

図１を参照して、本発明の実施の形態１に従う半導体記憶装置１は、ポートＰＡ用のコントロール回路５ａと、ポートＰＢ用のコントロール回路５ｂと、ポートＰＡ用のセンスアンプ／ライトドライバ１５ａと、ポートＰＢ用のセンスアンプ／ライトドライバ１５ｂと、ポートＰＡ用の行デコーダ１０ａと、ポートＰＢ用の行デコーダ１０ｂと、メモリアレイ２０と、ワードドライバＷＤ０〜ＷＤｎ−１とを備える。

コントロール回路５ａは、ポートＰＡから入力されたアドレス信号ＡＤＡの入力に基づいて、行デコーダ１０ａにバッファ処理した内部行アドレス信号ＩＡＤＡを出力する。さらに、コントロール回路５ａは、ポートＰＡから入力されたコマンド信号ＣＭＤＡに基づいて所定の動作を実行するように他の周辺回路に対して必要な指示あるいは制御を実行する。例えばデータ読出時においては、センスアンプ／ライトドラバ１５ａを制御して、ビット線を介して読み出された記憶データを外部に読出データＤＯＡとして出力するように指示し、データ書込時には、外部から入力される書込データＤＩＡについてビット線を介して選択されたアドレスに従うメモリセルに対して書込むように指示する。

コントロール回路５ｂもコントロール回路５ａと同様であり、ポートＰＢから入力されたアドレス信号ＡＤＢの入力に基づいて、行デコーダ１０ｂにバッファ処理した内部行アドレス信号ＩＡＤＢを出力する。さらに、コントロール回路５ｂは、ポートＰＢから入力されたコマンド信号ＣＭＤＢに基づいて所定の動作を実行するように他の周辺回路に対して必要な指示あるいは制御を実行する。例えばデータ読出時においては、センスアンプ／ライトドラバ１５ｂを制御して、ビット線を介して読み出された記憶データを外部に読出データＤＯＢとして出力するように指示し、データ書込時には、外部から入力される書込データＤＩＢについてビット線を介して選択されたアドレスに従うメモリセルに対して書込むように指示する。なお、図示しないがコントロール回路５ａ，５ｂは、クロック信号に同期してアドレス信号およびコマンド信号の入力に基づく一連の処理を実行するものとする。なお、コントロール回路５ｂには、コントロール回路５ａに入力されるコマンドＣＭＤＡが入力されており、両方のコントロール回路５ａ，５ｂがともに書込コマンドを選択する場合には、例外的にコントロール回路５ｂにおける書込コマンドは実行されないように制御される。他の場合については、動作上書込コマンドと読出コマンドとが両ポートを用いて実行することが可能であるが、本例においては、簡易のためコントロール回路５ａ，５ｂに入力されるコマンドＣＭＤとしてはともに読出コマンドであるとして以下に説明する。

行デコーダ１０ａは、コントロール回路５ａよりバッファ処理された内部行アドレス信号ＩＡＤＡの入力に基づいて行選択結果であるデコード信号をワードドライバＷＤ０〜ＷＤｎ−１（以下、総括してワードドライバＷＤとも称する）に出力する。同様に、行デコーダ１０ｂは、コントロール回路５ｂよりバッファ処理された内部行アドレス信号ＩＡＤＢの入力に基づいて行選択結果であるデコード信号をワードドライバＷＤ０〜ＷＤｎ−１に出力する。行デコーダ１０ａは、複数の論理回路ＡＤで構成され、入力された内部行アドレス信号の組合せの一つに基づいて対応するワードドライバＷＤに対して本例においては「Ｈ」レベルのデコード信号が出力されるものとする。

メモリアレイ２０は、行列状に集積配置された複数のメモリセルＭＣを有する。

メモリアレイ２０は、メモリセル行にそれぞれ対応して設けられるポートＰＡおよびＰＢ用の複数のワード線ＷＬＡ，ＷＬＢを有する。

本例においてはｎ行のメモリセル行が配置されており、一例として第１行目と第ｎ行目のメモリセル行にそれぞれ対応してワード線ＷＬＡ０，ＷＬＢ０およびＷＬＡｎ−１，ＷＬＢｎ−１が示されている。

また、メモリセル列にそれぞれ対応してポートＰＡおよびＰＢ用のビット線対ＢＬＡＰおよびＢＬＢＰが設けられる。

本例においてはｍ個のメモリセル列が配置されており、一例として第１列目と第ｍ列目のメモリセル列にそれぞれ対応してビット線対ＢＬＡＰ０，ＢＬＢＰ０およびＢＬＡＰｍ−１，ＢＬＢＰｍ−１が示されている。

各ビット線対は、互いに相補の２本のビット線を有し、ビット線対ＢＬＡＰ０は、ビット線ＢＬＡ０，／ＢＬＡ０を含む（以下、総括してビット線ＢＬＡ，／ＢＬＡとも称する）。同様にビット線対ＢＬＢＰ０は、ビット線ＢＬＢ０，／ＢＬＢ０を含む（以下、総括してビット線ＢＬＢ，／ＢＬＢとも称する）。

ワードドライバＷＤは、メモリセル行にそれぞれ対応して設けられ、行デコーダ１０ａ，１０ｂから出力されるデコード信号に基づいて対応するワード線ＷＬＡもしくはＷＬＢを選択的に活性化する。

センスアンプ／ライトドライバ１５ａ，１５ｂは、コントロール回路５ａ，５ｂからの指示に応答してデータ読出時において、ビット線対ＢＬＰＡもしくはＢＬＰＢに伝達されたデータを増幅して読出データＤＯＡ，ＤＯＢとして出力する。また、データ書込時において、ビット線対ＢＬＰＡもしくはＢＬＰＢに書込データＤＩＡ，ＤＩＢに応じた電圧レベルをビット線対ＢＬＰＡもしくはＢＬＰＢに伝達する。

図２は、本発明の実施の形態１に従うメモリセルＭＣの構成を説明する図である。

図２を参照して、本発明の実施の形態１に従うメモリセルＭＣは、トランジスタＰＴ１，ＰＴ２，ＮＴ１〜ＮＴ６を含む。なお、トランジスタＰＴ１，ＰＴ２は、一例としてＰチャネルＭＯＳトランジスタとする。また、トランジスタＮＴ１〜ＮＴ６は、一例としてＮチャネルＭＯＳトランジスタとする。ここで、トランジスタＮＴ３〜ＮＴ６は、ビット線と記憶ノードとの間に設けられるアクセストランジスタである。また、トランジスタＮＴ１，ＮＴ２，ＰＴ１，ＰＴ２は、メモリセルＭＣ内においてインバータを構成するドライバトランジスタである。

トランジスタＰＴ１は、電源電圧ＶＤＤと記憶ノードＮｄ０との間に配置され、そのゲートは記憶ノードＮｄ１と電気的に結合される。トランジスタＮＴ１は、記憶ノードＮｄ０と接地電圧ＧＮＤとの間に配置され、そのゲートは記憶ノードＮｄ１と電気的に結合される。トランジスタＰＴ２は、電源電圧ＶＤＤと記憶ノードＮｄ１との間に配置され、そのゲートは記憶ノードＮｄ０と電気的に結合される。トランジスタＮＴ２は、記憶ノードＮｄ１と接地電圧ＧＮＤとの間に配置され、そのゲートは記憶ノードＮｄ０と電気的に結合される。このトランジスタＰＴ１，ＰＴ２およびＮＴ１，ＮＴ２は、記憶ノードＮｄ０およびＮｄ１の信号レベルを保持するための、２個のＣＭＯＳインバータを形成し、クロスカップリングされることによりＣＭＯＳ型のフリップフロップ回路となる。

アクセストランジスタＮＴ３は、記憶ノードＮｄ０とビット線ＢＬＡとの間に配置され、そのゲートはワード線ＷＬＡと電気的に結合される。アクセストランジスタＮＴ４は、記憶ノードＮｄ１とビット線／ＢＬＡとの間に配置され、そのゲートはワード線ＷＬＡと電気的に結合される。アクセストランジスタＮＴ５は、記憶ノードＮｄ０とビット線ＢＬＢとの間に配置され、そのゲートはワード線ＷＬＢと電気的に結合される。アクセストランジスタＮＴ６は、記憶ノードＮｄ１とビット線／ＢＬＢとの間に配置され、そのゲートはＷＬＢと電気的に結合される。

記憶ノードＮｄ０および記憶ノードＮｄ１に対するデータ書込および読出は、ワード線ＷＬＡもしくはワード線ＷＬＢの活性化（Ｈレベル）に応答するアクセストランジスタＮＴ３およびアクセストランジスタＮＴ４のオンあるいはアクセストランジスタＮＴ５およびＮＴ６のオンによって、記憶ノードＮｄ０およびＮｄ１とビット線ＢＬＡおよび／ＢＬＡあるいはビット線ＢＬＢおよび／ＢＬＢとがそれぞれ電気的に結合されることによって実行される。

たとえば、ワード線ＷＬＡが非活性化（Ｌレベル）されて、アクセストランジスタＮＴ３およびＮＴ４がオフしている場合には、記憶ノードＮｄ０およびＮｄ１に保持されるデータレベルに応じて、それぞれのＣＭＯＳインバータにおいて、Ｎ型およびＰ型ＭＯＳトランジスタの一方がオンする。これにより、メモリセルに保持されるデータレベルに応じて、記憶ノードＮｄ０およびＮｄ１は、データの「Ｈ」レベルに対応する電源電圧ＶＣＣおよびデータの「Ｌ」レベルに対応する接地電圧ＧＮＤのうち一方および他方とそれぞれ結合される。これにより、周期的にワード線ＷＬＡをオンしてリフレッシュ動作を実行することなく、スタンバイ状態時においてメモリセル内にデータを保持することが可能となる。ワード線ＷＬＢについてもＷＬＡと同様であるのでその詳細な説明は繰り返さない。

図３は、本発明の実施の形態１に従うワードドライバＷＤの回路構成図である。

図３を参照して、本発明の実施の形態１に従うワードドライバＷＤは、トランジスタＮＴＡ１，ＰＴＡ１〜ＰＴＡ４と、トランジスタＮＴＢ１，ＰＴＢ１〜ＰＴＢ４と、インバータＩＶ０〜ＩＶ２と、ＮＡＮＤ回路ＮＤ０とを含む。なお、トランジスタＮＴＡ１，ＮＴＢ１は、ＮチャネルＭＯＳトランジスタとする。また、トランジスタＰＴＡ１〜ＰＴＡ４，ＰＴＢ１〜ＰＴＢ４は、ＰチャネルＭＯＳトランジスタとする。

トランジスタＰＴＡ３，ＰＴＡ４は、電源電圧ＶＤＤとワード線ＷＬＡとの間に配置され、トランジスタＰＴＡ３のゲートはダイオード接続されてトランジスタＰＴＡ４のソース側と電気的に結合される。トランジスタＰＴＡ４のゲートは、ノードＮＡと電気的に結合される。トランジスタＰＴＡ２，ＰＴＡ１およびトランジスタＮＴＡ１は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に直列に接続され、トランジスタＰＴＡ２のゲートは、ノードＮＢと電気的に結合される。また、トランジスタＰＴＡ１とトランジスタＮＴＡ１との間の接続ノードは、ワード線ＷＬＡと電気的に結合される。また、トランジスタＰＴＡ１，ＮＴＡ１のゲートは、インバータＩＶ０を介するデコード信号ＷＳＡの反転信号の入力をそれぞれ受ける。なお、トランジスタＰＴＡ１〜ＰＴＡ４，ＮＴＡ１およびインバータＩＶ０は、ワード線ＷＬＡを駆動するワードドライバユニットＷＤＵＡを構成する。

トランジスタＰＴＢ３，ＰＴＢ４は、電源電圧ＶＤＤとワード線ＷＬＢとの間に配置され、トランジスタＰＴＢ３のゲートはダイオード接続されてトランジスタＰＴＢ４のソース側と電気的に結合される。トランジスタＰＴＢ４のゲートは、ノードＮＡと電気的に結合される。トランジスタＰＴＢ２，ＰＴＢ１およびトランジスタＮＴＢ１は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に直列に接続され、トランジスタＰＴＢ２のゲートは、ノードＮＢと電気的に結合される。また、トランジスタＰＴＢ１とＮＴＢ１との間の接続ノードは、ワード線ＷＬＢと電気的に結合される。また、トランジスタＰＴＢ１，ＮＴＢ１のゲートは、インバータＩＶ１を介するデコード信号ＷＳＢの反転信号の入力をそれぞれ受ける。なお、トランジスタＰＴＢ１〜ＰＴＢ４，ＮＴＢ１およびインバータＩＶ１は、ワード線ＷＬＢを駆動するワードドライバユニットＷＤＵＢを構成する。

また、ＮＡＮＤ回路ＮＤ０は、デコード信号ＷＳＡとデコード信号ＷＳＢとの入力を受けてそのＮＡＮＤ論理演算結果をノードＮＡに伝達する。インバータＩＶ２は、ＮＡＮＤ回路ＮＤ０の出力信号を受けて、その反転信号をノードＮＢに伝達する。なお、ＮＡＮＤ回路ＮＤ０およびインバータＩＶ２は、同一行アドレスが選択されたかどうかを検知する検知回路ＤＴＣを構成する。

以下、本発明の実施の形態１に従うワードドライバＷＤの動作について説明する。

デコード信号ＷＳＡ，ＷＳＢは、通常の非活性化状態においては、「Ｌ」レベルに設定されており、活性化状態においては、「Ｈ」レベルに設定される。

たとえば、ポートＰＡのアドレス信号ＡＤＡに基づいてデコード信号ＷＳＡが選択活性化された場合について考える。この場合においてポートＰＢのデコード信号ＷＳＢは、非活性状態であるとする。すなわち、ポートＰＡおよびＰＢにおいて互いに異なる行アドレスが選択された場合（以下、単に別行アクセスとも称する）について説明する。具体的には、デコード信号ＷＳＡ，ＷＳＢがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルであるとする。

この場合、検知回路ＤＴＣにおいて、デコード信号ＷＳＡ，ＷＳＢは、ともに「Ｈ」レベルすなわち同一行アドレスが選択された場合ではないので、ＮＡＮＤ回路ＮＤ０のＮＡＮＤ出力結果である出力信号は、「Ｈ」レベルに設定される。そして、その反転信号は「Ｌ」レベルに設定される。すなわち、ノードＮＡ，ＮＢの電圧レベルは、「Ｈ」レベルおよび「Ｌ」レベルである。

したがって、ワードドライバユニットＷＤＵＡにおいて、トランジスタＰＴＡ２およびＰＴＡ１はオンとなり、トランジスタＮＴＡ１はオフである。これに伴い、ワード線ＷＬＡは、初期状態の「Ｌ」レベルから「Ｈ」レベルに変化し、ワード線ＷＬＡが活性化される。なお、デコード信号ＷＳＡが「Ｌ」レベルの場合には、トランジスタＮＴＡがオンしているためワード線ＷＬＡは「Ｌ」レベルに設定されている。

また、このとき、ノードＮＡは、「Ｈ」レベルであるためトランジスタＰＴ４はオフしている。

そして、デコード信号ＷＳＡが「Ｌ」レベルになると、トランジスタＰＴＡ２，ＰＴＡ１はオフするのでワード線ＷＬＡは、初期状態である非活性化状態（「Ｌ」レベル）になる。

同様に、ポートＰＢ用の行選択信号ＷＳＢが「Ｈ」レベルになると、上記のワードドライバユニットＷＤＵＡで説明したのと同様にワードドラバユニットＷＤＵＢにおいてワード線ＷＬＢが「Ｈ」レベルに活性化される。

すなわち、上記において説明したようにポートＰＡおよびＰＢにおいて互いに異なる行アドレスが選択された場合にはワード線ＷＬＡ，ＷＬＢの一方の電圧レベルは「Ｈ」レベル（電圧ＶＤＤレベル）に駆動される。

次に、ポートＰＡ，ＰＢ同時に同一行の行アドレスが選択された場合（以下、単に同一行アクセスとも称する）について考える。この場合には、デコード信号ＷＳＡ，ＷＳＢがともに「Ｈ」レベルになる。これに伴い、ＮＡＮＤ回路ＮＤ０の出力信号は「Ｌ」レベルに設定される。そして、その反転信号は「Ｈ」レベルに設定される。すなわち、ノードＮＡ，ＮＢの電圧レベルは、「Ｌ」レベルおよび「Ｈ」レベルである。

したがって、トランジスタＰＴＡ２，ＰＴＢ２はオフする。一方、トランジスタＰＴＡ４，ＰＴＢ４はオンする。それゆえ、ワード線ＷＬＡは、トランジスタＰＴＡ１およびＰＴＡ２を介して電源電圧ＶＤＤの電圧レベルで駆動されるのではなく、トランジスタＰＴＡ３，ＰＴＡ４を介して電源電圧ＶＤＤからダイオード接続によるトランジスタＰＴＡ３のしきい値電圧Ｖｔｐ降下した、電源電圧ＶＤＤ−Ｖｔｐで駆動されることになる。同様にワード線ＷＬＢについてもＷＬＡと同様に、トランジスタＰＴＢ１およびＰＴＢ２を介して電源電圧ＶＤＤの電圧レベルで駆動されるのではなく、トランジスタＰＴＢ３，ＰＴＢ４を介して電源電圧ＶＤＤからダイオード接続によるトランジスタＰＴＢ３のしきい値電圧Ｖｔｐ降下した、電源電圧ＶＤＤ−Ｖｔｐで駆動されることになる。

たとえば一例として、電源電圧ＶＤＤが１．２Ｖ、トランジスタＰＴＡ３，ＰＴＢ３のしきい値電圧Ｖｔｐが０．４Ｖとすると、ポートＰＡ，ＰＢが同一行の行アドレスを選択した場合には、ワード線線ＷＬＡ，ＷＬＢは、１．２−０．４＝０．８Ｖで駆動されることになる。

図４は、同一行アクセスの場合と別行アクセスの場合におけるワード線の電圧レベルを説明する図である。

図４に示されるように、同一行アクセスの場合には、ワード線ＷＬＡおよびＷＬＢの電圧レベルは、電源電圧ＶＤＤ−Ｖｔｐに設定される。一方、別行アクセスの場合には、ワード線ＷＬＡもしくはＷＬＢの電圧レベルは、電源電圧ＶＤＤに設定される。

図５は、本発明の実施の形態１に従うメモリセルにおけるスタティックノイズマージンを説明する図である。

図５に示されるように、本例においては同一行アクセスの場合には、ワード線ＷＬＡおよびＷＬＢの電圧レベルを電源電圧ＶＤＤから電源電圧ＶＤＤ−Ｖｔｐに下げることによりＳＮＭの悪化を防止することができる。

その理由としては、一方のポートからのみのアクセスの場合に、たとえばワード線ＷＬＡの電源電圧ＶＤＤに設定し、ワード線ＷＬＢの電圧レベルを接地電圧ＧＮＤ（０Ｖ）に設定した場合について考えると、トランジスタＮＴ１の駆動電流と、トランジスタＮＴ３，ＮＴ５を合わせた駆動電流との比は１となる。あるいは、トランジスタＮＴ２の駆動電流と、トランジスタＮＴ４，ＮＴ６を合わせた駆動電流との比は１となる。

一方、ポートＰＡ，ＰＢが同時に同一行をアクセスした場合にはワード線ＷＬＡ，ＷＬＢの電圧レベルが電源電圧ＶＤＤとした場合に、トランジスタＮＴ１の駆動電流と、トランジスタＮＴ３，ＮＴ５を合わせた駆動電流との比は１より小さくなる。あるいは、トランジスタＮＴ２の駆動電流と、トランジスタＮＴ４，ＮＴ６を合わせた駆動電流との比１より小さくなる。

したがって、ポートＰＡ，ＰＢが同時に同一行をアクセスした場合にはワード線ＷＬＡ，ＷＬＢの電圧レベルが電源電圧ＶＤＤとした場合に、図６に示されるように別行アクセスの場合に比べてＳＮＭが悪化することになる。

本実施の形態においては、ポートＰＡ，ＰＢが同時に同一行をアクセスした場合にはワード線ＷＬＡ，ＷＬＢの電圧レベルを電源電圧ＶＤＤ−Ｖｔｐとすることにより、アクセストランジスタの駆動電流を抑制することによりトランジスタの駆動電流比が小さくなるのを防止することができる。結果として、ＳＮＭの悪化を防止することができる。

本実施の形態１の構成の如く、ワード線の電圧レベルを動的に制御することによって、スタティックノイズマージンの低下を抑制することができるためドライバトランジスタのサイズを大きくする必要がなく、従来に比べてメモリセルの面積を小さくすることが可能である。具体的には、従来の構成においては、トランジスタのサイズすなわちゲート幅Ｗ／ゲート長Ｌに関して、サイズ比を比較するとＷ（ＰＴ１）／Ｌ（ＰＴ１）：Ｗ（ＮＴ３）／Ｌ（ＮＴ３）：Ｗ（ＮＴ１）／Ｌ（ＮＴ１）＝１：１：３として設計していた（括弧内はトランジスタの符号を示す）。したがって、ＮチャネルＭＯＳトランジスタのドライバトランジスタを非常に大きく設計する必要があったが本願構成においては、サイズ比について、Ｗ（ＰＴ１）／Ｌ（ＰＴ１）：Ｗ（ＮＴ３）／Ｌ（ＮＴ３）：Ｗ（ＮＴ１）／Ｌ（ＮＴ１）＝１：１：１と設計することが可能となり、従来に比べてメモリセルの面積を飛躍的に小さくすることができる。なお、他の対応するトランジスタのサイズについても同様である。すなわち、Ｗ（ＰＴ１）／Ｌ（ＰＴ１）＝Ｗ（ＰＴ２）／Ｌ（ＰＴ２）、Ｗ（ＮＴ３）／Ｌ（ＮＴ３）＝Ｗ（ＮＴ５）／Ｌ（ＮＴ５）＝Ｗ（ＮＴ４）／Ｌ（ＮＴ４）＝Ｗ（ＮＴ６）／Ｌ（ＮＴ６）、Ｗ（ＮＴ１）／Ｌ（ＮＴ１）＝Ｗ（ＮＴ２）／Ｌ（ＮＴ２）である。

そして、さらにはトランジスタサイズを小さくことに伴いスタンバイ時のリーク電流も低減することが可能である。

（実施の形態２）
図７は、本発明の実施の形態２に従う半導体記憶装置１ａの概略ブロック図である。

図７を参照して、本発明の実施の形態２に従う半導体記憶装置１ａは、ワードドライバＷＤをワードドライバＷＤａに置換した点が異なる。さらにメモリセル行にそれぞれ対応して設けられた電源線ＶＭ０〜ＶＭｎ−１を設けた点が異なる。その他の点は実施の形態１の図１の半導体記憶装置１で説明したのと同様であるのでその詳細な説明は繰返さない。

図８は、本発明の実施の形態２に従うメモリセルＭＣａの回路構成図である。

図８を参照して、本発明の実施の形態２に従うメモリセルＭＣａは、図２で説明したメモリセルＭＣと比較して、トランジスタＰＴ１，ＰＴ２のソース側が電源電圧ＶＤＤと接続されるのではなく、電源線ＶＭが接続されている点が異なる。その他の構成および接続関係については図２で説明したのと同様であるのでその詳細な説明は繰返さない。

本発明の実施の形態２に従うメモリセルＭＣａは、電源線ＶＭからメモリセルのフリップフロップ回路ＦＦａに対して動作電圧が供給される構成となっている。

図９は、本発明の実施の形態２に従うワードドライバＷＤａの回路構成図である。

図９を参照して、本発明の実施の形態２に従うワードドライバＷＤａは、トランジスタＰＴＡ１，ＮＴＡ１と、トランジスタＰＴＢ１，ＮＴＢ１と、トランジスタＴｐ１，Ｔｐ２と、インバータＩＶ０，ＩＶ１，ＩＶ３と、ＮＡＮＤ回路ＮＤ０とを含む。なお、トランジスタＴｐ１およびＴｐ２は、ＰチャネルＭＯＳトランジスタとする。

トランジスタＰＴＡ１，ＮＴＡ１は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に直列に接続され、その接続ノードはワード線ＷＬＡと電気的に結合される。また、それぞれのゲートはインバータＩＶ０を介するデコード信号ＷＳＡの反転信号の入力を受ける。インバータＩＶ０と、トランジスタＰＴＡ１，ＮＴＡ１とは、ワード線ＷＬＡを駆動するワードドライバユニットＷＤＵＡ＃を構成する。

同様に、トランジスタＰＴＢ１，ＮＴＢ１は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に直列に接続され、その接続ノードはワード線ＷＬＢと電気的に結合される。また、それぞれのゲートは、インバータＩＶ１を介するデコード信号ＷＳＢの反転信号の入力を受ける。インバータＩＶ１と、トランジスタＰＴＢ１，ＮＴＢ１とは、ワード線ＷＬＢを駆動するワードドライバユニットＷＤＵＢ＃を構成する。

ＮＡＮＤ回路ＮＤ０は、デコード信号ＷＳＡとＷＳＢとの入力を受けてそのＮＡＮＤ論理演算結果を出力する。トランジスタＴｐ１は、電源電圧ＶＤＤよりも高電圧の電源電圧ＶＤＤＭと電源線ＶＭとの間に配置され、そのゲートはＮＡＮＤ回路ＮＤ０の出力信号の入力を受ける。トランジスタＴｐ２は、電源電圧ＶＤＤと電源線ＶＭとの間に配置され、そのゲートはインバータＩＶ３を介するＮＡＮＤ回路ＮＤ０の反転信号の入力を受ける。ＮＡＮＤ回路ＮＤ０と、インバータＩＶ３と、トランジスタＴｐ１，Ｔｐ２は、電源線ＶＭの電圧レベルを切り換える電圧切換回路を構成する。

本発明の実施の形態２に従うワードドライバＷＤａの動作について説明する。たとえば、互いに異なる行アドレスが選択された場合、一例としてデコード信号ＷＳＡが「Ｈ」レベルでデコード信号ＷＳＢが「Ｌ」レベルの場合には、ワードドライバユニットＷＤＵＡ＃は、ワード線ＷＬＡを電源電圧ＶＤＤで駆動する。同様にデコード信号ＷＳＡが「Ｌ」レベルでデコード信号ＷＳＢが「Ｈ」レベルの場合には、ワードドライバユニットＷＤＵＢ＃は、ワード線ＷＬＢを電源電圧ＶＤＤで駆動する。インバータＩＶ０を介するその反転信号がトランジスタＰＴＡ１のゲートに入力されてワード線ＷＬＡは電源電圧ＶＤＤと電気的に結合されて「Ｈ」レベルに設定される。これらの場合には、電圧調整回路ＶＡＤにおいて、ＮＡＮＤ回路ＮＤ０の出力信号は、「Ｈ」レベルである。したがって、トランジスタＴｐ１はオフしており、トランジスタＴｐ２はオンしている。したがって、電源線ＶＭには、電源電圧ＶＤＤが供給されている。

一方、同一行がアクセスされた場合にはデコード信号ＷＳＡ，ＷＳＢがともに「Ｈ」レベルに設定され、ワード線ＷＬＡおよびＷＬＢが電源電圧ＶＤＤで駆動される。また、ＮＡＮＤ回路ＮＤ０の出力信号は「Ｌ」レベルに設定される。これに伴い、トランジスタＴｐ１がオンし、トランジスタＴｐ２はオフする。したがって、電源線ＶＭには、電源電圧ＶＤＤよりも高電圧の電源電圧ＶＤＤＭが供給される。

図１０は、本発明の実施の形態２に従う同一行アクセスおよび別行アクセスにおける電源線ＶＭとワード線ＷＬＡ，ＷＬＢの関係を説明する図である。

図１０に示されるように、同一行アクセスの場合には電源線ＶＭの電圧レベルが電源電圧ＶＤＤからそれよりも電圧レベルが高い電源電圧ＶＤＤＭに上昇する。これにより、フリップフロップＦＦａの動作電圧が、別行アクセスの場合には電源電圧ＶＤＤに設定されていたが同一行アクセスの場合には電源電圧ＶＤＤＭに設定されることにより、図１１の本発明の実施の形態２に従うスタティックノイズマージンを説明する図において示されるように別行アクセス時と同一行アクセス時のＳＮＭをほぼ同じ大きさに保つことができる。

このように同一行の行アドレスが選択された場合に、メモリセルのフリップフロップ回路の動作電圧を上昇させることにより、実施の形態１の場合と同様に同一行アクセス時のＳＮＭの悪化を防ぐことができる。

（実施の形態３）
図１２は、本発明の実施の形態３に従う半導体記憶装置１ｂの概略ブロック図である。

図１２を参照して、本発明の実施の形態３に従う半導体記憶装置１ｂは、図１で説明した半導体記憶装置１と比較して、ポートＰＡ用の行アドレス比較回路２５ａと、ポートＰＢ用の行アドレス比較回路２５ｂと、ビット線対ＢＬＡＰとＢＬＢＰとを短絡するためのイコライズ回路３０とをさらに備えた点が異なる。さらに、ワードドライバＷＤをワードドライバＷＤｂに置換した点が異なる。その他の点については実施の形態１の図１の半導体記憶装置１で説明したのと同様であるのでその詳細な説明は繰返さない。

図１３は、本発明の実施の形態３に従うワードドライバＷＤｂの回路構成図である。

図１３を参照して、本発明の実施の形態３に従うワードドライバＷＤｂは、インバータＩＶ０，ＩＶ４，ＩＶ５と、ＮＡＮＤ回路ＮＤ１とを含む。インバータＩＶ０、ＩＶ４は、ワード線ＷＬＡを駆動するワードドライバユニットＷＤＵＡ＃を構成する。また、ＮＡＮＤ回路ＮＤ１と、インバータＩＶ５は、ワード線ＷＬＢを駆動するワードドライバユニットＷＤＵＢａを構成する。

ワードドライバユニットＷＤＵＡ＃において、インバータＩＶ０，ＩＶ４は直列に接続され、デコード信号ＷＳＡの入力を受けて入力に応じた電圧レベルでワード線ＷＬＡを駆動する。一方、ワードドライバユニットＷＤＵＢａにおいて、ワード線ＷＬＢは、インバータＩＶ５を介するＮＡＮＤ回路ＮＤ１の反転信号の出力信号に応じて駆動される。

具体的にはＮＡＮＤ回路ＮＤ１は、インバータＩＶ０を介するデコード信号ＷＳＡの反転信号とデコード信号ＷＳＢとの入力を受けてそのＮＡＮＤ論理演算結果をインバータＩＶ５に出力する。

したがって、同一行のアクセスが実行される場合すなわちデコード信号ＷＳＡ，ＷＳＢがともに「Ｈ」レベルの場合にはＮＡＮＤ回路ＮＤ１の出力信号は「Ｈ」レベルとなるためワード線ＷＬＢは活性化状態とはならない。したがってこの場合においてはワード線ＷＬＡのみが活性化状態となる。すなわち、本実施の形態３に従うワードドライバＷＤｂは、同一行が選択された場合にはポートＰＡのみのワード線ＷＬＡを選択するものとする。

図１４は、本発明の実施の形態３に従う行アドレス比較回路２５ａの回路構成図である。

図１４に示されるように、行アドレス比較回路２５ａは、初段において排他的論理和回路ＮＲ（本例では一例としてＥＸＮＯＲ回路）で構成され、次段以降、複数段のＡＮＤ回路Ａｎで構成される。具体的には、排他的論理和回路ＮＲに内部行アドレス信号ＩＡＤＡ，ＩＡＤＢのそれぞれのビットが入力されて比較される。そして、排他的論理和回路ＮＲにおいて、同一の内部行アドレス信号ＩＡＤＡ，ＩＡＤＢが入力された場合には、「Ｈ」レベルの信号が次段以降のＡＮＤ回路の入力ノードに伝達される。全て同一ビット値であれば最終段のＡＮＤ回路の出力信号である制御信号ＣＯＭは「Ｈ」レベルに設定される。なお、行アドレス比較回路２５ｂにおいても同様の動作が実行される。

図１５は、本発明の実施の形態３に従うイコライズ回路３０の回路構成図である。

図１５を参照して、本発明の実施の形態３に従うイコライズ回路３０は、トランスファゲートＴＧａ，ＴＧｂと、インバータ５０とを含む。

トランスファゲートＴＧａは、ビット線ＢＬＡとＢＬＢとの間に配置され、そのゲートは、制御信号ＣＯＭおよびインバータ５０を介するその反転信号の入力を受ける。トランスファゲートＴＧｂは、ビット線／ＢＬＢと／ＢＬＡとの間に配置され、そのゲートは制御信号ＣＯＭおよびインバータ５０を介するその反転信号の入力を受ける。すなわち、制御信号ＣＯＭが「Ｌ」レベルの場合には、トランスファゲートはオフであるが、「Ｈ」レベルの場合にはビット線ＢＬＡとビット線ＢＬＢとが電気的に結合される。同様にビット線／ＢＬＢと／ＢＬＡとが電気的に結合される。

本発明の実施の形態３においては、行アドレス比較回路２５ａ，２５ｂで入力されたポートＰＡ用の内部行アドレスＩＡＤＡとポートＰＢ用の内部行アドレスＩＡＤＢとが比較されて、一致した場合には制御信号ＣＯＭが「Ｈ」レベルに設定されて、ビット線対ＢＬＡＰと、ＢＬＢＰとが電気的に結合される。これにより上述したようにワードドライバＷＤｂにおいて、同一行の行アドレスが選択される場合において、ポートＰＡ用のワード線ＷＬＡのみが活性化された場合においてもビット線対ＢＬＡＰとＢＬＢＰとを用いて、ポートＰＡ用のセンスアンプ／ライトドライバ１５ａとポートＰＡ用のセンスアンプ／ライトドライバ１５ｂとにおいて同様の動作を実行することができる。たとえば、データ読出時において、読出データＤＯＡ，ＤＯＢをそれぞれ出力することが可能となる。

図１６は、本発明の実施の形態３に従う別行アクセス時におけるワード線ＷＬＡ，ＷＬＢとビット線対ＢＬＡＰ，ＢＬＢＰの動作波形図である。本例においては、一例としてデコード信号ＷＳＡ，ＷＳＢがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルである場合について説明する。

図１６（ａ）に示されるようにワード線ＷＬＡは上述したように１．２Ｖの電圧で駆動される。一方、ワード線ＷＬＢは、非活性化状態であり、０Ｖに設定される。

図１６（ｂ）に示されるようにビット線対ＢＬＡＰは、アドレスに従って選択されたメモリセルの記憶ノードＮｄ０，Ｎｄ１の電位レベルに応じてプリチャージされた１．２Ｖの電位レベルから変化する。ここでは、記憶ノードＮｄ０，Ｎｄ１が「Ｌ」レベルおよび「Ｈ」レベルの電位レベルに設定されている場合が示されている。したがって、アクセストランジスタＮＴ３，ＮＴ４のオンに伴いビット線ＢＬＡ，／ＢＬＡの電位レベルが変化し、これをセンスアンプ／ライトドライバ１５ａが増幅して読出データＤＯＡとして外部に出力する。

図１６（ｃ）は、ビット線対ＢＬＢＰの電位レベルを説明する図であり、ワード線ＷＬＢは非活性化状態であるのでプリチャージされた電位レベルである１．２Ｖを維持している。

図１７は、本発明の実施の形態３に従う同一行アクセス時におけるワード線ＷＬＡ，ＷＬＢとビット線対ＢＬＡＰ，ＢＬＢＰの動作波形図である。

図１７（ａ）に示されるように上述したように同一行アクセス時においては、ワード線ＷＬＡのみが活性化される。したがって、図１６（ａ）で説明したのと同じ状態である。

図１７（ｂ）に示されるように、ビット線対ＢＬＡＰは、図１６（ｂ）で説明したのと同様の動作によりその電位レベルが変化する。

図１７（ｃ）は、ビット線対ＢＬＢＰの電位レベルであるが、同一行アクセス時においては、上述したようにイコライズ回路３０が制御信号ＣＯＭに応答してビット線ＢＬＡと、ビット線ＢＬＢとを短絡する。同様にビット線／ＢＬＡと、ビット線／ＢＬＢとを短絡する。これにより、イコライズ回路３０の動作に応答してビット線対ＢＬＢＰは、ビット線対ＢＬＡＰと同様の電位レベルになる。

これを、ポートＰＡ用およびＰＢ用のセンスアンプ／ライトドライバ１５ａ，１５ｂが検出することにより外部に読出データＤＯＡ，ＤＯＢを出力することができる。

このように同一行の行アドレスが選択された場合に、一方のワード線ＷＬＡのみを活性化させることによりＳＮＭの悪化を防止しつつ、適切にデータ読出等の動作を両方のポートを用いて実行することができる。

（実施の形態４）
上記の実施の形態３においては、同一行の行アドレスが選択された場合にワード線ＷＬＢを駆動することなく、ワード線ＷＬＡのみを駆動し、ビット線対ＢＬＡＰと、ビット線対ＢＬＢＰとをイコライズ回路３０を用いて短絡することにより適切に両ポートＰＡおよびＰＢを用いて所定の動作を実行する方式について説明した。本実施の形態４においては、イコライズ回路３０を用いることなく、同一行の行アドレスが選択された場合に適切に両ポートＰＡおよびＰＢを用いて所定の動作を実行する方式について説明する。

図１８は、本発明の実施の形態４に従う半導体記憶装置１♯の概略ブロック図である。

図１８を参照して、本発明の実施の形態４に従う半導体記憶装置１♯は、図１２で説明した半導体記憶装置１ｂと比較して、行アドレス比較回路２５を１つ設けるとともに、メモリセル列にそれぞれ対応してデータ線対ＤＬＰと、セレクタ回路ＳＬＣを設けた点が異なる。その他の点については図１で説明した半導体記憶装置１と同様であるのでその詳細な説明は繰返さない。なお、データ線対ＤＬＰは、データ線ＤＬ，／ＤＬを含む。本例においては、データ線対ＤＬＰ０と、データ線対ＤＬＰｍ−１とが示されている。

行アドレス比較回路２５は、図１４で説明した行アドレス比較回路と同様であるのでその詳細な説明は繰返さない。具体的には、ポートＰＡに対して入力される内部行アドレスＩＡＤＡおよびポートＰＢに対して入力される内部行アドレスＩＡＤＢを比較することにより行アドレスが一致した場合には制御信号ＣＯＭが「Ｈ」レベルとなりそれ以外の場合には制御信号ＣＯＭは「Ｌ」レベルに設定される。

図１９は、本発明の実施の形態４に従うセレクタ回路ＳＬＣの回路構成図である。

本発明の実施の形態４に従うセレクタ回路ＳＬＣは、トランスファゲートＴＧ１〜ＴＧ４と、インバータ５１とを含む。

トランスファゲートＴＧ１，ＴＧ２は、ビット線ＢＬＡ，ＢＬＢとデータ線ＤＬとの間にそれぞれ並列に接続される。トランスファゲートＴＧ３，ＴＧ４は、ビット線／ＢＬＡ，／ＢＬＢとデータ線／ＤＬとの間にそれぞれ並列に接続される。

トランスファゲートＴＧ１，ＴＧ２は、制御信号ＣＯＭおよびインバータ５１を介するその反転信号の入力を受ける。トランスファゲートＴＧ３，ＴＧ４についてもトランスファゲートＴＧ１，ＴＧ２と同様に動作する。すなわち、本発明の実施の形態４に従うセレクタ回路ＳＬＣは、制御信号ＣＯＭの入力に応じてデータ線ＤＬとの接続状態がビット線対ＢＬＡＰからビット線対ＢＬＢＰに切り換わるものである。

したがって、制御信号ＣＯＭが「Ｌ」レベルの場合には、通常時と同様に、ポートＰＢ用のビット線対ＢＬＢＰがデータ線対ＤＬＰを介してセンスアンプ／ライトドライバ１５ｂと電気的に接続されている。一方、制御信号ＣＯＭが「Ｈ」レベルの場合には、ポートＰＡ用のビット線対ＢＬＡＰがデータ線対ＤＬＰを介してセンスアンプ／ライトドライバ１５ｂと電気的に接続される。

本実施の形態４に従う構成においては、実施の形態３で説明したのと同様、同一行の行アドレスがアクセスされた場合には、ワード線ＷＬＡのみが駆動され、ワード線ＷＬＢは駆動されない。そして、制御信号ＣＯＭが「Ｌ」レベルから「Ｈ」レベルに変化し、セレクタ回路ＳＬＣにより、センスアンプ／ライトドライバ１５ｂの接続がビット線対ＢＬＢＰからＢＬＡＰに切り換わる。

これにより、同一行の行アドレスがアクセスされた場合には、センスアンプ／ライトドライバ１５ａ，１５ｂは、ともに同じビット線対ＢＬＡＰと用いて所定の動作を実行する。すなわち、この場合においてポートＰＡ用のビット線対ＢＬＡＰはセレクタ回路ＳＬＣを介してセンスアンプ／ライトドライバ１５ａ，１５ｂの両方に接続されるため各々のポートからアクセスが実行される。

本実施の形態４に従う構成とすることにより実施の形態３で説明したようにＳＮＭを十分確保することができるとともに、メモリセルのドライバトランジスタのサイズを小さく設計することができるためセル面積の縮小を図ることができ、さらには、スタンバイ時のリーク低減を図ることができる。

また、実施の形態３と比較して、ビット線対はポートＰＡ用のビット線対ＢＬＡＰのみを用いてデータ読出時においてセンス動作を実行するため読出動作速度を落とすことなく、さらにはデータ読出時における充放電の消費電力も低減することが可能であるという利点がある。

図２０は、クロック信号ＣＬＫＡ，ＣＬＫＢに同期して同一行アクセスおよび別行アクセスを実行する場合のタイミングチャート図である。

図２０においては、ポートＰＡ用のクロックＣＬＫＡとポートＰＢ用のクロックＣＬＫＢとが示されており同一の周波数でともに同じタイミングで同期した波形図が示されている。

たとえば、時刻Ｔ１において、別行アクセスの際においては、入力されたポートＰＡ用およびポートＰＢ用のアドレスＡＤＡ，ＡＤＢに従ってそれぞれ異なるワード線ＷＬＡ，ＷＬＢが選択され、入力されたアドレスに従ったデータ読出動作が実行される。

一方、時刻Ｔ２において、同一行アクセスの場合には、入力されたアドレスＡＤＡ，ＡＤＢの比較結果に基づいて制御信号ＣＯＭが「Ｈ」レベルに設定される。これによりワード線ＷＬＡのみが活性化されワード線ＷＬＢは非活性化状態である。そしてビット線対ＢＬＡＰがデータ読出動作のビット線として用いられることにより、ＳＮＭを悪化させることなくデュアルポートの高速なデータ読出を実行することができる。

図２１は、クロック信号ＣＬＫＡ，ＣＬＫＢに同期して同一行アクセスおよび別行アクセスを実行する場合の別のタイミングチャート図である。本例においては、クロック信号ＣＬＫＡと、ＣＬＫＢとの周波数が異なる場合が示されている。図２０においては、クロック信号ＣＬＫＡとＣＬＫＢとが同一の周波数である場合について説明したが、特に同一に限らずクロック信号ＣＬＫＡの周波数は、クロック信号ＣＬＫＢの周波数の数倍に設定することも可能である。

動作については、図２０で説明したのと同様であるが、時刻Ｔ３においては、ポートＰＡ，ＰＢを用いて別行アクセスが実行される場合が示されている。動作については、上記で説明したのと同様であるのでその詳細な説明は繰返さない。時刻Ｔ４においては、ポートＰＡのみのアクセスが示されている。時刻Ｔ５においては、ポートＰＡ，ＰＢを用いて別行アクセスが実行される場合が示されている。動作については、上記で説明したのと同様であるのでその詳細な説明は繰返さない。時刻Ｔ６においては、ポートＰＡのみのアクセスが示されている。

なお、上記の実施の形態においては、主にマルチポートの一種であるデュアルポートを有する半導体記憶装置について説明したがこれに限られずさらに多くのポートを有する場合においても同様に適用可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態１に従う半導体記憶装置１の概略ブロック図である。本発明の実施の形態１に従うメモリセルＭＣの構成を説明する図である。本発明の実施の形態１に従うワードドライバＷＤの回路構成図である。同一行アクセスの場合と別行アクセスの場合におけるワード線の電圧レベルを説明する図である。本発明の実施の形態１に従うメモリセルにおけるスタティックノイズマージンを説明する図である。ポートＰＡ，ＰＢが同時に同一行をアクセスした場合におけるＳＮＭの悪化を説明する図である。本発明の実施の形態２に従う半導体記憶装置１ａの概略ブロック図である。本発明の実施の形態２に従うメモリセルＭＣａの回路構成図である。本発明の実施の形態２に従うワードドライバＷＤａの回路構成図である。本発明の実施の形態２に従う同一行アクセスおよび別行アクセスにおける電源線ＶＭとワード線ＷＬＡ，ＷＬＢの関係を説明する図である。本発明の実施の形態２に従うスタティックノイズマージンを説明する図である。本発明の実施の形態３に従う半導体記憶装置１ｂの概略ブロック図である。本発明の実施の形態３に従うワードドライバＷＤｂの回路構成図である。本発明の実施の形態３に従う行アドレス比較回路２５ａの回路構成図である。本発明の実施の形態３に従うイコライズ回路３０の回路構成図である。本発明の実施の形態３に従う別行アクセス時におけるワード線ＷＬＡ，ＷＬＢとビット線対ＢＬＡＰ，ＢＬＢＰの動作波形図である。本発明の実施の形態３に従う同一行アクセス時におけるワード線ＷＬＡ，ＷＬＢとビット線対ＢＬＡＰ，ＢＬＢＰの動作波形図である。本発明の実施の形態４に従う半導体記憶装置１♯の概略ブロック図である。本発明の実施の形態４に従うセレクタ回路ＳＬＣの回路構成図である。クロック信号ＣＬＫＡ，ＣＬＫＢに同期して同一行アクセスおよび別行アクセスを実行する場合のタイミングチャート図である。クロック信号ＣＬＫＡ，ＣＬＫＢに同期して同一行アクセスおよび別行アクセスを実行する場合の別のタイミングチャート図である。

符号の説明

１，１ａ，１ｂ，１＃半導体記憶装置、５ａ，５ｂコントロール回路、１０ａ，１０ｂ行デコーダ、１５ａ，１５ｂセンスアンプ／ライトドライバ、３０イコライズ回路、ＷＤ，ＷＤａ，ＷＤｂワードドライバ。

Claims

行列状に配置された複数のメモリセルと、行に対応して設けられた複数の第１のワード線と、行に対応して設けられた複数の第２のワード線と、列に対応して設けられた複数の第１のビット線対と、列に対応して設けられた複数の第２のビット線対とを有したメモリアレイであって、前記複数のメモリセルの各々は、互いに相補な論理状態を記憶する第１及び第２の記憶ノードと、前記第１及び第２の記憶ノードの間に接続されるフリップフロップ回路と、ゲートが対応する行の第１のワード線に接続され、対応する列の第１のビット線対の一方と前記第１の記憶ノードとを電気的に結合する第１のゲートトランジスタと、ゲートが対応する行の第１のワード線に接続され、対応する列の第１のビット線対の他方と前記第２の記憶ノードとを電気的に結合する第２のゲートトランジスタと、ゲートが対応する行の第２のワード線に接続され、対応する列の第２のビット線対の一方と前記第１の記憶ノードとを電気的に結合する第３のゲートトランジスタと、ゲートが対応する行の第２のワード線に接続され、対応する列の第２のビット線対の他方と前記第２の記憶ノードとを電気的に結合する第４のゲートトランジスタとを有したメモリアレイと、
前記メモリアレイの列に対応して設けられ、各々は対応する列の第１のビット線対と接続する第１の接続ノードと、対応する列の第２のビット線対と接続する第２の接続ノードと、前記第１の接続ノードと前記第２の接続ノードのいずれかを選択しその選択された側の接続ノードと電気的に結合する第３の接続ノードとを有した複数の切替回路と、
前記複数の第１のビット線対と電気的に結合され、その複数の第１のビット線対を介して前記メモリアレイに対してデータの読出し及びデータの書き込みを行う第１のセンスアンプ及びライトドライバと、
前記複数の切替回路のそれぞれ第３の接続ノードと電気的に結合され、前記第１及び第２接続ノードのうちの第３の接続ノードと電気的に結合した側の接続ノードに接続するビット線対を介して前記メモリアレイに対してデータの読出し及びデータの書き込みを行う第２のセンスアンプ及びライトドライバと、
前記メモリアレイの行に対応して設けられ、各々は第１の行アドレス信号に基づいて対応する行の第１のワード線を駆動する複数の第１のワードドライバユニットと、
前記メモリアレイの行に対応して設けられ、各々は第２の行アドレス信号に基づいて対応する行の第２のワード線を駆動し、前記第２の行アドレス信号が前記第１の行アドレス信号と一致するときには対応する行の第２のワード線の駆動を禁止する複数の第２のワードドライバユニットとを備え、
前記複数の第１のビット線対の一方の端に前記第１のセンスアンプ及びライトドライバが接続され、前記複数の第１のビット線対の他方の端にそれぞれ前記複数の切替回路が接続され、前記複数のメモリセルは、前記複数の第１のビット線対における前記第１のセンスアンプ及びライトドライバと前記複数の切替回路との間を接続する対応する列の第１のビット線対の経路からそれぞれ分岐して対応する列の第１のビット線対に接続されている、半導体記憶装置。
前記第１の行アドレス信号と前記第２の行アドレス信号とが一致しているかどうかを判定し、一致しているときは前記第１の接続ノードを選択するよう前記複数の切替回路を制御するアドレス比較回路をさらに備える、請求項１記載の半導体記憶装置。
前記複数の切替回路の各々は、
前記第１の接続ノードと前記第３の接続ノードとの間に接続された第１のトランスファゲートと、
前記第２の接続ノードと前記第３の接続ノードとの間に接続された第２のトランスファゲートとを有した、請求項１又は請求項２記載の半導体記憶装置。
前記第１の行アドレス信号をデコードして、前記複数の第１のワードドライバユニット各々を制御する第１の行選択信号を出力する第１の行デコーダと、
前記第２の行アドレス信号をデコードして、前記複数の第２のワードドライバユニット各々を制御する第２の行選択信号を出力する第２の行デコーダとをさらに備え、
前記複数の第２のワードドライバユニットの各々は、前記第１および第２の行選択信号の入力に基づいて、対応する行の前記第２のワード線の駆動を制御する、請求項１ないし請求項３のいずれか一項に記載の半導体記憶装置。