JP4662532B2 - 半導体記憶装置 - Google Patents
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Description
これは、A及びBの両ポートについて、例えば、第1行かつ第1列のメモリセル(M00)11に対してデータの読み出し要求が重複してかけられたことを意味する。この場合には、第1のAポートスイッチA0及び第1のポート間スイッチS0がオンし、第2のAポートスイッチA1及び第2のポート間スイッチS1がオフする。この結果、第1行かつ第1列のメモリセル(M00)11からカラムアドレス0で指定されるAポートビット線対PBLA0へ読み出されたデータが第1のAポートスイッチA0を介してAポートデータ線対PDLAへ伝達されるとともに、Aポートビット線対PBLA0上の同じデータが第1のポート間スイッチS0を介してBポートデータ線対PDLBへ伝達される。
これは、A及びBの両ポートについて、例えば、第1行かつ第2列のメモリセル(M01)12に対してデータの読み出し要求が重複してかけられたことを意味する。この場合には、第2のAポートスイッチA1及び第2のポート間スイッチS1がオンし、第1のAポートスイッチA0及び第1のポート間スイッチS0がオフする。この結果、第1行かつ第2列のメモリセル(M01)12からカラムアドレス1で指定されるAポートビット線対PBLA1へ読み出されたデータが第2のAポートスイッチA1を介してAポートデータ線対PDLAへ伝達されるとともに、Aポートビット線対PBLA1上の同じデータが第2のポート間スイッチS1を介してBポートデータ線対PDLBへ伝達される。
これは、例えば、Aポートについては第1行かつ第1列のメモリセル(M00)11に対して、Bポートについては第1行かつ第2列のメモリセル(M01)12に対してそれぞれデータの読み出し要求がかけられたことを意味する。この場合には、第1のAポートスイッチA0及び第2のポート間スイッチS1がオンし、第2のAポートスイッチA1及び第1のポート間スイッチS0がオフする。この結果、第1行かつ第1列のメモリセル(M00)11からカラムアドレス0で指定されるAポートビット線対PBLA0へ読み出されたデータが第1のAポートスイッチA0を介してAポートデータ線対PDLAへ伝達されるとともに、第1行かつ第2列のメモリセル(M01)12からカラムアドレス1で指定されるAポートビット線対PBLA1へ読み出されたデータが第2のポート間スイッチS1を介してBポートデータ線対PDLBへ伝達される。つまり、A及びBの両ポートについて正しい出力データ信号DOA,DOBが得られる。
これは、例えば、Aポートについては第1行かつ第2列のメモリセル(M01)12に対して、Bポートについては第1行かつ第1列のメモリセル(M00)11に対してそれぞれデータの読み出し要求がかけられたことを意味する。この場合には、第2のAポートスイッチA1及び第1のポート間スイッチS0がオンし、第1のAポートスイッチA0及び第2のポート間スイッチS1がオフする。この結果、第1行かつ第2列のメモリセル(M01)12からカラムアドレス1で指定されるAポートビット線対PBLA1へ読み出されたデータが第1のAポートスイッチA1を介してAポートデータ線対PDLAへ伝達されるとともに、第1行かつ第1列のメモリセル(M00)11からカラムアドレス0で指定されるAポートビット線対PBLA0へ読み出されたデータが第1のポート間スイッチS0を介してBポートデータ線対PDLBへ伝達される。つまり、A及びBの両ポートについて正しい出力データ信号DOA,DOBが得られる。
11〜14 メモリセル
20 コントロール回路
30 ロウアドレス比較回路
31 EXOR回路
32,33 NAND回路
34〜39 インバータ
40 Aポートロウデコーダ
50 Bポートロウデコーダ
60 カラムスイッチ
61 インバータ
62〜65 AND回路
70 センスアンプ回路
75 データ出力バッファ
80 データ入力バッファ
85 書き込み回路
A0,A1 Aポートスイッチ
ADA Aポートアドレス入力信号
ADB Bポートアドレス入力信号
B0,B1 Bポートスイッチ
BLA0 Aポート非反転ビット線
BLB0 Bポート非反転ビット線
BSW 書き込みスイッチ信号
CA0,CA1 Aポートカラムデコード信号
CB0,CB1 Bポートカラムデコード信号
CLK クロック信号
DIA Aポート入力データ信号
DIB Bポート入力データ信号
DOA Aポート出力データ信号
DOB Bポート出力データ信号
GND グラウンド
MA1A,MA2A Aポートアクセストランジスタ
MA1B,MA2B Bポートアクセストランジスタ
MD1,MD2 ドライブトランジスタ
ML1,ML2 負荷トランジスタ
N1,N2 記憶ノード
NBLA0 Aポート反転ビット線
NBLB0 Bポート反転ビット線
PBLA0,PBLA1 Aポートビット線対
PBLB0,PBLB1 Bポートビット線対
PDLA Aポートデータ線対
PDLB Bポートデータ線対
RAA Aポートロウアドレス信号
RAB Bポートロウアドレス信号
RXOR ロウアドレス不一致信号
S0,S1 ポート間スイッチ
SAE センスアンプイネーブル信号
VDD 電源電圧
WE ライトイネーブル信号
WLA0,WLA1 Aポートワード線
WLB0,WLB1 Bポートワード線
WLCK ワード線クロック信号
WLCKA Aポートワード線クロック信号
WLCKB Bポートワード線クロック信号
Claims (5)
- 各々第1及び第2ポートワード線と第1及び第2ポートビット線対とを有する複数のメモリセルを複数の行及び複数の列に2次元配列してなるメモリセルアレイと、
前記メモリセルアレイの複数の行のうち第1ポートロウアドレスに応じて選択した行のメモリセルの前記第1ポートワード線を駆動するための第1ロウデコーダと、
前記メモリセルアレイの複数の行のうち第2ポートロウアドレスに応じて選択した行のメモリセルの前記第2ポートワード線を駆動するための第2ロウデコーダと、
前記第1ポートロウアドレスと前記第2ポートロウアドレスとの一致又は不一致を検出し、両ロウアドレスの不一致を検出した場合には前記第1及び第2ロウデコーダの双方を動作させ、両ロウアドレスの一致を検出した場合には前記第1ロウデコーダのみを動作させるように前記第1及び第2ロウデコーダを制御するロウアドレス比較回路と、
前記メモリセルアレイの各列のメモリセルの前記第1ポートビット線対及び前記第2ポートビット線対と、前記メモリセルアレイの各列に共通の第1ポートデータ線対及び第2ポートデータ線対との間に介在したカラムスイッチとを備えた半導体記憶装置であって、
前記カラムスイッチは、
第1及び第2ポートカラムアドレスと、前記第1ポートロウアドレスと前記第2ポートロウアドレスとの一致又は不一致の結果とに応じて、
前記第1ポートビット線対を構成するビット線を、前記第1ポートデータ線対を構成するデータ線に接続するか否かを切り替える第1のスイッチ回路と、
前記第2ポートビット線対を構成するビット線を、前記第2ポートデータ線対を構成するデータ線に接続するか否かを切り替える第2のスイッチ回路と、
前記第1ポートビット線対を構成するビット線を、前記第2ポートデータ線対を構成するデータ線に接続するか否かを切り替える第3のスイッチ回路とを備え、
前記第1のスイッチ回路は、前記第1ポートビット線対が前記第1ポートカラムアドレスによって指定された場合に、前記第1ポートビット線対を構成するビット線を、前記第1ポートデータ線対を構成するデータ線に接続し、
前記第2のスイッチ回路は、前記第2ポートビット線対が前記第2ポートカラムアドレスによって指定され、かつ前記第1ポートロウアドレスと前記第2ポートロウアドレスとの不一致が検出された場合に、前記第2ポートビット線対を構成するビット線を、前記第2ポートデータ線対を構成するデータ線に接続し、
前記第3のスイッチ回路は、前記第2ポートビット線対が前記第2ポートカラムアドレスによって指定され、かつ前記第1ポートロウアドレスと前記第2ポートロウアドレスとの一致が検出された場合に、前記第1ポートビット線対を構成するビット線を、前記第2ポートデータ線対を構成するデータ線に接続し、
前記第2ポートビット線対を構成するビット線と前記第2ポートデータ線対を構成するデータ線との間、及び前記第1ポートビット線対を構成するビット線と前記第2ポートデータ線対を構成するデータ線との間に介在するスイッチ回路の段数はいずれも1段であることを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記ロウアドレス比較回路は、前記第1ポートロウアドレスと前記第2ポートロウアドレスとの一致を検出した場合には前記第2ロウデコーダへのワード線クロック信号の供給を停止することにより当該第2ロウデコーダの動作を停止させることを特徴とする半導体記憶装置。 - マルチポート型の半導体記憶装置であって、
第1及び第2ポートカラムアドレスと、第1及び第2ポートロウアドレスとに応じて、
第1ポートビット線対を構成するビット線を、第1ポートデータ線対を構成するデータ線に接続するか否かを切り替える第1のスイッチ回路と、
第2ポートビット線対を構成するビット線を、第2ポートデータ線対を構成するデータ線に接続するか否かを切り替える第2のスイッチ回路と、
前記第1ポートビット線対を構成するビット線を、前記第2ポートデータ線対を構成するデータ線に接続するか否かを切り替える第3のスイッチ回路とを備え、
前記第1のスイッチ回路は、前記第1ポートビット線対が前記第1ポートカラムアドレスによって指定された場合に、前記第1ポートビット線対を構成するビット線を、前記第1ポートデータ線対を構成するデータ線に接続し、
前記第2のスイッチ回路は、前記第2ポートビット線対が前記第2ポートカラムアドレスによって指定され、かつ前記第1ポートロウアドレスと前記第2ポートロウアドレスとが一致しない場合に、前記第2ポートビット線対を構成するビット線を、前記第2ポートデータ線対を構成するデータ線に接続し、
前記第3のスイッチ回路は、前記第2ポートビット線対が前記第2ポートカラムアドレスによって指定され、かつ前記第1ポートロウアドレスと前記第2ポートロウアドレスとが一致する場合に、前記第1ポートビット線対を構成するビット線を、前記第2ポートデータ線対を構成するデータ線に接続し、
前記第2ポートビット線対を構成するビット線と前記第2ポートデータ線対を構成するデータ線との間、及び前記第1ポートビット線対を構成するビット線と前記第2ポートデータ線対を構成するデータ線との間に介在するスイッチ回路の段数はいずれも1段であることを特徴とする半導体記憶装置。 - マルチポート型の半導体記憶装置であって、
第1のカラムデコード信号、第2のカラムデコード信号、及び第1又は第2の値をとりうる第1の制御信号に応じて、
第1ポートビット線対を構成するビット線を、第1ポートデータ線対を構成するデータ線に接続するか否かを切り替える第1のスイッチ回路と、
第2ポートビット線対を構成するビット線を、第2ポートデータ線対を構成するデータ線に接続するか否かを切り替える第2のスイッチ回路と、
前記第1ポートビット線対を構成するビット線を、前記第2ポートデータ線対を構成するデータ線に接続するか否かを切り替える第3のスイッチ回路とを備え、
前記第1のスイッチ回路は、前記第1のカラムデコード信号が指定された場合に、前記第1ポートビット線対を構成するビット線を、前記第1ポートデータ線対を構成するデータ線に接続し、
前記第2のスイッチ回路は、前記第2のカラムデコード信号が指定され、かつ前記第1の制御信号が前記第1の値をとる場合に、前記第2ポートビット線対を構成するビット線を、前記第2ポートデータ線対を構成するデータ線に接続し、
前記第3のスイッチ回路は、前記第2のカラムデコード信号が指定され、かつ前記第1の制御信号が前記第2の値をとる場合に、前記第1ポートビット線対を構成するビット線を、前記第2ポートデータ線対を構成するデータ線に接続し、
前記第2ポートビット線対を構成するビット線と前記第2ポートデータ線対を構成するデータ線との間、及び前記第1ポートビット線対を構成するビット線と前記第2ポートデータ線対を構成するデータ線との間に介在するスイッチ回路の段数はいずれも1段であることを特徴とする半導体記憶装置。 - マルチポート型の半導体記憶装置であって、
第1のカラムデコード信号、第2のカラムデコード信号及び第1の制御信号を入力とするカラムスイッチ回路を備え、
前記カラムスイッチ回路は、
前記第2のカラムデコード信号及び前記第1の制御信号を入力し、前記第2のカラムデコード信号と前記第1の制御信号との論理積である第2の制御信号、及び前記第2のカラムデコード信号の論理否定値と前記第1の制御信号との論理積である第3の制御信号を出力する論理回路と、
前記第1の制御信号によって、第1ポートビット線対を構成するビット線を、第1ポートデータ線対を構成するデータ線に接続するか否かを切り替える第1のスイッチ回路と、
前記第2の制御信号によって、第2ポートビット線対を構成するビット線を、第2ポートデータ線対を構成するデータ線に接続するか否かを切り替える第2のスイッチ回路と、
前記第3の制御信号によって、前記第1ポートビット線対を構成するビット線を、前記第2ポートデータ線対を構成するデータ線に接続するか否かを切り替える第3のスイッチ回路とを備え、
前記第2ポートビット線対を構成するビット線と前記第2ポートデータ線対を構成するデータ線との間、及び前記第1ポートビット線対を構成するビット線と前記第2ポートデータ線対を構成するデータ線との間に介在するスイッチ回路の段数はいずれも1段であることを特徴とする半導体記憶装置。
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