KR0136448B1 - 에러 자체 정정회로를 갖는 반도체 메모리 소자 - Google Patents
에러 자체 정정회로를 갖는 반도체 메모리 소자Info
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Abstract
반도체 메모리 소자로서, 바람직하지 못하게 반전된 데이더 비트를 바로잡기 위해 자체 에러정정 시스템(9,10,11,12)을 가지고, 이러한 자체 에러정정 시스템은 에러율의 증가가 예상되는 경우에만 패리티비트 발생 사이클과 에러정정 사이클을 시작하고 그래서 신뢰성을 해치지 않고서도 접근속도를 높이게 된다.
Description
본 발명온 반도체 메모리 소자, 특히 자체 에러정정 회로(built-in error correction circuit)를 갖는 반도체 메모리 소자에 관한 것이다.
(종래 기술)
자체 에러정정회로를 갖는 반도체 메모리 소자의 전형적인 예는 일본특허공보 제62-35198호에 개시되어 있으며, 일본특허공보 제62-35199호와 제2-150000호에서는 반도체 메모리 소자의 다른 예를 개시한다. 일본특허공보 제62-35198호에 개시된 에러정정 기법을 도면 제1도와 제2도를 참조로 이하에서 설명한다.
제1도에 도시된 대로 16개의 메모리 셀 Ml1-M14,M21-M24,M31-M34,M41-M44가 행열로 배열되어 있다고 가정하면, 메모리 셀의 4개의 행들 각각은 4개의 수평 패리티셀 HPC1-HPC4와 관련되고, 메모리 셀의 4개의 열들 각각은 4개의 수직 패리티 셀 VPC1-VPC4와 관련된다. 만약 메모리 셀 M12-M14,M22-M24,M32-M34,M42-M44과, 수평 패리티셀 HPC2-HPC4와 수직 패리티셀 VPC2-VPC4가 도면에서 화살표 방향으로 이동한다고 생각하면, 메모리 셀 Ml1-M44, 수평 패리티 셀 HPC1 -HPC4, 수직 패리티 셀 VPC1-VPC4는 제2도에 도시한 바와 같은 큐(queue)를 형성할 것이다·다시 말해서 제1도의 행열은 제2도의 하나의 큐와 동일하고, 이 행열에 적용가능한 패리티 검사 사이클은 제2도 큐에서 메모리 셀 Ml1-M44에 들어있는 에러비트에 대해 유효하다.
일본특허공보 제62-35198호에 개시된 종래의 반도체 메모리 소자에서, 각각의 워드라인에 결합된 메모리 셀들은 제2도에 도시한 것처럼 일부는 데이터 비트에, 일부는 수평패리티 비트에, 일부는 수직패리티 비트에 할당되며, 관련 에러정정 회로는 통상적인 패리티 검사 사이클을 통해 찾아낸 에러비를 바로잡는다.
다른 일본특허공보들은 총 메모리 셀의 감소를 지향하며 여기에 개시되어 있는 에러정정 사이클들은 일본 특허공보 제62-35198호에 개시된 것과 동일하다.
종래 반도체 메모리 소자는 전압의 인가(energizing)에 의해 에러정정 사이클을 시작하고, 0비트들은 모든 메모리 셀과 수평/수직 패리티셀에 쓰여진다.
새로운 데이터비트가 이 새로운 데이터비트를 저장할 메모리 셀의 번지를 나타내는 번지신호와 함께 외부 소스에서 종래 반도체 메모리 소자에 공급되는 경우에, 반도체 메모리 소자는 에러정정 사이클과 결합된 기록 사이클을 시작한다.
기록/에러정정 사이클에서 새로운 데이터 비트는 일시적으로 저장되며, 선택된 메모리 셀을 포함하는 두개의 메모리 셀 집단에 저장된 데이터 비트가 읽혀져 나온다. 그 다음에 모미리 셀 집단에서 얻은 패리티 정보는 패리티 셀에 저장되어 있는 패리티 정보와 비교되어 선택한 메모리 셀에서 읽어낸 데이터비트가 올바른 것인지 아닌지를 조사한다. 만약 선택한 메모리 셀에 저장된 데이터 비트가 뒤집어져 있다면, 에러 데이터 비트는 정정된다.
그 다음, 필요한 경우에는 정정된 데이터 비트는 새로운 데이터 비트와 비교되고 패리티 비트는 바뀐다.
만약 메모리 셀에 저장된 데이터 비트가 접근된다면 반도체 메모리 소자는 역시 에러정정 사이클과 결합된 판독사이클을 시작하고, 판독 사이클에서의 에러정정은 기록 사이클에서의 에러정정과 동일하다.
일본특허공부 제2-242453호에 개시된 핸디 터미널에 구현되어 있는 스태틱 랜덤 액세스 메모리(이하, SRAM이라 함)에서는, 패리티 비트가 위의 예들과는 서로 다른 방식으로 메모리 셀에 제공된다. 즉, 재기록 가능한 데이터 비트가 할당된 메모리 셀에는 수평 패리티 셀만 있고 프로그램 데이터 비트가 할당된 메모리 셀에는 수평 패리티 셀과 수직 패리티 셀이 있다.
핸디 터미널의 전원이 꺼져 있는 동안에는 백업 전원(back-uppowersource)이 프로그램 데이터 비트와 재기록 가능한 데이터 비트를 유지한다. 그러나, 소프트에러는 백업전원에서 공급되는 전위레벨이 낮은 경우에 발생하기 쉽다. 에러비트를 정정하기 위해서는 핸디 터미널의 전원이 들어온 다음의 모든 판독 사이클에서 프로그램 데이터 비트와 재기록 가능한 데이터 비트들에 대해 에러정정 사이클이 수행된다.
그렇지만 종래 반도체 메모리 소자에서는 다음과 같은 문제점이 생긴다. 에러정정 사이클은 각각의 데이터 기록과 각각의 데이터 접근에 소비되는 총 시간이 길어지게 한다. 만약 메모리셀이 더 많은 수의 메모리 셀 집단으로 나누어진다면 에러정정 사이클은 더 짧은 시간안에 종료할 것이다. 그러나 메모리 셀 집단의 수가 많아지면, 더 많아진 패리티 셀이 추가적인 영역을 차지하기 때문에 반도체 칩이 커진다. 게다가 에러정정 사이클이 짧아진다 하더라도 기록과 데이터 접근에 필요한 시간은 에러정정회로가 없는 반도체 메모리 소자에 비해서 여전히 길다.
(발명의 요약)
본 발명의 목적은 데이터 기록과 데이터 판독에 걸리는 시간이 짧고 신뢰성(reliability)을 해치지 않는 에러정정 회로를 구비한 반도체 메모리 소자를 제공하는 것이다.
본 발명은 메모리 셀에서의 에러비트는 낮은 전압에서 일어나기 쉽다는 사실에 주목하였으며, 반도체 메모리 소자는 5volt에서 동작하지만 에러율은 1Fit 또는 10-9보다 커지지는 않다. 그렇지만 전원이 2volt로 떨어지면 에러율은 수천배나 증가할 것이다. 이러한 이유로 본 원의 발명가는 에러율의 증가가 예상되는 경우에만 패리티 비트 발생 및 에러정정이 수행되어야만 한다는 결론에 이르게 된 것이다. 다시 말해서 패리티 발생 및 에러정정은 기준조건하의 기록/판독 사이클에서는 생략이 가능하다.
이러한 목적을 위해서 본 발명은 필요한 경우에만 패리티 발생 및 에러정정을 수행한다.
본 발명에 따르면 (a) 데이터 비트를 각각 저장하고 복수의 메모리 셀 집단을 형성하기 위해 번지지정이 가능한 복수의 메모리 셀을 갖는 메모리 셀 어레이와, (b) 복수의 메모리 셀 집단에 저장된 데이터 비트의 올바른 상태를 나타내는 검사비트(inspection bit)를 각각 저장하는 복수의 메모리 셀 집단과 선택적으로 관련된 복수의 상태 셀(statuscell)과, (c) 표준모드에서는 복수의 번지지정 가능한 메모리 셀들을 선택적으로 기록가능 및 판독가능하게 하고, 에러정정 모드에서는 복수의 메모리 셀 집단과 복수의 번지지정 가능한 상태 셀들을 판독가능하게 하고 복수의 번지지정 가능한 메모리 셀들을 기록가능하게 하는 번지지정 시스템과,(d) 표준모드에서 인에이블되고 외부로부터의 새로운 데이터 비트를 수신하고 메모리 셀 어레이에서 읽어낸 데이터 비트를 외부로 전달하는 인터페이스 장치와,(e) 에러정정모드에서는 복수의 메모리 셀 집단에 각각 저장되어 있는 데이더 비트의 올바른 상태와 현재 상태를 비교하여 최소한 하나의 데이터 비트가 거꾸로 되었는지 아닌지를 알아보는 역할을 하는 검사 및 정정 시스템으로서, 에러정정모드에서는 최소한 하나의 데이터 비트를 바로잡는 데에도 또한 동각가능한 검사 및 정정 시스템과,(f) 반도체 메모리 소자의 외부에 의해서 상태가 바뀔 수 있는 포트에 결합된 모드 구별기로서 반도체 메모리 소자를 에러정정 모드로 들어가게 할 수 있는지 없는지를 보기 위해 포트의 상태를 구별하는 역할을 하는 모드 구별기를 구비하는 반도체 메모리 소자로서, 표준모드와 에러정정 모드에 선택적으로 들어갈 수 있는 반도체 메모리 소자가 제공되고 있다.
(실시예)
제3도에서 반도체 SRAM 소자는 수평 패리티 셀 RP0-RPn과 수직 패리티 셀 CP0-CPn과 관련된 메모리 셀 어레이(1)와, 복수의 워드라인 WLO,WL1,WLn,WLp과 복수의 디지트 라인 쌍 BL0,BLl,BLn,BLp를 구비한다. 복수의 메모리 셀 MC00-MCnn은 메모리 셀 어레이(1)에 구현되어 있고, 행과 열로 배열되어 있다. 도면에 도시되지는 않았지만, 두개의 증가형 스위칭 트랜지스터와 관련된 풀립-플롭 회로가 조합되어 메모리 셀 MC00-MCnn, 수평 패리티 셀 RP0-RPn, 수직 패리티 셀 CP0-CPn을 형성한다. 데이터 비트와 페리티 비트는 메모리 셀 MC00-MCnn의 플립-플롭과 수평/수직 패리티 셀RP0-RPn/CP0-CPn의 플립-플롭에 전위차의 형대로 저장되고 플립-플롭을 지나가는 전류가 전위차를 유지한다. 수평 패리티 셀 RP0-RPn과 수직 패리티 셀 CP0-CPn은 복수의 번지지정 가능한 상대셀의 역할을 한다.
SRAM 소자는 표준모드와 패리티 발생모드 및 에러정정 모드에 선택적으로 들어간다. 패리티 비트발생모드는 검사비트 발생모드에 상당한다.
표준모드는 기록 사이클을 위한 기록상태와 판독 사이클을 위한 판독상태를 가진다. 새로운 데이터 비트는 기록 사이클을 통해 메모리 셀 MC00-MCnn 중 하나로 기록되고 메모리 셀(1)에 저장된 데이터 비트는 판독 사이클을 통해 접근된다.
패리티 비트 발생모드에서 패리티 비트는 메모리 셀어레이(1)에 저장되어 있는 데이터 비트에서 나오고, 수평 및 수직 패리티 셀 RP0-RPn, CP0-CPn로 기록된다.
한편, SRAM이 에러정정 모드로 들어가면 메모리 셀 어레이(1)에 저장된 데이터 비트는 패리티 검사를 의해 판독되고 에러가 있는 경우에는 에러가 정정된다.
본 발명에 따른 SRAM은 필요한 경우에만 패리티 비트 발생모드와 에러정정 모드로 들어간다. 외부소자는 에러율이 증가하기 전에는 패리티 비트 발생을,에러에서 복구된 후에는 에러정정을 요구한다. 전원감소와 같은 소정의 상황에서는 페리티 비트 발생과 에러정정을 요구한다.
메모리 셀 MC00-MC0n/MC10-MCln/…/MCn0-MCnn 들의 행은 각각 수평 패리티 셀 RP0-RPn과 관련되며, 워드라인 WLO-WLn은 메모리 셀 MC00-MCnn의 행과 각각의 수직 패리티 셀 CP0-CPn과 관련된다. 워드라인 WLp은 수직 패리티 셀 CP0-CPn의 행과 관련된다. 워드라인 WLO-WLn,WLp 각각은 관련 메모리 셀과 수평 패리티 셀에 구현된 증가형 스위칭 트랜지스터의 게이트 전극, 또는 수직 패리티 셀의 증가형 스위칭 트랜지스터의 게이트 전극에 결합된다. 이 예에서, 메모리 셀 MC00-MC0n/MCl0-MCln/…/MCn0-MCnn는 복수의 메모리 셀 집단의 역할을 한다.
메모리 셀 MC00-MC0n/MC10-MCln/…/MCn0-MCnn들은 각각 수직 패리티 셀 CP0-CPn에 관련되며, 디지트 라인 쌍 BL0-BLn,BLp는 메모리 셀 MC00-MCnn의 각각의 열과 각각의 수직 패리티셀 CP0-CPn에 관련된다. 디지트 라인 쌍 BL0-BLn 각각은 관련 메모리 셀의 증가형 스위칭 트랜지스터의 드레인 단자와 관련 수직 패리티 셀의 증가형 스위칭 트랜지스터의 드레인 단자와 결합하며, 나머지 디지트 라인 쌍 BLp는 수평 패리티 셀 RP0-RPn의 증가형 스위칭 트랜지스터의 드레인 단자와 결합한다.
만약 워드라인 WL0-WLp 중 하나가 구동되면, 관련 메모리 셀의 증가형 스위칭 트랜지스터와 관련 수평 패리티 셀의 증가형 스위칭 트랜지스터 또는 수직 패리티 셀의 증가형 스위칭 트랜지스터는 턴-온되어 디지트 라인 쌍 BL0-BLp을 관련 셀의 플립-플롭과 연결시킨다.
SRAM은 또한 전원선 Vdd와 디지트 라인 쌍 BL0-BLp 사이에 결합된 복수의 증가형 충전 트랜지스터 Q1/Q2로 구현된 충전회로(2)를 구비한다. 충전회로(2)는 디지트 라인 쌍 BL0-BLp에 전류를 공급하고, 디지트 라인 쌍 BL0-BLp가 데이터 비트나 패리티 비트를 전위차의 형태로 전달하는 것을 가능하게 한다.
SRAM은 또한 번지핀(3a)에 결합된 행번지 버퍼회로(3)와, 이 행번지 버퍼회로(3)와 워드라인 WL0-WLp 사이에 결합된 행번지 디코더/워드라인 구동기(4)와, 번지비트(5a)와 결합된 열번지 구동회로(5)와, 이 열번지 구동회로(5)와 디지트 라인 쌍 BL0-BLp 사이에 결합된 열번지 디코더/선택기(6)와, 입출력 데이터 포트(17a)에 결합된 입/출력제어회로(7) 및 입/출력 제어회로(7)와 열번지 디코더/선택기(6) 사이에 결합된 데이터 버스(8)를 구비한다. 이러한 예에서, 워드라인 WL0-WLp, 디지트 라인 쌍 BL0-BLp, 행번지 버퍼회로(3), 행번지 디코더/워드라인 구동기(4), 열번지 버퍼회로(5)와 열번지 디코더/선택기(6)는 모두 전체로서 번지지정 시스템을 구성한다.
열번지 버퍼회로(3)는 번지핀(3a)에 공급된 행번지 비트를 저장하며, 디코드된 신호(3b)를 행번지 디코더/워드라인 구동기(4)로 공급한다. 행번지 디코더/워드라인 구동기(4)는 미리 디코드된(predecoded) 행번지 신호(3b)를 디코드하고 워드라인 WL0-WLp를 선택적으로 구동한다. 구동된 워드라인은 디지트 라인 쌍 BL0-BLp를 관련 셀의 플립-플롭에 결합한다.
열번지 버퍼회로(5)는 열번지 비트를 일시적으로 저장하며, 미리 디코드된 열번지 신호(5b)를 만들어 낸다. 열번지 디코더는 미리 디코드된 일번지 신호(5b)를 디코드하고, 선택기로 하여금 선택된 디지트 라인 쌍을 데이터 버스(8)에 결합시키도록 한다.
SRAM은 기록모드와 판독모드에 선택적으로 들어간다. 기록모드에서, 기록 데이터 비트는 입/출력데이터 포트(7a)에서부터 입/출력 제어회로(7)로 공급되며, 입/출력 제어회로(7)는 기록 데이터 비트를 나타내는 전위차를 만들어 대고 이러한 전위차를 데이터 버스(8)에 공급한다. 한편 판독데이터 비트는 데이터 버스(8)로 전달되고 입/출력 제어회로(7)는 판독 데이터 비트를 나타내는 전위차로부터 출력 데이터 신호를 만들어 낸다. SRAM은 또한 패리티 발생 클릭신호 CLKpc와 에러정정 클럭신호 CLKec를 선택적으로 만들어내머 포트(9a)에 결합된 모드 구별기(9)와, 클럭신호 CLKpc,CLKec중 하나에 응답하여 패리티 발생모드에서의 패리티 발생 사이클을 제어하며 에러정정 모드에서의 에러정정 사이클을 제어하는 제어기(10)와, 패리티 비트 발생과 에러정정을 위해 메모리 셀어레이(1)와 수평/수직 패리티 셀 RP0-RPn,CP0-CPn와 통신가능한 검사/에러정정기(11)와, 에러 데이터 비트를 저장하는 메모리 셀과 결합된 최소한 하나의 워드라인을 나타내는 에러정보를 메모리하기 위한 것이며, 검사/에러정정기(11)와 결합된 래치회로(12)를 구비한다. 이러한 예에서 제어기 (10)와 검사/에러정정기(11)및 래치회로(12)는 전체로서 검사 및 정정시스템을 구성한다.
포트(9a)는 외부 시스템에 결합되고 포트(9a)의 상태는 외부 시스템에 의해 변경가능하다. 모드 구별기(9)는 포트(9a)의 소정의 상태를 구별한다. 소정의 상태를 구별하면, 모드 구별기는 SRAM이 에러정정모드로 들어가게 하며, 그 다음에는 표준모드로 들어가고 표준상태에서부터 패리티 비트 발생모드로 바뀌도록 한다. 에러율의 증가가 예상되면, 포트(9a)는 소정의 상태로 바뀌고 소정의 상태 중 하나는 표준전원에서부터 이 전원레벨보다 낮은 백-업 전원으로 변경된다. 그렇지만, 포트(9a)가 소정의 상태 이외에 있는 동안에는 패리티 발생 클럭 CLKpc과 에러정정클럭 신호 CLKec는 만들어지지 않으며, SRAM은 기록 사이클 및/또는 판독 사이클을 패리티 발생/에러정정이 없이 반복한다. 이러한 이유때문에 기록 사이클과 판독 사이클은 에러 자체-정정 시스템이 없는 SRAM의 경우 만큼이나 짧다. 모드 구별기(9)와 포트(9a)를 이하에서 상세하게 설명할 것이다.
제어기(10)는 패리티 발생모드에서는 패리티 발생 사이클을 제어하기 위해서 패리티 발생 클럭신호 CLKpc에 따라 동작한다. 패리티 발생 사이클에서 제어기(10)는 번지핀(3a/5a), 제어포트, 데이터 입/출력포트를 외부장치와 전기적으로 분리하며, 열번지 디코더/선택기(6)로 하여금 모든 디지트 라인 쌍BL0-BLp를 검사/에러정정기(11)와 결합시키도록 한다. 제어기(10)에 의해 행번지 디코더/워드라인 구동기(4)는 워드라인 WL0-WLp을 순차적으로 구동한다. 위드라인 WL0-WLn 각각이 구동되고 있는 동안에 제어기(10)는 게이트 제어신호를 검사/에러정정기(11)로 순차적으로 공급하며, 데이터 비트는 관련 메모리 셀 MC00-MC0n/MC10-MCln/…/MCn0-MCnn의 행에서부터 검사/에러정정기로 읽어 내어서 수평 패리티 비트의 기록이 이어지는 수평 패리티 비트의 발생을 관련 수평 패리티 셀로의 발생이 되도록 한다. 수직 패리티 비트는 워드라인 WLp가 구동된 경우에는 수직 패리티 셀 CP0-CPn으로 기록된다. 수평 패리티 비트 각각은 관련 메모리 행에 저장된 데이터 비트의 옳은 상태를 나타내고, 수직 패리티 비트 각각은 관련 메모리 셀의 열에 저장된 데이터 비트의 옳은 상대를 나타낸다.
제어기(11)는 또한 에러정정 사이클을 제어하기 위해 에러정정 클럭신호 CLKec에도 응답한다. 에러정정 사이클에서 제어기(10)는 포트를 다시 전기적으로 분리하고 열번지 디코더/선택기(11)로 하여금 모든 디지트 라인 쌍 BL0-BLp를 검사/에러정정기(11)과 패리티 비트 발생 사이클과 마찬가지로 결합시키도록 한다. 제어기(11)에 의해 행번지 디코더/행 라인 구동기(4)는 워드라인 WL0-WLp을 순차적으로 구동한다. 각각의 워드라인 WL0-WLp가 구동되고 있는 동안에는 제어기(10)는 게이트 제어신호를 검사/에러정정기(11)로 순차적으로 공급하고, 데이터 비트와 수평 패리티 비트는 관련 메모리 셀 MC00-MC0n/MC10-MCln/…/MCn0-MCnn의 행과 관련 수평 패리티 셀의 행에서부터 검사/에러정정기(11)로 판독해 낸다.
검사/에러정정기(11)는 데이터 비트의 행에서 읽어 낸 데이터 비트의 현재 상태를 나타내는 상태정보를 만들어 내고, 현재 상태를 관련 수평 패리티 비트가 나타내는 올바른 상태와 비교한다. 만약 현재 상태가 올바른 상태와 일치하지 않는 경우에는 검사/에러정정기(11)는 래치회로(12)에 최소한 하나의 에러비트를 저장하고 있는 메모리 셀에 결합된 워드라인에 할당된 행번지를 공급한다. 행번지 디코더/워드라인 구동기(4)가 워드라인 WLO-WLn을 순차적으로 구동하고 있는 동안에는 검사/에러정정기(11)는 또한 메모리 셀들의 열의 상대를 나타내는 상대정보를 생산한다. 만약 메모리 셀의 현재 상태가 수평 패리티 비트에 의해 나타나는 올바른 상태와 일치한다면, 메모리 셀 어레이(1)에 지정되어 있는 모든 데이터 비트들은 올바른 것이고, 에러정정 사이클은 종료한다. 그 다음에 제어기(10)는 포트를 전기적으로 분리된 상태에서 복귀시키고 SRAM은 표준모드로 되돌아간다.
한편, 만약 최소한 하나의 에러 비트라고 발견된다면, 검사/에러정정기(11)는 에러비트 또는 에러비트들을 저장하고 있는 메모리 셀을 지적할 것이다. 다시 말해서 워드라인 WLp는 구동되고, 현재 상태들은 수평 패리티 비트가 나타내는 올바른 상태와 비교되어져서 일치하는지 일치하지 않는지를 조사한다. 만약 현재의 상태가 올바른 상태와 일치하지 않는다면, 검사/에러정정기(11)는 래치회로에 저장되어 있는 행번지와 함께 최소한 하나의 에러 비트를 저장하고 있는 메모리 셀을 지적하고 에러비트를 정정한다. 그 다음에 제어기(10)는 프트를 전기적으로 분리된 상태에서 복원시키고 SRAM은 표준모드로 되들아간다.
검사/에러정정기(11)는 대부분 디지트 라인 쌍 BL0-BLn과 연결가능한 n+1개의 논리 유니트와 디지트 라인 쌍 BLp와 연결가능한 하나의 논리 유니트를 구비한다.
n+1개의 논리 유니트들은 구성에 있어서 서로서로 비슷하며, 배타적 -OR 게이트 E1가 두개의 인접 논리 유니트 사이에 공유되어 있다. n+1개의 논리 유니트는 감지 증푹기(SenseAmplifier) SA, 배타적 -OR 게이트 E2, 게이트 유니트 S1,S2,S3,S4, 래치회로 LC, 기록 제어회로 WD를 구비하며, 하나의 논리 유니트는 감지 증폭기 SAP, 배타적 -OR 게이트 E3, 게이트 유니트 S5, 기록 제어회로 WDP를 구비한다.
감지 증폭기 SA, 배타적 -OR 게이트 El, 게이트 유니트(5) 및 기록 제어회로 WDP들은 수평 패리티 비트의 발생에 사용되며, 서로 조합되어 수평 패리티 비트 발생회로(1la)를 형성한다. 수평 패리티비트 발생회로(1la)는 패리티 발생모드에서 인에이블되고 메모리 셀들의 행에서 읽허진 데이터 비트들은 감지 증폭된 후에 서로서로 배타적 -OR된다. 수평 패리티 비트는 판독 데이터 비트에 대한 순차적 배타적 -OR 연상을 통해 발생되고, 수평 패리티 비트는 게이트 유니트 S5를 통해 기록 제어회로 WDP로 전달된다. 기록 제어회로 WDP는 수평 패리티 비트를 메모리 셀의 행과 관련된 수평 패리티셀에 기록한다.
감지 증폭기 SA, 배타적 -OR 게이트 E2, 게이트 유니트 S1-S3 및 기록 제어회로 WD는 서로 조합되어 수평 패리티 비트 발생회로(1lb)를 형성하며, 패리티 비트 발생모드에서도 인에이블된다. 수직패리티 비트 발생회로는 아래와 같이 수직패리티 비트를 수평 패리티 비트 발생과 병렬로 발생한다.
셋째, 래치회로 LC는 0으로 설정되고, 래치회로 LC에 저장된 값들은 메모리 셀들에서 읽은 데이터 비트와 워드라인 WLO-WLn의 순차적 선택과 동기하여 배타적 -OR된다, 배타적 -OR 게이트의 출력은 게이트 유니트 S1을 통해 래치회로 LC로 전달된다. 수직 패리티 비트는 워드라인 WLn이 선택된 경우에 래치회로 LC에 저장된다. 수직 패리티 비트들은 래치회로 LC에서 게이트 유니트 S3를 통해 기록 제어회로 WD로 전달되며, 워드라인 WLp이 구동된 경우에는 수직 패리티 셀 CP0-CPn으로 기록된다.
감지 증폭기 SA, 배타적 -OR 게이트 El, 배타적 -OR 게이트 E3는 서로 조합하여 수평 에러 검출회로(11c)을 형성하며, 에러정정모드에서 인에이블된다. SRAM이 에러정정 모드로 들어가면, 배타적 -OR 게이트 E1은 감지 증폭 후 메모리 셀들의 각 행에서 읽어 낸 데이터 비트들에 대한 배타적 -OR연산을 수행하고, 데이터 비트의 현재 상태를 나타내는 상태정보를 만들어 낸다. 배타적 -OR 게이트 E3는 상태정보를 관련 수평 패리티 셀을 통해 감지 증폭기 SAP를 통해 공급된 수평 패리티 비트에 의해 나타난 올바른 상태와 비교한다. 만약 현재 상태가 올바른 상태와 일치한다면, 배타적 -OR 게이트 E3는 래치제어신호 LTC를 불활성의 논리 0레벨로 유지한다. 그렇지만, 현재 상태가 올바른 상태와 일치하지 않는 경우에는 최소한 하나의 에러비트는 메모리 셀들의 행에서 읽어낸 데이터 비트에 들어 있으며, 배타적 -OR 게이트 E3는 활성의 논리 1레벨의 래치제어 신호 LTC를 래치회로(12)에 공급한다. 그 다음에 래치회로(12)는 현재 구동된 워드라인에 할당된 행번지를 저장하기 위해 래치제어신호 LTC에 응답한다.
감지 증폭기 SA, 배타적 -OR 게이트 E2, 게이트 유니트 S1,S2,S3,S4, 래치회로 LC 및 기록 제어회로 WD는 에러정정 회로(1ld)를 구성하고, 에러정정 회로(1ld)는 에러 검출회로(11c)와 함께 최소한 하나의 에러비트를 아래와 같이 정정한다. 래치회로 LC는 최초에 0으로 설정된다. 데이터 비트가 메모리 셀의 행에서 순차적으로 판독되는 동안에는 메모리 셀의 각 행에서 읽어 낸 데이터 비트들은 감지증폭 후 배타적 -OR 게이트 E2에 의해 래치회로 LC에 저장된 값들과 비교되고, 게이트 유니트 S1는 배타적 -OR 게이트 E2에서 얻은 새로운 값을 래치회로 LC로 전달한다. 순차적 비교를 종료하고 나면, 래치회로 LC는 메모리 셀들의 열에 저장되어 있는 데이터 비트의 현재 상태를 나타내는 상태정보를 저장한다. 만약 래치회로(12)가 0번지를 저장하지 않는다면, 에러정정 사이클은 종료되고, SRAM은 표준모드로 되돌아간다.
그렇지만, 만약 래치회로(12)가 행번지를 저장한다면, 수직 패리티 비트는 수직 패리티 셀 CP0-CPn에서 읽혀지고, 감지 증폭기 SA를 통해 배타적 -OR 게이트 E2로 공급된다. 수직 패리티 비트가 각각 나타내는 올바른 상태들은 래치회로 LC로부터 게이트 유니트 S2를 통해 공급되고, 배타적 -OR 게이트 E2는 최소한 하나의 에러비트가 저장되어 있는 메모리 셀의 열이 어떤 것인지 결정한다. 즉, 만약에 현재 상태가 올바른 상태와 일치하지 않는다면, 배타적 -OR 게이트 E2는 논리 1레벨의 에러신호를 만들어 내고, 에러신호들은 게이트 유니트 S1을 통해 래치회로 LC로 저장된다.
그 다음에, 행번지 디코더/워드라인 구동기(4)는 래치회로(12)에 저장된 행번지로 워드라인을 구동시키며, 에러비트 또는 에러비트들은 올바른 데이터 비트들과 함께 메모리 셀들의 관련행에서부터 읽혀진다. 에러비트 또는 에러비트들 및 올바른 데이터 비트들은 감지 증폭기 SA를 통해 배타적 -OR 게이트 E2로 공급되고, 에러신호들은 래치회로 LC에서부터 게이트 유니트 S2를 통해 배타적 -OR 게이트 E2로 공급된다. 만약 에러신호 중 하나가 올바른 데이터 비트임을 나타내는 논리 0 레벨의 에러 신호인 경우에는 배타적 -OR 게이트는 판독 데이터 비트를 게이트 유니트 S4를 통해 기록제어회로 WD로 공급하며, 기록제어회로 WD는 판독 데이터 비트를 재저장한다. 그러나, 만약 에러신호의 논리레벨이 1인 경우에는 배타적 -OR 게이트 E2는 인버터처럼 동작하고, 판독 데이터 비트의 보수 비트는 게이트 유니트 S4를 통해 기록제어회로 WD로 공급된다. 기록제어회로 WD는 보수비트를 메모리셀에 기록하고 에러정정된다. 에러정정 사이클은 완료되고, SRAM은 표준모드로 되돌아 간다.
그래서, 검사/에러정정 유니트(11)는 모드 구별기(9)가 에러율의 증가를 예상한 경우에만 에러정정 모드와 패리티 비트 발생모드로 들어가고, 패리티 발생 사이클과 에러정정 사이클은 표준모드에서는 실행되지 않는다. 위에서 설명한 대로 표준모드에서의 에러율은 아주 낮고, 패리티 비트 발생/에러정정 사이클이 없는 기록과 판독은 메모리 셀 어레이(1)에 저장되어 있는 데이터 비트의 신뢰성을 저하시키지 않는다. 아래의 설명은 모드 구별기(9)와 포트(9a)에 관한 상세한 설명이다. 아래의 설명에는 세가지의 실시예가 소개된다.
(제1실시예)
모드 구별기(9)와 포트(9a)의 제1실시예는 패리티 비트 발생모드와 에러정정모드에만 전용적으로 사용되는 신호핀들과 각각 결합되는 래치회로에 의해 구현된다. 신호핀들은 외부 제어기 예컨대, 마이크로 프로세서에 결합된다. 마이크로 프로세서는 SRAM, 백-업 전원 등과 함께 전자 시스템을 형성하는 것으로 가정한다.
마이크로 프로세서가 에러율의 증가를 예상한 경우에는, 패리티 발생 클럭신호 CLKpc는 마이크로 프로세서에서 신호핀들로 공급되고, 관련 래치회로는 패리티 발생 클럭신호 CLKpc를 제어기(10)로 전달한다. 에러율이 증가한 상대에서부터 회복된 후에는 마이크로 프로세서는 에러정정 클럭신호 CLKec를 신호핀을 공급하고, 래치회로는 에러정정 클릭신호 CLKec를 제어기(10)를 전달한다.
에러율이 증가한 상태의 전형적인 예가 전자 시스탬의 전원감소이다. 만약 마이크로 프로세서가 전원이 꺼짐을 감지한 경우에는 마이크로 프로세서는 SRAM에게 비교적 높은 표준 전원전압에서 백-업 전원이 공급하는 상대적으로 낮은 전원 전압으로 바뀌기 전에 패리티 비트 발생 사이클을 실행하도록 명령한다. 한편, 마이크로 프로세서가 전원-온을 인지한 경우에는 마이크로 프로세서는 SRAM이 표준모드로 들어가기 전에 에러정정 사이클을 실행하도륵 명령한다.
에러율이 시간에 따라 증가하고 마이크로 프로세서는 SRAM이 패리티 비트 발생 사이클과 에러정정 사이클을 간격을 두고 실행하도록 명령한다.
(제 2 실시예)
제6도는 모드 구별기(9)의 제2실시예를 설명하며, 모드 구별기(9)는 두개의 인버터(9b,9c), 지연회로(9d), NOR게이트(9e), 세개의 AND 게이트(9f,9g,9h)를 구비하고 외부 제어신호핀 PWE,POE는 포트(9a)를 형성한다. 인버터(9b), 지연회로(9d)와 AND 게이트(9f)는 제1단일 펄스 발생기를 구성하고, 인버터(9b), 지연회로(9d), NOR게이트(9d)는 제 2단일 펄스 발생기를 형성한다.
표준모드에서는 활성 저레벨의 기록 인에이블 신호 WE, 활성 저레벨의 출력 인에이를 신호 OE는 각각 외부제어신호핀 PWE,POE에 할당된다. 외부 제어신호핀 PWE,POE는 표준모드에서 마이크로 프로세서와 같은 외부장치(21)에 의해 선택적으로 구동된다. 그러나 기록 인에이블 신호 WE가 변경되는 경우에는 마이크로 프로세서는 출력 인에이블 신호 OE를 불활성의 고레벨로 유지시킨다. 다음의 설명에서 고레벨 전압과 저레벨 전압은 각각 논리 1과 논리 0과 동일한 것으로 가정한다.
만약, 마이크로 프로세서가 에러율의 증가를 예상한다면, 마이크로 프로세서는 외부 제어신호핀 POE을 저레벨로 유지하고, 외부 제어신호핀 PWE를 제5도의 시간 t1에서 고레벨로 변경시킨다. 외부제어신호핀 POE에서의 저레벨 전압은 인버터(9c)에 의해 고전압 레벨로 바뀌고, AND 게이트(9g,9h)가 인에이블된다. 외부 제어신호핀 PWE에서의 고전압 레벨은 NOR게이트(9e)를 디스에이블시키고, AND 게이트(9h)는 에러정정 클럭신호 CLKec를 만들어 내지 않는다. 한편, 외부 제어신호핀 PWE에서의 고전압 레벨은 AND 게이트 (9f)을 인에이블시키고 지연회로(9d)의 출력신호는 외부 제어신호 핀 PWE에서의 고전압 레벨과 AND되어 진다. 지연회로(9d)는 지연시간이 종료할 때까지 지연회로의 출력신호를 고전압레벨로 유지하기 때문에 AND 게이트(9f)는 고전압레벨을 AND 게이트(9g)로 공급하고, AND 게이트(9g)는 패리티 발생 클럭신호 CLKpc를 시간 t2에서 고전압레벨로 바꾼다.
지연시간이 종료하면, 지연회로(9d)는 이것의 출력신호를 저전압레벨로 바꾸고 AND 게이트(9f)는 출력신호를 저전압레벨로 바꾼다. 따라서 AND 게이트(9g)는 패리티 발생 클럭신호 CLKpc를 시간 t3에서 저전압 레벨로 바꾼다.
그래서 패리티 발생 클럭신호 CLKpc의 펄스폭은 지연시간에 의해 바꿀 수도 있다.
만약 외부 제어신호핀 PWE가 시간 t4에서 저전압 레벨로 바뀐다면, AND 게이트(9f)는 디스에이블되고 NOR 게이트(9e)는 인에이블된다. 따라서 AND 게이트(9g)는 패리티 발생 클럭신호 CLKpc를 불활성의 저전압레벨로 유지하고 NOR 게이트(9e)는 AND 게이트(9h)가 에러정정 클럭신호 CLKec를 시간 t5에서 활성 고전압레벨로 바꾸도록 한다. 지연시간이 만료하고 나면, AND 게이트(9h)는 에러정정 클럭신호 CLKec를 시간 t6에서 불활성의 저전압레벨로 회복시킨다·
그래서 마이크로 프로세서는 패리티 비트 발생모드와 에러정정모드를 외부 제어신호핀 PWE,POE를 통해 명령한다.
(제 3 실시예)
도면 제6도에서 모드 구별기(9)의 제3실시예는 기준전압 Vref를 발생하는 전압 분할기(31)와, 저항 R31,n 채널 증가형 스위칭 트랜지스터 Q31의 직렬 조합과, 단말(one-shot) 펄스 발생기(32)를 구비한다. 저항 R31과 n-채널 증가형 스위칭 트랜지스터 Q31의 직렬 조합은 전압 비교기를 형성한다. 단발펄스 발생기(32)는 인버터(9b), 지연회로(9d), NOR 게이트(9e)의 조합과 회로구성이 비슷하다. n채널증가형 스위칭 트랜지스터 Q31는 문턱전압 Vth을 가지고 전원선 PW는 전압분할기(31)와 n채널 증가형 스위칭 트랜지스터 Q31의 드레인 노드 Vc에 저항(R31)을 통해 전원전압을 공급한다. 포트(9a)는 전원전압을 전원선 PW에 공급한다.
제7도에 도시한 것처럼, 기준전압 Vref가 n채널 증가형 스위칭 트랜지스터 Q31의 문턱전압 Vth보다 낮은 반면에 드레인 노드 Vc에서의 전압레벨은 전원선 PW의 전압 레벨과 함께 증가한다. 그러나 기준전압 Vref가 시간 T21에서 문턱전압 Vth보다 높아지면 n채널 증가형 스위칭 트렌지스터 Q31가 턴-온되어 드래인 노드 Vc의 레벨이 떨어진다. 그 결과 NOR 게이트가 인에이블되고 단발 펄스발생기(32)는 에러정정 펄스신호 CLKec를 고전압 레벨로 바꾼다. 지연시간이 경과하면 단발 펄스 발생기(32)는 에러정정 펄스신호 CLKec를 저전압 레벨로 회복시킨다·
만약 문턱전압 Vth이 백-업 전압레벨 Vbk와 표준 전원전압레벨 Vop 사이에 있다면, 제3실시예는 백업 전압 Vbk와 표준 전원전압레벨 Vop사이에서 에러정정 클럭 신호 CLKec를 발생한다. 다른 클럭신호 CLKpc는 제1 또는 제2실시에서와 유사하게 만들어질 수도 있고 수평 패리티 비트와 수직 패리티 비트는 매면의 기록 사이클과 판독 사이클에서 발생할 것이다.
제6도의 회로는 SRAM이 제조되는 반도체 집의 외부에 존재할 것이다·
양호한 실시예에서는 패리티의 발생이나 에러정정없이 데이터 비트를 기록하고 판독하지만, 다른 실시예에서는 기록 사이클이 끝날 때마다 패리티 비트 발생 사이클을 수행할 것이다. 이 경우에, 에러정정은 모드 구별기가 에러정정 요구를 구별할 경우에만 수행된다.
앞의 설명을 통해 인식할 수 있는 바와 같이 본 발명에 따른 반도체 메모리 소자는 패리티 비트를 제공하고 반도체 메모리 소자가 요구하는 경우에는 에러를 바로 잡으며 패리티 비트의 발생이나 에러정정없이 기록 사이클과 판독 사이클이 수행된다. 이 때문에 본 발명에 따른 반도체 메모리 소자는 신뢰성을 멸어뜨리지 않고도 고속으로 기록, 판독하는 것이 가능하다.
본 발명을 특정 실시예를 통해 도시하고 설명하였지만 본 발명이 속하는 기술분야에 숙련된 사람이라면 본 발명의 정신과 범위 내에서 여러가지 변화와 수정이 가능함을 인식할 것이다. 예를 들어서 메모리 셀과 수평/수직 패리티 셀들은 다이나믹 형이나 전기적으로 소거/프로그램 가능한 형일수도 있으며 본 발명에 따른 반도체 메모리 소자는 다른 기능 블럭들과 함께 LSI의 일부분을 형성할 수도 있다.
제1도는 수평 패리티셀과 수직 패리티셀과 관련된 메모리 셀 행열 도시도.
제2도는 제1도에 도시한 메모리 셀 행열과 동등한 메모리 셀 큐(queue) 도시도.
제3도는 본 발명에 따른 반도체 SRAM 소자의 블럭도.
제4도는 SRAM에서 사용하는 모드 구별기(mode discriminator)의 제1예 회로도.
제 5 도는 제 1 예의 모드 구별기의 회로동작을 보여주는 타이밍도.
제6도는 모드 구별기의 제2예를 보여주는 회로도.
제7도는 제2예의 모드 구별기의 회로동작 도시도.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리 셀 어레이 2 : 충전회로
3 : 행번지 버퍼회로 4 : 행번지 디코더 워드라인 구동기
5 : 열번지 구동회로 6 : 열번지 디코더/선택기
7 : 입/출력 제어회로 8 : 데이터 버스
9 : 모드 구별기 10 : 제어기
11 : 검사/에러정정기 12 : 래치회로
SA : 감지 증폭기 S1-S4 : 게이트 유니트
MC00-MCnn : 메모리 셀 WL0-Wln,Wlp : 워드라인
BL0-BLn,BLp : 디지트라인쌍 RP0-RPn : 수평 패리티셀
CP0-CPn : 수직 패리티셀
Claims (7)
- 표준모드와 에러정정 모드에 선택적으로 들어가는 반도체 메모리 소자로서, (a) 데이터 비트를 각각 저장하고 복수의 메모리 셀 집단(MC00-MC0n/MC10-MCln/MCn0-MCnn;MC00-MCn0/MC01-MCn1/MC0n-MCnn)을 형성하기 위해 번지지정이 가능한 복수의 메모리 셀(MC00-MCnn)을 갖은 메모리 셀 어레이(1)와,(b) 상기 복수의 메모리 셀 집단에 저장된 상기 데이터 비트의 올바른 상대를 나타내는 검사비트를 각각 저장하기 위해 상기 복수의 메모리 셀 집단과 선택적으로 관련된 번지지정이 가능한 복수의 상태 셀(RP0-RPn;CP0-CPn)과,(c) 상기 표준모드에서는 상기 복수의 번지지정가능한 메모리 셀들을 선택적으로 기록가능 및 판독가능하게 하고, 상기 에러정정모드에서는 상기 복수의 메모리 셀 집단과 상기 복수의 번지지정 가능한 상태 셀들을 선택적으로 판독가능하게 하고 상기 복수의 번지지정 가능한 메모리 셀들을 기록가능하게 하는 번지지정 시스템(3,4,5,6,WL0-WLp,BL0-BLp)과, (d) 상기 표준모드에서 인에이블되고 외부로부터의 새로운 데이터 비트를 수신하고 상기 메모리 셀 어레이에서 읽어낸 데이터 비트를 외부로 전달하는 인터페이스 장치(7)와, (e) 상기 에러정정모드에서는 상기 복수의 메모리 셀집단에 각각 저장되어 있는 상기 데이터 비트의 올바른 상태와 현재상태를 비교하여 최소한 하나의 데이터 비트가 반전되었는지 아닌지를 알아보는 역할을 하는 검사 및 정정 시스템으로서, 상기 에러정정모드에서는 상기 최소한 하나의 데이터 비트를 바로잡는 데에도 또한 동작가능한 검사 및 정정시스램(10,11,12)을 구비하는 반도체 메모리 소자에 있어서,(f) 포트(9)에 결합되며, 상기 반도체 메모리 소자를 에러정정모드로 들어가게 할 것인지 아닌지를 알아보기 위해 상기 포트에서의 상기 에러정정모드의 요구를 구별하는 모드 구별기(9)를 구비하며, 상기 데이터 비트는 상기 표준모드에서는 에러정정없이 상기 반도체 메모리 소자의 외부에서 반복적으로 재기록가능하고 접근가능한 것을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 상기 메모리 소자는 검사비트 발생모드를 더 가지며, 상기 번지지정 수단(3,4,5,6,WL0-WLp,BL0-BLp)은 또한 상기 검사비트 발생모드에서는 상기 복수의 메모리 셀 집단들을 판독 가능하게 하고 상기 복수의 번지지정 가능한 상태 셀들을 기록가능하게 하며, 상기 검사 및 정정 시스템(10,1l)은 상기 검사비트 발생모드에서는 관련 메모리 셀 집단에 저장되어 있는 데이터 비트의 검사를 통해서 상기 검사비트를 발생하는 역할을 하고, 상기 모드 구별기(9)는 상기 반도체 메모리 소자가 상기 검사비트 발생모드로 들어가게 하기 위해서 상기 포트(9a)의 또 다른 상태를 구별해 내는 것을 특징으로 하는 반도체 메모리 소자.
- 제2항에 있어서, 상기 모드 구별기(9)는 상기 검사비트 발생모드로 들어가게 하는 명령과 상기 에러정정모드로 들어가게 하는 명령에만 배타적으로 할당된 신호핀들에 결합되며, 상기 모드 구별기는 검사비트 발생 사이클을 요구하는 제1요구신호(CLK마)를 발생하기 위해서 상기 검사비트 발생모드로 들어가게 하는 상기 명령에 응답하고, 상기 모드 구별기는 또한 에러정정 사이클을 요구하는 제2요구신호(CLKec)를 발생하기 위해서 상기 예러정정모드로 들어가게 하는 상기 명령에 응답하는 것을 특징으로 하는 반도체 메모리 소자.
- 제2항에 있어서, 상기 모드 구별기(9)는 상기 포트의 역할을 하는 제1외부제어 신호핀(POE)과 제2외부제어 신호핀(PWE)과 결합되며, 인에이불 신호를 발생하기 위해, 상기 제1외부제어신호핀(POE)과 결합된 제1논리 게이트(9c), 제1단발 펄스(one-shot pulse)를 발생하기 위해 상기 제2외부 제어신호핀(PWE)에 결합된 제1단발 펄스 발생기(9b,9d,9f), 상기 제1단발 펄스 발생기에 결합되며, 상기 인에이블 신호로 인에이블되어 상기 검사비트 발생모드에 대한 제1요구신호(CLKpc)를 상기 제1단발 펄스로부터 발생시키는 제2논리 게이트(9g), 상기 제1단발 펄스 발생기와 제2단발 펄스 발생기는 상기 제2외부제어 신호핀(PWE)의 전위레벨에 따라 선택적으로 인에이블될 때, 제2단발 펄스를 발생하기 위해 상기 제2외부 제어신호핀(PWE)에 결합된 제2단발 펄스 발생기(9b,9d,9e), 상기 제2단발 펄스 발생기 결합되며 상기 인에이블 신호로 인에이블되어 상기 에러정정모드에 대한 제2요구신호(CLKec)를 상기 제2단발 펄스에서 발생시키는 제3논리 게이트(9h)를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
- 제2항에 있어서, 상기 모드구별기는 상기 검사비트 발생모드로 들어가기 위해 제1요구신호(CLKpc)를 발생하는 수단, 전원전압선(PW)에는 상기 포트(9a)에서 상기 전원전압레벨이 공급될 때, 상기 전원전압선의 전원전압보다 낮은 기준전압(Verf)을 발생하기 위해서 상기 전원전압선에 결합된 기준전압 발생기(31), 상기 기준전압과 소정의 문턱전압(Vth)을 비교하며, 상기 기준전압이 상기 소정의 문턱전압을 초과하는 경우에는 자기의 출력노드에서의 전압레벨을 바꾸는 전압 비교기(R31,Q31), 상기 에러정정모드에 대해서는 제2요구신호(CLKec)를 발생하는 역할을 하는 단발 펄스 발생기(32)를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
- 제2항에 있어서, 상기 복수의 번지지정이 가능한 메모리 셀들은 행과 열로 배열되어 있으며, 상기 메모리 셀들의 행(MC00-MC0n/MCl0-MCln/MCn0-MCnn)은 상기 복수의 메모리 셀 집단의 일부를 형성하는 제1메모리 셀 집만의 역할을 하고, 상기 메모리 셀들의 열(MC00-MCn0/MC01-MCn1/MC0n-MCnn)은 상기 복수의 메모리 셀 집단의 일부를 형성하는 제2메모리 셀 집단의 역합을 하며, 상기 복수의 번지지정이 가능한 상태 셀들은 상기 번지지정이 가능한 메모리 셀들의 상기 행과 각각 관련된 수평 패리티 셀(RP0-RPn)의 역할을 부분적으로 하고 상기 번지지정이 가능한 메모리 셀들의상기 열과 관련된 수직 패리티 셀(CPO-CPn)의 역할을 부분적으로 하며, 상기 검사 및 정정 시스템은, (가) 상기 검사비트 발생모드에서 인에이블되며, 수평 패리티 비트를 발생하기 위해 상기 제1메모리셀 집단으로부터 데이터 비트를 공급하고 상기 수평 패리티 비트들을 상기 수평 패리티 셀들에 기록하는 수평 패리티 비트 발생회로(1la),(나) 상기 검사비트 발생모드에서 인에이블되며, 상기 제2메모리 셀 집단에서 읽어낸 상기 데이터 비트로부터 수직 패리티 비트들을 병렬로 발생하고 상기 수직 패리티 셀에 상기 수직 패리티 비트들을 기록하는 수직 패리티 비트 발생회로(11b),(다) 상기 에러정정모드에서 인에이블되고, 최소한 하나의 에러비트가 메모리 셀에 저장되어 있는지를 알아보기 위해 관련 수평 패리티와의 비교를 통하여 상기 제1메모리 셀 집단에서 순차적으로 읽어낸 상기 데이터 비트들을 검사하며, 만약 에러가 있다면 상기 최소한 하나의 에러비트를 포함하고 있는 상기 제1메모리 셀 집단의 번지를 저장하는 수평 에러 검출회로(11c),(라) 상기 에러정정모드에서 인에이블되고, 최소한 하나의 에러비트 하나를 정정하기 위해 상기 수평 에러 검출회로와 함께 상기 에러비트 하나를 저장하는 메모리 셀을 지적하는 역할을 하는 에러정정회로(1ld)를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
- 제2항에 있어서, 상기 반도체 메모리 소자는 전원전압선이 표준전원전압보다 낮아지기 전에 상기 검사비트 발생모드로 들어가며, 상기 전원전압선이 낮은 전원전압 레벨에서 상기 표준 전원전압레벨로 되돌아온 경우에는 상기 에러정정모드로 들어가는 것을 특징으로 하는 반도체 메모리 소자.
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