JP2615088B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2615088B2 JP2615088B2 JP62280750A JP28075087A JP2615088B2 JP 2615088 B2 JP2615088 B2 JP 2615088B2 JP 62280750 A JP62280750 A JP 62280750A JP 28075087 A JP28075087 A JP 28075087A JP 2615088 B2 JP2615088 B2 JP 2615088B2
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例え
ば、ゲートアレイ集積回路等に内蔵される多ポートメモ
リ等に利用して有効な技術に関するものである。
ば、ゲートアレイ集積回路等に内蔵される多ポートメモ
リ等に利用して有効な技術に関するものである。
多ポートメモリを内蔵するゲートアレイ集積回路があ
る。これらの多ポートメモリは、上記ゲートアレイ集積
回路が例えばコンピュータ等のディジタル処理装置を構
成するとき、例えばレジスタファイル等として用いられ
る。
る。これらの多ポートメモリは、上記ゲートアレイ集積
回路が例えばコンピュータ等のディジタル処理装置を構
成するとき、例えばレジスタファイル等として用いられ
る。
多ポートメモリについては、例えば、『アイ・イー・
イー・イー（IEEE）1987、シー・アイ・シー・シー（CI
CC;Custom Integrated Circuits Conference）資料』第
195頁〜第198頁に記載されている。
イー・イー（IEEE）1987、シー・アイ・シー・シー（CI
CC;Custom Integrated Circuits Conference）資料』第
195頁〜第198頁に記載されている。
上記に記載されるような２個のポートを有する多ポー
トメモリ（デュアルポートメモリ）において、両ポート
により指定されるアドレスが一致することがある。この
ような場合、両ポートがともに読み出しモードとされる
と、そのまま一致したアドレスの読み出し動作が実行さ
れ、その読み出しデータが出力される。また、このとき
両ポートがともに書き込みモードとされると、どちらか
一方のポートの書き込み動作が禁止され、不特定な書き
込み結果になることが防止される。さらに、一方のポー
トが書き込みモードとされかつ他方のポートが読み出し
モードとされると、他方のポートの読み出し動作が禁止
されるかあるいは一方のポートの書き込み動作が終了し
た時点で他方のポートの読み出し動作を行う方法が採ら
れる。
トメモリ（デュアルポートメモリ）において、両ポート
により指定されるアドレスが一致することがある。この
ような場合、両ポートがともに読み出しモードとされる
と、そのまま一致したアドレスの読み出し動作が実行さ
れ、その読み出しデータが出力される。また、このとき
両ポートがともに書き込みモードとされると、どちらか
一方のポートの書き込み動作が禁止され、不特定な書き
込み結果になることが防止される。さらに、一方のポー
トが書き込みモードとされかつ他方のポートが読み出し
モードとされると、他方のポートの読み出し動作が禁止
されるかあるいは一方のポートの書き込み動作が終了し
た時点で他方のポートの読み出し動作を行う方法が採ら
れる。
多ポートメモリがコンピュータ等のレジスタファイル
として用いられる場合、一方のポートは読み出し専用ポ
ートとされることが多い。このとき、他方のポートが書
き込みモードとされかつ両ポートにより指定されるアド
レスが一致した場合、他方のポートの書き込み動作が終
了した時点で一方のポートの読み出し動作を実行する上
記後者の方法が採られることが多い。
として用いられる場合、一方のポートは読み出し専用ポ
ートとされることが多い。このとき、他方のポートが書
き込みモードとされかつ両ポートにより指定されるアド
レスが一致した場合、他方のポートの書き込み動作が終
了した時点で一方のポートの読み出し動作を実行する上
記後者の方法が採られることが多い。
しかし、このような方法を採った場合、読み出しモー
ドとされるポートの待ち合わせ時間が長くなり、結果的
に多ポートメモリのアクセスタイムが遅くされる。この
ため、多ポートメモリを含むコンピュータ等の演算速度
が遅くされ、その処理能力が制限される。
ドとされるポートの待ち合わせ時間が長くなり、結果的
に多ポートメモリのアクセスタイムが遅くされる。この
ため、多ポートメモリを含むコンピュータ等の演算速度
が遅くされ、その処理能力が制限される。
この発明の目的は、複数のポートにより指定されるア
ドレスが一致しかつその一方及び他方のポートがそれぞ
れ書き込みモード及び読み出しモードとされる場合で
も、最新の書き込みデータを高速に読み出しうる多ポー
トメモリを提供することにある。この発明の他の目的
は、多ポートメモリを含むディジタル処理装置の処理能
力をさらに向上させることにある。
ドレスが一致しかつその一方及び他方のポートがそれぞ
れ書き込みモード及び読み出しモードとされる場合で
も、最新の書き込みデータを高速に読み出しうる多ポー
トメモリを提供することにある。この発明の他の目的
は、多ポートメモリを含むディジタル処理装置の処理能
力をさらに向上させることにある。
この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。
は、この明細書の記述及び添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
多ポートメモリに、複数のポートにより指定されるアド
レスが一致しかつその一方及び他方のポートがそれぞれ
書き込みモード及び読み出しモードとされるとき、一方
のポートから供給される書き込みデータをそのまま他方
のポートの読み出しデータとして伝達するデータ選択回
路を設けるものである。
要を簡単に説明すれば、下記の通りである。すなわち、
多ポートメモリに、複数のポートにより指定されるアド
レスが一致しかつその一方及び他方のポートがそれぞれ
書き込みモード及び読み出しモードとされるとき、一方
のポートから供給される書き込みデータをそのまま他方
のポートの読み出しデータとして伝達するデータ選択回
路を設けるものである。
上記した手段によれば、複数のポートにより指定され
るアドレスが一致しかつその一方及び他方のポートがそ
れぞれ書き込みモード及び読み出しモードとされる場合
でも、メモリセルを介することなく、最新の書き込みデ
ータを他方のポートに伝達できるため、このような場合
における多ポートメモリの読み出し動作に要する時間を
短縮し、多ポートメモリの総体的なアクセスタイムを高
速化することができる。これにより、多ポートメモリを
含むディジタル処理装置の演算速度を高速化し、その処
理能力を高めることができる。
るアドレスが一致しかつその一方及び他方のポートがそ
れぞれ書き込みモード及び読み出しモードとされる場合
でも、メモリセルを介することなく、最新の書き込みデ
ータを他方のポートに伝達できるため、このような場合
における多ポートメモリの読み出し動作に要する時間を
短縮し、多ポートメモリの総体的なアクセスタイムを高
速化することができる。これにより、多ポートメモリを
含むディジタル処理装置の演算速度を高速化し、その処
理能力を高めることができる。
第３図には、この発明が適用された多ポートメモリの
一実施例を示すブロック図が示されている。また、第１
図及び第２図には、第３図の多ポートメモリのアドレス
比較回路とデータ選択回路及びメモリアレイの一実施例
の回路図が示されている。この実施例の多ポートメモリ
は、特に制限されないが、標準的なゲートアレイ集積回
路に内蔵される。ゲートアレイ集積回路は、一部の製造
マスクがオプショナルに形成されることで、ユーザ仕様
に従ったコンピュータ等のディジタル処理装置を構成す
る。多ポートメモリは、特に制限されないが、上記ディ
ジタル処理装置のレジスタファイルとして用いられる。
なお、第１図ないし第３図の各ブロックを構成する回路
素子は、ゲートアレイ集積回路の図示されない他の回路
素子とともに、特に制限されないが、単結晶シリコンの
ような１個の半導体基板上に形成される。
一実施例を示すブロック図が示されている。また、第１
図及び第２図には、第３図の多ポートメモリのアドレス
比較回路とデータ選択回路及びメモリアレイの一実施例
の回路図が示されている。この実施例の多ポートメモリ
は、特に制限されないが、標準的なゲートアレイ集積回
路に内蔵される。ゲートアレイ集積回路は、一部の製造
マスクがオプショナルに形成されることで、ユーザ仕様
に従ったコンピュータ等のディジタル処理装置を構成す
る。多ポートメモリは、特に制限されないが、上記ディ
ジタル処理装置のレジスタファイルとして用いられる。
なお、第１図ないし第３図の各ブロックを構成する回路
素子は、ゲートアレイ集積回路の図示されない他の回路
素子とともに、特に制限されないが、単結晶シリコンの
ような１個の半導体基板上に形成される。
この実施例の多ポートメモリは、アドレスバスBAAと
データバスBDAならびにイネーブル信号線ENA及びリード
ライト信号線R/Wを介して、ディジタル処理装置の図示
されない第１のメモリ制御回路に結合され、また、アド
レスイバスBABとデータバスBDB及びイネーブル信号線EN
Bを介して、ディジタル処理装置の図示されない第２の
メモリ制御回路に結合される。これにより、この実施例
の多ポートメモリは、上記第１及び第２のメモリ制御回
路を介してそれぞれ独立にアクセス可能なデュアルポー
トメモリとして機能する。このうち、アドレスバスBAA
等に結合されるポートＡは、特に制限されないが、書き
込み動作及び読み出し動作ともに可能な入出力両用ポー
トとされ、アドレスバスBAB等に結合されるポートＢ
は、読み出し専用ポートとされる。ポートＡの動作モー
ドは、リードライト信号R/Wによって指定される。
データバスBDAならびにイネーブル信号線ENA及びリード
ライト信号線R/Wを介して、ディジタル処理装置の図示
されない第１のメモリ制御回路に結合され、また、アド
レスイバスBABとデータバスBDB及びイネーブル信号線EN
Bを介して、ディジタル処理装置の図示されない第２の
メモリ制御回路に結合される。これにより、この実施例
の多ポートメモリは、上記第１及び第２のメモリ制御回
路を介してそれぞれ独立にアクセス可能なデュアルポー
トメモリとして機能する。このうち、アドレスバスBAA
等に結合されるポートＡは、特に制限されないが、書き
込み動作及び読み出し動作ともに可能な入出力両用ポー
トとされ、アドレスバスBAB等に結合されるポートＢ
は、読み出し専用ポートとされる。ポートＡの動作モー
ドは、リードライト信号R/Wによって指定される。
第３図において、多ポートメモリは、特に制限されな
いが、スタティック型メモリセルが格子状に配置されて
なるメモリアレイMARYを基本構成とする。
いが、スタティック型メモリセルが格子状に配置されて
なるメモリアレイMARYを基本構成とする。
メモリアレイMARYは、第２図に示されるように、水平
方向に平行して配置されるワード線WA0〜WAm及びWB0〜W
Bmと、垂直方向に平行して配置される相補データ線DA0
・▲▼〜DAn・▲▼及びDB0・▲▼〜
DBn・▲▼を含む。これらのワード線及び相補デ
ータ線の交点には、（ｍ＋１）×（ｎ＋１）個のメモリ
セルMCが格子状に配置される。
方向に平行して配置されるワード線WA0〜WAm及びWB0〜W
Bmと、垂直方向に平行して配置される相補データ線DA0
・▲▼〜DAn・▲▼及びDB0・▲▼〜
DBn・▲▼を含む。これらのワード線及び相補デ
ータ線の交点には、（ｍ＋１）×（ｎ＋１）個のメモリ
セルMCが格子状に配置される。
メモリアレイMARYの各メモリセルMCは、第２図に例示
的に示されるように、その入力端子及び出力端子が互い
に交差接続される２個のCMOSインバータ回路N5及びN6を
それぞれ含む。これらのインバータ回路は、メモリセル
MCの記憶素子となるラッチを構成する。メモリアレイMA
RYの同一の列に配置されるｍ＋１個のメモリセルMCのラ
ッチの入出力ノードは、Ｎチャンネル型の伝送ゲートMO
SFETQ1及びQ2を介して、対応する相補データ線DA0・▲
▼〜DAn・▲▼の非反転信号線及び反転信
号線にそれぞれ共通結合される。また、同様なＮチャン
ネル型の伝送ゲートMOSFETQ3及びQ4を介して、対応する
相補データ線DB0・▲▼〜DBn・▲▼の非反
転信号線及び反転信号線にそれぞれ共通結合される。一
方、メモリアレイMARYの同一の行に配置されるｎ＋１個
のメモリセルMCの伝送ゲートMOSFETQ1,Q2及びMOSFETQ3,
Q4のゲートは、対応するワード線WA0〜WAm及びワード線
WB0〜WBmにそれぞれ共通結合される。
的に示されるように、その入力端子及び出力端子が互い
に交差接続される２個のCMOSインバータ回路N5及びN6を
それぞれ含む。これらのインバータ回路は、メモリセル
MCの記憶素子となるラッチを構成する。メモリアレイMA
RYの同一の列に配置されるｍ＋１個のメモリセルMCのラ
ッチの入出力ノードは、Ｎチャンネル型の伝送ゲートMO
SFETQ1及びQ2を介して、対応する相補データ線DA0・▲
▼〜DAn・▲▼の非反転信号線及び反転信
号線にそれぞれ共通結合される。また、同様なＮチャン
ネル型の伝送ゲートMOSFETQ3及びQ4を介して、対応する
相補データ線DB0・▲▼〜DBn・▲▼の非反
転信号線及び反転信号線にそれぞれ共通結合される。一
方、メモリアレイMARYの同一の行に配置されるｎ＋１個
のメモリセルMCの伝送ゲートMOSFETQ1,Q2及びMOSFETQ3,
Q4のゲートは、対応するワード線WA0〜WAm及びワード線
WB0〜WBmにそれぞれ共通結合される。
これにより、各メモリセルMCのラッチの入出力ノード
は、対応するワード線WA0〜WAmが択一的にハイレベルの
選択状態とされることで、対応する相補データ線DA0・
▲▼〜DAn・▲▼に選択的に結合される。
また、対応するワード線WB0〜WBmが択一的にハイレベル
の選択状態とされることで、対応する相補データ線DB0
・▲▼〜DBn・▲▼に選択的に結合される
ものとなる。
は、対応するワード線WA0〜WAmが択一的にハイレベルの
選択状態とされることで、対応する相補データ線DA0・
▲▼〜DAn・▲▼に選択的に結合される。
また、対応するワード線WB0〜WBmが択一的にハイレベル
の選択状態とされることで、対応する相補データ線DB0
・▲▼〜DBn・▲▼に選択的に結合される
ものとなる。
メモリアレイMARYのワード線WA0〜WAmは、アドレスデ
コーダADAに結合され、択一的にハイレベルの選択状態
とされる。同様に、メモリアレイMARYのワード線WB0〜W
Bmは、アドレスデコーダADBに結合され、択一的にハイ
レベルの選択状態とされる。
コーダADAに結合され、択一的にハイレベルの選択状態
とされる。同様に、メモリアレイMARYのワード線WB0〜W
Bmは、アドレスデコーダADBに結合され、択一的にハイ
レベルの選択状態とされる。
アドレスデコーダADAには、後述するアドレスバッフ
ァABAからｉ＋１ビットのアドレス信号aa0〜aaiが供給
され、また後述するタイミング発生回路TGからタイミン
グ信号φaaが供給される。同様に、アドレスデコーダAD
Bには、後述するアドレスバッファABBからｉ＋１ビット
のアドレス信号ab0〜abiが供給され、またタイミング発
生回路TGからタイミング信号φabが供給される。
ァABAからｉ＋１ビットのアドレス信号aa0〜aaiが供給
され、また後述するタイミング発生回路TGからタイミン
グ信号φaaが供給される。同様に、アドレスデコーダAD
Bには、後述するアドレスバッファABBからｉ＋１ビット
のアドレス信号ab0〜abiが供給され、またタイミング発
生回路TGからタイミング信号φabが供給される。
アドレスデコーダADAは、上記タイミング信号φaaが
ハイレベルとされることで、選択的に動作状態とされ
る。この動作状態において、アドレスデコーダADAは、
上記アドレス信号aa0〜aaiをデコードし、メモリアレイ
MARYの対応する１本のワード線WA0〜WAmを択一的にハイ
レベルの選択状態とする。同様に、アドレスデコーダAD
Bは、上記タイミング信号φabがハイレベルとされるこ
とで、選択的に動作状態とされる。この動作状態におい
て、アドレスデコーダADBは、上記アドレス信号ab0〜ab
iをデコードし、メモリアレイMARYの対応する１本のワ
ード線WB0〜WBmを択一的にハイレベルの選択状態とす
る。
ハイレベルとされることで、選択的に動作状態とされ
る。この動作状態において、アドレスデコーダADAは、
上記アドレス信号aa0〜aaiをデコードし、メモリアレイ
MARYの対応する１本のワード線WA0〜WAmを択一的にハイ
レベルの選択状態とする。同様に、アドレスデコーダAD
Bは、上記タイミング信号φabがハイレベルとされるこ
とで、選択的に動作状態とされる。この動作状態におい
て、アドレスデコーダADBは、上記アドレス信号ab0〜ab
iをデコードし、メモリアレイMARYの対応する１本のワ
ード線WB0〜WBmを択一的にハイレベルの選択状態とす
る。
アドレスバッファABAは、ディジタル処理装置の図示
されない第１のメモリ制御回路からアドレスバスBAAを
介して供給されるアドレス信号aa0〜aaiを取り込み、保
持する。これらのアドレス信号aa0〜aaiは、上記アドレ
スデコーダADAに供給されるとともに、後述するアドレ
ス比較回路ACの一方の入力端子に供給される。同様に、
アドレスバッファABBは、ディジタル処理装置の図示さ
れない第２のメモリ制御回路からアドレスバスBABを介
して供給されるアドレス信号ab0〜abiを取り込み、保持
する。これらのアドレス信号ab0〜abiは、上記アドレス
デコーダADBに供給されるとともに、上記アドレス比較
回路ACの他方の入力端子に供給される。
されない第１のメモリ制御回路からアドレスバスBAAを
介して供給されるアドレス信号aa0〜aaiを取り込み、保
持する。これらのアドレス信号aa0〜aaiは、上記アドレ
スデコーダADAに供給されるとともに、後述するアドレ
ス比較回路ACの一方の入力端子に供給される。同様に、
アドレスバッファABBは、ディジタル処理装置の図示さ
れない第２のメモリ制御回路からアドレスバスBABを介
して供給されるアドレス信号ab0〜abiを取り込み、保持
する。これらのアドレス信号ab0〜abiは、上記アドレス
デコーダADBに供給されるとともに、上記アドレス比較
回路ACの他方の入力端子に供給される。
アドレス比較回路ACは、第１図に示されるように、ｉ
＋１個の排他的論理和回路EX1〜EX3とｉ＋１入力のノア
ゲート回路NOG1とを含む。排他的論理和回路EX1〜EX3の
一方の入力端子には、上記アドレスバッファABAから対
応するアドレス信号aa0〜aaiがそれぞれ供給される。ま
た、これらの排他的論理和回路の他方の入力端子には、
上記アドレスバッファABBから対応するアドレス信号ab0
〜abiがそれぞれ供給される。排他的論理和回路EX1〜EX
3の出力信号は、ノアゲート回路NOG1の対応する入力端
子にそれぞれ供給される。ノアゲート回路NOG1の出力信
号は、アドレス比較回路ACの出力信号すなわちアドレス
一致検出信号amとして、タイミング発生回路TG及びデー
タ選択回路DSLに供給される。
＋１個の排他的論理和回路EX1〜EX3とｉ＋１入力のノア
ゲート回路NOG1とを含む。排他的論理和回路EX1〜EX3の
一方の入力端子には、上記アドレスバッファABAから対
応するアドレス信号aa0〜aaiがそれぞれ供給される。ま
た、これらの排他的論理和回路の他方の入力端子には、
上記アドレスバッファABBから対応するアドレス信号ab0
〜abiがそれぞれ供給される。排他的論理和回路EX1〜EX
3の出力信号は、ノアゲート回路NOG1の対応する入力端
子にそれぞれ供給される。ノアゲート回路NOG1の出力信
号は、アドレス比較回路ACの出力信号すなわちアドレス
一致検出信号amとして、タイミング発生回路TG及びデー
タ選択回路DSLに供給される。
アドレス比較回路ACの排他的論理和回路EX1〜EX3の出
力信号は、対応する上記アドレス信号aa0〜aai及びアド
レス信号ab0〜abiが一致しないとき、それぞれハイレベ
ルとされる。また、対応する上記アドレス信号aa0〜aai
及びアドレス信号ab0〜abiが一致するとき、それぞれロ
ウレベルとされる。
力信号は、対応する上記アドレス信号aa0〜aai及びアド
レス信号ab0〜abiが一致しないとき、それぞれハイレベ
ルとされる。また、対応する上記アドレス信号aa0〜aai
及びアドレス信号ab0〜abiが一致するとき、それぞれロ
ウレベルとされる。
ノアゲート回路NOG1の出力信号すなわちアドレス一致
検出信号amは、上記排他的論理和回路EX1〜EX3の出力信
号が一つでもハイレベルであるとき、すなわちアドレス
信号aa0〜aai及びアドレス信号ab0〜abiが１ビットでも
一致しないとき、ロウレベルとされる。アドレス一致検
出信号amは、上記排他的論理和回路EX1〜EX3の出力信号
がすべてロウレベルであるとき、すなわちアドレス信号
aa0〜aai及びアドレス信号ab0〜abiが全ビット一致した
とき、ハイレベルとされる。
検出信号amは、上記排他的論理和回路EX1〜EX3の出力信
号が一つでもハイレベルであるとき、すなわちアドレス
信号aa0〜aai及びアドレス信号ab0〜abiが１ビットでも
一致しないとき、ロウレベルとされる。アドレス一致検
出信号amは、上記排他的論理和回路EX1〜EX3の出力信号
がすべてロウレベルであるとき、すなわちアドレス信号
aa0〜aai及びアドレス信号ab0〜abiが全ビット一致した
とき、ハイレベルとされる。
一方、第３図において、メモリアレイMARYの相補デー
タ線DA0・▲▼〜DAn・▲▼は、ライトアン
プWAA及びリードアンプRAAの対応する単位回路にそれぞ
れ結合される。同様に、メモリアレイMARYの相補データ
線DB0・▲▼〜DBn・▲▼は、リードアンプ
RABの対応する単位回路にそれぞれ結合される。
タ線DA0・▲▼〜DAn・▲▼は、ライトアン
プWAA及びリードアンプRAAの対応する単位回路にそれぞ
れ結合される。同様に、メモリアレイMARYの相補データ
線DB0・▲▼〜DBn・▲▼は、リードアンプ
RABの対応する単位回路にそれぞれ結合される。
ライトアンプWAA及びリードアンプRAAは、それぞれｎ
＋１個の単位回路を含む。ライトアンプWAAの各単位回
路の入力端子は、データバッファDBAの対応するビット
に結合され、その出力端子は、メモリアレイMARYの対応
する相補データ線DA0・▲▼〜DAn・▲▼に
それぞれ結合される。リードアンプRAAの各単位回路の
入力端子は、ライトアンプWAAの対応する単位回路の出
力端子にそれぞれ共通結合され、その出力端子は、ライ
トアンプWAAの対応する単位回路の入力端子にそれぞれ
共通結合される。ライトアンプWAAの各単位回路には、
タイミング発生回路TGからタイミング信号φwaが共通に
供給される。
＋１個の単位回路を含む。ライトアンプWAAの各単位回
路の入力端子は、データバッファDBAの対応するビット
に結合され、その出力端子は、メモリアレイMARYの対応
する相補データ線DA0・▲▼〜DAn・▲▼に
それぞれ結合される。リードアンプRAAの各単位回路の
入力端子は、ライトアンプWAAの対応する単位回路の出
力端子にそれぞれ共通結合され、その出力端子は、ライ
トアンプWAAの対応する単位回路の入力端子にそれぞれ
共通結合される。ライトアンプWAAの各単位回路には、
タイミング発生回路TGからタイミング信号φwaが共通に
供給される。
ライトアンプWAAの各単位回路は、多ポートメモリの
ポートＡが書き込みモードで選択状態とされ上記タイミ
ング信号φwaがハイレベルとされることによで、選択的
に動作状態とされる。この動作状態において、ライトア
ンプWAAの各単位回路は、データバッファDBAから供給さ
れる書き込みデータda0〜danに従った相補書き込み信号
を形成し、メモリアレイMARYの対応する相補データ線DA
0・▲▼〜DAn・▲▼に伝達する。これによ
り、メモリアレイMARYの選択されたワード線WA0〜WAmに
結合されるｎ＋１個のメモリセルMCに対して、書き込み
データda0〜danが書き込まれる。データバッファDBAか
ら出力される書き込みデータda0〜danは、後述するデー
タ選択回路DSLの一方の入力端子にも供給される。
ポートＡが書き込みモードで選択状態とされ上記タイミ
ング信号φwaがハイレベルとされることによで、選択的
に動作状態とされる。この動作状態において、ライトア
ンプWAAの各単位回路は、データバッファDBAから供給さ
れる書き込みデータda0〜danに従った相補書き込み信号
を形成し、メモリアレイMARYの対応する相補データ線DA
0・▲▼〜DAn・▲▼に伝達する。これによ
り、メモリアレイMARYの選択されたワード線WA0〜WAmに
結合されるｎ＋１個のメモリセルMCに対して、書き込み
データda0〜danが書き込まれる。データバッファDBAか
ら出力される書き込みデータda0〜danは、後述するデー
タ選択回路DSLの一方の入力端子にも供給される。
リードアンプRAAの各単位回路は、多ポートメモリの
ポートＡが読み出しモードで選択状態とされるとき、メ
モリアレイMARYの選択されたワード線WA0〜WAmに結合さ
れるｎ＋１のメモリセルMCから対応する相補データ線DA
0・▲▼〜DAn・▲▼を介して出力される読
み出し信号を増幅し、読み出しデータda0〜danとして、
上記データバッファDBAに伝達する。リードアンプRAAか
ら出力される読み出しデータda0〜danは、データ選択回
路DSLの一方の入力端子にも供給される。
ポートＡが読み出しモードで選択状態とされるとき、メ
モリアレイMARYの選択されたワード線WA0〜WAmに結合さ
れるｎ＋１のメモリセルMCから対応する相補データ線DA
0・▲▼〜DAn・▲▼を介して出力される読
み出し信号を増幅し、読み出しデータda0〜danとして、
上記データバッファDBAに伝達する。リードアンプRAAか
ら出力される読み出しデータda0〜danは、データ選択回
路DSLの一方の入力端子にも供給される。
一方、リードアンプRABは、同様にｎ＋１個の単位回
路を含む。これらの単位回路の入力端子は、上記メモリ
アレイMARYの対応する相補データ線DB0・▲▼〜D
Bn・▲▼にそれぞれ結合され、その出力端子は、
後述するデータ選択回路DSLの対応するビットの他方の
入力端子に結合される。
路を含む。これらの単位回路の入力端子は、上記メモリ
アレイMARYの対応する相補データ線DB0・▲▼〜D
Bn・▲▼にそれぞれ結合され、その出力端子は、
後述するデータ選択回路DSLの対応するビットの他方の
入力端子に結合される。
リードアンプRABの各単位回路は、多ポートメモリの
ポートＢが選択状態とされるとき、メモリアレイMARYの
選択されたワード線WB0〜WBmに結合されるｎ＋１のメモ
リセルMCから対応する相補データ線DB0・▲▼〜D
Bn・▲▼を介して出力される読み出し信号を増幅
し、読み出しデータdr0〜drnとして、データ選択回路DS
Lの他方の入力端子に伝達する。
ポートＢが選択状態とされるとき、メモリアレイMARYの
選択されたワード線WB0〜WBmに結合されるｎ＋１のメモ
リセルMCから対応する相補データ線DB0・▲▼〜D
Bn・▲▼を介して出力される読み出し信号を増幅
し、読み出しデータdr0〜drnとして、データ選択回路DS
Lの他方の入力端子に伝達する。
データ選択回路DSLは、第１図に示されるように、ｎ
＋１個のクロックドインバータ回路CN1〜CN3と、これら
のクロックドインバータ回路に対応して設けられるｎ＋
１個のクロックドインバータ回路CN4〜CN6及びインバー
タ回路N1〜N3を含む。
＋１個のクロックドインバータ回路CN1〜CN3と、これら
のクロックドインバータ回路に対応して設けられるｎ＋
１個のクロックドインバータ回路CN4〜CN6及びインバー
タ回路N1〜N3を含む。
クロックドインバータ回路CN1〜CN3の入力端子は、デ
ータ選択回路DSLの上記他方の入力端子とされ、リード
アンプRABの対応する単位回路の出力端子にそれぞれ結
合される。同様に、クロックドインバータ回路CN4〜CN6
の入力端子は、データ選択回路DSLの上記一方の入力端
子とされ、リードアンプRAAの対応する単位回路の出力
端子すなわちライトアンプWAAの対応する単位回路の入
力端子にそれぞれ共通結合される。クロックドインバー
タ回路CN1〜CN3の出力端子は、対応するクロックドイン
バータ回路CN4〜CN6の出力端子にそれぞれ結合され、さ
らに対応するインバータ回路N1〜N3の入力端子に共通結
合される。クロックドインバータ回路CN4〜CN6のクロッ
ク入力端子には、上記アドレス比較回路ACから、上述の
アドレス一致検出信号amが共通に供給される。また、ク
ロックドインバータ回路CN1〜CN3のクロック入力端子に
は、上記アドレス一致検出信号amのインバータ回路N4に
よる反転信号すなわち反転アドレス一致検出信号▲
▼が共通に供給される。インバータ回路N1〜N3の出力信
号は、読み出しデータdb0〜dbnとされ、データバッファ
DBBに供給される。
ータ選択回路DSLの上記他方の入力端子とされ、リード
アンプRABの対応する単位回路の出力端子にそれぞれ結
合される。同様に、クロックドインバータ回路CN4〜CN6
の入力端子は、データ選択回路DSLの上記一方の入力端
子とされ、リードアンプRAAの対応する単位回路の出力
端子すなわちライトアンプWAAの対応する単位回路の入
力端子にそれぞれ共通結合される。クロックドインバー
タ回路CN1〜CN3の出力端子は、対応するクロックドイン
バータ回路CN4〜CN6の出力端子にそれぞれ結合され、さ
らに対応するインバータ回路N1〜N3の入力端子に共通結
合される。クロックドインバータ回路CN4〜CN6のクロッ
ク入力端子には、上記アドレス比較回路ACから、上述の
アドレス一致検出信号amが共通に供給される。また、ク
ロックドインバータ回路CN1〜CN3のクロック入力端子に
は、上記アドレス一致検出信号amのインバータ回路N4に
よる反転信号すなわち反転アドレス一致検出信号▲
▼が共通に供給される。インバータ回路N1〜N3の出力信
号は、読み出しデータdb0〜dbnとされ、データバッファ
DBBに供給される。
ポートＡを介して供給されるアドレス信号aa0〜aaiと
ポートＢを介して供給されるアドレス信号ab0〜abiが１
ビットでも一致せず、アドレス一致検出信号amがロウレ
ベルとされるとき、反転アドレス一致検出信号▲▼
はハイレベルとなる。したがって、データ選択回路DSL
は、対応するポートＢのリードアンプRABから供給され
る読み出しデータdr0〜drnを選択し、データバッファDB
Bに伝達する。一方、上記アドレス信号aa0〜aai及びア
ドレス信号ab0〜abiが全ビット一致し、アドレス一致検
出信号amがハイレベルとされるとき、反転アドレス一致
検出信号▲▼はロウレベルとなる。このとき、ポー
トＡが書き込みモードとされると、データ選択回路DSL
は、ポートＡのデータバッファDBAから供給される書き
込みデータda0〜danを選択し、読み出しデータdb0〜dbn
としてデータバッファDBBに伝達する。一方、このと
き、ポートＡが読み出しモードとされると、データ選択
回路DSLは、ポートＡのリードアンプRAAから供給される
読み出しデータda0〜danを選択し、読み出しデータdb0
〜dbnとしてデータバッファDBBに伝達する。
ポートＢを介して供給されるアドレス信号ab0〜abiが１
ビットでも一致せず、アドレス一致検出信号amがロウレ
ベルとされるとき、反転アドレス一致検出信号▲▼
はハイレベルとなる。したがって、データ選択回路DSL
は、対応するポートＢのリードアンプRABから供給され
る読み出しデータdr0〜drnを選択し、データバッファDB
Bに伝達する。一方、上記アドレス信号aa0〜aai及びア
ドレス信号ab0〜abiが全ビット一致し、アドレス一致検
出信号amがハイレベルとされるとき、反転アドレス一致
検出信号▲▼はロウレベルとなる。このとき、ポー
トＡが書き込みモードとされると、データ選択回路DSL
は、ポートＡのデータバッファDBAから供給される書き
込みデータda0〜danを選択し、読み出しデータdb0〜dbn
としてデータバッファDBBに伝達する。一方、このと
き、ポートＡが読み出しモードとされると、データ選択
回路DSLは、ポートＡのリードアンプRAAから供給される
読み出しデータda0〜danを選択し、読み出しデータdb0
〜dbnとしてデータバッファDBBに伝達する。
データバッファDBAは、ｎ＋１個のデータ入力バッフ
ァ及びデータ出力バッファを含む。このうち、各データ
入力バッファの入力端子は、データバスBDAの対応する
ビットにそれぞれ結合され、その出力端子は、上記ライ
トアンプWAAの対応する単位回路の入力端子すなわちリ
ードアンプRAAの対応する単位回路の出力端子に結合さ
れる。一方、データバーファDBAの各データ出力バッフ
ァの入力端子は、リードアンプRAAの対応する単位回路
の出力端子すなわち対応する上記データ入力バッファの
出力端子にそれぞれ共通結合され、その出力端子は、デ
ータバスBDAの対応するビットすなわち対応するデータ
入力バッファの入力端子に共通結合される。データ出力
バッファには、タイミング発生回路TGからタイミング信
号φoaが共通に供給される。
ァ及びデータ出力バッファを含む。このうち、各データ
入力バッファの入力端子は、データバスBDAの対応する
ビットにそれぞれ結合され、その出力端子は、上記ライ
トアンプWAAの対応する単位回路の入力端子すなわちリ
ードアンプRAAの対応する単位回路の出力端子に結合さ
れる。一方、データバーファDBAの各データ出力バッフ
ァの入力端子は、リードアンプRAAの対応する単位回路
の出力端子すなわち対応する上記データ入力バッファの
出力端子にそれぞれ共通結合され、その出力端子は、デ
ータバスBDAの対応するビットすなわち対応するデータ
入力バッファの入力端子に共通結合される。データ出力
バッファには、タイミング発生回路TGからタイミング信
号φoaが共通に供給される。
データバッファDBAのデータ入力バッファは、ポート
Ａが書き込みモードで選択状態とされるとき、データバ
スBDAを介して供給される書き込みデータda0〜danを相
補書き込み信号とし、ライトアンプWAAに伝達する。ポ
ートＡが非選択状態又は読み出しモードとされるとき、
データバッファDBAの各データ入力バッファの出力はハ
イインピーダンス状態とされる。
Ａが書き込みモードで選択状態とされるとき、データバ
スBDAを介して供給される書き込みデータda0〜danを相
補書き込み信号とし、ライトアンプWAAに伝達する。ポ
ートＡが非選択状態又は読み出しモードとされるとき、
データバッファDBAの各データ入力バッファの出力はハ
イインピーダンス状態とされる。
データバッファDBAのデータ出力バッファは、ポート
Ａが読み出しモードで選択状態とされ上記タイミング信
号φoaがハイレベルとされることで、選択的に動作状態
とされる。この動作状態において、各データ出力バッフ
ァは、リードアンプRAAから供給される読み出しデータd
a0〜danを、データバスDBAを介して、ディジタル処理装
置の図示されない第１のメモリ制御回路に送出する。タ
イミング信号φoaがロウレベルとされるとき、データバ
ッファDBAの各データ出力バッファの出力はハイインピ
ーダンス状態とされる。
Ａが読み出しモードで選択状態とされ上記タイミング信
号φoaがハイレベルとされることで、選択的に動作状態
とされる。この動作状態において、各データ出力バッフ
ァは、リードアンプRAAから供給される読み出しデータd
a0〜danを、データバスDBAを介して、ディジタル処理装
置の図示されない第１のメモリ制御回路に送出する。タ
イミング信号φoaがロウレベルとされるとき、データバ
ッファDBAの各データ出力バッファの出力はハイインピ
ーダンス状態とされる。
同様に、データバッファDBBは、ｎ＋１個のデータ出
力バッファを含む。これらのデータ出力バッファの入力
端子は、上記データ選択回路DSLの対応するインバータ
回路N1〜N3の出力端子にそれぞれ結合され、その出力端
子は、データバスBDBの対応するビットに結合される。
データバッファDBBの各データ出力バッファには、タイ
ミング発生回路TGからタイミング信号φobが共通に供給
される。
力バッファを含む。これらのデータ出力バッファの入力
端子は、上記データ選択回路DSLの対応するインバータ
回路N1〜N3の出力端子にそれぞれ結合され、その出力端
子は、データバスBDBの対応するビットに結合される。
データバッファDBBの各データ出力バッファには、タイ
ミング発生回路TGからタイミング信号φobが共通に供給
される。
データバッファDBBの各データ出力バッファは、ポー
トＢが選択状態とされ上記タイミング信号φobがハイレ
ベルとされることで、選択的に動作状態とされる。この
動作状態において、各データ出力バッファは、データ選
択回路DSLから伝達される読み出しデータdb0〜dbnを、
データバスBDBを介して、ディジタル処理装置の図示さ
れない第２のメモリ制御回路に送出する。タイミング信
号φobがロウレベルとされるとき、データバッファDBB
の各データ出力バッファの出力はハイインピーダンス状
態とされる。
トＢが選択状態とされ上記タイミング信号φobがハイレ
ベルとされることで、選択的に動作状態とされる。この
動作状態において、各データ出力バッファは、データ選
択回路DSLから伝達される読み出しデータdb0〜dbnを、
データバスBDBを介して、ディジタル処理装置の図示さ
れない第２のメモリ制御回路に送出する。タイミング信
号φobがロウレベルとされるとき、データバッファDBB
の各データ出力バッファの出力はハイインピーダンス状
態とされる。
次に、この実施例の多ポートメモリの動作の概要を説
明する。
明する。
第３図において、多ポートメモリのポートＡは、イネ
ーブル信号ENAがハイレベルとされることで、ポートＢ
とは独立に選択状態とされる。このとき、ポートＡの動
作モードは、前述のように、リードライト信号R/Wに従
って選択的に書き込みモード又は読み出しモードとされ
る。同様に、多ポートメモリのポートＢは、イネーブル
信号ENBがハイレベルとされることで、ポートＡとは独
立に選択状態とされる。ポートＢの動作モードは、常に
読み出しモードとされる。前述のように、この実施例の
多ポートメモリは、コンピュータ等のディジタル処理装
置のレジスタファイルとして用いられるため、ポートＡ
及びポートＢは、通常コンピュータ等のシステムクロッ
クに従って同時に選択状態とされる。言うまでもなく、
ポートＡ及びポートＢは、それぞれ単独に選択状態とす
ることができる。
ーブル信号ENAがハイレベルとされることで、ポートＢ
とは独立に選択状態とされる。このとき、ポートＡの動
作モードは、前述のように、リードライト信号R/Wに従
って選択的に書き込みモード又は読み出しモードとされ
る。同様に、多ポートメモリのポートＢは、イネーブル
信号ENBがハイレベルとされることで、ポートＡとは独
立に選択状態とされる。ポートＢの動作モードは、常に
読み出しモードとされる。前述のように、この実施例の
多ポートメモリは、コンピュータ等のディジタル処理装
置のレジスタファイルとして用いられるため、ポートＡ
及びポートＢは、通常コンピュータ等のシステムクロッ
クに従って同時に選択状態とされる。言うまでもなく、
ポートＡ及びポートＢは、それぞれ単独に選択状態とす
ることができる。
ポートＡが読み出しモードで選択状態とされると、多
ポートメモリではまずタイミング信号φaaがハイレベル
とされ、やや遅れてタイミング信号φoaがハイレベルと
される。
ポートメモリではまずタイミング信号φaaがハイレベル
とされ、やや遅れてタイミング信号φoaがハイレベルと
される。
タイミング信号φaaがハイレベルとされることで、ア
ドレスデコーダADAによるワード線WA0〜WAmの選択動作
が開始される。メモリアドレイMARYのワード線WA0〜WAm
が択一的にハイレベルの選択状態とされることで、この
ワード線に結合されるｎ＋１個のメモリセルMCの伝送ゲ
ートMOSFETQ1及びQ2が一斉にオン状態となり、これらの
メモリセルMCの記憶データに従った読み出し信号が、相
補データ線DA0・▲▼〜DAn・▲▼に出力さ
れる。これらの読み出し信号は、リードアンプRAAの対
応する単位回路によって増幅され、データバッファDBA
に伝達される。
ドレスデコーダADAによるワード線WA0〜WAmの選択動作
が開始される。メモリアドレイMARYのワード線WA0〜WAm
が択一的にハイレベルの選択状態とされることで、この
ワード線に結合されるｎ＋１個のメモリセルMCの伝送ゲ
ートMOSFETQ1及びQ2が一斉にオン状態となり、これらの
メモリセルMCの記憶データに従った読み出し信号が、相
補データ線DA0・▲▼〜DAn・▲▼に出力さ
れる。これらの読み出し信号は、リードアンプRAAの対
応する単位回路によって増幅され、データバッファDBA
に伝達される。
データバッファDBAに伝達された読み出しデータda0〜
danは、タイミング信号φoaがハイレベルとされること
で、データバスBDAを介して、ディジタル処理装置の図
示されない第１のメモリ制御回路に送出される。
danは、タイミング信号φoaがハイレベルとされること
で、データバスBDAを介して、ディジタル処理装置の図
示されない第１のメモリ制御回路に送出される。
一方、多ポートメモリのポートＡが書き込みモードで
選択状態とされると、多ポートメモリではまずタイミン
グ信号φaaがハイレベルとされ、やや遅れてタイミング
信号φwaがハイレベルとされる。ライトアンプWAAに
は、データバッファDBAを介して、書き込みデータda0〜
danが供給される。
選択状態とされると、多ポートメモリではまずタイミン
グ信号φaaがハイレベルとされ、やや遅れてタイミング
信号φwaがハイレベルとされる。ライトアンプWAAに
は、データバッファDBAを介して、書き込みデータda0〜
danが供給される。
タイミング信号φaaがハイレベルとされることで、ア
ドレスデコーダADAが動作状態とされ、読み出しモード
と同様に、メモリアレイMARYのワード線WA0〜WAmの選択
動作が開始される。これにより、メモリアレイMARYの対
応するワード線WA0〜WAmが択一的に選択状態とされ、こ
のワード線に結合されるｎ＋１個のメモリセルMCが、対
応する伝送ゲートMOSFETQ1及びQ2を介して、対応する相
補データ線DA0・▲▼〜DAn・▲▼にそれぞ
れ結合される。
ドレスデコーダADAが動作状態とされ、読み出しモード
と同様に、メモリアレイMARYのワード線WA0〜WAmの選択
動作が開始される。これにより、メモリアレイMARYの対
応するワード線WA0〜WAmが択一的に選択状態とされ、こ
のワード線に結合されるｎ＋１個のメモリセルMCが、対
応する伝送ゲートMOSFETQ1及びQ2を介して、対応する相
補データ線DA0・▲▼〜DAn・▲▼にそれぞ
れ結合される。
タイミング信号φwaがハイレベルとされると、ライト
アンプWAAの各単位回路は、書き込みデータda0〜danに
従った相補書き込み信号を形成し、メモリアレイMARYの
相補データ線DA0・▲▼〜DAn・▲▼に伝達
する。これにより、選択されたワード線に結合されるｎ
＋１個のメモリセルMCに対して、書き込みデータda0〜d
anが書き込まれる。
アンプWAAの各単位回路は、書き込みデータda0〜danに
従った相補書き込み信号を形成し、メモリアレイMARYの
相補データ線DA0・▲▼〜DAn・▲▼に伝達
する。これにより、選択されたワード線に結合されるｎ
＋１個のメモリセルMCに対して、書き込みデータda0〜d
anが書き込まれる。
多ポートメモリのポートＢは、イネーブル信号ENBが
ハイレベルとされることで選択状態とされ、読み出しモ
ードとされる。これにより、タイミング信号φab及びφ
obが所定の時間差をもってハイレベルとされる。
ハイレベルとされることで選択状態とされ、読み出しモ
ードとされる。これにより、タイミング信号φab及びφ
obが所定の時間差をもってハイレベルとされる。
タイミング信号φabがハイレベルとされることで、メ
モリアレイMARYのワード線WB0〜WBmが択一的に選択状態
とされ、このワード線に結合されるｎ＋１個のメモリセ
ルMCの記憶データに従った読み出し信号が、相補データ
線DB0・▲▼〜DBn・▲▼に出力される。こ
れらの読み出し信号は、リードアンプRABの対応する単
位回路によって増幅され、データ選択回路DSLの一方の
入力端子に伝達される。
モリアレイMARYのワード線WB0〜WBmが択一的に選択状態
とされ、このワード線に結合されるｎ＋１個のメモリセ
ルMCの記憶データに従った読み出し信号が、相補データ
線DB0・▲▼〜DBn・▲▼に出力される。こ
れらの読み出し信号は、リードアンプRABの対応する単
位回路によって増幅され、データ選択回路DSLの一方の
入力端子に伝達される。
多ポートメモリのポートＢが単独で選択状態とされる
とき、又はポートＡと同時に選択状態とされかつ両ポー
トから供給されるアドレス信号aa0〜aai及びab0〜abiが
一致せずアドレス一致検出信号amがロウレベルとされる
とき、データ選択回路DSLは、ポートＢのリードアンプR
ABから伝達される読み出しデータdr0〜drnを、読み出し
データdb0〜dbnとして、データバッファDBBに伝達す
る。一方、多ポートメモリのポートＢが、ポートＡと同
時に選択状態とされ、かつ両ポートから供給されるアド
レス信号aa0〜aai及びab0〜abiが一致して上記アドレス
一致検出信号amがハイレベルとされるとき、データ選択
回路DSLは、ポートＡのデータバッファDBAから供給され
る書き込みデータda0〜dan又はリードアンプRAAから出
力される読み出しデータda0〜danを、ポートＢに対する
読み出しデータdr0〜drnとして、データバッファDBBに
伝達する。このとき、特に制限されないが、ポートＡに
よる書き込み動作又は読み出し動作のみが実行され、ポ
ートＢのアドレスデコーダADBによるワード線の選択動
作とリードアンプRABによる増幅動作は禁止される。
とき、又はポートＡと同時に選択状態とされかつ両ポー
トから供給されるアドレス信号aa0〜aai及びab0〜abiが
一致せずアドレス一致検出信号amがロウレベルとされる
とき、データ選択回路DSLは、ポートＢのリードアンプR
ABから伝達される読み出しデータdr0〜drnを、読み出し
データdb0〜dbnとして、データバッファDBBに伝達す
る。一方、多ポートメモリのポートＢが、ポートＡと同
時に選択状態とされ、かつ両ポートから供給されるアド
レス信号aa0〜aai及びab0〜abiが一致して上記アドレス
一致検出信号amがハイレベルとされるとき、データ選択
回路DSLは、ポートＡのデータバッファDBAから供給され
る書き込みデータda0〜dan又はリードアンプRAAから出
力される読み出しデータda0〜danを、ポートＢに対する
読み出しデータdr0〜drnとして、データバッファDBBに
伝達する。このとき、特に制限されないが、ポートＡに
よる書き込み動作又は読み出し動作のみが実行され、ポ
ートＢのアドレスデコーダADBによるワード線の選択動
作とリードアンプRABによる増幅動作は禁止される。
データバッファDBBに伝達された読み出しデータdb0〜
dbnは、タイミング信号φobがハイレベルとされること
で、データバスBDBを介して、ディジタル処理装置の図
示されない第２のメモリ制御回路に送出される。
dbnは、タイミング信号φobがハイレベルとされること
で、データバスBDBを介して、ディジタル処理装置の図
示されない第２のメモリ制御回路に送出される。
以上のように、この実施例の多ポートメモリには、そ
れぞれ独立してアクセス可能な２個のポートＡ及びポー
トＢが設けられ、これらのポートに対応してアドレスデ
コーダADA及びADBが設けられる。両ポートを介して供給
されるアドレス信号aa0〜aai及びab0〜abiは、それぞれ
対応するアドレスデコーダに供給されるとともに、アド
レス比較回路ACに供給され、ビットごとに比較・照合さ
れる。この結果、両アドレス信号が全ビット一致する
と、アドレス一致検出信号amが選択的にハイレベルとさ
れる。ポートＢのリードアンプRABと対応するデータバ
ッファDBBとの間には、その一方の入力端子にポートＢ
のリードアンプRABから出力される読み出しデータdr0〜
drnを受け、他方の入力端子にポートＡのデータバッフ
ァDBAから出力される書き込みデータda0〜dan又はリー
ドアンプRAAから出力される読み出しデータda0〜danを
受けるデータ選択回路DSLが設けられる。ポートＡ及び
ポートＢがそれぞれ書き込みモード及び読み出しモード
で同時に選択状態とされかつ両ポートにより指定される
アドレスが一致して上記アドレス一致検出信号amがハイ
レベルとされると、データ選択回路DSLは、ポートＡの
書き込みデータda0〜danを、ポートＢに対する読み出し
データdb0〜dbnとして選択し、データバッファDBBに伝
達する。つまり、ポートＡから入力された書き込みデー
タda0〜danは、メモリアレイMARYの選択されたメモリセ
ルMCを介することなく、ポートＢの読み出しデータとし
て出力される。このため、ポートＡ及びポートＢがそれ
ぞれ書き込みモード及び読み出しモードで同時に選択状
態とされかつ両ポートにより指定されるアドレスが一致
した場合でも、ポートＢには通常の読み出し動作と同様
なタイミングで最新の書き込みデータに相当する読み出
しデータが出力される。これにより、多ポートメモリの
アクセスタイムは総合的に高速化され、多ポートメモリ
を含むディジタル処理装置の処理能力がさらに向上され
るものである。
れぞれ独立してアクセス可能な２個のポートＡ及びポー
トＢが設けられ、これらのポートに対応してアドレスデ
コーダADA及びADBが設けられる。両ポートを介して供給
されるアドレス信号aa0〜aai及びab0〜abiは、それぞれ
対応するアドレスデコーダに供給されるとともに、アド
レス比較回路ACに供給され、ビットごとに比較・照合さ
れる。この結果、両アドレス信号が全ビット一致する
と、アドレス一致検出信号amが選択的にハイレベルとさ
れる。ポートＢのリードアンプRABと対応するデータバ
ッファDBBとの間には、その一方の入力端子にポートＢ
のリードアンプRABから出力される読み出しデータdr0〜
drnを受け、他方の入力端子にポートＡのデータバッフ
ァDBAから出力される書き込みデータda0〜dan又はリー
ドアンプRAAから出力される読み出しデータda0〜danを
受けるデータ選択回路DSLが設けられる。ポートＡ及び
ポートＢがそれぞれ書き込みモード及び読み出しモード
で同時に選択状態とされかつ両ポートにより指定される
アドレスが一致して上記アドレス一致検出信号amがハイ
レベルとされると、データ選択回路DSLは、ポートＡの
書き込みデータda0〜danを、ポートＢに対する読み出し
データdb0〜dbnとして選択し、データバッファDBBに伝
達する。つまり、ポートＡから入力された書き込みデー
タda0〜danは、メモリアレイMARYの選択されたメモリセ
ルMCを介することなく、ポートＢの読み出しデータとし
て出力される。このため、ポートＡ及びポートＢがそれ
ぞれ書き込みモード及び読み出しモードで同時に選択状
態とされかつ両ポートにより指定されるアドレスが一致
した場合でも、ポートＢには通常の読み出し動作と同様
なタイミングで最新の書き込みデータに相当する読み出
しデータが出力される。これにより、多ポートメモリの
アクセスタイムは総合的に高速化され、多ポートメモリ
を含むディジタル処理装置の処理能力がさらに向上され
るものである。
以上の本実施例に示されるように、この発明をゲート
アレイ集積回路等に内蔵される多ポートメモリ等の半導
体記憶装置に適用した場合、次のような効果が得られ
る。すなわち、 （１）多ポートメモリに、複数のポートにより指定され
るアドレスが一致しかつその一方及び他方のポートがそ
れぞれ書き込みモード及び読み出しモードとされると
き、一方のポートから供給される書き込みデータをその
まま他方のポートの出力回路に伝達するデータ選択回路
を設けることで、一方のポートから供給される書き込み
データを、メモリアレイの選択されたメモリセルを介す
ることなく、他方のポートの読み出しデータとして出力
できるという効果が得られる。
アレイ集積回路等に内蔵される多ポートメモリ等の半導
体記憶装置に適用した場合、次のような効果が得られ
る。すなわち、 （１）多ポートメモリに、複数のポートにより指定され
るアドレスが一致しかつその一方及び他方のポートがそ
れぞれ書き込みモード及び読み出しモードとされると
き、一方のポートから供給される書き込みデータをその
まま他方のポートの出力回路に伝達するデータ選択回路
を設けることで、一方のポートから供給される書き込み
データを、メモリアレイの選択されたメモリセルを介す
ることなく、他方のポートの読み出しデータとして出力
できるという効果が得られる。
（２）上記（１）項により、複数のポートにより指定さ
れるアドレスが一致しかつその一方及び他方のポートが
それぞれ書き込みモード及び読み出しモードとされる場
合でも、多ポートメモリの読み出し動作を通常の読み出
し動作と同様に高速化できるため、多ポートメモリのア
クセスタイムを総合的に高速化できるという効果が得ら
れる。
れるアドレスが一致しかつその一方及び他方のポートが
それぞれ書き込みモード及び読み出しモードとされる場
合でも、多ポートメモリの読み出し動作を通常の読み出
し動作と同様に高速化できるため、多ポートメモリのア
クセスタイムを総合的に高速化できるという効果が得ら
れる。
（３）上記（１）項及び（２）項により、多ポートメモ
リを含むディジタル処理装置の演算速度を高速化し、そ
の処理能力をさらに高めることができるという効果が得
られる。
リを含むディジタル処理装置の演算速度を高速化し、そ
の処理能力をさらに高めることができるという効果が得
られる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第３図のブ
ロック図において、ポートＡ及びポートＢはともに書き
込み動作及び読み出し動作が可能な入出力両用ポートと
してもよいし、逆にポートＡを書き込み専用ポートとし
ポートＢを読み出し専用ポートとしてもよい。また、多
ポートメモリは、３個以上のポートを持つものであって
もよい。この実施例では、ワード線のみを選択できるよ
うにしているが、カラムアドレス系選択回路を設けるこ
とで、メモリアレイMARYの相補データ線も選択できるよ
うにすることもよい。メモリアレイMARYは、複数のメモ
リマットによって構成されるものであってもよいし、第
２図に示されるメモリセルMCの具体的な構成は、この実
施例によって制限されない。また、スタティック型メモ
リセルMCが格子状に配置されてなるメモリアレイMARYに
代えて、標準的なフリップフロップが格子状に配置され
てなるアレイを用いることもよい。第１図において、ア
ドレス比較回路ACは、アドレス信号aa0〜aai及びab0〜a
biが相補信号であれば、既成の排他的論理和回路を用い
ず、標準的な論理ゲート回路を組み合わせることで構成
してもよい。同様に、データ選択回路DSLは、クロック
ドインバータ回路に代えて、標準的な論理ゲート回路を
組み合わせて用いることもよい。さらに、第１図及び第
２図に示されるアドレス比較回路AC,データ選択回路DSL
及びメモリアレイMARYの具体的な回路構成は、種々の実
施形態を採りうるし、第３図に示される多ポートメモリ
のブロック構成やアドレス信号及び制御信号等の組み合
わせは、種々の実施形態を採りうる。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第３図のブ
ロック図において、ポートＡ及びポートＢはともに書き
込み動作及び読み出し動作が可能な入出力両用ポートと
してもよいし、逆にポートＡを書き込み専用ポートとし
ポートＢを読み出し専用ポートとしてもよい。また、多
ポートメモリは、３個以上のポートを持つものであって
もよい。この実施例では、ワード線のみを選択できるよ
うにしているが、カラムアドレス系選択回路を設けるこ
とで、メモリアレイMARYの相補データ線も選択できるよ
うにすることもよい。メモリアレイMARYは、複数のメモ
リマットによって構成されるものであってもよいし、第
２図に示されるメモリセルMCの具体的な構成は、この実
施例によって制限されない。また、スタティック型メモ
リセルMCが格子状に配置されてなるメモリアレイMARYに
代えて、標準的なフリップフロップが格子状に配置され
てなるアレイを用いることもよい。第１図において、ア
ドレス比較回路ACは、アドレス信号aa0〜aai及びab0〜a
biが相補信号であれば、既成の排他的論理和回路を用い
ず、標準的な論理ゲート回路を組み合わせることで構成
してもよい。同様に、データ選択回路DSLは、クロック
ドインバータ回路に代えて、標準的な論理ゲート回路を
組み合わせて用いることもよい。さらに、第１図及び第
２図に示されるアドレス比較回路AC,データ選択回路DSL
及びメモリアレイMARYの具体的な回路構成は、種々の実
施形態を採りうるし、第３図に示される多ポートメモリ
のブロック構成やアドレス信号及び制御信号等の組み合
わせは、種々の実施形態を採りうる。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるゲートアレイ集積
回路に内蔵される多ポートメモリに適用した場合につい
て説明したが、それに限定されるものではなく、例え
ば、多ポートメモリとして単独で形成されるものや他の
各種のディジタル集積回路に内蔵される同様な多ポート
メモリにも適用できる。本発明は、少なくとも任意に独
立してアクセス可能な複数のポートを持つ半導体記憶装
置又はこのような半導体記憶装置を内蔵するディジタル
装置に広く適用できる。
明をその背景となった利用分野であるゲートアレイ集積
回路に内蔵される多ポートメモリに適用した場合につい
て説明したが、それに限定されるものではなく、例え
ば、多ポートメモリとして単独で形成されるものや他の
各種のディジタル集積回路に内蔵される同様な多ポート
メモリにも適用できる。本発明は、少なくとも任意に独
立してアクセス可能な複数のポートを持つ半導体記憶装
置又はこのような半導体記憶装置を内蔵するディジタル
装置に広く適用できる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、多ポートメモリに、複数のポートによ
り指定されるアドレスが一致しかつその一方及び他方の
ポートがそれぞれ書き込みモード及び読み出しモードと
されるとき、一方のポートから供給される書き込みデー
タをそのまま他方のポートの読み出しデータとして伝達
するデータ選択回路を設けることで、このような場合に
おける多ポートメモリの読み出し動作を通常の読み出し
動作と同様に高速化できるため、多ポートメモリのアク
セスタイムを総合的に高速化できる。これにより、多ポ
ートメモリを含むディジタル処理装置の演算速度を高速
化し、その処理能力をさらに高めることができる。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、多ポートメモリに、複数のポートによ
り指定されるアドレスが一致しかつその一方及び他方の
ポートがそれぞれ書き込みモード及び読み出しモードと
されるとき、一方のポートから供給される書き込みデー
タをそのまま他方のポートの読み出しデータとして伝達
するデータ選択回路を設けることで、このような場合に
おける多ポートメモリの読み出し動作を通常の読み出し
動作と同様に高速化できるため、多ポートメモリのアク
セスタイムを総合的に高速化できる。これにより、多ポ
ートメモリを含むディジタル処理装置の演算速度を高速
化し、その処理能力をさらに高めることができる。
第１図は、この発明が適用された多ポートメモリのアド
レス比較回路及びデータ選択回路の一実施例を示す回路
図、 第２図は、この発明が適用された多ポートメモリのメモ
リアレイの一実施例を示す回路図、 第３図は、第１図及び第２図のアドレス比較回路とデー
タ選択回路及びメモリアレイを含む多ポートメモリの一
実施例を示すブロック図である。 AC……アドレス比較回路、DSL……データ選択回路、N1
〜N6……CMOSインバータ回路、CN1〜CN6……クロックド
インバータ回路、EX1〜EX3……排他的論理和回路、NOG1
……ノアゲート回路。 MARY……メモリアレイ、MC……メモリセル、Q1〜Q4……
ＮチャンネルMOSFET。 ADA,ADB……アドレスデコーダ、WAA……ライトアンプ、
RAA,RAB……リードアンプ、ABA,ABB……アドレスバッフ
ァ、DBA,DBB……データバッファ、TG……タイミング発
生回路。
レス比較回路及びデータ選択回路の一実施例を示す回路
図、 第２図は、この発明が適用された多ポートメモリのメモ
リアレイの一実施例を示す回路図、 第３図は、第１図及び第２図のアドレス比較回路とデー
タ選択回路及びメモリアレイを含む多ポートメモリの一
実施例を示すブロック図である。 AC……アドレス比較回路、DSL……データ選択回路、N1
〜N6……CMOSインバータ回路、CN1〜CN6……クロックド
インバータ回路、EX1〜EX3……排他的論理和回路、NOG1
……ノアゲート回路。 MARY……メモリアレイ、MC……メモリセル、Q1〜Q4……
ＮチャンネルMOSFET。 ADA,ADB……アドレスデコーダ、WAA……ライトアンプ、
RAA,RAB……リードアンプ、ABA,ABB……アドレスバッフ
ァ、DBA,DBB……データバッファ、TG……タイミング発
生回路。
Claims (6)
- 【請求項１】複数の第１ワード線と、複数の第２ワード
線と、複数のデータ線対と、上記複数の第１ワード線の
１つと、上記複数の第２ワード線の１つと、上記複数の
データ線対の１対にそれぞれ接続されている複数のメモ
リセルとを含んでいるメモリアレイと、 第１アドレス信号が供給され、上記第１アドレス信号に
従って上記複数の第１ワード線の１つを選択するための
第１デコーダ手段と、 選択された上記第１ワード線に接続されている上記複数
のメモリセルに書き込むべきデータを供給するためのデ
ータ入力手段と、 第２アドレス信号が供給され、上記第２アドレス信号に
従って上記複数の第２ワード線の１つを選択するための
第２デコーダ手段と、 上記第１及び第２アドレス信号が供給され、上記第１及
び第２アドレス信号が一致しているか否かを示す比較信
号を出力するための比較手段と、 上記比較信号が上記第１及び第２アドレス信号が一致し
ていることを示しているとき、上記メモリアレイに上記
書き込むべきデータを出力するデータ出力手段と、 上記メモリアレイをバイパスするバイバス手段とを含
み、 上記バイパス手段は、上記データ入力手段と上記データ
出力手段との間に接続され、上記データ入力手段から上
記データ出力手段に上記書き込むべきデータを供給し、
上記第１及び第２アドレス信号が一致していることを示
す上記比較信号に応答して、書き込むべきデータを上記
データ出力手段から出力させることを特徴とする半導体
記憶装置。 - 【請求項２】上記第１アドレス信号は、書き込みアドレ
ス信号であり、上記第２アドレス信号は読み出しアドレ
ス信号であることを特徴とする特許請求の範囲第１項記
載の半導体記憶装置。 - 【請求項３】上記メモリセルの各々は、複数のMOSFETで
形成されるフリップフロップ回路を記憶部とし、かかる
記憶部とデータ線対との間に設けられ、ゲートが第１及
び第２ワード線にそれぞれ接続されてなるアドレス選択
用MOSFETから構成されてなることを特徴とする特許請求
の範囲第１項記載の半導体記憶装置。 - 【請求項４】上記データ出力手段は、その入力部に上記
書き込むべきデータを受け取るための第１入力端子と、
上記メモリアレイから出力された読み出しデータを受け
取るための第２入力端子と、上記比較信号を受け取るた
めの制御端子と、上記書き込むべきデータと上記読み出
しデータのどちらか一方を出力するための出力端子とを
有し、上記比較信号によって出力されるデータの指定が
行われるデータセレクタを含むものであることを特徴と
する特許請求の範囲第１項記載の半導体記憶装置。 - 【請求項５】上記データセレクタは、第１及び第２の入
力端子に出力端子との間にそれぞれ設けられたクロック
ドインバータ回路から構成され、そのクロック端子が制
御端子とされて上記比較信号とその反転信号が供給され
るものであることを特徴とする特許請求の範囲第４項記
載の半導体記憶装置。 - 【請求項６】上記メモリアレイは、少なくとも２つのポ
ートで制御可能なメモリアレイであり、入出力データバ
スを介する上記メモリアレイの第１ポートは、書き込み
及び読み出し機能を有し、出力データバスを介する上記
メモリアレイの第２ポートは、読み出し機能を有し、上
記第１ポートとは独立して動作し、更に、上記第１ポー
トは、データ入力バッファ手段とデータ出力バッファ手
段とを含み、選択された上記メモリセルの中の上記書き
込むべきデータを上記データ入力バッファ手段を介し
て、上記入出力データバスから転送するか、上記第１デ
コーダ手段によって供給されるアドレス信号に従って、
選択された上記メモリセルの上記読み出しデータを、上
記データ出力バッファ手段と上記入出力データバスを介
して転送するかを選択するものであることを特徴とする
特許請求の範囲第４項記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62280750A JP2615088B2 (ja) | 1987-11-06 | 1987-11-06 | 半導体記憶装置 |
| US07/259,731 US5197035A (en) | 1987-11-06 | 1988-10-19 | Semiconductor memory |
| KR1019880014430A KR970006598B1 (ko) | 1987-11-06 | 1988-11-03 | 반도체 기억장치 |
| US07/859,865 US5321652A (en) | 1987-11-06 | 1992-03-30 | Microcomputer having a dual port memory of supplying write data directly to an output |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62280750A JP2615088B2 (ja) | 1987-11-06 | 1987-11-06 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01122093A JPH01122093A (ja) | 1989-05-15 |
| JP2615088B2 true JP2615088B2 (ja) | 1997-05-28 |
Family
ID=17629433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62280750A Expired - Lifetime JP2615088B2 (ja) | 1987-11-06 | 1987-11-06 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5197035A (ja) |
| JP (1) | JP2615088B2 (ja) |
| KR (1) | KR970006598B1 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01178193A (ja) * | 1988-01-07 | 1989-07-14 | Toshiba Corp | 半導体記憶装置 |
| JPH02246087A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 半導体記憶装置ならびにその冗長方式及びレイアウト方式 |
| JPH0329186A (ja) * | 1989-06-26 | 1991-02-07 | Nec Corp | アルチポートｓｒａｍ |
| JP2965043B2 (ja) * | 1990-04-10 | 1999-10-18 | 三菱電機株式会社 | デュアルポートメモリ |
| JPH0821237B2 (ja) * | 1990-06-27 | 1996-03-04 | 株式会社東芝 | 半導体記憶装置 |
| WO1992008230A1 (en) * | 1990-10-26 | 1992-05-14 | Micron Technology, Inc. | High-speed, five-port register file having simultaneous read and write capability and high tolerance to clock skew |
| JPH05113929A (ja) * | 1991-10-22 | 1993-05-07 | Mitsubishi Electric Corp | マイクロコンピユータ |
| EP0645026B1 (en) * | 1992-06-12 | 1997-11-12 | The Dow Chemical Company | Stealth interface for process control computers |
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| GB2278698B (en) * | 1993-05-05 | 1997-09-03 | Hewlett Packard Co | Multi-ported data storage device with improved cell stability |
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| US6230235B1 (en) | 1996-08-08 | 2001-05-08 | Apache Systems, Inc. | Address lookup DRAM aging |
| US6023745A (en) * | 1996-08-08 | 2000-02-08 | Neomagic Corporation | Scoreboarding for DRAM access within a multi-array DRAM device using simultaneous activate and read/write accesses |
| US6487207B1 (en) | 1997-02-26 | 2002-11-26 | Micron Technology, Inc. | Shared buffer memory architecture for asynchronous transfer mode switching and multiplexing technology |
| US6167487A (en) * | 1997-03-07 | 2000-12-26 | Mitsubishi Electronics America, Inc. | Multi-port RAM having functionally identical ports |
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| US7093083B1 (en) | 2001-12-18 | 2006-08-15 | Integrated Device Technology, Inc. | Integrated circuit memory devices having asynchronous flow-through capability |
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| US20100241783A1 (en) * | 2009-03-23 | 2010-09-23 | Honeywell International Inc. | Memory node for use within a data storage system having a plurality of interconnected memory nodes |
| US9158715B1 (en) * | 2012-02-24 | 2015-10-13 | Marvell Israel (M.I.S.L) Ltd. | Multi-input memory command prioritization |
| JP6470160B2 (ja) | 2015-10-23 | 2019-02-13 | ルネサスエレクトロニクス株式会社 | マルチポートメモリ、及び半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4599708A (en) * | 1983-12-30 | 1986-07-08 | International Business Machines Corporation | Method and structure for machine data storage with simultaneous write and read |
| US4623990A (en) * | 1984-10-31 | 1986-11-18 | Advanced Micro Devices, Inc. | Dual-port read/write RAM with single array |
| JPH0831275B2 (ja) * | 1986-09-09 | 1996-03-27 | 日本電気株式会社 | メモリ回路 |
| US4811296A (en) * | 1987-05-15 | 1989-03-07 | Analog Devices, Inc. | Multi-port register file with flow-through of data |
-
1987
- 1987-11-06 JP JP62280750A patent/JP2615088B2/ja not_active Expired - Lifetime
-
1988
- 1988-10-19 US US07/259,731 patent/US5197035A/en not_active Expired - Lifetime
- 1988-11-03 KR KR1019880014430A patent/KR970006598B1/ko not_active IP Right Cessation
-
1992
- 1992-03-30 US US07/859,865 patent/US5321652A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5321652A (en) | 1994-06-14 |
| JPH01122093A (ja) | 1989-05-15 |
| KR970006598B1 (ko) | 1997-04-29 |
| US5197035A (en) | 1993-03-23 |
| KR890008829A (ko) | 1989-07-12 |
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