JPS61202396A - デユアルポ−ト型ダイナミツク・ランダム・アクセス・メモリ - Google Patents
デユアルポ−ト型ダイナミツク・ランダム・アクセス・メモリInfo
- Publication number
- JPS61202396A JPS61202396A JP60043055A JP4305585A JPS61202396A JP S61202396 A JPS61202396 A JP S61202396A JP 60043055 A JP60043055 A JP 60043055A JP 4305585 A JP4305585 A JP 4305585A JP S61202396 A JPS61202396 A JP S61202396A
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- JP
- Japan
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- access
- series
- dual
- random access
- dynamic random
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミ、りφランダム・アクセス・メモリ（
以下、ＤＢ、ＡＭという。）％に同一メモリセルに対し
２系列の独立したアクセス経路をもつ、いわゆるデュア
ルポート型ＤＲＡＭに関する。
以下、ＤＢ、ＡＭという。）％に同一メモリセルに対し
２系列の独立したアクセス経路をもつ、いわゆるデュア
ルポート型ＤＲＡＭに関する。
最近における電子計算機を用いてのデータ処理は、従来
の大型計算機を中央に備えての集中処理方式からデータ
周辺にマイクロプロセッサ−を備えての分散処理方式が
盛んに用いられるよう罠なってきている。
の大型計算機を中央に備えての集中処理方式からデータ
周辺にマイクロプロセッサ−を備えての分散処理方式が
盛んに用いられるよう罠なってきている。
このような多数のマイクロプロセッサを用いてのデータ
処理を行なうようになると、それらのプロセッサの支配
できる読Ｉ出し／書ｌ込み和哄年千ネ７葦才馳≠＃メモ
リに対する要求がますます大きくなってきている。すな
わち多くのデータが局在化されるので％特定のデータを
格納したメモリをアクセスする場合、そのメモリが既に
他からアクセスされていたときには、そのデータバス等
のバスが専有されてしまい先のアクセスが終わるまで社
そのメモリをアクセスできない。
処理を行なうようになると、それらのプロセッサの支配
できる読Ｉ出し／書ｌ込み和哄年千ネ７葦才馳≠＃メモ
リに対する要求がますます大きくなってきている。すな
わち多くのデータが局在化されるので％特定のデータを
格納したメモリをアクセスする場合、そのメモリが既に
他からアクセスされていたときには、そのデータバス等
のバスが専有されてしまい先のアクセスが終わるまで社
そのメモリをアクセスできない。
従って、ハンドシェークに時間がかかりデータの高速処
理ができないと同時に、メモリの効率的な使用ができな
いことになる。このため多くのデータが局在化されたう
えで、なおかつノ・ラドシェークにおいて大きな遅れな
しに、データをお互いに高速でかつ効率的に転送できる
ところのメモリの出現が望まれるようになってきている
。
理ができないと同時に、メモリの効率的な使用ができな
いことになる。このため多くのデータが局在化されたう
えで、なおかつノ・ラドシェークにおいて大きな遅れな
しに、データをお互いに高速でかつ効率的に転送できる
ところのメモリの出現が望まれるようになってきている
。
かかる要求を解決する手段としてメモリセルに独立した
２系統のアクセス経路を設け、それらの経路によるアク
セスを非同期で行なうととくよりメモリシステムの効率
化をはかったものがデュアルポート型メモリと呼ばれる
ものである。
２系統のアクセス経路を設け、それらの経路によるアク
セスを非同期で行なうととくよりメモリシステムの効率
化をはかったものがデュアルポート型メモリと呼ばれる
ものである。
しかしながら、大容量メモリに適したＤＲＡＭセルｔ−
用いてデュアルポート型メモリを実現するためには、Ｄ
几ＡＭセルは本質的に破壊読み出しであるために、以下
に示すような問題点がある。
用いてデュアルポート型メモリを実現するためには、Ｄ
几ＡＭセルは本質的に破壊読み出しであるために、以下
に示すような問題点がある。
以下、この問題点を図面を参照し説明する。
第３図（ａ） 、 （ｂ） 、 （Ｃ）はチーアルボー
ト型ＤＲＡＭセルの動作についての問題点を説明するた
めの回路図で、同図（ａ）は（Ａ）系列のみアクセスの
場合、同図（ｂ）は同時同一アドレス選択時および同図
（Ｃ）は（Ａ）系列先行アクセスで、（Ａ）系列センス
前に（Ｅｌ）系列のワード線を開いた場合について、そ
れぞれメモリ容量ＣＭから取り出せる電荷Ｑを示したも
のである。なお同図においてＱｌ。
ト型ＤＲＡＭセルの動作についての問題点を説明するた
めの回路図で、同図（ａ）は（Ａ）系列のみアクセスの
場合、同図（ｂ）は同時同一アドレス選択時および同図
（Ｃ）は（Ａ）系列先行アクセスで、（Ａ）系列センス
前に（Ｅｌ）系列のワード線を開いた場合について、そ
れぞれメモリ容量ＣＭから取り出せる電荷Ｑを示したも
のである。なお同図においてＱｌ。
Ｑ２はＭＯＳトランジスタ、ＣＭはセル容量、Ｂ（Ａ）
、 Ｗ（（Ａ）はそれぞれＡ系列のビット線及びワード
線、Ｂ （Ｂ） 、 Ｗ （Ｂ）はそれぞれＢ系列のビ
。
、 Ｗ（（Ａ）はそれぞれＡ系列のビット線及びワード
線、Ｂ （Ｂ） 、 Ｗ （Ｂ）はそれぞれＢ系列のビ
。
ト線及びワード線である。
すなわち、同図（ａ）の場合にはセル容量ＣＭに蓄えら
れた電荷Ｑの全量がビット線Ｂ （Ａ）に取り出せるの
で問題ないが、同図（ｂ）の場合には両系列ノと、ト線
Ｂ（Ａ）、Ｂ（Ｂ）Ｋはそれぞれ１／２Ｑずつの′１荷
しか取り出せない。さらに同図（Ｃ）の場合にはＢ系列
のビット線Ｂ （Ｂ）にはほとんど電荷は取り出すこと
が出来ないで電荷Ｑのほぼ全量がビット線Ｂ （Ａ）に
取り出されることになる。
れた電荷Ｑの全量がビット線Ｂ （Ａ）に取り出せるの
で問題ないが、同図（ｂ）の場合には両系列ノと、ト線
Ｂ（Ａ）、Ｂ（Ｂ）Ｋはそれぞれ１／２Ｑずつの′１荷
しか取り出せない。さらに同図（Ｃ）の場合にはＢ系列
のビット線Ｂ （Ｂ）にはほとんど電荷は取り出すこと
が出来ないで電荷Ｑのほぼ全量がビット線Ｂ （Ａ）に
取り出されることになる。
以上のようにデュアルポート型ＤＲＡＭの動作は、セル
自身が破壊読み出しであると言う基本的な性質にもとづ
いて、両系列が同時同一アドレス選択時にセルからの信
号量（電荷Ｑ）が半減するか、あるいは片方がわずかに
遅い場合にはほとんど信号量がなくなってしまうことに
なる。従ってデュアルポート型ＤＲＡＭの動作方法とし
てはこれらの問題点を解決するように適切な方法を用い
なければならない、。
自身が破壊読み出しであると言う基本的な性質にもとづ
いて、両系列が同時同一アドレス選択時にセルからの信
号量（電荷Ｑ）が半減するか、あるいは片方がわずかに
遅い場合にはほとんど信号量がなくなってしまうことに
なる。従ってデュアルポート型ＤＲＡＭの動作方法とし
てはこれらの問題点を解決するように適切な方法を用い
なければならない、。
従来、このようなアクセスの肌合と言う問題点を解決す
るために、先にアクセスされた系列のセンス動作が終了
するまで、他方のセンス動作をまたせておく方法がとら
れている。
るために、先にアクセスされた系列のセンス動作が終了
するまで、他方のセンス動作をまたせておく方法がとら
れている。
しかしながらこの方法によるとアクセスの競合が起こっ
た場合には、あとからアクセスされた系列では競合が起
こらない場合に比べて、片方のセンス動作終了°までセ
ンス動作を待たなければならないので、そのための待ち
時間が必要となり、１０％以上アクセスが遅れるという
欠点があった。
た場合には、あとからアクセスされた系列では競合が起
こらない場合に比べて、片方のセンス動作終了°までセ
ンス動作を待たなければならないので、そのための待ち
時間が必要となり、１０％以上アクセスが遅れるという
欠点があった。
本発明の目的は、かかる欠点を排除しアクセス時間の遅
れの少ないデュアルポート型Ｄｆ’ＬＡＭを提供するこ
とにある。
れの少ないデュアルポート型Ｄｆ’ＬＡＭを提供するこ
とにある。
本発明のデュアルポート型ＤＲＡＭは、一端が所定の電
位に保持された１個の容量と、該容量の他端に入力電極
が共通して接続され、それぞれの制御電極及び出力電極
は、それぞれ独立して制御される２系列のワード線及び
ビット線にそれぞれ接続された第１及び第２のトランジ
スタからなるデュアルポート型ＤＲＡＭセルを有するデ
ュアルポート型ＤＲＡＭにおいて、同一アドレスに対し
てアクセスの競合が起こった場合、後にアクセスされた
系列は先にアクセスされた系列のアクセス経路を用いて
アクセス動作を行なうように制御する制御手段を有して
いる。
位に保持された１個の容量と、該容量の他端に入力電極
が共通して接続され、それぞれの制御電極及び出力電極
は、それぞれ独立して制御される２系列のワード線及び
ビット線にそれぞれ接続された第１及び第２のトランジ
スタからなるデュアルポート型ＤＲＡＭセルを有するデ
ュアルポート型ＤＲＡＭにおいて、同一アドレスに対し
てアクセスの競合が起こった場合、後にアクセスされた
系列は先にアクセスされた系列のアクセス経路を用いて
アクセス動作を行なうように制御する制御手段を有して
いる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。第
１図において１１は同一アドレスに対するアクセスの競
合を検出するためのアドレス比較回路であり、ＲＡａ、
几Ａｂ）ｉＡ 、Ｂそれぞれの系列の行アドレス入
力でアシ、アドレス比較回路１１に入力される。このア
ドレス比較回路１１からは同一アドレスへのアクセスの
競合が起こった場合に、どちらか一方のワード線の選択
を中止させるところの信号ＫＬａ及びＫＬｂが出力され
Ａ系列、Ｂ系列各の行アドレスデコーダ（ａ） 、 （
ｂ）１２．１３及び列アドレスデコーダ（ａ）＋（ｂ）
１４ 。
１図において１１は同一アドレスに対するアクセスの競
合を検出するためのアドレス比較回路であり、ＲＡａ、
几Ａｂ）ｉＡ 、Ｂそれぞれの系列の行アドレス入
力でアシ、アドレス比較回路１１に入力される。このア
ドレス比較回路１１からは同一アドレスへのアクセスの
競合が起こった場合に、どちらか一方のワード線の選択
を中止させるところの信号ＫＬａ及びＫＬｂが出力され
Ａ系列、Ｂ系列各の行アドレスデコーダ（ａ） 、 （
ｂ）１２．１３及び列アドレスデコーダ（ａ）＋（ｂ）
１４ 。
１６．１５．１７に入力される。１８．１９はデュアル
ポート型セルプロ、りである。
ポート型セルプロ、りである。
今同−アドレスへのアクセスの競合が起こらなかった場
合は、信号ＫＬａ、ＫＬｂは出力されずに、通常のメモ
リ動作が行なわれる。
合は、信号ＫＬａ、ＫＬｂは出力されずに、通常のメモ
リ動作が行なわれる。
ここで話を簡単にするためにＯ番地（すなわち行アドレ
ス＝列アドレス＝０）へのアクセスの競合が起こった場
合を考えると、どちらか遅れてアクセスされた方（例え
ばＢ系列）の中止信号であるところの信号ＫＬｂが出力
され、行アドレスデコーダ（ｂ） １３の活性化は行な
われない、ここで考慮しなければならないのは、工１０
バスｌ１０ａ。
ス＝列アドレス＝０）へのアクセスの競合が起こった場
合を考えると、どちらか遅れてアクセスされた方（例え
ばＢ系列）の中止信号であるところの信号ＫＬｂが出力
され、行アドレスデコーダ（ｂ） １３の活性化は行な
われない、ここで考慮しなければならないのは、工１０
バスｌ１０ａ。
ｌ１０ｂ、工１０ａ、ｌ１０ｂとビット線Ｂ ＯＢ ＊
Ｂ ０１） ２Ｂｌａ、Ｂ１１）の接読である。外部
信号により制御されるところの飾片）シあるいは替送み
動作が行なわれなければ、Ｉ１０バスとビット線との接
続は考えなくともよい、又先にアクセスされたＡ系列の
接続もＡ系列のセンス動作の完了を待ってｌ１０ａ。
Ｂ ０１） ２Ｂｌａ、Ｂ１１）の接読である。外部
信号により制御されるところの飾片）シあるいは替送み
動作が行なわれなければ、Ｉ１０バスとビット線との接
続は考えなくともよい、又先にアクセスされたＡ系列の
接続もＡ系列のセンス動作の完了を待ってｌ１０ａ。
工１０ａとＢＯａ、Ｂｌａを接続してやればよいので通
常のＤＲＡＭの動作である。Ｂ系夕１１に書込み／誂仕
１シ動作が行なわれる場合は信号ＫＬｂが出力されてい
るのでｌ１０Ｈ）、ｌ１０ｂ＃１ＢＯａ、Ｂｌ ａに接
続される。
常のＤＲＡＭの動作である。Ｂ系夕１１に書込み／誂仕
１シ動作が行なわれる場合は信号ＫＬｂが出力されてい
るのでｌ１０Ｈ）、ｌ１０ｂ＃１ＢＯａ、Ｂｌ ａに接
続される。
第２図は第１図の実施例のデュアルポート型セルブロッ
ク１８，１９の要部を示す回路図で、一つのセルとその
制御回路とを示し、工１０バスとビット線の接続の方法
が明確にされている。第２図において、ＭＯＳ）ランジ
スタＱｔｔ ＊ Ｑｔｚと容量Ｃｔｔは、デュアルポー
ト型ＤＲＡＭセルを構成し１Ｍ０８）ランジスタＱｔｓ
−Ｑ目＊ Ｑ ｔｓ ＋ Ｑｌｇはビット線ＢＯａ、Ｂ
Ｏｂｔ−Ｉ１０バスｌ１０ａおよびｌ１０ｂに接続する
ための制御回路であり、ＹｏａｔＹＱａ’、ＹＯｂ 、
ｙｏｂ’は列アドレス″′Ｏ”を選択するための制御信
号、ＷＱａ 、ＷＯｂは行アドレス″′″０”を選択す
るための制御信号である。
ク１８，１９の要部を示す回路図で、一つのセルとその
制御回路とを示し、工１０バスとビット線の接続の方法
が明確にされている。第２図において、ＭＯＳ）ランジ
スタＱｔｔ ＊ Ｑｔｚと容量Ｃｔｔは、デュアルポー
ト型ＤＲＡＭセルを構成し１Ｍ０８）ランジスタＱｔｓ
−Ｑ目＊ Ｑ ｔｓ ＋ Ｑｌｇはビット線ＢＯａ、Ｂ
Ｏｂｔ−Ｉ１０バスｌ１０ａおよびｌ１０ｂに接続する
ための制御回路であり、ＹｏａｔＹＱａ’、ＹＯｂ 、
ｙｏｂ’は列アドレス″′Ｏ”を選択するための制御信
号、ＷＱａ 、ＷＯｂは行アドレス″′″０”を選択す
るための制御信号である。
前述のようにＢ系列が遅れてアクセスされた場合には、
信号ＫＬｂが出力され制御信号ＷＱｂは活性化されずに
ＷＯａだけが活性化される。そしてセンス動作が完了し
た後、制御信号ＹＱａ及びＹＯｂ′が活性化されビット
線ＢＯａはＩ１０バスｌ１０ａ及び１１０ｂに接続され
る。
信号ＫＬｂが出力され制御信号ＷＱｂは活性化されずに
ＷＯａだけが活性化される。そしてセンス動作が完了し
た後、制御信号ＹＱａ及びＹＯｂ′が活性化されビット
線ＢＯａはＩ１０バスｌ１０ａ及び１１０ｂに接続され
る。
以上説明を簡単にするために、Ｂ系列が遅れてアクセス
された場合を説明したが、Ａ系列が遅れてアクセスされ
た場合も信号ＫＬａが出力され、制御信号ＷＯｂのみが
活性化され、センス動作完了後に制御信号ＹＯａ’、Ｙ
Ｏｂが活性化されるので前述のＢ系列が遅れてアクセス
された場合と同様な動作が行なわれることはいうまでも
ない。
された場合を説明したが、Ａ系列が遅れてアクセスされ
た場合も信号ＫＬａが出力され、制御信号ＷＯｂのみが
活性化され、センス動作完了後に制御信号ＹＯａ’、Ｙ
Ｏｂが活性化されるので前述のＢ系列が遅れてアクセス
された場合と同様な動作が行なわれることはいうまでも
ない。
このように本発明を使用することにより、従来のように
改めて別系列のセンス動作に必要な活性化か無くなるの
で、前述の待ち時間が短縮されるので、高速な動作が可
能となり、待ち時間の少ないデュアルポート型ＤＲＡＭ
が実現出来る。
改めて別系列のセンス動作に必要な活性化か無くなるの
で、前述の待ち時間が短縮されるので、高速な動作が可
能となり、待ち時間の少ないデュアルポート型ＤＲＡＭ
が実現出来る。
以上詳細に説明したとおり、本発明のデュアルポート型
ダイナミック・ランダム・アクセス争メモリは、同一ア
ドレスに対してアクセスの競合が起った場合、後にアク
セスされた系列は先にアクセスされた系列のアクセス経
路を用いてアクセス動作を行うよう制御手段を含んでい
るので、高速な動作が可能になるという効果を有する。
ダイナミック・ランダム・アクセス争メモリは、同一ア
ドレスに対してアクセスの競合が起った場合、後にアク
セスされた系列は先にアクセスされた系列のアクセス経
路を用いてアクセス動作を行うよう制御手段を含んでい
るので、高速な動作が可能になるという効果を有する。
従って、近年急速に発展しつつあるマイクロプロセッサ
を用いてのデータ分散処理システム等に利用され、シス
テムの一層の効率化が図られる。
を用いてのデータ分散処理システム等に利用され、シス
テムの一層の効率化が図られる。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図のデュアルポート型セルブロックの要部を示す回
路図、第３図（ａ）〜（Ｃ）はデーアルボート型ＤＲＡ
Ｍの問題点の説明図である。 １１・・・・・・アドレス比較回路、１２・・・・・・
行アドレスデコーダ（ａ）、ｌａ・・・・・・行アドレ
スデコーダ（ｂ）、１４．１６・・・・・・列アドレス
デコーダ（ａ）ｓｘｓ。 １７・・・・・・列アドレスデコーダ（ｂ）、ｔｓ、ｔ
ｓ・°。 ・・・デュアルポート型セルグロ、り、ＢＯａ、ＢＯｂ
。 Ｂｌａ、Ｂｉｂ・・・・・・ヒｙ ）ＩＩ、Ｃ１ｌ・・
・・・・セル容量、ｌ１０ａ 、ｌ１０ｂ 、ｌ１０ａ
、ｌ１０ｂ−Ｉ１０バス、Ｑｘｔ〜Ｑｔａ−−ＭＯＳ
）ランジスタ、ＷＯａ。 ｗｏｂ 、Ｗｌａ 、Ｗｌｂ−−−−・−ＮＪ＃信号、
Ｙ Ｑａ 、 Ｙ Ｑａ’。 Ｙｏｂ、Ｙｏｂ’ ・・・・・・制御信号。 、戸・ 、 Ｘ゛ ｆｉｔ、 ｆｔ ｍ列アトしスプ）−タ？ｉｔ＞ ｓｒ
、 ／７ ： ｙｒｒアトＬステ）−グｔｂｔ％ １
図 粥２図 笠３図
第１図のデュアルポート型セルブロックの要部を示す回
路図、第３図（ａ）〜（Ｃ）はデーアルボート型ＤＲＡ
Ｍの問題点の説明図である。 １１・・・・・・アドレス比較回路、１２・・・・・・
行アドレスデコーダ（ａ）、ｌａ・・・・・・行アドレ
スデコーダ（ｂ）、１４．１６・・・・・・列アドレス
デコーダ（ａ）ｓｘｓ。 １７・・・・・・列アドレスデコーダ（ｂ）、ｔｓ、ｔ
ｓ・°。 ・・・デュアルポート型セルグロ、り、ＢＯａ、ＢＯｂ
。 Ｂｌａ、Ｂｉｂ・・・・・・ヒｙ ）ＩＩ、Ｃ１ｌ・・
・・・・セル容量、ｌ１０ａ 、ｌ１０ｂ 、ｌ１０ａ
、ｌ１０ｂ−Ｉ１０バス、Ｑｘｔ〜Ｑｔａ−−ＭＯＳ
）ランジスタ、ＷＯａ。 ｗｏｂ 、Ｗｌａ 、Ｗｌｂ−−−−・−ＮＪ＃信号、
Ｙ Ｑａ 、 Ｙ Ｑａ’。 Ｙｏｂ、Ｙｏｂ’ ・・・・・・制御信号。 、戸・ 、 Ｘ゛ ｆｉｔ、 ｆｔ ｍ列アトしスプ）−タ？ｉｔ＞ ｓｒ
、 ／７ ： ｙｒｒアトＬステ）−グｔｂｔ％ １
図 粥２図 笠３図
Claims (1)
- 一端が所定の電位に保持された１個の容量と、該容量
の他端に入力電極が共通して接続され、それぞれの制御
電極及び出力電極は、それぞれ独立して制御される２系
列のワード線及びビット線にそれぞれ接続された第１及
び第２のトランジスタからなるデュアルポート型ダイナ
ミック・ランダム・アクセス・メモリセルを有するデュ
アルポート型ダイナミック・ランダム・アクセス・メモ
リにおいて、同一アドレスに対してアクセスの競合が起
こった場合、後にアクセスされた系列は先にアクセスさ
れた系列のアクセス経路を用いてアクセス動作を行なう
よう制御する制御手段を含むことを特徴とするデュアル
ポート型ダイナミック・ランダム・アクセス・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60043055A JPS61202396A (ja) | 1985-03-05 | 1985-03-05 | デユアルポ−ト型ダイナミツク・ランダム・アクセス・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60043055A JPS61202396A (ja) | 1985-03-05 | 1985-03-05 | デユアルポ−ト型ダイナミツク・ランダム・アクセス・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61202396A true JPS61202396A (ja) | 1986-09-08 |
Family
ID=12653190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60043055A Pending JPS61202396A (ja) | 1985-03-05 | 1985-03-05 | デユアルポ−ト型ダイナミツク・ランダム・アクセス・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61202396A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01178193A (ja) * | 1988-01-07 | 1989-07-14 | Toshiba Corp | 半導体記憶装置 |
| JPH0329186A (ja) * | 1989-06-26 | 1991-02-07 | Nec Corp | アルチポートｓｒａｍ |
| US5495190A (en) * | 1993-06-28 | 1996-02-27 | Texas Instruments Incorporated | Arbiter circuit |
-
1985
- 1985-03-05 JP JP60043055A patent/JPS61202396A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01178193A (ja) * | 1988-01-07 | 1989-07-14 | Toshiba Corp | 半導体記憶装置 |
| JPH0329186A (ja) * | 1989-06-26 | 1991-02-07 | Nec Corp | アルチポートｓｒａｍ |
| US5495190A (en) * | 1993-06-28 | 1996-02-27 | Texas Instruments Incorporated | Arbiter circuit |
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