KR920005341A - 반도체 기억장치 - Google Patents

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KR920005341A
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히사유끼 나가미네
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세끼모또 타다히로
닛본덴기 가부시끼가이샤
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Abstract

내용 없음.

Description

반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예의 반도체 기억 장치의 전체를 개략적으로 도시한 평면도.
제2도는 제1도에 도시한 반도체 기억 장치의 구체적 회로 구성을 도시한 회로도.
제3도는 제1도에 도시한 반도체 기억 장치의 비트선 전위 공급회로 및 비트 선 평형화 회로의 일부 배 ＋선 패턴을 개략적으로 도시한 평면도.
제4도는 제3도에 도시한 배선 패턴중 폴리실리콘 배선층의 배선 패턴만을 도시한 평면도.
제5도는 본 실시예 및 종래 기술에 의한 반도체 기억 장치에 있어서 게이트 폭의 설계 목표치에 대한 오차를 도시한 그래프.
제6도는 반도체 기억 장치의 비트 선의 전압 레벨 파형과 출력 파형을 도시한 파형도.
제7도는 본 발명의 제2실시예의 반도체 기억 장치 전체를 개략적으로 도시한 평면도.
제8도는 제7도에 도시한 반도체 기억 장치의 비트 선 전위 공급회로 및 비트 선 평형화 회로의 일부 배선 패턴을 개략적으로 도시한 평면도.
제9도는 제7도에 도시한 패턴중 폴리실리콘 배선층의 배선 패턴만을 도시한 평면도.
제10도는 본 실시예 및 종래 기술에 의한 반도체 기억 장치에 있어서 게이트 폭의 설계 목표치에 대한 오차를 도시한 그래프.
* 도면의 주요부분에 대한 부호의 설명
1, 2 : 비트 선 전위 공급 회로 3 : 비트 선 평형화 회로
4 : 메모리 셀 어레이 영역 7 : 더미 배선 영역
10 : 폴리실리콘 배선 11 : 전원 배선
13, 16 : 확산층 형성 영역 20 : 배선 패턴

Claims (4)

  1. 반도체 기판의 표면 상에 대략 사각형으로 형성된 메모리 셀 어레이 영역, 상기 메모리 셀 어레이 영역의 소정의 한변에 인접해서 배치되어 제1회로 레이아웃 패턴을 갖는 비트 선 평형화 회로, 상기 메모리 셀 어레이 영역에서 보아 상기 비트 선 평형화 회로의 외측에 배치되어 제2회로 레이아웃 패턴을 갖는 비트 선 전위 공급 회로 및 상기 비트 선 공급 회로의 더욱 외측에 배치되어 상기 제1레이아웃 패턴과 실질적으로 동일한 회로 레이아웃 패턴을 갖는 제1더미 배선 영역을 포함하는 것을 특징으로 하는 반도체 기억장치.
  2. 반도체 기판의 표면에 대략 사각형으로 형성된 메모리 셀 어레이 영역, 상기 메모리 셀 어레이 영역의소정의 한변에 인접해서 배치되어 제1회로 레이아웃 패턴을 갖는 비트선 평형화 회로, 상기 메모리 셀 어레이영역에서 보아 상기 비트 선 평형화 회로의 외측에 배치되어 제2회로 레이아웃 패턴을 갖는 비트 선 전위 공급 회로 및 비트 선 전위 공급 회로의 양단부에 각각 배치되어 각각이 상기 제2회로 레이아웃 패턴과 실질적으로 동일한 레이아웃 패턴을 갖는 제2더미 배선 영역을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 제1더미 배선 영역이 상기 비트 선 전위 공급회로의 소정 배선과 동일한 제조공정으로 설치된 것을 특징으로 하는 반도체 기억 장치.
  4. 제3항에 있어서, 상기 비트 선 전위 공급 회로의 소정 배선이 폴리실리콘 막인 것을 특징으로 하는 반도체 기억 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910013859A 1990-08-13 1991-08-12 반도체 기억 장치 KR950011645B1 (ko)

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