KR890008830A - 가상형 스태틱 반도체기억장치 - Google Patents

가상형 스태틱 반도체기억장치 Download PDF

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KR890008830A
KR890008830A KR1019880014569A KR880014569A KR890008830A KR 890008830 A KR890008830 A KR 890008830A KR 1019880014569 A KR1019880014569 A KR 1019880014569A KR 880014569 A KR880014569 A KR 880014569A KR 890008830 A KR890008830 A KR 890008830A
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히사시 우에노
다카야스 사쿠라이
가즈히로 사와다
가즈다카 노가미
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아오이 죠이치
가부시키가이샤 도시바
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Abstract

내용 없음

Description

가상형 스태틱 반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 관한 가상형 스태틱 반도체기억장치의 전체적인 구성을 나타낸 블록도.
제2도는 상기 실시예장치의 동작을 나타낸 타이밍 차트,
제3도는 상기 실시예장치중 일부회로의 구체적인 구성의 일례를 나타낸 회로도.

Claims (3)

  1. 다이나믹형 메모리셀을 갖추고서 그 메모리셀에 기억된 데이터를 보존하기 위해 필요한 리프레쉬동작을 리프레쉬제어회로(19)의 제어에 기초해서 실행하도록 되어 있는 가상형 스태틱 반도체기억장치에 있어서, 상기 리프레쉬제어회로(19)에 의해 리프레쉬동작이 실행되고 있다는 것을 검출해서 검출신호를 발생시키는 리프레쉬검출회로(23)와, 이 리프레쉬검출회로(23)에서 발생된 검출신호를 외부로 출력하는 단자(24)를 구비하여 구성된 것을 특징으로 하는 가상형 스택틱 반도체기억장치.
  2. 제1항에 있어서, 상기 리프레쉬검출회로(23)에는 칩이 네이블신호에 따른 내부신호가 입력되고, 이 내부신호가 활성화되어 있는 기간에만 상기 검출 신호가 발생되도록 구성된 것을 특징으로 하는 가상형 스태틱 반도체기억장치.
  3. 제2항에 있어서, 상기 내부신호는 상기 칩이네이블신호가 활성화된 뒤에 활성화되는 것이고, 그렇게 활성화되어 있는 기간이 통상적인 억세스타임과 동등하거나 약간 짧게 되어 있는 것을 특징으로하는 가상형 스태틱 반도체기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880014569A 1987-11-10 1988-11-05 가상형 스태틱 반도체 기억장치 KR930011352B1 (ko)

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JP62283702A JPH07107793B2 (ja) 1987-11-10 1987-11-10 仮想型スタティック半導体記憶装置及びこの記憶装置を用いたシステム

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