JPH0612610B2 - ダイナミツク型半導体メモリ - Google Patents
ダイナミツク型半導体メモリInfo
- Publication number
- JPH0612610B2 JPH0612610B2 JP61148511A JP14851186A JPH0612610B2 JP H0612610 B2 JPH0612610 B2 JP H0612610B2 JP 61148511 A JP61148511 A JP 61148511A JP 14851186 A JP14851186 A JP 14851186A JP H0612610 B2 JPH0612610 B2 JP H0612610B2
- Authority
- JP
- Japan
- Prior art keywords
- memory block
- memory
- sense amplifier
- semiconductor switch
- during
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイナミック型半導体メモリに関し、ＭＯＳト
ランジスタを用いたダイナミック型ランダムアクセスメ
モリに関する。
ランジスタを用いたダイナミック型ランダムアクセスメ
モリに関する。
ＭＯＳトランジスタを用いた読出し書込み可能な半導体
メモリ（通常ＤＲＡＭと称されている）において、メモ
リセルはマトリクスを構成し、メモリセルは列アドレス
及び行アドレスにより選択される。行アドレスの各々に
対してデータ入出力回路へ情報を伝える入出力バスと情
報の相互伝送を行うディジット線が存在する。又、ディ
ジット線には、メモリセルに記憶した情報が“１”か
“０”かを感知し、増幅するセンス増幅器が接続され
る。列アドレスには、メモリセルとディジット線間の情
報伝送を制御するワード線が対応して存在する。セルに
蓄積された情報が時間とともに消えてしまうという特徴
を持つダイナミック型のＲＡＭでは、情報を保持する
為、一定時間毎にメモリセルの情報とリフレッシュしな
くてはならない。リフレッシュはワード線により選択さ
れたメモリセルの情報が一度ディジット線に伝送され、
センス増幅器により増幅され、再びメモリセルへ書き込
まれることにより行われる。即ち一回のリフレッシュで
は、同じワード線により制御される数だけのメモリセル
がリフレッシュ出来る。情報を保持出来る時間が短かけ
れば、一回で多くのメモリセルをリフレッシュすること
が必要となるが、ワード線を延長することはチップをワ
ード線方向に延ばすことになり、多くの場合パッケージ
の問題が有り不適である。従来のＭＯＳ ＤＲＡＭで
は、第２図に示す如く同じワード線により制御されるメ
モリセルマトリクスを持つ複数のメモリブロックを構成
し一回で多くのメモリセルをリフレッシュすることを実
現している。以下、第２図に従って説明する。ワード線
Ｗ１，Ｗ２，…，ＷN-1，ＷＮによって制御されるメモ
リセルＣ１，…，ＣＮ、Ｃ１′，…，ＣＮ′は、ディジ
ット線Ｄ１，▲▼に夫々接続される。又、ディジッ
ト線Ｄ，▲▼には、内部信号ＳＥで活性化されるセ
ンス増幅器ＳＡ１が接続され行アドレスＡ１により制御
される伝達ゲートＴ１を通して入出力バスＩ／Ｏ，▲
▼に接続される。これらのワード線Ｗ１〜ＷＮ、
メモリセルＣ１〜ＣＮ，Ｃ１′〜ＣＮ′、ディジット線
Ｄ１，▲▼、行アドレスＡ１、伝達ゲートＴ１，Ｔ
１′、入出力バスＩ／Ｏ，▲▼、センス増幅器
から成る情報伝達系１と同様の構成であり、行アドレス
Ａ１の代りに行アドレスＡ２…ＡＮが夫々入る情報伝達
系２…Ｎにより第１のメモリブロックＢ１を構成する。
又、同様に入出力バスＩ／Ｏ１，▲▼の代りに
入出力バスＩ／Ｏ２，▲▼が入り、情報伝達系
１１，…，１Ｎにより第２のメモリブロックＢ２を構成
する。第２図に示す従来のＭＯＳ ＤＲＡＭのリフレッ
シュは次のように行われる。ワード線Ｗ１が選択され、
メモリセルＣ１の情報がディジット線Ｄ１に伝送され、
内部信号ＳＥによりセンス増幅器ＳＡ１が動作し情報を
増幅し再びディジット線Ｄ１からメモリセルＣ１へ伝送
されリフレッシュが完成する。他の情報伝送系２，…，
Ｎ１、１１，…，１Ｎも同様の動作によりワード線Ｗ１
により制御されるメモリセルがリフレッシュされる。次
に読み出し動作は次のように行われる。センス増幅器Ｓ
Ａ１により情報が増幅されるまではリフレッシュと同じ
であり、その後、行アドレスＡ１が選択され伝達ゲート
Ｔ１，Ｔ′１を介してＩ／Ｏ１，▲▼に情報が
伝送される。同様にＩ／Ｏ２，▲▼にも情報伝
送系１１から情報が伝送され、列アドレスによりＩ／Ｏ
１，Ｉ／Ｏ２，▲▼，▲▼のいずれか
が入出力回路へ情報を伝送する。
メモリ（通常ＤＲＡＭと称されている）において、メモ
リセルはマトリクスを構成し、メモリセルは列アドレス
及び行アドレスにより選択される。行アドレスの各々に
対してデータ入出力回路へ情報を伝える入出力バスと情
報の相互伝送を行うディジット線が存在する。又、ディ
ジット線には、メモリセルに記憶した情報が“１”か
“０”かを感知し、増幅するセンス増幅器が接続され
る。列アドレスには、メモリセルとディジット線間の情
報伝送を制御するワード線が対応して存在する。セルに
蓄積された情報が時間とともに消えてしまうという特徴
を持つダイナミック型のＲＡＭでは、情報を保持する
為、一定時間毎にメモリセルの情報とリフレッシュしな
くてはならない。リフレッシュはワード線により選択さ
れたメモリセルの情報が一度ディジット線に伝送され、
センス増幅器により増幅され、再びメモリセルへ書き込
まれることにより行われる。即ち一回のリフレッシュで
は、同じワード線により制御される数だけのメモリセル
がリフレッシュ出来る。情報を保持出来る時間が短かけ
れば、一回で多くのメモリセルをリフレッシュすること
が必要となるが、ワード線を延長することはチップをワ
ード線方向に延ばすことになり、多くの場合パッケージ
の問題が有り不適である。従来のＭＯＳ ＤＲＡＭで
は、第２図に示す如く同じワード線により制御されるメ
モリセルマトリクスを持つ複数のメモリブロックを構成
し一回で多くのメモリセルをリフレッシュすることを実
現している。以下、第２図に従って説明する。ワード線
Ｗ１，Ｗ２，…，ＷN-1，ＷＮによって制御されるメモ
リセルＣ１，…，ＣＮ、Ｃ１′，…，ＣＮ′は、ディジ
ット線Ｄ１，▲▼に夫々接続される。又、ディジッ
ト線Ｄ，▲▼には、内部信号ＳＥで活性化されるセ
ンス増幅器ＳＡ１が接続され行アドレスＡ１により制御
される伝達ゲートＴ１を通して入出力バスＩ／Ｏ，▲
▼に接続される。これらのワード線Ｗ１〜ＷＮ、
メモリセルＣ１〜ＣＮ，Ｃ１′〜ＣＮ′、ディジット線
Ｄ１，▲▼、行アドレスＡ１、伝達ゲートＴ１，Ｔ
１′、入出力バスＩ／Ｏ，▲▼、センス増幅器
から成る情報伝達系１と同様の構成であり、行アドレス
Ａ１の代りに行アドレスＡ２…ＡＮが夫々入る情報伝達
系２…Ｎにより第１のメモリブロックＢ１を構成する。
又、同様に入出力バスＩ／Ｏ１，▲▼の代りに
入出力バスＩ／Ｏ２，▲▼が入り、情報伝達系
１１，…，１Ｎにより第２のメモリブロックＢ２を構成
する。第２図に示す従来のＭＯＳ ＤＲＡＭのリフレッ
シュは次のように行われる。ワード線Ｗ１が選択され、
メモリセルＣ１の情報がディジット線Ｄ１に伝送され、
内部信号ＳＥによりセンス増幅器ＳＡ１が動作し情報を
増幅し再びディジット線Ｄ１からメモリセルＣ１へ伝送
されリフレッシュが完成する。他の情報伝送系２，…，
Ｎ１、１１，…，１Ｎも同様の動作によりワード線Ｗ１
により制御されるメモリセルがリフレッシュされる。次
に読み出し動作は次のように行われる。センス増幅器Ｓ
Ａ１により情報が増幅されるまではリフレッシュと同じ
であり、その後、行アドレスＡ１が選択され伝達ゲート
Ｔ１，Ｔ′１を介してＩ／Ｏ１，▲▼に情報が
伝送される。同様にＩ／Ｏ２，▲▼にも情報伝
送系１１から情報が伝送され、列アドレスによりＩ／Ｏ
１，Ｉ／Ｏ２，▲▼，▲▼のいずれか
が入出力回路へ情報を伝送する。
上述の従来のダイナミック型半導体メモリは、リフレッ
シュ動作期間を除く通常の動作時に、選択された一つの
メモリブロックのみが入出力回路との情報伝達に寄与し
動作特性もそのメモリブロック固有のものとなり、他の
メモリブロックが遊休状態のままになっていて無駄が多
いという欠点がある。本発明の目的は、遊休状態のメモ
リブロックを利用して高速動作を可能としたダイナミッ
ク型半導体メモリを提供することにある。
シュ動作期間を除く通常の動作時に、選択された一つの
メモリブロックのみが入出力回路との情報伝達に寄与し
動作特性もそのメモリブロック固有のものとなり、他の
メモリブロックが遊休状態のままになっていて無駄が多
いという欠点がある。本発明の目的は、遊休状態のメモ
リブロックを利用して高速動作を可能としたダイナミッ
ク型半導体メモリを提供することにある。
本発明のダイナミック型半導体メモリは、ワード線とデ
ィジット線とで指定される位置に配置されたメモリセル
及び前記ディジット線の一端に接続されたセンス増幅器
を含んでなり、互いに隣接して配置された少なくとも第
１，第２のメモリブロックを備えたダイナミック型半導
体メモリにおいて、前記第１のメモリブロック及び第２
のメモリブロック内でそれぞれ前記センス増幅器と前記
ディジット線との間に挿入された第１の半導体スイッチ
及び第２の半導体スイッチと、前記第１のメモリブロッ
ク内のセンス増幅器と前記第２のメモリブロック内のセ
ンス増幅器との間に挿入された第３の半導体スイッチ
と、列アドレスにより選択された前記第１（又は第２）
のメモリブロックの書込み又は読出し動作期間中および
リフレッシュ動作期間中に、前記第１（又は第２）の半
導体スイッチを導通させる第１（又は第２）の制御信号
印加手段と、前記書込み又は読出し動作期間中に前記列
アドレスにより選択されない前記第２（又は第１）のメ
モリブロックの前記第２（又は第１）の半導体スイッチ
を非導通とし前記リフレッシュ動作期間中にこれを導通
させる第２（又は第１）の制御信号印加手段と、前記ア
ドレスにより選択された第１（又は第２）のメモリブロ
ックの前記書込み又は読出し動作期間中にのみ前記第３
の半導体スイッチを導通させる第３の制御信号印加手段
とを有するというものである。
ィジット線とで指定される位置に配置されたメモリセル
及び前記ディジット線の一端に接続されたセンス増幅器
を含んでなり、互いに隣接して配置された少なくとも第
１，第２のメモリブロックを備えたダイナミック型半導
体メモリにおいて、前記第１のメモリブロック及び第２
のメモリブロック内でそれぞれ前記センス増幅器と前記
ディジット線との間に挿入された第１の半導体スイッチ
及び第２の半導体スイッチと、前記第１のメモリブロッ
ク内のセンス増幅器と前記第２のメモリブロック内のセ
ンス増幅器との間に挿入された第３の半導体スイッチ
と、列アドレスにより選択された前記第１（又は第２）
のメモリブロックの書込み又は読出し動作期間中および
リフレッシュ動作期間中に、前記第１（又は第２）の半
導体スイッチを導通させる第１（又は第２）の制御信号
印加手段と、前記書込み又は読出し動作期間中に前記列
アドレスにより選択されない前記第２（又は第１）のメ
モリブロックの前記第２（又は第１）の半導体スイッチ
を非導通とし前記リフレッシュ動作期間中にこれを導通
させる第２（又は第１）の制御信号印加手段と、前記ア
ドレスにより選択された第１（又は第２）のメモリブロ
ックの前記書込み又は読出し動作期間中にのみ前記第３
の半導体スイッチを導通させる第３の制御信号印加手段
とを有するというものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の主要部を示すブロック図で
ある。
ある。
この実施例は、ワード線Ｗ１〜ＷＮとディジット線
Ｄ１，▲▼…とで指定される位置に配置されたメモ
リセルＣ１〜ＣＮ，Ｃ１′〜ＣＮ′，…及びディジット
線Ｄ１，▲▼，…の一端に接続されたセンス増幅器
ＳＡ１，…を含んでなり、互いに隣接して配置された第
１のメモリブロックＢ１及び同型の第２のメモリブロッ
クＢ２を備えたダイナミック型半導体メモリにおいて、
列アドレスＡ１，ＡＮにより選択された第１（又は第
２）のメモリブロックＢ１（又はＢ２）の書込み読出し
動作期間中でかつ列アドレスＡ１〜ＡＮにより選択され
ない第２（又は第１）のメモリブロックＢ２（又は
Ｂ１）の非リフレッシュ動作期間中に導通状態となる第
１（又は第２）の半導体スイッチＱ11，Ｑ11′，…、
（又はＱ12，Ｑ12′，…）及び第３の半導体スイッチＱ
１，Ｑ１′，…がそれぞれ第１（又は第２）のメモリブ
ロックＢ１（又はＢ２）内のセンス増幅器ＳＡ１…（又
はＳＡ２…）とディジット線Ｄ１，▲▼，…（又は
Ｄ12，▲▼）の間及び第１，第２のメモリブロッ
クＢ１，Ｂ２内のセンス増幅器ＳＡ１，ＳＡ２，…の間
に設けられているものである。
Ｄ１，▲▼…とで指定される位置に配置されたメモ
リセルＣ１〜ＣＮ，Ｃ１′〜ＣＮ′，…及びディジット
線Ｄ１，▲▼，…の一端に接続されたセンス増幅器
ＳＡ１，…を含んでなり、互いに隣接して配置された第
１のメモリブロックＢ１及び同型の第２のメモリブロッ
クＢ２を備えたダイナミック型半導体メモリにおいて、
列アドレスＡ１，ＡＮにより選択された第１（又は第
２）のメモリブロックＢ１（又はＢ２）の書込み読出し
動作期間中でかつ列アドレスＡ１〜ＡＮにより選択され
ない第２（又は第１）のメモリブロックＢ２（又は
Ｂ１）の非リフレッシュ動作期間中に導通状態となる第
１（又は第２）の半導体スイッチＱ11，Ｑ11′，…、
（又はＱ12，Ｑ12′，…）及び第３の半導体スイッチＱ
１，Ｑ１′，…がそれぞれ第１（又は第２）のメモリブ
ロックＢ１（又はＢ２）内のセンス増幅器ＳＡ１…（又
はＳＡ２…）とディジット線Ｄ１，▲▼，…（又は
Ｄ12，▲▼）の間及び第１，第２のメモリブロッ
クＢ１，Ｂ２内のセンス増幅器ＳＡ１，ＳＡ２，…の間
に設けられているものである。
なお、ディジット線Ｄ１，▲▼、ワード線Ｗ１，Ｗ
２，…ＷN-1，ＷＮ，メモリセルＣ１…ＣＮ、Ｃ１′…
ＣＮ′、伝達ゲートＴ１，Ｔ１′、行アドレスＡ１、入
出力バスＩ／Ｏ１，▲▼内部信号ＳＥ、センス
増幅器ＳＡ１の接続は第２図に示す従来例と同様であ
り、これに加えてディジット線Ｄ１，▲▼とセンス
増幅器ＳＡ１の間に夫々、列アドレスにより第１のメモ
リブロックＢ１が選択され、かつ第２のブロックＢ２の
リフレッシュ動作以外のとき高レベルとなる制御信号φ
１がゲートに入る第１の半導体スイッチであるトランジ
スタＱ11，Ｑ11′が挿入され、情報伝送系２１が構成さ
れる。行アドレスＡ１の代りにそれぞれ行アドレスＡ２
…ＡＮが入る情報伝送系２２，…，２Ｎが同様に構成さ
れ、更にこれらにより第１のメモリブロックＢ１が構成
される。情報伝送系３１は、列アドレスにより第２のメ
モリブロックが選択されかつ第１のメモリブロックのリ
フレッシュ動作以外のとき高レベルとなる制御信号φ２
及び第２の半導体スイッチであるトランジスタＱ12，Ｑ
12′が情報伝送系２１の制御信号φ１、トランジスタＱ
11，Ｑ11′に対応して構成されている。又、行アドレス
Ａ１の代りにそれぞれ行アドレスＡ２，…，ＡＮが入る
同様の構成の情報伝送系３２，…，３Ｎとで第２のメモ
リブロックＢ２を構成する。ディジット線Ｄ１，▲
▼とＤ12，▲▼は、リフレッシュ動作時以外に高
レベルとなる制御信号φ３がゲートに入る第３の半導体
スイッチであるトランジスタＱ12，Ｑ12′により夫々接
続される。
２，…ＷN-1，ＷＮ，メモリセルＣ１…ＣＮ、Ｃ１′…
ＣＮ′、伝達ゲートＴ１，Ｔ１′、行アドレスＡ１、入
出力バスＩ／Ｏ１，▲▼内部信号ＳＥ、センス
増幅器ＳＡ１の接続は第２図に示す従来例と同様であ
り、これに加えてディジット線Ｄ１，▲▼とセンス
増幅器ＳＡ１の間に夫々、列アドレスにより第１のメモ
リブロックＢ１が選択され、かつ第２のブロックＢ２の
リフレッシュ動作以外のとき高レベルとなる制御信号φ
１がゲートに入る第１の半導体スイッチであるトランジ
スタＱ11，Ｑ11′が挿入され、情報伝送系２１が構成さ
れる。行アドレスＡ１の代りにそれぞれ行アドレスＡ２
…ＡＮが入る情報伝送系２２，…，２Ｎが同様に構成さ
れ、更にこれらにより第１のメモリブロックＢ１が構成
される。情報伝送系３１は、列アドレスにより第２のメ
モリブロックが選択されかつ第１のメモリブロックのリ
フレッシュ動作以外のとき高レベルとなる制御信号φ２
及び第２の半導体スイッチであるトランジスタＱ12，Ｑ
12′が情報伝送系２１の制御信号φ１、トランジスタＱ
11，Ｑ11′に対応して構成されている。又、行アドレス
Ａ１の代りにそれぞれ行アドレスＡ２，…，ＡＮが入る
同様の構成の情報伝送系３２，…，３Ｎとで第２のメモ
リブロックＢ２を構成する。ディジット線Ｄ１，▲
▼とＤ12，▲▼は、リフレッシュ動作時以外に高
レベルとなる制御信号φ３がゲートに入る第３の半導体
スイッチであるトランジスタＱ12，Ｑ12′により夫々接
続される。
次に、この実施例の動作について説明する。
読み出し動作時に、列アドレスにより第１のメモリブロ
ックＢ１が選択され、かつワード線Ｗ１に選択されたと
すると、制御信号φ１は高レベル、φ２は低レベル、φ
３は高レベルとなる。メモリセルＣ１の情報はトランジ
スタＱ11を介してセンス増幅器ＳＡ１に伝送され、そこ
で増幅されるが、このとき第２のメモリブロックＢ２の
センス増幅器ＳＡ２がトランジスタＱ１を介してセンス
増幅器ＳＡ１に並列に入り、ディジット線の電位を基準
電位ＶＳに引っぱる能力が倍になるので、高速な読み出
し動作が可能となる。書き込み動作時にも同様のことが
いえる。リフレッシュ動作時には、制御信号φ１，φ２
は高レベル、φ３は低レベルとなり、第１，第２のメモ
リブロックＢ１，Ｂ２は夫々独立に動作し従来例と変ら
ない。本発明においてセンス増幅器は図示した型のもの
に限らず、基本的に相補信号を増幅するものであれば良
い。
ックＢ１が選択され、かつワード線Ｗ１に選択されたと
すると、制御信号φ１は高レベル、φ２は低レベル、φ
３は高レベルとなる。メモリセルＣ１の情報はトランジ
スタＱ11を介してセンス増幅器ＳＡ１に伝送され、そこ
で増幅されるが、このとき第２のメモリブロックＢ２の
センス増幅器ＳＡ２がトランジスタＱ１を介してセンス
増幅器ＳＡ１に並列に入り、ディジット線の電位を基準
電位ＶＳに引っぱる能力が倍になるので、高速な読み出
し動作が可能となる。書き込み動作時にも同様のことが
いえる。リフレッシュ動作時には、制御信号φ１，φ２
は高レベル、φ３は低レベルとなり、第１，第２のメモ
リブロックＢ１，Ｂ２は夫々独立に動作し従来例と変ら
ない。本発明においてセンス増幅器は図示した型のもの
に限らず、基本的に相補信号を増幅するものであれば良
い。
以上説明したように本発明は、通常動作時に遊休状態に
あるメモリブロックのセンス増幅器をそれに接続したデ
ィジット線から電気的に切離し、読み出し書き込みを行
うメモリブロックのディジット線に接続されたセンス増
幅器に接続し、センス増幅器の能力を倍増させることに
より、ダイナミック型半導体メモリの高速な動作が可能
なる効果がある。又、雑音、ホットエレクトロンによる
誤動作に対してもセンス増幅器の能力向上により耐性を
増すことが出来る。
あるメモリブロックのセンス増幅器をそれに接続したデ
ィジット線から電気的に切離し、読み出し書き込みを行
うメモリブロックのディジット線に接続されたセンス増
幅器に接続し、センス増幅器の能力を倍増させることに
より、ダイナミック型半導体メモリの高速な動作が可能
なる効果がある。又、雑音、ホットエレクトロンによる
誤動作に対してもセンス増幅器の能力向上により耐性を
増すことが出来る。
第１図は本発明の一実施例の主要部を示すブロック図、
第２図は従来の一例の主要部を示すブロック図である。 １〜Ｎ，１１〜１Ｎ，２１〜２Ｎ，３１〜３Ｎ……情報
伝送系、Ａ１〜ＡＮ……行アドレス、Ｂ１……第１のメ
モリブロック、Ｂ２……第２のメモリブロック、Ｃ１〜
ＣＮ，Ｃ１′〜ＣＮ′，Ｃ12〜ＣN2，Ｃ12′〜ＣN2′…
…メモリセル、Ｄ１，Ｄ１、Ｄ12，▲▼……デイ
ジット線、Ｉ／Ｏ１，▲▼，Ｉ／Ｏ２，▲
▼……入出力バス、Ｑ１，Ｑ１′〜ＱＮ，ＱＮ′…
…第３の半導体スイッチ、Ｑ11，Ｑ11′……第１の半導
体スイッチ、Ｑ12，Ｑ12′……第２の半導体スイッチ、
ＳＡ１，ＳＡ２……センス増幅器、ＳＥ……制御信号、
Ｗ１〜ＷＮ……ワード線。
第２図は従来の一例の主要部を示すブロック図である。 １〜Ｎ，１１〜１Ｎ，２１〜２Ｎ，３１〜３Ｎ……情報
伝送系、Ａ１〜ＡＮ……行アドレス、Ｂ１……第１のメ
モリブロック、Ｂ２……第２のメモリブロック、Ｃ１〜
ＣＮ，Ｃ１′〜ＣＮ′，Ｃ12〜ＣN2，Ｃ12′〜ＣN2′…
…メモリセル、Ｄ１，Ｄ１、Ｄ12，▲▼……デイ
ジット線、Ｉ／Ｏ１，▲▼，Ｉ／Ｏ２，▲
▼……入出力バス、Ｑ１，Ｑ１′〜ＱＮ，ＱＮ′…
…第３の半導体スイッチ、Ｑ11，Ｑ11′……第１の半導
体スイッチ、Ｑ12，Ｑ12′……第２の半導体スイッチ、
ＳＡ１，ＳＡ２……センス増幅器、ＳＥ……制御信号、
Ｗ１〜ＷＮ……ワード線。
Claims (1)
- 【請求項１】ワード線とディジット線とで指定される位
置に配置されたメモリセル及び前記ディジット線の一端
に接続されたセンス増幅器を含んでなり、互いに隣接し
て配置された少なくとも第１，第２のメモリブロックを
備えたダイナミック型半導体メモリにおいて、前記第１
のメモリブロック及び第２のメモリブロック内でそれぞ
れ前記センス増幅器と前記ディジット線との間に挿入さ
れた第１の半導体スイッチ及び第２の半導体スイッチ
と、前記第１のメモリブロック内のセンス増幅器と前記
第２のメモリブロック内のセンス増幅器との間に挿入さ
れた第３の半導体スイッチと、列アドレスにより選択さ
れた前記第１（又は第２）のメモリブロックの書込み又
は読出し動作期間中およびリフレッシュ動作期間中に、
前記第１（又は第２）の半導体スイッチを導通させる第
１（又は第２）の制御信号印加手段と、前記書込み又は
読出し動作期間中に前記列アドレスにより選択されない
前記第２（又は第１）のメモリブロックの前記第２（又
は第１）の半導体スイッチを非導通とし前記リフレッシ
ュ動作期間中にこれを導通させる第２（又は第１）の制
御信号印加手段と、前記アドレスにより選択された第１
（又は第２）のメモリブロックの前記書込み又は読出し
動作期間中にのみ前記第３の半導体スイッチを導通させ
る第３の制御信号印加手段とを有することを特徴とする
ダイナミック型半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148511A JPH0612610B2 (ja) | 1986-06-24 | 1986-06-24 | ダイナミツク型半導体メモリ |
| EP87109031A EP0254057B1 (en) | 1986-06-24 | 1987-06-24 | Dynamic semiconductor memory with improved sensing scheme |
| DE8787109031T DE3782103T2 (de) | 1986-06-24 | 1987-06-24 | Dynamischer halbleiterspeicher mit leseschema. |
| US07/065,756 US4811302A (en) | 1986-06-24 | 1987-06-24 | Dynamic semiconductor memory with improved sensing scheme |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148511A JPH0612610B2 (ja) | 1986-06-24 | 1986-06-24 | ダイナミツク型半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS634494A JPS634494A (ja) | 1988-01-09 |
| JPH0612610B2 true JPH0612610B2 (ja) | 1994-02-16 |
Family
ID=15454401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61148511A Expired - Lifetime JPH0612610B2 (ja) | 1986-06-24 | 1986-06-24 | ダイナミツク型半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4811302A (ja) |
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