KR20210079087A - 수직형 메모리 장치 - Google Patents

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Abstract

상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되어 계단 형상으로 적층된 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널, 상기 게이트 전극들 중 하나인 제1 게이트 전극의 도전성 패드를 관통하고 그 측벽에 접촉하여 이에 전기적으로 연결되며, 상기 게이트 전극들 중에서 상기 제1 게이트 전극의 아래 층들에 각각 형성된 제2 게이트 전극들을 관통하는 제1 도전성 관통 비아, 및 상기 제1 도전성 관통 비아와 이에 대향하는 상기 각 제2 게이트 전극들의 측벽 사이에 형성되어 상기 제1 도전성 관통 비아와 상기 각 제2 게이트 전극들을 서로 전기적으로 절연시키는 절연 구조물을 포함할 수 있다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것이다.
VNAND 플래시 메모리 장치에서, 기판의 패드 영역 상에서 각 게이트 전극들에 접촉하여 이에 전기적으로 연결되도록 형성되는 콘택 플러그는 상기 각 게이트 전극을 관통하는 이른 바 펀치-뜨루(punch-through) 현상에 의해 그 하층에 형성된 게이트 전극들과 접촉하게 될 수 있으며, 이 경우 이들과 전기적 쇼트가 발생할 수 있다. 이에 따라 상기 펀치-뜨루 현상을 방지할 수 있는 방법이 개발될 필요가 있다.
본 발명의 과제는 개선된 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되어 계단 형상으로 적층된 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널, 상기 게이트 전극들 중 하나인 제1 게이트 전극의 도전성 패드를 관통하고 그 측벽에 접촉하여 이에 전기적으로 연결되며, 상기 게이트 전극들 중에서 상기 제1 게이트 전극의 아래 층들에 각각 형성된 제2 게이트 전극들을 관통하는 제1 도전성 관통 비아, 및 상기 제1 도전성 관통 비아와 이에 대향하는 상기 각 제2 게이트 전극들의 측벽 사이에 형성되어 상기 제1 도전성 관통 비아와 상기 각 제2 게이트 전극들을 서로 전기적으로 절연시키는 절연 구조물을 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 제1 내지 제3 영역들을 포함하는 기판의 상면에 수직한 제1 방향을 따라 상기 기판의 제1 및 제2 영역들 상에서 서로 이격되도록 적층되며, 상기 기판의 제2 영역 상에서 계단 형상을 갖는 게이트 전극들, 상기 기판의 제1 영역 상에서 상기 게이트 전극들을 관통하는 채널, 상기 기판의 제2 영역 상에서 상기 게이트 전극들 중 복수의 게이트 전극들을 관통하되 이들 중 최상층에 형성된 제1 게이트 전극에만 전기적으로 연결되고 그 아래 층들에 형성된 제2 게이트 전극들과는 전기적으로 절연된 제1 도전성 관통 비아, 상기 기판의 제3 영역 상에서 상기 제1 도전성 관통 비아와 동일한 높이에 형성된 제2 도전성 관통 비아, 및 상기 기판의 제1 영역 상에서 상기 제1 도전성 관통 비아와 동일한 높이에 형성되며, 상기 게이트 전극들을 관통하되 이들과 전기적으로 절연된 제3 도전성 관통 비아를 포함할 수 있으며, 상기 제1 내지 제3 도전성 관통 비아들은 서로 동일한 폭을 가질 수 있고, 상기 각 제1 내지 제3 도전성 관통 비아들은 상기 제1 방향을 따라 연장된 수직부 및 상기 제1 방향을 따라 아래에서 위로 갈수록 점차 증가하는 폭을 갖는 경사부를 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되어 계단 형상으로 적층된 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널, 및 상기 기판 상에서 상기 게이트 전극들 중 복수의 게이트 전극들을 관통하되 이들 중 최상층에 형성된 제1 게이트 전극에만 전기적으로 연결되고 그 아래 층들에 형성된 제2 게이트 전극들과는 전기적으로 절연되며, 상기 제1 방향으로 연장된 수직부, 상기 수직부로부터 상기 기판 상면에 평행한 수평 방향으로 돌출된 돌출부 및 상기 수직부 상에 형성되어, 상기 제1 방향을 따라 아래에서 위로 갈수록 점차 증가하는 폭을 갖는 경사부를 포함하는 제1 도전성 관통 비아를 구비할 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상에 형성된 트랜지스터들, 상기 기판 상에 형성되어 상기 트랜지스터들에 전기적으로 연결된 하부 배선들, 상기 하부 배선들 상에 형성된 공통 전극 플레이트(CSP), 상기 CSP 상에 순차적으로 적층된 채널 연결 패턴 및 지지막, 상기 기판의 상면에 수직한 제1 방향을 따라 상기 지지막 상에 서로 이격되어 계단 형상으로 적층된 게이트 전극들, 상기 CSP 상에서 상기 게이트 전극들, 상기 지지막 및 상기 채널 연결 패턴을 관통하여 상기 제1 방향으로 각각 연장되며, 상기 채널 연결 패턴에 의해 서로 전기적으로 연결된 채널들, 상기 게이트 전극들 중 복수의 게이트 전극들을 관통하되 이들 중 최상층에 형성된 제1 게이트 전극에만 전기적으로 연결되고 그 아래 층들에 형성된 제2 게이트 전극들과는 전기적으로 절연되며, 상기 채널 연결 패턴, 상기 지지막 및 상기 CSP를 관통하여 상기 하부 배선들 중 일부에 전기적으로 연결된 제1 도전성 관통 비아, 상기 제1 도전성 관통 비아와 동일한 높이에 형성되되 상기 게이트 전극들은 관통하지 않으며, 상기 하부 배선들 중 일부에 전기적으로 연결된 제2 도전성 관통 비아, 상기 제1 도전성 관통 비아와 동일한 높이에 형성되고, 상기 게이트 전극들을 관통하되 이들과 전기적으로 절연되며, 상기 채널 연결 패턴, 상기 지지막 및 상기 CSP를 관통하여 상기 하부 배선들 중 일부에 전기적으로 연결된 제3 도전성 관통 비아, 및 상기 제1 도전성 관통 비아와 이에 대향하는 상기 각 제2 게이트 전극들의 측벽 사이에 형성되어 이들을 서로 전기적으로 절연시키며, 상기 제3 도전성 관통 비아와 이에 대향하는 상기 각 게이트 전극들의 측벽 사이에 형성되어 이들을 서로 전기적으로 절연시키는 절연 구조물을 포함할 수 있다.
예시적인 실시예들에 따른 상기 수직형 메모리 장치에서, 기판의 연장 영역 상에서 게이트 전극들 중에서 대응하는 하나의 도전성 패드에 전기적으로 연결되는 각 제1 도전성 관통 비아들이 그 아래에 형성된 나머지 게이트 전극들도 관통하지만, 절연 패턴 및 스페이서에 의해 이들과는 전기적으로 절연될 수 있다. 이에 따라, 상기 제1 도전성 관통 비아들은 상기 기판의 셀 영역 및 주변 영역에 형성되는 제2 및 제3 도전성 관통 비아들과 동일한 공정을 통해 형성될 수 있으므로 공정이 단순화될 수 있으며, 상기 제1 도전성 관통 비아들은 하부 배선에 의해 전기적 신호를 인가받을 수 있으므로, 상부 배선을 별도로 형성할 필요가 없어 상부 배선의 레이아웃의 자유도가 증가할 수 있다.
또한, 상기 제1 도전성 관통 비아들은 상기 게이트 전극들 형성을 위한 몰드를 지지할 수 있으며, 이에 따라 상기 각 도전성 패드들에는 상기 제1 도전성 관통 비아들만 형성하면 되고 상기 몰드를 지지하기 위한 별도의 더미 채널들을 형성하지 않아도 되므로, 이들 사이의 거리 유지를 위해 상기 제1 도전성 관통 비아들을 작은 크기로 형성할 필요가 없으며, 상기 제1 도전성 관통 비아들의 레이아웃의 자유도가 증가할 수 있다.
도 1 내지 도 33은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 34 내지 도 36은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다.
도 37은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 38 내지 도 40은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
이하 발명의 상세한 설명에서는(청구항은 제외), 기판 상면에 실질적으로 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
도 1 내지 도 33은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 6, 8, 15, 22 및 29는 평면도들이고, 도 2-5, 7, 9-14, 16-21, 23-28 및 30-33은 단면도들이다.
이때, 도 2-5, 7, 9, 23, 25, 30 및 33은 대응하는 각 평면도들의 A-A'선을 절단한 단면도들이고, 도 11-14, 20, 27-28 및 32는 대응하는 각 평면도들의 B-B'선을 절단한 단면도들이며, 도 16-19 및 21은 대응하는 각 평면도들의 C-C'선을 절단한 단면도들이다. 한편, 도 10, 24, 26 및 31은 각각 도 9, 23, 25 및 30의 X 영역에 대한 확대 단면도들이다.
도 1 및 2를 참조하면, 기판(100) 상에 하부 회로 패턴을 형성하고, 이를 커버하는 제1 및 제2 층간 절연막들(160, 230)을 기판(100) 상에 순차적으로 형성할 수 있다.
기판(100)은 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
기판(100)은 상부에 소자 분리 패턴(110)이 형성된 필드 영역과, 그렇지 않은 액티브 영역(105)으로 구분될 수 있다. 소자 분리 패턴(110)은 예를 들어, STI 공정을 통해 형성될 수 있으며, 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 기판(100)은 제1 내지 제3 영역들(I, II, III)을 포함할 수 있다. 제1 영역(I)은 메모리 셀들이 형성되는 셀 어레이 영역일 수 있고, 제2 영역(II)은 제1 영역(II)을 적어도 부분적으로 둘러싸면서, 상기 메모리 셀들에 전기적 신호를 전달하는 상부 콘택 플러그들이 형성되는 연장 영역 혹은 패드 영역일 수 있으며, 제3 영역(III)은 제2 영역(II)을 적어도 부분적으로 둘러싸면서, 상기 하부 회로 패턴에 전기적 신호를 전달하는 일부 도전성 관통 비아들이 형성되는 주변 회로 영역일 수 있다. 이때, 제1 및 제2 영역들(I, II)은 함께 셀 영역을 형성할 수 있으며, 이에 따라 제3 영역(III)인 상기 주변 회로 영역은 상기 셀 영역을 적어도 부분적으로 둘러쌀 수 있다. 도 1 및 2에는 각 제1 내지 제3 영역들(I, II, III) 중의 일부가 도시되어 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 씨오피(Cell Over Peri: COP) 구조를 가질 수 있다. 즉, 기판(100) 상에는 상기 하부 회로 패턴이 형성될 수 있으며, 상기 하부 회로 패턴 상부에는 상기 메모리 셀들, 상기 상부 콘택 플러그들, 및 상기 도전성 관통 비아들이 형성될 수 있다.
상기 하부 회로 패턴은 예를 들어, 트랜지스터, 하부 콘택 플러그, 하부 배선, 하부 비아 등을 포함할 수 있다. 일 실시예에 있어서, 기판(100)의 제1 영역(I) 상에 형성된 제1 하부 게이트 구조물(152) 및 이에 인접하는 액티브 영역(105) 상부에 형성된 제1 불순물 영역(102)을 포함하는 제1 트랜지스터, 기판(100)의 제2 영역(II) 상에 형성된 제2 하부 게이트 구조물(154) 및 이에 인접하는 액티브 영역(105) 상부에 형성된 제2 불순물 영역(104)을 포함하는 제2 트랜지스터, 및 기판(100)의 제2 영역(II) 상에 형성된 제3 하부 게이트 구조물(156) 및 이에 인접하는 액티브 영역(105) 상부에 형성된 제3 불순물 영역(106)을 포함하는 제3 트랜지스터가 형성될 수 있다.
도 2에서는 상기 제1 내지 제3 트랜지스터들이 기판(100)의 제1 및 제2 영역들(I, II) 상에 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 기판(100)의 제3 영역(III) 상에도 트랜지스터가 추가적으로 더 형성될 수 있다.
제1 하부 게이트 구조물(152)은 기판(100) 상에 순차적으로 적층된 제1 하부 게이트 절연 패턴(122), 제1 하부 게이트 전극(132) 및 제1 하부 게이트 마스크(142)를 포함할 수 있고, 제2 하부 게이트 구조물(154)은 기판(100) 상에 순차적으로 적층된 제2 하부 게이트 절연 패턴(124), 제2 하부 게이트 전극(134) 및 제2 하부 게이트 마스크(144)를 포함할 수 있으며, 제3 하부 게이트 구조물(156)은 기판(100) 상에 순차적으로 적층된 제3 하부 게이트 절연 패턴(126), 제3 하부 게이트 전극(136) 및 제3 하부 게이트 마스크(146)를 포함할 수 있다 있다.
제1 층간 절연막(160)은 기판(100) 상에 형성되어 상기 제1 및 제2 트랜지스터들을 커버할 수 있으며, 이를 관통하여 제1 내지 제3 불순물 영역들(102, 104, 106)에 각각 접촉하는 제1 내지 제3 하부 콘택 플러그들(172, 174, 176)이 형성될 수 있다.
제1 내지 제3 하부 배선들(182, 184, 186)은 제1 층간 절연막(160) 상에 형성되어 제1 내지 제3 하부 콘택 플러그들(172, 174, 176) 상면에 각각 접촉할 수 있다. 제1 하부 배선(182) 상에는 제1 하부 비아(192), 제4 하부 배선(202), 제4 하부 비아(212) 및 제7 하부 배선(222)이 순차적으로 적층될 수 있고, 제2 하부 배선(184) 상에는 제2 하부 비아(194), 제5 하부 배선(204), 제5 하부 비아(214) 및 제8 하부 배선(224)이 순차적으로 적층될 수 있으며, 제3 하부 배선(186) 상에는 제3 하부 비아(196), 제6 하부 배선(206), 제6 하부 비아(216) 및 제9 하부 배선(226)이 순차적으로 적층될 수 있다.
제1 내지 제3 하부 콘택 플러그들(172, 174, 176), 제1 내지 제6 하부 비아들(192, 194, 196, 212, 214, 216), 및 제1 내지 제9 하부 배선들(182, 184, 186, 202, 204, 206, 222, 224, 226)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등과 같은 도전 물질을 포함할 수 있다.
제2 층간 절연막(230)은 제1 층간 절연막(160) 상에 형성되어 제1 내지 제9 하부 배선들(182, 184, 186, 202, 204, 206, 222, 224, 226) 및 제1 내지 제6 하부 비아들(192, 194, 196, 212, 214, 216)을 커버할 수 있다. 제2 층간 절연막(230)은 하부의 제1 층간 절연막(160) 함께 하부 층간 절연막 구조물을 형성할 수 있으며, 이들은 서로 동일한 물질, 예를 들어 실리콘 산화물과 같은 산화물을 포함하여 병합됨으로써 단일막을 형성할 수도 있다.
상기 하부 회로 패턴을 구성하는 각 제1 내지 제3 하부 게이트 구조물들(152, 154, 156), 제1 내지 제3 하부 콘택 플러그들(172, 174, 176), 제1 내지 제6 하부 비아들(192, 194, 196, 212, 214, 216), 및 제1 내지 제9 하부 배선들(182, 184, 186, 202, 204, 206, 222, 224, 226)은 양각 패턴 방법 혹은 다마신(damascene) 공정에 의해 형성될 수 있다.
도 3을 참조하면, 제2 층간 절연막(230) 상에 공통 전극 플레이트(common source plate: CSP)(240), 제3 및 제4 층간 절연 패턴들(250, 253)을 형성할 수 있다.
CSP(240)은 제2 층간 절연막(230) 상에 형성된 후, 기판(100)의 제1 및 제2 영역들(I, II) 상에만 잔류하도록 패터닝될 수 있다. 다만, 이때 CSP(240)는 기판(100)의 제1 및 제2 영역들(I, II) 상에서도 이후 형성되는 제1 및 제3 도전성 관통 비아들(622, 626; 도 29 내지 도 32 참조)을 형성하기 위한 제1 및 제3 관통 홀들(422, 426; 도 8 내지 도 11 참조)이 형성되는 영역 주변에 존재하지 않도록 패터닝될 수 있다.
제3 및 제4 층간 절연 패턴들(250, 253)은 CSP(240)를 커버하는 제3 층간 절연막을 제2 층간 절연막(230) 상에 형성한 후, CSP(240)의 상면이 노출될 때까지 상기 제3 층간 절연막을 평탄화함으로써 형성될 수 있으며, 이에 따라, 기판(100)의 제3 영역(III)에는 제3 층간 절연 패턴(250)이 형성될 수 있고, 기판(100)의 제1 및 제2 영역들(I, II)에는 제4 층간 절연 패턴(253)이 형성될 수 있다.
CSP(240)는 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제3 및 제4 층간 절연 패턴들(250, 253)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, CSP(240) 및 제3 및 제4 층간 절연 패턴들(250, 253) 상에 희생막 구조물(290) 및 지지막(300)을 형성할 수 있다.
희생막 구조물(290)은 순차적으로 적층된 제1 내지 제3 희생막들(260, 270, 280)을 포함할 수 있다. 이때, 제1 및 제3 희생막들(260, 280)은 각각 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 희생막(270)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
지지막(300)은 제1 내지 제3 희생막들(260, 270, 280)에 대해 식각 선택비를 갖는 물질, 예를 들어, 불순물이 도핑되지 않은 폴리실리콘 혹은 n형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 도시하지는 않았으나, 지지막(300)의 일부는 희생막 구조물(290)을 관통하여 CSP(240) 상면에 접촉하여 지지 패턴(도시되지 않음)을 형성할 수도 있다.
이후, 지지막(300) 상에 제1 절연막(310) 및 제4 희생막(320)을 상기 제1 방향을 따라 교대로 반복적으로 적층할 수 있으며, 이에 따라 제1 절연막들(310) 및 제4 희생막들(320)을 포함하는 몰드막이 형성될 수 있다. 제1 절연막(310)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제4 희생막(320)은 제1 절연막(310)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 4를 참조하면, 최상층에 형성된 제1 절연막(310) 상에 식각 저지막(330)을 형성하고, 이를 부분적으로 커버하는 포토레지스트 패턴을 식각 저지막(330) 상에 형성한 후, 이를 식각 마스크로 사용하여 식각 저지막(330), 최상층 제1 절연막(310) 및 그 하부의 최상층 제4 희생막(320)을 식각한다. 이에 따라, 최상층 제4 희생막(320) 하부에 형성된 제1 절연막(310)의 일부가 노출될 수 있다.
상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시키는 트리밍(trimming) 공정을 수행한 후, 상기 축소된 면적을 갖는 포토레지스트 패턴을 식각 마스크로 사용하여 식각 저지막(330), 최상층 제1 절연막(310), 최상층 제4 희생막(320), 상기 노출된 제1 절연막(310), 및 그 하부의 제4 희생막(320)을 다시 식각하는 식각 공정을 수행한다. 상기 트리밍 공정 및 상기 식각 공정을 반복적으로 수행함으로써, 순차적으로 적층된 제4 희생막(320) 및 제1 절연막(310)으로 각각 구성되는 복수 개의 계단층들을 포함하며 전체적으로 계단 형상을 갖는 몰드(mold)가 형성될 수 있다.
이하에서는, "계단층"은 외부로 노출되는 부분뿐만 아니라 외부로 노출되지 않는 부분까지 모두 포함하여, 동일 층에 형성된 제4 희생막(320) 및 제1 절연막(310) 모두를 지칭하는 것으로 정의하며, 상기 각 "계단층들" 중에서 상층 "계단층들"에 의해 커버되지 않아 외부로 노출되는 부분은 "계단"으로 정의한다. 예시적인 실시예들에 있어서, 상기 계단은 상기 제2 방향을 따라 배치될 수 있으며, 나아가 상기 제3 방향을 따라서도 배치될 수 있다.
상기 몰드는 기판(100)의 제1 및 제2 영역들(I, II) 상에서 지지막(300) 상에 형성될 수 있으며, 지지막(300)의 가장자리 상면의 일부는 상기 몰드에 의해 커버되지 않고 노출될 수 있다. 이때, 상기 몰드에 포함된 각 계단들은 기판(100)의 제2 영역(II) 상에 형성될 수 있다.
도 5를 참조하면, 각 제4 희생막들(320)의 상기 제2 방향으로의 말단부의 두께를 증가시켜 절연성 패드막(322)을 형성할 수 있다.
일 실시예에 있어서, 상부 계단층들에 의해 커버되지 않고 노출되는 각 계단층들 부분, 즉 각 계단들에 포함된 제1 절연막(310) 부분을 제거하여 상기 각 계단들에 포함된 제4 희생막(320) 부분을 노출시킨 후, 제4 희생막(320)과 동일한 물질을 추가로 증착하고, 이를 상기 노출된 제4 희생막(320) 부분 상에만 잔류하도록 식각함으로써, 각 제4 희생막(320)의 상기 제2 방향으로의 말단부의 두께를 증가시킬 수 있다. 이에 따라, 각 제4 희생막(320)의 절연성 패드막(322)은 다른 부분들에 비해 상면의 높이가 더 높아질 수 있으며, 더 큰 두께를 가질 수 있다.
이후, 상기 몰드, 상기 노출된 지지막(300) 상면, 희생막 구조물(290)의 측벽, 및 식각 저지막(330)을 커버하는 제5 층간 절연막(340)을 제3 층간 절연 패턴(250) 및 CSP(240) 상에 형성하고, 최상층의 제1 절연막(310)의 상면이 노출될 때까지 제5 층간 절연막(340)을 평탄할 수 있다. 이에 따라, 식각 저지막(330)은 제거될 수 있으며, 상기 몰드의 측벽은 제5 층간 절연막(340)에 의해 커버될 수 있다. 제5 층간 절연막(340)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 상기 몰드의 상면 및 제5 층간 절연막(340)의 상면에 제6 층간 절연막(350)을 형성할 수 있다. 제6 층간 절연막(350)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 6 및 7을 참조하면, 제6 층간 절연막(350) 상에 식각 마스크를 사용하는 식각 공정을 수행하여, 제6 층간 절연막(350), 제1 절연막들(310), 제4 희생막들(320), 지지막(300), 및 희생막 구조물(290)을 관통하여 기판(100)의 제1 영역(I) 상에 형성된 CSP(240) 부분의 상면을 노출시키는 채널 홀(360)을 형성할 수 있다.
예시적인 실시예들에 있어서, 채널 홀(360)은 상기 각 제2 및 제3 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이후, 상기 각 채널 홀들(360)의 측벽, CSP(240)의 상면, 및 제6 층간 절연막(350)의 상면에 전하 저장 구조물 막 및 채널막을 형성하고, 채널 홀들(360)의 나머지 부분을 채우는 제1 충전막을 상기 채널막 상에 형성한다. 이후, 제6 층간 절연막(350)의 상면이 노출될 때까지 상기 제1 충전막, 상기 채널막 및 상기 전하 저장 구조물 막을 평탄화하여, 각 채널 홀들(360) 내에 순차적으로 적층된 전하 저장 구조물(370), 채널(380) 및 제1 충전 패턴(390)을 형성할 수 있다.
예시적인 실시예들에 있어서, 전하 저장 구조물(370)은 채널(380)의 외측벽으로부터 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴, 전하 저장 패턴, 및 제1 블로킹 패턴을 포함할 수 있다. 상기 터널 절연 패턴은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 전하 저장 패턴은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 제1 블로킹 패턴은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 각 채널 홀들(360) 내부에 순차적으로 적층된 전하 저장 구조물(370), 채널(380) 및 제1 충전 패턴(390)으로 구성되는 제1 기둥 구조물의 상부를 제거하여 제1 트렌치를 형성할 수 있으며, 상기 제1 트렌치를 채우는 제1 캐핑 패턴(400)을 형성할 수 있다. 제1 캐핑 패턴(400)은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
이후, 식각 마스크를 사용하는 식각 공정을 수행하여 제6 층간 절연막(350), 제1 절연막들(310)의 일부 및 제4 희생막들(320)의 일부를 식각함으로써, 이들을 관통하며 상기 제2 방향으로 연장되는 제1 개구를 형성한 후, 이를 채우는 제1 분리 패턴(405)을 형성할 수 있다.
일 실시예에 있어서, 제1 분리 패턴(405)은 일부 채널들(380)의 상부를 관통할 수 있다. 또한, 제1 분리 패턴(405)은 일부 채널들(380) 상부뿐만 아니라, 제6 층간 절연막(350), 상부 2개의 층들에 형성된 제4 희생막들(320), 및 상부의 2개의 층들에 형성된 제1 절연막들(310)을 관통할 수 있으며, 그 아래 1개의 층에 형성된 제1 절연막(310)도 부분적으로 관통할 수 있다. 이때, 제1 분리 패턴(405)은 기판(100)의 제1 및 제2 영역들(I, II) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 몰드에 포함된 상층 2개의 계단층들을 관통할 수 있다. 이에 따라, 제1 분리 패턴(405)에 의해서 상부 2개의 층들에 형성된 제4 희생막들(320)이 상기 제3 방향을 따라 서로 분리될 수 있다.
도 8 내지 도 11을 참조하면, 제6 층간 절연막(350), 제1 캐핑 패턴(400) 및 제1 분리 패턴(405) 상에 제7 층간 절연막(410)을 형성한 후, 식각 마스크를 사용하는 식각 공정을 통해 제5 내지 제7 층간 절연막들(340, 350, 410), 상기 몰드, 지지막(300), 희생막 구조물(290), 제3 및 제4 층간 절연 패턴들(250, 253) 및 제2 층간 절연막(230) 상부를 식각함으로써, 제7 내지 제9 하부 배선들(222, 224, 226) 상면을 각각 노출시키는 제1 내지 제3 관통 홀들(422, 424, 426)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 관통 홀(422)은 상기 몰드에 포함된 제4 희생막들(320)을 관통할 수 있으며, 이들 중에서 최상층에 형성된 제4 희생막(320)의 경우 그 절연성 패드막(322)을 관통할 수 있다. 예시적인 실시예들에 있어서, 제1 내지 제3 관통 홀들(422, 424, 426)은 서로 동일한 직경을 가질 수 있다.
즉, 제1 관통 홀(422)은 각 제4 희생막들(320)의 절연성 패드막(322)을 관통하며, 절연성 패드막(322)은 제2 및 제3 관통 홀들(424, 426)이 형성되는 영역에 비해서 좁은 면적을 가지므로, 만약 절연성 패드막(322)에 다른 구조물, 예를 들어 더미 채널 등이 형성되는 경우라면, 제1 관통 홀(422)은 이것과의 거리 유지를 위해서 상대적으로 작은 직경으로 형성될 수도 있다. 하지만, 예시적인 실시예들에 있어서, 각 절연성 패드막(322)에는 제1 관통 홀(422)만이 형성되고 상기 더미 채널 등은 형성되지 않으며, 이에 따라 제1 관통 홀(422)은 종래에 비해 큰 직경, 예를 들어 제2 및 제3 관통 홀들(424, 426)의 직경과 동일한 직경을 가질 수 있다.
한편, 제1 및 제3 관통 홀들(422, 426)은 제4 층간 절연 패턴(253)을 관통할 수 있고, 제2 관통 홀(424)은 제3 층간 절연 패턴(250)을 관통할 수 있다. 제7 층간 절연막(410)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 예를 들어, 습식 식각 공정을 통해 제1 및 제3 관통 홀들(422, 426)에 의해 노출된 제4 희생막들(320)을 부분적으로 제거할 수 있으며, 이에 따라 제1 갭(430)이 형성될 수 있다. 예시적인 실시예들에 있어서, 각 제4 희생막들(320)에서 다른 부분들보다 더 큰 두께를 갖는 절연성 패드막(322)은 더 빠른 속도로 식각될 수 있으며, 이에 따라 제1 갭(430)보다 상기 수평 방향으로 더 깊은 깊이를 갖는 제2 갭(440)이 형성될 수 있다. 이때, 제2 갭(440)은 상기 제1 방향으로의 폭이 제1 갭(430)보다 더 클 수 있다.
한편, 제4 희생막(320)과 동일 또는 유사한 물질을 포함하는 제2 희생막(270)도 부분적으로 제거되어 제3 갭(435)이 형성될 수 있다.
도 12를 참조하면, 제1 내지 제3 관통 홀들(422, 424, 426)의 측벽, 이에 의해 노출된 제7 내지 제9 하부 배선들(222, 224, 226) 상면, 제1 내지 제3 갭들(430, 440, 435)의 내벽, 및 제7 층간 절연막(410) 상면에 제1 스페이서 막(450)을 형성하고, 제1 스페이서 막(450) 상에 제1 및 제3 갭들(430, 435)을 채우며 제2 갭(440) 및 제1 내지 제3 관통 홀들(422, 424, 426)을 적어도 부분적으로 채우는 제2 절연막을 형성할 수 있다.
상기 제2 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제1 스페이서 막(450)은 상기 제2 절연막에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 스페이서 막(450)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 상기 제2 절연막을 예를 들어, 습식 식각 공정을 통해 부분적으로 제거할 수 있으며, 이에 따라, 상기 제1 방향으로 상대적으로 큰 폭을 갖는 제2 갭(440) 내에 형성된 상기 제2 절연막 부분은 모두 제거될 수 있으며, 상기 제1 방향으로 상대적으로 작은 폭을 갖는 제1 및 제3 갭들(430, 435) 내에는 제2 절연 패턴(460)이 형성될 수 있다.
상기 습식 식각 공정 시, 제1 절연막(310) 및 제2 절연 패턴(460)과 식각 선택비를 갖는 물질을 포함하는 제1 스페이서 막(450)에 의해서 상기 몰드를 구성하는 제1 절연막(310)이 보호될 수 있다.
도 13을 참조하면, 제1 스페이서 막(450) 및 제2 절연 패턴(460) 상에 제2 갭(440)을 채우고 제1 내지 제3 관통 홀들(422, 424, 426)을 적어도 부분적으로 채우는 제2 충전막을 형성한 후, 예를 들어 습식 식각 공정을 통해 이를 부분적으로 제거할 수 있다.
상기 제2 충전막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 습식 식각 공정을 수행함에 따라, 제2 갭(440) 내에는 이를 부분적으로 채우는 제2 충전 패턴(480)이 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 수평 방향을 따라 제1 관통 홀(422)의 측벽으로부터 제2 충전 패턴(480)의 측벽에 이르는 제1 거리(D1)는 상기 수평 방향을 따라 제1 관통 홀(422)의 측벽으로부터 제2 절연 패턴(460)에 대향하는 제4 희생막(320)의 측벽에 이르는 제2 거리(D2)보다 작거나 같을 수 있다.
한편, 상기 제2 충전막과 동일 혹은 유사한 물질을 포함하는 제1 스페이서 막(450)도 부분적으로 제거될 수 있으며, 각 제1 내지 제3 관통 홀들(422, 424, 426)의 측벽 및 제7 층간 절연막(410) 상면에 형성된 부분이 제거될 수 있다. 이에 따라, 제2 절연 패턴(460)의 상하면 및 제4 희생막(320)에 대향하는 측벽을 커버하는 제1 스페이서(455), 및 제2 충전 패턴(480)의 상하면 및 절연성 패드막(322)에 대향하는 측벽을 커버하는 제2 스페이서(457)가 형성될 수 있다.
도 14를 참조하면, 각 제1 내지 제3 관통 홀들(422, 424, 426)의 측벽, 제7 내지 제9 하부 배선들(222, 224, 226) 상면, 제7 층간 절연막(410) 상면, 및 제2 절연 패턴(460), 제2 충전 패턴(480) 및 제1 및 제2 스페이서들(455, 457)의 측벽에 제3 스페이서 막을 형성하고, 상기 제3 스페이서 막 상에 제1 내지 제3 관통 홀들(422, 424, 426)을 채우는 제5 희생막을 형성한 후, 제7 층간 절연막(410) 상면이 노출될 때까지 상기 제5 희생막 및 상기 제3 스페이서 막을 평탄화할 수 있다.
이에 따라, 각 제1 내지 제3 관통 홀들(422, 424, 426)의 측벽, 제7 내지 제9 하부 배선들(222, 224, 226) 상면, 및 제2 절연 패턴(460), 제2 충전 패턴(480) 및 제1 및 제2 스페이서들(455, 457)의 측벽에는 제3 스페이서(490)가 형성될 수 있으며, 제1 내지 제3 관통 홀들(422, 424, 426)의 나머지 부분에는 각각 제5 내지 제7 희생 패턴들(502, 504, 506; 도 15 참조)이 형성될 수 있다.
제3 스페이서(490)는 제4 희생막(320)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제5 내지 제7 희생 패턴들(502, 504, 506)은 예를 들어, 폴리실리콘을 포함할 수 있다.
도 15 및 16을 참조하면, 제7 층간 절연막(410), 제5 내지 제7 희생 패턴들(502, 504, 506), 및 제3 스페이서(490) 상에 제8 층간 절연막(510)을 형성한 후, 식각 마스크를 사용하는 식각 공정을 통해 제5 내지 제8 층간 절연막들(340, 350, 410, 510) 및 상기 몰드를 관통하는 제2 개구(520)를 기판(100)의 제1 및 제2 영역들(I, II)에 형성할 수 있다. 제8 층간 절연막(510)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 식각 공정은 제2 개구(520)가 지지막(300)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 이들의 상부 일부까지 관통하도록 형성될 수 있다. 제2 개구(520)가 형성됨에 따라서, 이의 측벽에 의해 상기 몰드에 포함된 제1 절연막들(310) 및 제4 희생막들(320)이 노출될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(520)는 기판(100)의 제1 및 제2 영역들(I, II) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 제2 개구(520)가 형성됨에 따라서, 제1 절연막(310)은 상기 제2 방향으로 연장되는 제1 절연 패턴(315)으로 변환될 수 있으며, 제4 희생막(320)은 상기 제2 방향으로 연장되는 제4 희생 패턴(325)으로 변환될 수 있다. 한편, 제4 희생막(320)의 상기 제2 방향으로의 말단에 형성된 절연성 패드막(322)은 절연성 패드(327)로 변환될 수 있다.
이후, 제2 개구(520)의 측벽 및 제8 층간 절연막(510) 상에 제4 스페이서 막을 형성한 후, 이방성 식각 공정을 통해 제2 개구(520)의 저면에 형성된 부분을 제거하여 제4 스페이서(530)를 형성할 수 있으며, 이에 따라 지지막(300)의 상면이 부분적으로 노출될 수 있다.
이후, 상기 노출된 지지막(300) 부분 및 그 하부의 희생막 구조물(290) 부분을 제거함으로써, 제2 개구(520)를 하부로 확장할 수 있다. 이에 따라, 제2 개구(520)는 CSP(240)의 상면을 노출시킬 수 있으며, 나아가 CSP(240)의 상부 일부까지도 관통할 수 있다.
예시적인 실시예들에 있어서, 제4 스페이서(530)는 예를 들어, 불순물이 도핑되지 않은 비정질 실리콘 혹은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다.
희생막 구조물(290)이 부분적으로 제거될 때, 제2 개구(520)의 측벽은 제4 스페이서(530)에 의해 커버되므로, 상기 몰드에 포함된 제1 절연 패턴들(315) 및 제4 희생 패턴들(325)은 제거되지 않을 수 있다.
도 17을 참조하면, 제2 개구(520)를 통해 희생막 구조물(290)을 예를 들어, 습식 식각 공정을 통해 제거할 수 있으며, 이에 따라 제4 갭(540)이 형성될 수 있다.
상기 습식 식각 공정은 예를 들어, 불산(HF) 및/또는 인산(H3PO4)을 사용하여 수행될 수 있다.
제4 갭(540)이 형성됨에 따라서, 지지막(300) 저면 및 CSP(240)의 상면이 노출될 수 있다. 또한, 제4 갭(540)에 의해 전하 저장 구조물(370)의 일부 측벽이 노출될 수 있으며, 노출된 전하 저장 구조물(370) 측벽 역시 상기 습식 식각 공정 시 함께 제거되어 채널(380)의 외측벽이 노출될 수 있다. 이에 따라, 전하 저장 구조물(370)은 상기 몰드를 관통하여 채널(380)의 대부분의 외측벽을 커버하는 상부와, 채널(380)의 저면을 커버하며 CSP(240) 상부에 형성된 하부로 분리될 수 있다.
상기 습식 식각 공정을 통해 제4 갭(540)이 형성될 때, 채널(380)을 포함하는 상기 제1 기둥 구조물, 지지막(300) 및 상기 지지 패턴, 및 제5 및 제7 희생 패턴들(502, 506)에 의해 상기 몰드는 쓰러지지 않을 수 있다.
도 18을 참조하면, 제4 스페이서(530)를 제거하고, 제2 개구(520)의 측벽 및 제4 갭(540) 내에 채널 연결층을 형성할 수 있으며, 이후 예를 들어, 에치 백 공정을 수행하여 제2 개구(520) 내에 형성된 상기 채널 연결층 부분을 제거함으로써 제4 갭(540) 내에 채널 연결 패턴(550)을 형성할 수 있다.
채널 연결 패턴(550)이 형성됨에 따라서, 상기 제3 방향으로 서로 이웃하는 제2 개구들(520) 사이에 형성된 채널들(380)이 서로 연결될 수 있다.
채널 연결 패턴(550)은 예를 들어, n형의 불순물이 도핑된 비정질 실리콘을 포함할 수 있으며, 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어 n형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
한편, 채널 연결 패턴(550) 내에는 에어 갭(555)이 형성될 수 있다.
도 19 및 20을 참조하면, 제2 개구(520)에 의해 노출된 제4 희생 패턴들(325)을 제거하여, 각 층에 형성된 제1 절연 패턴들(315) 사이에 제5 갭을 형성할 수 있으며, 상기 제5 갭에 의해서 전하 저장 구조물(370)의 외측벽 일부가 노출될 수 있다.
제4 희생 패턴들(325)이 제거될 때, 이와 동일 혹은 유사한 물질을 포함하는 제2 스페이서(457) 및 제2 충전 패턴(480), 및 각 제4 희생 패턴들(325)의 측벽에 대향하는 제1 스페이서(455)의 측벽이 함께 제거될 수 있으며, 이에 따라 제1 스페이서(455)는 제2 절연 패턴(460)의 상하면에만 잔류할 수 있다.
상기 제5 갭이 형성됨에 따라서, 제3 스페이서(490)의 외측벽, 제2 절연 패턴(460)의 외측벽, 및 이에 인접한 제1 스페이서(455)의 말단 부분이 노출될 수 있다.
예시적인 실시예들에 따르면, 인산(H3PO4) 혹은 황산(H2SO4)을 사용하는 습식 식각 공정을 통해 제4 희생 패턴들(325)을 제거할 수 있다.
제4 희생 패턴들(325)을 제거하여 상기 제5 갭을 형성할 때, 기판(100)의 제1 및 제2 영역들(I, II) 상에는 제5 및 제7 희생 패턴들(502, 506)이 형성되어 있으므로, 예를 들어 더미 채널 등이 형성되어 있지 않더라도 제1 절연 패턴들(315)을 포함하는 상기 몰드가 쓰러지지 않을 수 있다.
이후, 노출된 전하 저장 구조물(370)의 외측벽, 제3 스페이서(490)의 외측벽, 제2 절연 패턴(460)의 외측벽, 이에 인접한 제1 스페이서(455)의 말단 부분, 상기 제5 갭의 내벽, 제1 절연 패턴(315)의 표면, 지지막(300)의 측벽, 채널 연결 패턴(550)의 측벽, CSP(240)의 상면, 및 제8 층간 절연막(510)의 상면에 제2 블로킹 막을 형성하고, 상기 제2 블로킹 막 상에 게이트 전극막을 형성할 수 있다.
상기 제2 블로킹 막은 예를 들어, 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다. 상기 게이트 전극막은 순차적으로 적층된 게이트 배리어 막 및 게이트 도전막을 포함할 수 있다. 상기 게이트 배리어 막은 금속 질화물을 포함할 수 있으며, 상기 게이트 도전막은 금속을 포함할 수 있다.
이후, 상기 게이트 전극막을 부분적으로 제거함으로써, 상기 각 제5 갭들 내부에 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 게이트 전극막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개의 층들에 적층되어 게이트 전극 구조물을 형성할 수 있다. 이때, 상기 게이트 전극 구조물은 상기 각 게이트 전극들을 계단층으로 하는 계단 형상을 가질 수 있으며, 상기 각 계단층들에서 상층의 계단층들에 의해 오버랩되지 않는 부분인 각 계단들, 즉 상기 제2 방향으로의 각 말단부들은 도전성 패드로 지칭될 수 있다. 즉, 이전에 제1 절연 패턴들(315) 및 제4 희생 패턴들(325)을 포함하는 상기 몰드가 제1 절연 패턴들(315) 및 상기 게이트 전극들을 포함하는 몰드로 변환될 수 있다.
상기 게이트 전극 구조물은 상기 제3 방향을 따라 복수 개로 형성될 수 있으며, 이들은 제2 개구(520)에 의해 상기 제3 방향으로 서로 이격될 수 있다. 상기 게이트 전극 구조물은 상기 제1 방향을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(572, 574, 576)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(572)은 최하층에 형성되어 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 제3 게이트 전극(576)은 최상층 및 그 하층에 형성되어 스트링 선택 라인(SSL) 역할을 수행할 수 있으며, 제2 게이트 전극(574)은 제1 및 제3 게이트 전극들(572, 576) 사이의 복수의 층들에 각각 형성되어 워드 라인 역할을 수행할 수 있다. 제1 내지 제3 게이트 전극들(572, 574, 576)의 상기 도전성 패드들은 각각 제1 내지 제3 도전성 패드들(573, 575, 577; 도 22 참조)로 지칭하기로 한다.
도 21을 참조하면, 제2 개구(520)를 채우는 제2 분리막을 상기 제2 블로킹 막 상에 형성하고, 제8 층간 절연막(510) 상면이 노출될 때까지 상기 제2 분리막 및 상기 제2 블로킹 막을 평탄화함으로써, 각각 제2 분리 패턴(580) 및 제2 블로킹 패턴(560)을 형성할 수 있다. 제2 분리 패턴(580)은 각 제1 내지 제3 게이트 전극들(572, 574, 576)을 상기 제3 방향으로 분리시킬 수 있으며, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 22 내지 도 24를 참조하면, 제5 내지 제8 층간 절연막들(340, 350, 410, 510), 지지막(300) 및 채널 연결 패턴(550)을 관통하여 CSP(240)의 상면을 노출시키는 제4 관통 홀을 형성하고, 상기 제4 관통 홀의 측벽에 제5 스페이서(590)를 형성한 후, 상기 제4 관통 홀의 나머지 부분을 채우는 제1 상부 콘택 플러그(595)를 형성할 수 있다.
제5 스페이서(590)는 산화물 혹은 질화물과 같은 절연 물질을 포함할 수 있으며, 제1 상부 콘택 플러그(595)는 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
도 25 내지 도 27을 참조하면, 제8 층간 절연막(510), 제1 상부 콘택 플러그(595) 및 제5 스페이서(590) 상에 제9 층간 절연막(600)을 형성하고, 식각 마스크를 사용하는 식각 공정을 통해 제7 내지 제9 층간 절연막들(410, 510, 600)을 관통하여 제5 내지 제7 희생 패턴들(502, 504, 506)을 각각 노출시키는 제5 내지 제7 관통 홀들(612, 614, 616)을 형성할 수 있다.
제5 내지 제7 관통 홀들(612, 614, 616)에 의해 제3 스페이서(490)도 노출될 수 있으며, 제5 내지 제7 관통 홀들(612, 614, 616)은 제6 내지 제9 층간 절연막들(350, 410, 510, 600)을 관통하거나 혹은 제8 및 제9 층간 절연막들(510, 600)을 관통하도록 형성될 수도 있다.
예시적인 실시예들에 있어서, 상기 식각 공정의 특성 상, 제5 내지 제7 관통 홀들(612, 614, 616)은 상부에서 하부로 갈수록 점차 감소하는 폭을 가질 수 있다.
이후, 노출된 제5 내지 제7 희생 패턴들(502, 504, 506)을 예를 들어, 습식 식각 공정을 통해 제거할 수 있으며, 이에 따라 제5 내지 제7 관통 홀들(612, 614, 616) 하부에는 이에 각각 연통되는 제1 내지 제3 관통 홀들(422, 424, 426), 및 제2 갭(440)이 다시 형성될 수 있다.
도 28을 참조하면, 제3 스페이서(490)를 제거할 수 있으며, 나아가 각 게이트 전극들(572, 574, 576)의 도전성 패드들(573, 575, 577)의 측벽에 형성된 제2 블로킹 패턴(560) 부분도 함께 제거할 수 있다. 이에 따라, 제7 내지 제9 하부 배선들(222, 224, 226)의 상면, 및 각 게이트 전극들(572, 574, 576)의 도전성 패드들(573, 575, 577)의 측벽이 노출될 수 있다.
예시적인 실시예들에 있어서, 제3 스페이서(490) 및 상기 제2 블로킹 패턴(560) 부분은 습식 식각 공정에 의해 제거될 수 있다.
도 29 내지 도 32를 참조하면, 제1 내지 제3 관통 홀들(422, 424, 426) 및 제5 내지 제7 관통 홀들(612, 614, 616)을 채우는 제1 내지 제3 도전성 관통 비아들(622, 624, 626)을 형성할 수 있다.
이때, 제1 도전성 관통 비아(622)는 제1 및 제5 관통 홀들(422, 612)을 채우며 제7 하부 배선(222) 상면에 접촉할 수 있고, 제2 도전성 관통 비아(624)는 제2 및 제6 관통 홀들(424, 614)을 채우며 제8 하부 배선(224) 상면에 접촉할 수 있으며, 제3 도전성 관통 비아(626)는 제3 및 제7 관통 홀들(426, 616)을 채우며 제9 하부 배선(226) 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 도전성 관통 비아(622)는 복수의 게이트 전극들(572, 574, 576)을 관통할 수 있으나, 이들 중 최상층의 게이트 전극에 포함된 도전성 패드들(573, 575, 577) 중 하나에 직접 접촉하여 전기적으로 연결될 수 있고, 나머지 그 하부에 형성된 게이트 전극들(572, 574, 576)과는 제2 절연 패턴(460) 및 제1 스페이서(455)에 의해 전기적으로 절연될 수 있다.
또한, 각 제1 및 제3 도전성 관통 비아들(622, 626)은 CSP(240)에 형성된 제4 층간 절연 패턴(253)을 관통함으로써, CSP(240)와 전기적으로 절연될 수 있다.
예시적인 실시예들에 있어서, 각 제1 내지 제3 도전성 관통 비아들(622, 624, 626)은 일정한 폭을 갖는 하부, 및 위로 갈수록 점차 증가하는 폭을 갖는 상부를 포함할 수 있다.
도 33을 참조하면, 제9 층간 절연막(600) 및 제1 내지 제3 도전성 관통 비아들(622, 624, 626) 상면에 제10 층간 절연막(630)을 형성하고, 제10 층간 절연막(630)을 관통하여 제2 도전성 관통 비아(624) 상면에 접촉하는 제1 상부 비아(644), 및 제7 내지 제10 층간 절연막들(410, 510, 600, 630)을 관통하여 제1 캐핑 패턴(400) 상면에 접촉하는 제2 상부 비아(648)를 형성할 수 있다.
한편, 제9 및 제10 층간 절연막들(600, 630)을 관통하여 제1 상부 콘택 플러그(595) 상면에 접촉하는 제3 상부 비아(649)도 형성될 수 있다.
이후, 제10 층간 절연막(600), 및 제1 내지 제3 상부 비아들(644, 648, 649) 상에 제11 층간 절연막(650)을 형성하고, 이를 관통하여 제1 내지 제3 상부 비아들(644, 648, 649) 상면에 각각 접촉하는 제1 내지 제3 상부 배선들(664, 668, 669)을 형성함으로써 상기 반도체 장치 제조를 완성할 수 있다.
예시적인 실시예들에 있어서, 제2 상부 배선(668)은 상기 제3 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 각 제2 상부 배선들(668)은 제2 상부 비아(648) 및 제1 캐핑 패턴(400)을 통해 채널들(380)에 전기적으로 연결될 수 있으며, 상기 수직형 메모리 장치의 비트 라인 역할을 수행할 수 있다.
제10 및 제11 층간 절연막들(630, 650)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제1 내지 제3 상부 비아들(644, 648, 649) 및 제1 내지 제3 상부 배선들(664, 668, 669)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
전술한 바와 같이, 기판(100)의 제2 영역(II) 상에 형성되어 게이트 전극들(572, 574, 576) 중에서 대응하는 하나에 전기적으로 연결되는 각 제1 도전성 관통 비아들(622)은 도전성 패드들(573, 575, 577) 중에서 대응하는 하나를 관통하면서 그 아래에 형성된 나머지 게이트 전극들(572, 574, 576)도 관통하지만 제2 절연 패턴(460) 및 제1 스페이서(455)에 의해 이들과는 전기적으로 절연될 수 있다. 이에 따라, 제1 도전성 관통 비아들(622)을 형성할 때, 하나의 게이트 전극에만 전기적으로 연결되도록 하기 위해서, 이를 관통하여 하부의 게이트 전극들에도 접촉하는 이른 바 펀치-뜨루(punch-through) 현상을 방지할 필요가 없으므로 제1 도전성 관통 비아들(622)을 용이하게 형성할 수 있다.
한편, 제1 도전성 관통 비아들(622)은 게이트 전극들(572, 574, 576)뿐만 아니라 그 하부의 지지막(300), 채널 연결 패턴(550), CSP(240) 및 제2 층간 절연막(230) 상부까지도 관통하여 제7 하부 배선(222)에 접촉하도록 형성되므로, 기판(100)의 제3 및 제1 영역들(III, I) 상에 형성되어 제8 및 제9 하부 배선들(224, 226)에 각각 접촉하도록 형성되는 제2 및 제3 도전성 관통 비아들(624, 626)과 동일한 공정을 통해 형성될 수 있으며, 이에 따라 전체적으로 공정이 단순화될 수 있다. 또한, 제1 도전성 관통 비아들(622)은 제7 하부 배선(222)에 의해 전기적 신호를 인가받을 수 있으므로, 이에 전기적 신호를 인가하는 상부 배선을 별도로 형성할 필요가 없어 상부 배선의 레이아웃의 자유도가 증가할 수 있다.
또한, 제4 희생 패턴들(325)을 제거하여 상기 제5 갭들을 형성하고, 상기 제5 갭들을 각각 채우는 게이트 전극들(572, 574, 576)을 형성하기 이전에, 기판(100)의 제1 및 제2 영역들(I, II) 상에 제1 및 제3 도전성 관통 비아들(622, 626)을 형성하므로, 상기 제5 갭들 형성 시 상기 몰드를 지지하기 위한 별도의 더미 채널들을 형성하지 않더라도 제1 및 제3 도전성 관통 비아들(622, 626)에 의해 상기 몰드가 지지되어 쓰러지지 않을 수 있다. 이에 따라, 각 도전성 패드들(573, 575, 577)에 제1 도전성 관통 비아들(622)만 형성하면 되고 상기 더미 채널들을 형성하지 않아도 되므로, 이들 사이의 거리 유지를 위해 제1 도전성 관통 비아들(622)을 작은 크기로 형성할 필요가 없으며, 제1 도전성 관통 비아들(622)의 레이아웃의 자유도가 증가할 수 있다.
한편, 전술한 공정들을 통해 제조된 상기 수직형 메모리 장치는 다음과 같은 구조적 특징을 가질 수 있다.
즉, 상기 수직형 메모리 장치는 제1 내지 제3 영역들(I, II, III)을 포함하는 기판(100) 상에 형성된 트랜지스터들, 상기 트랜지스터들에 전기적으로 연결된 제7 내지 제9 하부 배선들(222, 224, 226), 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제7 내지 제9 하부 배선들(222, 224, 226) 상에 형성된 공통 전극 플레이트(CSP)(240), CSP(240) 상에 순차적으로 적층된 채널 연결 패턴(550) 및 지지막(300), 기판(100)의 제1 및 제2 영역들(I, II) 상에서 상기 제1 방향을 따라 지지막(300) 상에 서로 이격되도록 적층되어 기판(100)의 제2 영역(II) 상에서 계단 형상을 가지며 상기 제2 방향으로 각각 연장되는 게이트 전극들(572, 574, 576), 기판(100)의 제1 영역(I) 상에서 CSP(240) 상에 형성되어 게이트 전극들(572, 574, 576), 지지막(300) 및 채널 연결 패턴(550)을 관통하여 상기 제1 방향으로 각각 연장되며 채널 연결 패턴(550)에 의해 서로 전기적으로 연결된 채널들(380), 게이트 전극들(572, 574, 576) 중 복수의 게이트 전극들을 관통하되 이들 중 최상층에 형성된 게이트 전극에만 전기적으로 연결되고 그 아래 층들에 형성된 게이트 전극들과는 전기적으로 절연되며, 채널 연결 패턴(550), 지지막(300) 및 CSP(240)를 관통하여 제7 하부 배선(222)에 전기적으로 연결된 제1 도전성 관통 비아(622), 제1 도전성 관통 비아(622)와 동일한 높이에 형성되되 게이트 전극들(572, 574, 576)은 관통하지 않으며 제8 하부 배선(224)에 전기적으로 연결된 제2 도전성 관통 비아(624), 제1 도전성 관통 비아(622)와 동일한 높이에 형성되고 게이트 전극들(572, 574, 576)을 관통하되 이들과 전기적으로 절연되며 채널 연결 패턴(550), 지지막(300) 및 CSP(240)를 관통하여 제9 하부 배선(226)에 전기적으로 연결된 제3 도전성 관통 비아(626), 제1 도전성 관통 비아(622)와 이것이 관통하는 상기 복수의 게이트 전극들 중에서 상기 최상층 게이트 전극을 제외한 나머지 게이트 전극들의 측벽 사이에 형성되어 이들을 서로 전기적으로 절연시키며, 제3 도전성 관통 비아(626)와 게이트 전극들(572, 574, 576)의 측벽 사이에 형성되어 이들을 서로 전기적으로 절연시키는 절연 구조물, 채널들(380) 상에서 상기 제3 방향으로 각각 연장되어 이들에 전기적으로 연결되며, 상기 제2 방향을 따라 서로 이격된 복수의 비트 라인들(668)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 도전성 관통 비아들(622, 624, 626)은 서로 동일한 형상, 크기 및 높이를 가질 수 있다. 즉, 각 제1 내지 제3 도전성 관통 비아들(622, 624, 626)은 상기 제1 방향으로 연장된 수직부, 및 상기 수직부 상에 형성되어 상기 제1 방향을 따라 아래에서 위로 갈수록 점차 증가하는 폭을 갖는 경사부를 포함할 수 있다. 상기 수직부는 기판(100) 상면에 대해 수직한 측벽을 가질 수 있으며, 상기 경사부는 기판(100) 상면에 대해 경사진 측벽을 가질 수 있다. 다만, 식각 공정의 특성 상, 상기 수직부의 측벽도 기판(100) 상면에 대해 수직하지 않고 다소 경사가 질 수도 있으나, 적어도 상기 경사부의 측벽에 비해서는 그 경사가 급할 수 있다.
한편, 제1 도전성 관통 비아(622)는 수직부(622a) 및 경사부(622c)에 더하여, 수직부(622a)로부터 상기 수평 방향으로 돌출된 돌출부(622b)를 더 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 도전성 관통 비아(622)의 돌출부(622b)는 상기 복수의 게이트 전극들 중에서 최상층의 게이트 전극의 상기 제2 방향으로의 말단부에 형성되어 다른 부분들에 비해 더 큰 두께를 갖는 도전성 패드에 접촉하여 이에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 절연 구조물은 제2 절연 패턴(460), 및 이의 상면 및 하면을 커버하는 제1 스페이서(455)를 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 도전성 관통 비아(622)의 수직부(622a)의 측벽으로부터 제1 도전성 관통 비아(622)의 돌출부(622b)에 대향하는 상기 최상층 게이트 전극의 도전성 패드의 측벽에 이르는 제3 거리(D3)는 제1 도전성 관통 비아(622)의 수직부(622a)의 측벽으로부터 상기 절연 구조물에 대향하는 상기 최상층 게이트 전극 아래 층들에 형성된 게이트 전극들의 측벽에 이르는 제4 거리(D4)보다 작거나 같을 수 있다. 예시적인 실시예들에 있어서, 상기 절연 구조물은 제1 도전성 관통 비아(622)의 측벽과 이에 대향하는 채널 연결 패턴(550) 사이에도 형성되어 이들을 서로 전기적으로 절연시킬 수 있다.
예시적인 실시예들에 있어서, 제2 블로킹 패턴(560) 각 게이트 전극들(572, 574, 576)의 상면, 하면 및 일부 측벽을 커버할 수 있으며, 제1 도전성 관통 비아(622)의 돌출부(622b) 측벽에 대향하는 상기 최상층 게이트 전극의 도전성 패드의 측벽에는 형성되지 않지만, 제1 도전성 관통 비아(622)의 수직부(622a)에 형성된 상기 절연 구조물의 측벽에 대향하는 상기 최상층 게이트 전극 아래 층들에 형성된 게이트 전극들의 측벽에는 형성될 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 도전성 관통 비아들(622, 624)과 CSP(240) 사이에는 제4 층간 절연 패턴(253)이 형성되어 이들을 서로 전기적으로 절연시킬 수 있다.
예시적인 실시예들에 있어서, 제2 도전성 관통 비아(624) 상부에는 제1 상부 배선(664)이 형성되어 이에 전기적으로 연결될 수 있으나, 각 제1 및 제3 도전성 관통 비아들(622, 626)의 상부에는 이에 전기적으로 연결되는 상부 배선이 형성되지 않을 수 있다.
도 34 내지 도 36은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 34는 평면도이고, 도 35는 도 34의 A-A'선을 절단한 단면도의 X 영역(도 30 참조)에 대한 확대 단면도이며, 도 36은 도 34의 D-D'선을 절단한 단면도이다. 상기 수직형 메모리 장치는 도 29 내지 도 33을 참조로 설명한 수직형 메모리 장치와 일부 구성 요소를 제외하고는 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 중복적인 설명은 생략한다.
도 34 내지 도 36을 참조하면, 상기 수직형 메모리 장치는 제5 층간 절연막(340)의 일부, 제1 절연 패턴들(315), 게이트 전극들(572, 574, 576), 지지막(300), 및 채널 연결 패턴(550)을 관통하여 기판(100)의 제2 영역(II) 상에 형성된 CSP(240) 부분의 상면에 접촉하는 제2 기둥 구조물, 및 상기 제2 기둥 구조물 상부에 형성되어 제5 층간 절연막(340)의 일부 및 제6 층간 절연막(350)을 관통하는 제2 캐핑 패턴(405)을 더 포함할 수 있다.
상기 제2 기둥 구조물은 상기 제1 기둥 구조물에 대응하여, 순차적으로 적층된 더미 전하 저장 구조물(375), 더미 채널(385) 및 제1 더미 충전 패턴(395)으로 구성될 수 있으며, 더미 전하 저장 구조물(375)은 더미 채널(385)의 외측벽으로부터 상기 수평 방향을 따라 순차적으로 적층된 더미 터널 절연 패턴, 더미 전하 저장 패턴, 및 제1 더미 블로킹 패턴을 포함할 수 있다. 이때, 상기 더미 터널 절연 패턴은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 더미 전하 저장 패턴은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 제1 더미 블로킹 패턴은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 기둥 구조물은 상기 몰드에서 상층 계단과 하층 계단의 경계 영역에 형성될 수 있다. 즉, 상기 제2 기둥 구조물은 각 게이트 전극들(572, 574, 576)의 도전성 패드들(573, 575, 577) 중에서 대응하는 하나 혹은 복수 개의 상기 제2 방향으로의 각 말단부들에 접촉할 수 있으며, 그 아래에 형성된 게이트 전극들(572, 574, 576)을 관통할 수 있다. 예시적인 실시예들에 있어서, 상기 제2 기둥 구조물은 각 제1 도전성 관통 비아들(622)을 중심으로 이와 이격되도록 복수 개로 형성될 수 있으며, 도면 상에서는 각 제1 도전성 관통 비아들(622)을 중심으로 이를 둘러싸는 4각형의 꼭짓점에 형성되는 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
더미 채널(385)을 포함하는 상기 제2 기둥 구조물은 채널(380)을 포함하는 상기 제1 기둥 구조물과 동일한 공정을 통해 형성될 수 있으며, 이에 따라 도 19 및 20을 참조로 설명한 공정 즉, 제4 희생 패턴들(325)을 제거하여 상기 제5 갭을 형성할 때, 제5 및 제7 희생 패턴들(502, 506)과 함께 제1 절연 패턴들(315)을 포함하는 상기 몰드가 쓰러지지 않도록 할 수 있다. 다만, 제5 및 제7 희생 패턴들(502, 506)이 형성되어 있으므로, 종래 이들이 형성되지 않는 수직형 메모리 장치에 비해서, 더미 채널(385)을 포함하는 상기 제2 기둥 구조물은 최소한의 개수만 형성될 수 있으며, 이에 따라 제1 도전성 관통 비아들(622)의 레이아웃의 자유도가 증가할 수 있다.
도 37은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 상기 수직형 메모리 장치는 도 29 내지 도 33을 참조로 설명한 수직형 메모리 장치와 일부 구성 요소를 제외하고는 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 중복적인 설명은 생략한다.
도 37을 참조하면, 기판(100)의 제1 영역(I) 상의 일부 영역에는 예를 들어, 실리콘 질화물과 같은 질화물을 포함하는 제4 희생 패턴들(325)이 게이트 전극들(572, 574, 576)로 변환되지 않고 그대로 잔류할 수 있으며, 제3 도전성 관통 비아(626)는 게이트 전극들(572, 574, 576) 대신에 제4 희생 패턴들(325)을 관통할 수 있다. 이에 따라, 제3 도전성 관통 비아(626)의 측벽과 각 게이트 전극들(572, 574, 576) 측벽 사이에는 제4 희생 패턴(325)이 개재될 수 있다.
한편, 제3 도전성 관통 비아(626)에 접촉하는 제2 절연 패턴(460)의 상하면뿐만 아니라 제4 희생 패턴(325)에 대향하는 일 측벽도 제1 스페이서(455)에 의해 커버될 수 있다.
도 19 및 20을 참조로 설명한 공정 즉, 제2 개구들(520)을 통해 제4 희생 패턴들(325)을 제거하는 공정에서, 상기 제3 방향으로 서로 이웃하는 제2 개구들(520) 사이의 가운데 영역에 형성된 제4 희생 패턴들(325) 부분이 제거되지 않고 부분적으로 잔류할 수 있으며, 도 37에 도시된 제3 도전성 관통 비아(626)는 상기 영역에 형성된 것이다.
도 38 내지 도 40은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 1 내지 도 33을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 38을 참조하면, 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, CSP(240)는 기판(100)의 제1 및 제2 영역들(I, II)의 전반에 걸쳐 형성되며, 제4 층간 절연 패턴(253)은 형성되지 않을 수 있다.
도 39를 참조하면, 도 4 내지 도 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 각 제1 내지 제3 관통 홀들(422, 424, 426)은 제1 식각 공정을 통해 CSP(240) 상면을 노출시키도록 형성된 후, 제2 식각 공정을 통해 상기 노출된 CSP(240) 부분을 제거하여 제2 층간 절연막(230) 상면을 노출시킬 수 있으며, 이에 따라 CSP(240)의 측벽이 각 제1 내지 제3 관통 홀들(422, 424, 426)에 의해 노출될 수 있다.
이후, 제1 내지 제3 관통 홀들(422, 424, 426)에 의해 노출된 CSP(240)의 측벽에 산화 공정을 수행하여, 이들을 실리콘 산화물을 포함하는 제3 절연 패턴(245)으로 변환시킬 수 있다. 이때, 제1 내지 제3 관통 홀들(422, 424, 426)에 의해 노출된 지지막(300)의 측벽에는 역시 실리콘 산화물을 포함하는 제4 절연 패턴(305)이 형성될 수 있다.
도 40을 참조하면, 각 제1 내지 제3 관통 홀들(422, 424, 426)을 하부로 확장하여 제7 내지 제9 하부 배선들(222, 224, 226)의 상면을 노출시킨 후, 도 12 내지 도 33을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 상기 수직형 메모리 장치를 완성할 수 있다.
이에 따라 상기 수직형 메모리 장치는 CSP(240)를 패터닝하여 형성된 제4 층간 절연 패턴(253) 대신에, 이의 측벽을 산화시켜 형성된 제3 절연 패턴(245)에 의해서, 각 제1 내지 제3 도전성 관통 비아들(622, 624, 626)과 CSP(240)가 서로 전기적으로 절연될 수 있다. 또한, 지지막(300)이 예를 들어, n형 불순물을 포함하는 폴리실리콘을 포함하는 경우에, 제4 절연 패턴(305)에 의해서, 각 제1 내지 제3 도전성 관통 비아들(622, 624, 626)과 지지막(300)도 서로 전기적으로 절연될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판
102, 104, 106: 제1 내지 제3 불순물 영역
105: 액티브 영역 110: 소자 분리 패턴
122, 124, 126: 제1 내지 제3 하부 게이트 절연 패턴
132, 134, 136: 제1 내지 제3 하부 게이트 전극
142, 144, 146: 제1 내지 제3 하부 게이트 마스크
152, 154, 156: 제1 내지 제3 하부 게이트 구조물
160, 230: 제1 및 제2 층간 절연막
172, 174, 176: 제1 내지 제3 하부 콘택 플러그
182, 184, 186, 202, 204, 206, 222, 224, 226: 제1 내지 제9 하부 배선
192, 194, 196, 212, 214, 216: 제1 내지 제6 하부 비아
240: CSP 250, 253: 제3, 제4 층간 절연 패턴
260, 270, 280, 320: 제1 내지 제4 희생막
290: 희생막 구조물 300: 지지막
310: 제1 절연막
315, 460, 245, 305: 제1 내지 제4 절연 패턴
322: 절연성 패드막 327: 절연성 패드
330: 식각 저지막
340, 350, 410, 510, 600, 630, 650: 제5 내지 제11 층간 절연막
360: 채널 홀 370: 전하 저장 구조물
375: 더미 전하 저장 구조물 380: 채널
385: 더미 채널 390, 480: 제1, 제2 충전 패턴
395: 제1 더미 충전 패턴
400, 405: 제1, 제2 캐핑 패턴 405, 580: 제1, 제2 분리 패턴
422, 424, 426: 제1 내지 제3 관통 홀
450: 제1 스페이서 막
455, 457, 490, 530, 590: 제1 내지 제5 스페이서
430, 440, 435, 540, 555: 제1 내지 제5 갭
520: 제2 개구 550: 채널 연결 패턴
555: 에어 갭 560: 제2 블로킹 패턴
572, 574, 576: 제1 내지 제3 게이트 전극
573, 575, 577: 제1 내지 제3 도전성 패드
612, 614, 616: 제5 내지 제7 관통 홀
622, 624, 626: 제1 내지 제3 도전성 관통 비아
622a: 수직부 622b: 돌출부
622c: 경사부
644, 648, 649: 제1 내지 제3 상부 비아
664, 668, 669: 제1 내지 제3 상부 배선

Claims (20)

  1. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되어 계단 형상으로 적층된 게이트 전극들;
    상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널;
    상기 게이트 전극들 중 하나인 제1 게이트 전극의 도전성 패드를 관통하고 그 측벽에 접촉하여 이에 전기적으로 연결되며, 상기 게이트 전극들 중에서 상기 제1 게이트 전극의 아래 층들에 각각 형성된 제2 게이트 전극들을 관통하는 제1 도전성 관통 비아; 및
    상기 제1 도전성 관통 비아와 이에 대향하는 상기 각 제2 게이트 전극들의 측벽 사이에 형성되어 상기 제1 도전성 관통 비아와 상기 각 제2 게이트 전극들을 서로 전기적으로 절연시키는 절연 구조물을 포함하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 제1 도전성 관통 비아는
    상기 제1 방향으로 연장된 수직부; 및
    상기 수직부로부터 상기 기판 상면에 평행한 수평 방향으로 돌출된 돌출부를 포함하며,
    상기 돌출부는 상기 제1 게이트 전극의 도전성 패드의 측벽에 접촉하는 수직형 메모리 장치.
  3. 제2항에 있어서, 상기 제1 도전성 관통 비아는 상기 수직부 상에 형성되어, 상기 제1 방향을 따라 아래에서 위로 갈수록 점차 증가하는 폭을 갖는 경사부를 더 포함하는 수직형 메모리 장치.
  4. 제2항에 있어서, 상기 수직부의 측벽으로부터 상기 돌출부에 대향하는 상기 제1 게이트 전극의 도전성 패드의 측벽에 이르는 거리는 상기 수직부의 측벽으로부터 상기 절연 구조물에 대향하는 상기 각 제2 게이트 전극들의 측벽에 이르는 거리보다 작거나 같은 수직형 메모리 장치.
  5. 제1항에 있어서, 상기 절연 구조물은
    절연 패턴; 및
    상기 절연 패턴의 상면 및 하면을 커버하는 스페이서를 포함하는 수직형 메모리 장치.
  6. 제5항에 있어서, 상기 제1 절연 패턴은 산화물을 포함하고, 상기 스페이서는 질화물을 포함하는 수직형 메모리 장치.
  7. 제1항에 있어서, 상기 각 게이트 전극들의 상면, 하면 및 일부 측벽을 커버하는 블로킹 패턴을 더 포함하며,
    상기 블로킹 패턴은 상기 제1 도전성 관통 비아의 측벽에 대향하는 상기 제1 게이트 전극의 도전성 패드의 측벽에는 형성되지 않되, 상기 제1 도전성 관통 비아의 측벽에 대향하는 상기 각 제2 게이트 전극들의 측벽에는 형성된 수직형 메모리 장치.
  8. 제1항에 있어서, 상기 각 게이트 전극들은 상기 기판 상면에 평행한 제2 방향으로 연장되고,
    상기 도전성 패드는 상기 각 게이트 전극들의 상기 제2 방향으로의 말단부에 형성되며, 다른 부분에 비해 상기 제1 방향으로 더 큰 두께를 갖는 수직형 메모리 장치.
  9. 제1항에 있어서, 상기 기판 상에 형성된 하부 회로 패턴;
    상기 기판 상에 형성되어 상기 하부 회로 패턴을 커버하는 층간 절연막; 및
    상기 층간 절연막 상에 형성된 공통 소스 플레이트(CSP)를 더 포함하며,
    상기 게이트 전극들은 상기 CSP 상에 형성된 수직형 메모리 장치.
  10. 제9항에 있어서, 상기 제1 도전성 관통 비아는 상기 CSP 및 상기 층간 절연막 상부를 관통하여 상기 하부 회로 패턴에 전기적으로 연결된 수직형 메모리 장치.
  11. 제10항에 있어서, 상기 제1 도전성 관통 비아와 상기 CSP 사이에 형성되어 이들을 서로 전기적으로 절연시키며 산화물을 포함하는 절연 패턴을 더 구비하는 수직형 메모리 장치.
  12. 제9항에 있어서, 상기 제1 도전성 관통 비아와 동일한 높이에 형성되어 상기 CSP 및 상기 게이트 전극들은 관통하지 않으며, 상기 층간 절연막 상부를 관통하여 상기 하부 회로 패턴에 전기적으로 연결된 제2 도전성 관통 비아를 더 포함하는 수직형 메모리 장치.
  13. 제12항에 있어서, 상기 제1 도전성 관통 비아와 동일한 높이에 형성되어 상기 게이트 전극들, 상기 CSP 및 상기 층간 절연막 상부를 관통하여 상기 하부 회로 패턴에 전기적으로 연결된 제3 도전성 관통 비아를 더 포함하는 수직형 메모리 장치.
  14. 제13항에 있어서, 상기 절연 구조물은 상기 제3 도전성 관통 비아의 측벽과 이에 대향하는 상기 각 게이트 전극들의 측벽 사이에도 형성되어, 상기 제3 도전성 관통 비아와 상기 각 게이트 전극들을 서로 전기적으로 절연시키는 수직형 메모리 장치.
  15. 제13항에 있어서, 상기 제3 도전성 관통 비아의 측벽과 상기 각 게이트 전극들 측벽 사이에 형성된 실리콘 질화막을 더 포함하는 수직형 메모리 장치.
  16. 제13항에 있어서, 상기 제2 도전성 관통 비아 상부에 형성되어 이에 전기적으로 연결된 상부 배선을 더 포함하며,
    상기 각 제1 및 제3 도전성 관통 비아들의 상부에는 이에 전기적으로 연결되는 상부 배선이 형성되지 않는 수직형 메모리 장치.
  17. 제1 내지 제3 영역들을 포함하는 기판의 상면에 수직한 제1 방향을 따라 상기 기판의 제1 및 제2 영역들 상에서 서로 이격되도록 적층되며, 상기 기판의 제2 영역 상에서 계단 형상을 갖는 게이트 전극들;
    상기 기판의 제1 영역 상에서 상기 게이트 전극들을 관통하는 채널;
    상기 기판의 제2 영역 상에서 상기 게이트 전극들 중 복수의 게이트 전극들을 관통하되 이들 중 최상층에 형성된 제1 게이트 전극에만 전기적으로 연결되고 그 아래 층들에 형성된 제2 게이트 전극들과는 전기적으로 절연된 제1 도전성 관통 비아;
    상기 기판의 제3 영역 상에서 상기 제1 도전성 관통 비아와 동일한 높이에 형성된 제2 도전성 관통 비아; 및
    상기 기판의 제1 영역 상에서 상기 제1 도전성 관통 비아와 동일한 높이에 형성되며, 상기 게이트 전극들을 관통하되 이들과 전기적으로 절연된 제3 도전성 관통 비아를 포함하며,
    상기 제1 내지 제3 도전성 관통 비아들은 서로 동일한 폭을 가지며,
    상기 각 제1 내지 제3 도전성 관통 비아들은
    상기 제1 방향을 따라 연장된 수직부; 및
    상기 제1 방향을 따라 아래에서 위로 갈수록 점차 증가하는 폭을 갖는 경사부를 포함하는 수직형 메모리 장치.
  18. 제17항에 있어서, 상기 제2 도전성 관통 비아 상부에 형성되어 이에 전기적으로 연결된 상부 배선을 더 포함하며,
    상기 각 제1 및 제3 도전성 관통 비아들의 상부에는 이에 전기적으로 연결되는 상부 배선이 형성되지 않는 수직형 메모리 장치.
  19. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되어 계단 형상으로 적층된 게이트 전극들;
    상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널; 및
    상기 기판 상에서 상기 게이트 전극들 중 복수의 게이트 전극들을 관통하되 이들 중 최상층에 형성된 제1 게이트 전극에만 전기적으로 연결되고 그 아래 층들에 형성된 제2 게이트 전극들과는 전기적으로 절연되며,
    상기 제1 방향으로 연장된 수직부;
    상기 수직부로부터 상기 기판 상면에 평행한 수평 방향으로 돌출된 돌출부; 및
    상기 수직부 상에 형성되어, 상기 제1 방향을 따라 아래에서 위로 갈수록 점차 증가하는 폭을 갖는 경사부를 포함하는 제1 도전성 관통 비아를 구비하는 수직형 메모리 장치.
  20. 기판 상에 형성된 트랜지스터들;
    상기 기판 상에 형성되어 상기 트랜지스터들에 전기적으로 연결된 하부 배선들;
    상기 하부 배선들 상에 형성된 공통 전극 플레이트(CSP);
    상기 CSP 상에 순차적으로 적층된 채널 연결 패턴 및 지지막;
    상기 기판의 상면에 수직한 제1 방향을 따라 상기 지지막 상에 서로 이격되어 계단 형상으로 적층된 게이트 전극들;
    상기 CSP 상에서 상기 게이트 전극들, 상기 지지막 및 상기 채널 연결 패턴을 관통하여 상기 제1 방향으로 각각 연장되며, 상기 채널 연결 패턴에 의해 서로 전기적으로 연결된 채널들;
    상기 게이트 전극들 중 복수의 게이트 전극들을 관통하되 이들 중 최상층에 형성된 제1 게이트 전극에만 전기적으로 연결되고 그 아래 층들에 형성된 제2 게이트 전극들과는 전기적으로 절연되며, 상기 채널 연결 패턴, 상기 지지막 및 상기 CSP를 관통하여 상기 하부 배선들 중 일부에 전기적으로 연결된 제1 도전성 관통 비아;
    상기 제1 도전성 관통 비아와 동일한 높이에 형성되되 상기 게이트 전극들은 관통하지 않으며, 상기 하부 배선들 중 일부에 전기적으로 연결된 제2 도전성 관통 비아;
    상기 제1 도전성 관통 비아와 동일한 높이에 형성되고, 상기 게이트 전극들을 관통하되 이들과 전기적으로 절연되며, 상기 채널 연결 패턴, 상기 지지막 및 상기 CSP를 관통하여 상기 하부 배선들 중 일부에 전기적으로 연결된 제3 도전성 관통 비아; 및
    상기 제1 도전성 관통 비아와 이에 대향하는 상기 각 제2 게이트 전극들의 측벽 사이에 형성되어 이들을 서로 전기적으로 절연시키며, 상기 제3 도전성 관통 비아와 이에 대향하는 상기 각 게이트 전극들의 측벽 사이에 형성되어 이들을 서로 전기적으로 절연시키는 절연 구조물을 포함하는 수직형 메모리 장치.

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