KR20210032271A - 반도체 장치 - Google Patents

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KR20210032271A
KR20210032271A KR1020200075575A KR20200075575A KR20210032271A KR 20210032271 A KR20210032271 A KR 20210032271A KR 1020200075575 A KR1020200075575 A KR 1020200075575A KR 20200075575 A KR20200075575 A KR 20200075575A KR 20210032271 A KR20210032271 A KR 20210032271A
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박경훈
정광영
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 제공되는 회로 소자들을 포함하는 주변 회로 영역, 상기 제1 기판의 상부에 배치되는 제2 기판, 상기 제2 기판 상에 서로 교대로 반복적으로 적층되는 제1 게이트 전극들 및 제1 층간 절연층들을 포함하는 제1 적층 구조물, 및 상기 제1 적층 구조물 상에 배치되며, 서로 교대로 반복적으로 적층되는 제2 게이트 전극들 및 제2 층간 절연층들을 포함하는 제2 적층 구조물을 포함하는 메모리 적층 구조물 및 상기 제1 기판에 수직한 제1 방향에서 상기 제1 기판과 상기 주변 회로 영역으로부터 이격되고, 상기 제1 방향과 수직한 제2 방향에서 상기 메모리 적층 구조물로부터 이격되고, 서로 이격되어 적층되는 제1 수평 절연층들 및 상기 제1 수평 절연층들과 교대로 적층되는 제2 수평 절연층들을 포함하는 더미 적층 구조물을 포함하고, 상기 제1 기판으로부터 상기 제2 수평 절연층들 중 최하부 제2 수평 절연층까지의 제1 거리는 상기 제1 기판으로부터 상기 제2 게이트 전극들 중 최하부 제1 게이트 전극까지의 제2 거리보다 크다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 제공되는 회로 소자들을 포함하는 주변 회로 영역, 상기 제1 기판의 상부에 배치되는 제2 기판, 상기 제2 기판 상에 서로 교대로 반복적으로 적층되는 제1 게이트 전극들 및 제1 층간 절연층들을 포함하는 제1 적층 구조물, 및 상기 제1 적층 구조물 상에 배치되며, 서로 교대로 반복적으로 적층되는 제2 게이트 전극들 및 제2 층간 절연층들을 포함하는 제2 적층 구조물을 포함하는 메모리 적층 구조물 및 상기 제1 기판에 수직한 제1 방향에서 상기 제1 기판과 상기 주변 회로 영역으로부터 이격되고, 상기 제1 방향과 수직한 제2 방향에서 상기 메모리 적층 구조물로부터 이격되고, 서로 이격되어 적층되는 제1 수평 절연층들 및 상기 제1 수평 절연층들과 교대로 적층되는 제2 수평 절연층들을 포함하는 더미 적층 구조물을 포함하고, 상기 제1 기판으로부터 상기 제2 수평 절연층들 중 최하부 제2 수평 절연층까지의 제1 거리는 상기 제1 기판으로부터 상기 제2 게이트 전극들 중 최하부 제1 게이트 전극까지의 제2 거리보다 크다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 제공되는 회로 소자들을 포함하는 주변 회로 영역, 상기 제1 기판의 상부에 배치되는 제2 기판, 상기 제2 기판 상에 서로 교대로 반복적으로 적층되는 제1 게이트 전극들 및 제1 층간 절연층들을 포함하는 제1 적층 구조물, 및 상기 제1 적층 구조물 상에 배치되며, 서로 교대로 반복적으로 적층되는 제2 게이트 전극들 및 제2 층간 절연층들을 포함하고, 제2 적층 구조물을 포함하는 메모리 적층 구조물, 상기 제1 기판에 수직한 제1 방향에서 상기 제1 기판과 상기 주변 회로 영역으로부터 이격되고, 상기 제1 방향과 수직한 제2 방향에서 상기 메모리 적층 구조물로부터 이격되고, 서로 이격되어 적층되는 제1 수평 절연층들 및 상기 제1 수평 절연층들과 교대로 적층되는 제2 수평 절연층들을 포함하는 더미 적층 구조물 및 상기 제1 방향에서 상기 주변 회로 영역과 상기 더미 적층 구조물의 사이에 배치되고, 상기 제1 적층 구조물의 상부에 배치되는 버퍼 절연층을 포함한다.
반도체 장치에서, 메모리 셀을 이루는 적층 구조물 외에 더미 적층 구조물을 포함하며, 더미 적층 구조물과 적층 구조물 사이에 단차를 형성하여 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 4a 내지 도 4f는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 1a 내지 도 2를 참조하면, 반도체 장치(100)는 제1 기판(301)을 포함하는 주변 회로 영역(PC), 제2 기판(101)을 포함하는 메모리 셀 영역(MC)을 포함할 수 있다. 메모리 셀 영역(MC)은 주변 회로 영역(PC)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 이와 반대로 셀 영역(MC)이 주변 회로 영역(PC)의 하단에 배치될 수도 있다.
주변 회로 영역(PC)은, 제1 기판(301), 제1 기판(301) 상에 배치된 회로 소자들(320), 회로 콘택 플러그들(370), 회로 배선 라인들(380) 및 주변 영역 절연층(390)을 포함할 수 있다.
제1 기판(301)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제1 기판(301)은 별도의 소자 분리층들이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(305)이 배치될 수 있다. 제1 기판(301)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 제1 기판(301)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
회로 소자들(320)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(320)은 회로 게이트 유전층(322), 스페이서층(324) 및 회로 게이트 전극(325)을 포함할 수 있다. 회로 게이트 전극(325)의 양 측에서 제1 기판(301) 내에는 소스/드레인 영역들(305)이 배치될 수 있다. 회로 게이트 유전층(322)은 실리콘 산화물을 포함할 수 있으며, 회로 게이트 전극(325)은 금속, 다결정 실리콘, 금속 실리사이드와 같은 도전성 물질을 포함할 수 있다. 스페이서층(324)은 회로 게이트 유전층(322)과 회로 게이트 전극(325)의 양 측벽에 배치될 수 있으며, 예를 들어, 실리콘 질화물로 이루어질 수 있다.
주변 영역 절연층(390)은 제1 기판(301) 상에서 회로 소자(320) 상에 배치될 수 있다. 주변 영역 절연층(390)은 절연성 물질로 이루어질 수 있다. 회로 콘택 플러그들(370)은 주변 영역 절연층(390)을 관통하여 소스/드레인 영역들(305)에 연결될 수 있다. 회로 콘택 플러그들(370)은 제1 기판(301)으로부터 순차적으로 적층되는 제1 콘택 플러그들(372), 제2 콘택 플러그들(374), 및 제3 콘택 플러그들(376)을 포함할 수 있다. 회로 콘택 플러그들(370)에 의해 회로 소자(320)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(325)에도 회로 콘택 플러그들(370)이 연결될 수 있다. 회로 배선 라인들(380)은 회로 콘택 플러그들(370)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다. 회로 배선 라인들(380)은 제1 회로 배선 라인(382), 제2 회로 배선 라인(384), 및 제3 회로 배선 라인(386)을 포함할 수 있다. 회로 콘택 플러그들(370) 및 회로 배선 라인들(380)은 금속을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
메모리 셀 영역(MC)은, 제2 기판(101), 제2 기판(101) 상에 순차적으로 적층된 제1 적층 구조물(GS1)과 제2 적층 구조물(GS2)을 포함하며, 제1 영역(A) 및 제2 영역(B)을 갖는 메모리 적층 구조물(CS), 제2 기판(101)의 외측 영역인 제3 영역(C)에서 주변 회로 영역(PC) 상에 배치되는 더미층들(106), 주변 회로 영역(PC) 상에서 더미층들(106) 사이에 배치되는 중간 절연층(150), 제1 적층 구조물(GS1)의 제2 영역(B), 더미층들(106) 및 중간 절연층(150) 상에 적층되는 제1 캐핑 절연층(190), 제3 영역(C)에서 제1 캐핑 절연층(190) 상에 배치되는 버퍼 절연층(215), 주변 회로 영역(PC)으로부터 z 방향으로 이격되고, 메모리 적층 구조물(CS)로부터 x 방향으로 이격되어 있으며, 버퍼 절연층(215) 상에 배치되는 더미 적층 구조물(DS) 및 버퍼 절연층(215)의 측면에 배치되는 더미 패턴(DP)을 포함할 수 있다. 또한, 메모리 셀 영역(MC)은, 제2 적층 구조물(GS2)의 제2 영역(B), 더미 적층 구조물(DS) 및 제1 캐핑 절연층(190)의 상면을 덮는 제2 캐핑 절연층(290)을 포함할 수 있고, 제2 적층 구조물(GS2)의 제1 영역(A), 및 제2 캐핑 절연층(290)의 상면을 덮는 제1 절연층(295), 제1 절연층 상의 제2 및 제3 절연층(296, 297)을 더 포함할 수 있다. 메모리 셀 영역(MC)은 채널 구조물들(CH)과 전기적으로 연결되는 채널 콘택 플러그들(270), 제1 및 제2 게이트 전극들(130, 230)과 전기적으로 연결되는 게이트 콘택 플러그들(262), 제2 기판(101)과 전기적으로 연결되는 기판 콘택 플러그(264), 제3 영역에서 메모리 셀 영역(MC)과 주변 회로 영역(PC)을 연결하는 관통 비아(267)를 더 포함 할 수 있다.
메모리 적층 구조물(CS)은 중심 영역에 해당하는 제1 영역(A) 및 계단 영역에 해당하는 제2 영역(B)을 갖는 제2 기판(101), 제2 기판(101) 상에 서로 이격되어 수직하게 적층된 제1 게이트 전극들(130), 제1 게이트 전극들(130)과 교대로 적층되는 제1 층간 절연층들(120) 및 중간 층간 절연층(160)을 포함하는 제1 적층 구조물(GS1), 제1 적층 구조물 상에 서로 이격되어 수직하게 적층된 제2 게이트 전극들(230), 제2 게이트 전극들(230)과 교대로 적층되는 제2 층간 절연층들(220) 및 상부 절연층(250)을 포함하는 제2 적층 구조물(GS2), 제1 적층 구조물(GS1)과 제2 적층 구조물(GS2)을 관통하도록 배치되는 채널 구조물들(CH), 및 제1 적층 구조물(GS1)과 제2 적층 구조물(GS2)을 관통하며 x 방향으로 연장되는 분리 영역(SR)을 포함할 수 있다. 또한, 반도체 장치(100)는 기판(101)과 제1 층간 절연층(120)의 사이에 배치되는 제1 및 제2 도전층들(104, 105)을 더 포함할 수 있다.
제2 기판(101)의 제1 영역(A)은 제1 적층 구조물(GS1) 및 제2 적층 구조물(GS2)이 적층되며 채널 구조물들(CH)이 배치되는 영역으로 메모리 셀들이 배치되는 영역일 수 있으며, 제2 영역(B)은 제1 및 제2 게이트 전극들(130, 230)이 서로 다른 길이로 연장되는 영역으로 상기 메모리 셀들을 주변 회로 영역(PERI)과 전기적으로 연결하기 위한 영역에 해당할 수 있다. 제2 영역(B)은 적어도 일 방향, 예를 들어 x 방향에서 제1 영역(A)의 적어도 일 단에 배치될 수 있다.
제2 기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제2 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 제2 기판(101)은 불순물들을 더 포함할 수 있다. 제2 기판(101)은 다결정 실리콘층과 같은 다결정 반도체층 또는 에피택셜층으로 제공될 수 있다.
제1 및 제2 게이트 전극들(130, 230)은 제2 기판(101) 상에 수직으로 이격되어 적층되어 제1 및 제2 적층 구조물(GS1, GS2)을 이룰 수 있다. 제1 및 제2 게이트 전극들(130, 230)은 제2 기판(101) 상으로부터 순차적으로 접지 선택 트랜지스터, 메모리 셀들, 및 스트링 선택 트랜지스터를 이루는 전극들을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 상기 메모리 셀들을 이루는 제1 및 제2 게이트 전극들(130, 230)의 개수가 결정될 수 있다.
제1 및 제2 게이트 전극들(130, 230)은 제1 영역(A) 상에 수직하게 서로 이격되어 적층되며, 제1 영역(A)으로부터 제2 영역(B)으로 서로 다른 길이로 연장되어 계단 형태의 단차 구조를 이룰 수 있다. 제1 및 제2 게이트 전극들(130, 230)은, 도 1a에 도시된 것과 같이, x 방향을 따라 게이트 전극들(130) 사이에 단차 구조를 형성할 수 있다. 일부 실시예들에서 제1 및 제2 게이트 전극들(130, 230) 중 적어도 일부는, 일정 개수, 예를 들어 두 개 내지 여섯 개의 게이트 전극들(130)이 하나의 게이트 그룹을 이루어, x 방향을 따라 상기 게이트 그룹들 사이에 단차 구조를 형성할 수 있다. 이 경우, 하나의 상기 게이트 그룹을 이루는 제1 및 제2 게이트 전극들(130, 230)은 y 방향에서도 서로 단차 구조를 가지도록 배치될 수 있다. 상기 단차 구조에 의해, 제1 및 제2 게이트 전극들(130, 230)은 하부의 제1 및 제2 게이트 전극(130, 230)이 상부의 제1 및 제2 게이트 전극(130, 230)보다 길게 연장되는 계단 형태를 이루며 제1 및 제2 층간 절연층들(120, 220)로부터 상부로 노출되는 단부들을 제공할 수 있다. 일부 실시예들에서, 상기 단부들에서, 제1 및 제2 게이트 전극(130, 230)은 상향된 두께를 가질 수 있다.
제1 및 제2 게이트 전극(130, 230)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 제1 및 제2 게이트 전극(130, 230)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 제1 및 제2 게이트 전극(130, 230)은 확산 방지층을 더 포함할 수 있으며, 예컨대, 상기 확산 방지층은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
제1 및 제2 층간 절연층들(120, 220)은 각각 제1 및 제2 게이트 전극들(130, 230)의 사이에 배치될 수 있다. 제1 및 제2 층간 절연층들(120, 220)도 제1 및 제2 게이트 전극들(130, 230)과 마찬가지로 제2 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 제1 및 제2 층간 절연층들(120, 220)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 제1 영역(A) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은, x-y 평면에서, 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 제2 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 예시적인 실시예들에서, 제2 영역(B)과 인접한 제1 영역(A)의 단부 및 제2 영역(B)에, 실질적으로 메모리 셀 스트링을 이루지 않는 더미 채널들이 더 배치될 수 있다.
도 1b에 도시된 것과 같이, 채널 구조물들(CH) 내에는 채널층(140)이 배치될 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 제1 도전층(104)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 채널 구조물들(CH)에서 채널층(140)의 상부에는 채널 패드들(255)이 배치될 수 있다. 채널 패드들(255)은 채널 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(255)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
구체적으로 도시하지는 않았으나, 제1 및 제2 게이트 전극들(130,230)과 채널층(140)의 사이에서 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다.
분리 영역(SR)은 상기 x 방향으로 연장되도록 배치될 수 있다. 분리 영역(SR)은 기판(101) 상에 적층된 제1 및 제2 게이트 전극들(130, 230) 전체를 관통하여 기판(101)과 연결되는 관통 분리 영역일 수 있다. 분리 영역(SR)은 제1 및 제2 게이트 전극들(130, 230)을 분리시킬 수 있다. 분리 영역(SR)은 기판(101)의 상부를 일부 리세스하여 배치되거나, 기판(101)의 상면에 접하도록 기판(101) 상에 배치될 수 있다. 분리 영역(SR)은 분리 절연층(185)을 포함할 수 있으며, 분리 절연층(185)은 절연성 물질, 예를 들어, 실리콘 산화물 등을 포함할 수 있다. 예시적인 실시예들에서, 분리 영역(SR)은 도전성 물질 및 상기 도전성 물질과 제1 및 제2 적층 구조물(GS1,GS2)을 전기적으로 절연시키는 절연성 물질을 포함할 수 있다.
제1 및 제2 도전층들(104, 105)은 제2 기판(101)의 상면 상에 적층되어 배치될 수 있다. 제1 및 제2 도전층들(104, 105)은 적어도 일부가 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 제2 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 제1 도전층(104)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다. 제1 및 제2 도전층들(104, 105)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 도전층(104)은 도핑된 층일 수 있으며, 제2 도전층(105)은 도핑된 층이거나 제1 도전층(104)으로부터 확산된 불순물을 포함하는 층일 수 있다. 예시적인 실시예들에서, 제1 및 제2 도전층들(104, 105)는 생략될 수도 있다. 이 경우, 채널 구조물들(CH)은 채널층(140)의 하부에 배치되는 에피택셜층을 포함할 수 있다.
제1 캐핑 절연층(190)은 제1 적층 구조물(GS1)의 제2 영역(B)으로 서로 다른 길이로 연장되어 형성된 계단 형태의 단차 구조, 제2 기판(101)의 외측 영역인 제3 영역(C)에서 주변 회로 영역(PC) 상에 배치되는 더미층들(106), 및 주변 회로 영역(PC) 상에서 더미층들(106) 사이에 배치되는 중간 절연층(150)을 덮도록 배치될 수 있다. 제1 캐핑 절연층(190)은 실리콘 산화물, 예를 들어 TEOS(Tetra Ethyl Ortho Silicate)로 형성될 수 있다.
버퍼 절연층(215)은 메모리 적층 구조물(CS)로부터 이격된 제3 영역(C)에서 제1 캐핑 절연층(190) 상에 배치될 수 있다. 일 실시예에서, 버퍼 절연층(215)은 도 1a에서와 같이, 하나의 제2 게이트 전극(230) 및 제2 층간 절연층(220)의 높이와 실질적으로 동일한 두께를 가질 수 있다. 일 실시예에서, 버퍼 절연층(215)의 두께(VT)는 도 2와 같이, 두 개 이상의 게이트 전극들(230) 및 층간 절연층들(220)의 높이와 실질적으로 동일하거나 클 수 있다. 버퍼 절연층(215)의 두께(VT)는 예를 들어, 약 80nm 내지 약 120nm 범위일 수 있다. 일 실시예에서, 버퍼 절연층(215)은 제1 캐핑 절연층(190)과 실질적으로 동일한 물질을 포함할 수 있으나, 이에 한정하지 않는다.
더미 적층 구조물(DS)은 버퍼 절연층(215) 상에 배치될 수 있다. 더미 적층 구조물(DS)의 최하면은 버퍼 절연층(215)에 의해 덮일 수 있다. 더미 적층 구조물(DS)은 서로 교대로 적층되는 제1 수평 절연층들(225) 및 제2 수평 절연층들(235)을 포함할 수 있다. 예시적인 실시예에서, 더미 적층 구조물(DS)의 최상부에 절연성 물질, 예를 들어 실리콘 산화물을 포함하는 상부 절연층(250)을 더 포함할 수 있다. 제1 및 제2 수평 절연층들(225, 235)은 서로 다른 길이로 x 방향을 따라 연장되어 계단 형태의 단차 구조를 이룰 수 있다. 상기 단차 구조에 의해, 제2 수평 절연층들(235)은 하부의 제2 수평 절연층(235)이 상부의 제2 수평 절연층(235)보다 길게 연장되는 계단 형태를 이루며 제1 수평 절연층들(225)로부터 상부로 노출되는 단부들을 제공할 수 있다. 제1 기판(301)으로부터 제2 수평 절연층들(235) 중 최하부 제2 수평 절연층(235)까지의 제1 거리(d1)는 제1 기판(301)으로부터 제2 게이트 전극들(230) 중 최하부 제2 게이트 전극(230) 까지의 제2 거리(d2)보다 클 수 있다. 제1 거리(d1)는 제1 기판(301)의 상면으로부터 최하부 제2 수평 절연층(235)의 하면까지의 거리일 수 있다. 제2 거리(d2)는 제1 기판(301)의 상면으로부터 최하부 제2 게이트 전극(230)의 하면까지의 거리일 수 있다. 상기 제1 거리(d1) 및 상기 제2 거리(d2)의 차이는 버퍼 절연층(215)의 두께(VT)와 실질적으로 동일할 수 있다. 제1 기판(301)으로부터 제2 수평 절연층들(235) 중 최상부 제2 수평 절연층(235)의 상면까지의 거리는 제1 기판(301)으로부터 제2 게이트 전극들(230) 중 최상부 제2 게이트 전극(230)의 상면까지의 거리보다 클 수 있다. 제1 수평 절연층들(225)은 절연성 물질, 예를 들어 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 예시적인 실시예에서, 제1 수평 절연층들(225)은 제2 층간 절연층들(220)과 동일한 물질을 포함할 수 있다. 제2 수평 절연층들(235)은 제1 수평 절연층들(225)과 다른 물질로 이루어질 수 있다. 예를 들어, 제2 수평 절연층들(235)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 제1 수평 절연층들(225)과 다른 물질로 이루어질 수 있다.
더미 패턴(DP)은 버퍼 절연층(215)의 적어도 일 측벽에 배치될 수 있다. 일 실시예에서, 더미 패턴(DP)은 버퍼 절연층(215)의 양 측벽에 각각 배치될 수 있다. 더미 패턴(DP)은 하나 또는 하나 이상의 제1 패턴(225a) 및 제2 패턴(235a)을 포함할 수 있다. 일 실시예에서, 각각 둘 이상의 제1 패턴(225a) 및 제2 패턴(235a)을 포함하는 경우, 제1 패턴(225a) 및 제2 패턴(235a)은 교대로 적층될 수 있다. 제1 패턴(225a) 또는 제2 패턴(235a)은 버퍼 절연층(215)의 측면 및 제1 캐핑 절연층(190)의 상면을 따라 'L'자 형태를 가질 수 있다. 더미 패턴(DP)의 상면은 곡면일 수 있으나, 이에 한정하지 않으며, 일직선으로 형성될 수 있다.
제1 패턴(225a)은 제1 수평 절연층(225)과 동일한 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물 또는 실리콘 질화물을 포함하는 절연성 물질을 포함할 수 있다. 제2 패턴(235a)은 제2 수평 절연층(235)과 동일한 물질을 포함할 수 있으며, 제1 패턴(225a)과는 다른 물질로 이루어질 수 있다. 예를 들어, 제2 패턴(235a)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 제1 패턴(225a)과 다른 물질로 이루어질 수 있다.
제2 캐핑 절연층(290)은 제2 적층 구조물(GS2)의 제2 영역(B)으로 서로 다른 길이로 연장되어 형성된 계단 형태의 단차 구조 및 더미 적층 구조물(DS)을 덮도록 배치될 수 있다. 제2 기판(101)의 상면으로부터 제2 캐핑 절연층(290)의 상면까지의 거리는 제1 영역(A) 및 제2 영역(B)에서보다 제3 영역(C)에서 더 클 수 있다. 제2 캐핑 절연층(290)은 실리콘 산화물, 예를 들어 TEOS로 형성될 수 있다.
제1 절연층(295), 제2 절연층(296) 및 제3 절연층(297)은 상부 절연층(250) 및 제2 캐핑 절연층(290) 상에 순차적으로 적층될 수 있다. 제1 절연층(295)의 하면의 높이는 제1 영역(A) 및 제2 영역(B)에서보다 제3 영역(C)에서 높을 수 있다. 제1 절연층(295) 및 제2 절연층(296)은 제3 영역(C)에서 이에 따른 굴곡진 상면 및/또는 하면을 가질 수 있다. 제1 내지 제3 절연층(295, 296, 297)은 절연성 물질로 이루어질 수 있다.
채널 콘택 플러그들(270)은 제1 영역(A)에서 제1 내지 제3 절연층(295,296,297)을 관통하고 채널 구조물들(CH)과 전기적으로 연결될 수 있다. 채널 콘택 플러그들(270) 상에 채널 콘택 플러그들(270)과 전기적으로 연결되는 비트라인(280)이 배치될 수 있다.
게이트 콘택 플러그들(262)은 제2 영역(B)에서 제1 및 제2 게이트 전극들(130, 230)과 전기적으로 연결될 수 있다. 게이트 콘택 플러그들(262)은 제1 및 제2 절연층들(295, 296)을 관통하고 상부로 노출된 제1 및 제2 게이트 전극들(130, 230) 각각과 연결되도록 배치될 수 있다.
기판 콘택 플러그(264)는 제2 영역(B)의 단부에서 제2 기판(101)과 연결될 수 있다. 기판 콘택 플러그(264)는 제1 및 제2 절연층들(295, 296)을 관통하고 상부로 노출된 제1 및 제2 도전층들(104, 105)을 관통하여, 제2 기판(101)과 연결될 수 있다. 기판 콘택 플러그(264)는, 예를 들어 제2 기판(101)을 포함하는 공통 소스 라인에 전기적 신호를 인가할 수 있다.
원기둥 형상의 상부 콘택 플러그들(275) 및 라인 형태의 상부 배선 라인들(285)은 제1 및 제2 게이트 전극들(130, 230)과 전기적으로 연결될 수 있다. 상부 콘택 플러그들(275)은 게이트 콘택 플러그들(262) 상에 배치될 수 있다. 채널 콘택 플러그들(270), 비트라인(280), 게이트 콘택 플러그들(262), 기판 콘택 플러그(264), 상부 콘택 플러그들(275) 및 상부 배선 라인들(285)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각 확산 방지층을 더 포함할 수도 있다.
관통 비아(267)는, 제2 기판(101)의 외측 영역인 메모리 셀 영역(MC)의 제3 영역(C)에 배치되며, 주변 회로 영역(PC)으로 연장될 수 있다. 관통 비아(267)는 주변 영역 절연층(390)의 일부 및 제1, 2 절연층(295, 296)을 관통하여 상부 콘택 플러그(275) 및 상부 배선 라인(285)에 전기적으로 연결될 수 있다. 예시적인 실시예에서, 관통 비아(267)는 더미 적층 구조물(DS)을 관통하여 주변 회로 영역(PC)으로 연장될 수 있다. 관통 비아(267)는 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등의 금속 물질을 포함할 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
반도체 장치(100a)에서, 제3 영역(C)의 제2 캐핑 절연층(290)의 상면은 제1 및 제2 영역(A, B)의 제2 캐핑 절연층(290)의 상면과 공면을 이룰 수 있다. 즉, 제1 내지 제3 영역(A, B, C)에서 제1 기판(301)으로부터 제1 절연층(295) 및 제2 절연층(296)까지의 각각의 거리는 동일할 수 있다. 더미 적층 구조물(DS)의 최상부에 배치되는 상부 절연층(250)의 z 방향에서의 두께는 도 1의 실시예에서보다 작을 수 있다. 예시적인 실시예에서, 상부 절연층(250)을 제외하고, 최상부 제2 수평 절연층(235) 상에 제1 절연층(295)이 배치될 수 있다.
도 4a 내지 도 4f는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다.
도 4a를 참조하면, 제1 기판(301) 상에 회로 소자들(320) 및 배선 구조물들을 포함하는 주변 회로 영역(PC)을 형성하고, 제1 및 제2 영역에서 주변 회로 영역(PC)의 상부에 메모리 셀 영역(MC)이 제공되는 제2 기판(101)을 형성한 후, 제1 및 제2 소스 희생층들(111, 112), 제2 도전층(105)을 형성하고, 제1 희생 절연층들(110) 및 제1 층간 절연층들(120)을 교대로 적층할 수 있다. 그 다음으로, 제1 희생 절연층들(110)과 제1 층간 절연층들(120)의 적층 구조물, 중간 절연층(150), 더미층들(105)을 덮는 제1 캐핑 절연층(190)을 형성하고, 적층 구조물 및 제1 캐핑 절연층(190)을 각각 관통하는 제1 및 제2 관통 희생층(115, 116)을 형성할 수 있다.
먼저, 제1 기판(301) 상에 회로 게이트 유전층(322) 및 회로 게이트 전극(325)을 순차적으로 형성할 수 있다. 회로 게이트 유전층(322)과 회로 게이트 전극(325)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(322)은 실리콘 산화물로 형성되고, 회로 게이트 전극(325)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(322)과 회로 게이트 전극(325)의 양 측벽에 스페이서층(324) 및 소스/드레인 영역들(305)을 형성할 수 있다. 실시예들에 따라, 스페이서층(324)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(305)을 형성할 수 있다.
회로 콘택 플러그들(370)은 주변 영역 절연층(390)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 회로 배선 라인들(380)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
주변 영역 절연층(390)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(390)은 회로 콘택 플러그들(370) 및 회로 배선 라인들(380)을 포함하는 배선 구조물들을 형성하는 각 단계들에서 일부가 형성되고 최상부의 제3 회로 배선 라인(386)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(320) 및 상기 배선 구조물들을 덮도록 형성될 수 있다.
다음으로, 제2 기판(101)은 주변 영역 절연층(390) 상에 형성될 수 있다. 제2 기판(101)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 공정에 의해 형성할 수 있다. 제2 기판(101)을 이루는 다결정 실리콘은 불순물을 포함할 수 있다.
제1 및 제2 소스 희생층들(111, 112)은 제2 소스 희생층(112)의 상, 하에 제1 소스 희생층들(111)이 배치되도록 제2 기판(101) 상에 적층될 수 있다. 제1 및 제2 소스 희생층들(111, 112)은 서로 다른 물질을 포함할 수 있다. 제1 및 제2 소스 희생층들(111, 112)은 후속 공정을 통해 도 1a의 제1 도전층(104)으로 교체되는 층들일 수 있다. 예를 들어, 제1 소스 희생층(111)은 제1 및 제2 층간 절연층들(120,220)과 동일한 물질로 이루어지고, 제2 소스 희생층(112)은 제1 희생 절연층들(110)과 동일한 물질로 이루어질 수 있다. 제2 도전층(105)은 제1 및 제2 소스 희생층들(111, 112) 상에 형성될 수 있다.
제1 희생 절연층들(110)은 후속 공정을 통해 일부가 제1 게이트 전극들(130)(도 1a 참조)로 교체되는 층일 수 있다. 제1 희생 절연층들(110)은 제1 층간 절연층들(120)과 다른 물질로 이루어질 수 있으며, 제1 층간 절연층들(120)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 제1 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 제1 희생 절연층들(110)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 제1 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 제1 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 제1 층간 절연층들(120) 및 제1 희생 절연층들(110)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다. 최상부 제1 희생 절연층(110) 상에 중간 층간 절연층(160)을 더 형성할 수 있다.
제2 영역(B)에서 상부의 제1 희생 절연층들(110)이 하부의 제1 희생 절연층들(110)보다 짧게 연장되도록, 마스크층을 이용하여 제1 희생 절연층들(110)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 제1 희생 절연층들(110)은 소정 단위로 계단 형상의 단차 구조를 이룰 수 있다.
제1 희생 절연층들(110) 및 제1 층간 절연층들(120)의 하부 적층 구조물, 중간 절연층(150), 및 더미층들(106)을 덮는 제1 캐핑 절연층(190)이 형성될 수 있다.
다음으로, 제1 관통 희생층들(115)은 도 1a의 채널 구조물들(CH) 에 대응되는 위치에서, 하부 적층 구조물을 관통하도록 식각 공정 진행하여 형성될 수 있다. 먼저, 도 1a의 제1 적층 구조물(GS1)의 하부 채널 구조물들(CH)에 대응되는 관통 홀들을 형성할 수 있다. 하부 적층 구조물의 높이로 인하여, 상기 관통 홀들의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 상기 관통 홀들은 제2 기판(101)까지 연장되도록 형성할 수 있다. 예시적인 실시예들에서, 상기 관통 홀들은 제2 기판(101)의 일부를 리세스하도록 형성될 수도 있다. 제1 관통 희생층들(115)은 상기 관통 홀들을 채우도록 형성할 수 있다.
제1 내지 제3 영역(A, B, C)의 외측 영역인 제4 영역(D)에서, 제1 관통 희생층들(115)과 유사하게, 제1 캐핑 절연층(190)을 관통하도록 제2 관통 희생층들(116)을 형성할 수 있다. 칩 영역으로 정의되는 제1 내지 제3 영역(A,B,C) 외부의 제4 영역(D)은 스크라이브 레인(scribe lane) 영역일 수 있다. 상기 스크라이브 레인 영역은 반도체 칩에 반도체 소자를 형성한 후, 반도체 웨이퍼를 각각의 반도체 칩들로 분리하는 다이싱(dicing)을 수행하기 위한 영역에 해당한다. 상기 스크라이브 레인 영역은, 상기 반도체 소자를 형성하기 위해 수행되는 노광 공정들에 사용되는 얼라인먼트 키 또는 오버레이 키들을 포함하는 영역일 수 있다.
도 4b를 참조하면, 상기 하부 적층 구조물 및 제1 캐핑 절연층(190) 상에 버퍼층(215a)을 형성할 수 있다. 예시적인 실시예에서, 버퍼층(215a)은 절연성 물질, 예를 들어, 실리콘 산화물 등을 포함할 수 있다. 예시적인 실시예에서, 버퍼층(215a)은 제1 캐핑 절연층(190)과 동일한 물질을 포함할 수 있다.
도 4c를 참조하면, 버퍼층(215a)을 패터닝하여 제3 영역(C)에서 제1 캐핑 절연층(190) 상에 배치되는 버퍼 절연층(215)을 형성할 수 있다. 구체적으로, 버퍼층(215a)의 적층 구조물이 포함된 제1 영역(A) 제2 영역(B), 및 제2 관통 희생층(116)이 포함된 제4 영역(D)을 노출시키도록 마스크층을 형성한 후, 노출된 영역에서 버퍼층(215a)을 식각 공정에 의하여 제거할 수 있다.
도 4d를 참조하면, 제1 및 제2 영역(A, B)에서 제2 희생 절연층들(210) 및 제2 층간 절연층들(220)을 교대로 적층하고, 제3 영역(C) 및 제4 영역(D)에서 버퍼 절연층(215) 상에 제1 수평 절연층들(225) 및 제2 수평 절연층들(235)을 교대로 적층할 수 있다. 소정 단위로 계단 형상의 단차 구조를 이루는 제2 희생 절연층들(210) 및 제2 층간 절연층들(220)을 포함하는 상부 적층 구조물과 제3 영역(C)에서 계단 형상의 단차 구조를 이루는 더미 적층 구조물(DS)을 형성하고, 버퍼 절연층(215)의 적어도 하나의 측벽에 더미 패턴(DP)을 형성할 수 있다. 다음으로, 상부 적층 구조물 및 더미 적층 구조물(DS)을 덮으며 제4 영역(D)으로 연장되어 적층되는 제2 캐핑 절연층(290)을 형성할 수 있다.
제2 희생 절연층들(210)은 후속 공정을 통해 일부가 제2 게이트 전극들(230)(도 1a 참조)로 교체되는 층일 수 있다. 제2 희생 절연층들(210)은 제2 층간 절연층들(220)과 다른 물질로 이루어질 수 있으며, 제2 층간 절연층들(220)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 제2 층간 절연층(220)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 제2 희생 절연층들(210)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 제2 층간 절연층(220)과 다른 물질로 이루어질 수 있다. 실시예들에서, 제2 층간 절연층들(220)의 두께는 모두 동일하지 않을 수 있다. 제2 층간 절연층들(220) 및 제1 희생 절연층들(110)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다. 최상부 제2 희생 절연층(210) 상에 상부 절연층(250)을 더 형성할 수 있다.
제2 영역(B)에서 상부의 제2 희생 절연층들(210)이 하부의 제2 희생 절연층들(210)보다 짧게 연장되도록, 마스크층을 이용하여 제2 희생 절연층들(210)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 제2 희생 절연층들(210)은 소정 단위로 계단 형상의 단차 구조를 이룰 수 있다.
제3 영역(C)에 배치된 버퍼 절연층(215), 제1 수평 절연층들(225) 및 제2 수평 절연층들(235)은 각각 제2 층간 절연층들(220) 및 제2 희생 절연층들(210)과 동일한 단계에서 동일한 물질로 적층될 수 있다. 상부의 제2 수평 절연층들(235)이 하부의 제2 수평 절연층들(235)보다 짧게 연장되도록, 마스크층을 이용하여 제2 수평 절연층들(235)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 제2 수평 절연층들(235)은 소정 단위로 계단 형상의 단차 구조를 이룰 수 있다. 예시적인 실시예에서, 서로 다른 공정 단계들에서 형성되는 것도 가능할 것이다. 이 경우, 계단 형상의 단차 구조가 아닐 수 있다.
더미 적층 구조물(DS)의 계단 형상의 단차 구조 형성하는 식각 공정시, 버퍼 절연층(215)의 측벽의 x 방향으로 연장되어 적층된 제1 수평 절연층들(225) 및 제2 수평 절연층들(235)이 일부 제거되지 않고 제1 패턴(225a) 및 제2 패턴(235a)을 형성하여 더미 패턴(DP)을 형성할 수 있다. 제1 패턴(225a) 및 제2 패턴(235a)은 여러층으로 적층될 수 있으며, 이 경우, 교대로 적층되는 형태를 가질 수 있다. 예시적인 실시예에서, 제1 패턴(225a) 및 제2 패턴(235a)의 모양 및 개수는 다양하게 변경될 수 있다.
제2 캐핑 절연층(290)은 제2 희생 절연층들(210) 및 제2 층간 절연층들(220)의 상부 적층 구조물, 제1 캐핑 절연층(190) 및 더미 적층 구조물(DS)을 덮고, 제4 영역(D)으로 연장되어 적층될 수 있다. 제2 캐핑 절연층(290)을 적층한 후 평탄화 공정을 진행할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 공정(CMP)일 수 있다. 상기 평탄화 공정시, 버퍼 절연층(215)으로 인한 더미 적층 구조물(DS)과 메모리 적층 구조물(CS) 사이에 단차가 형성되므로, 메모리 적층 구조물(CS)의 불필요한 제거 및 손상을 방지할 수 있다. 또한, 버퍼 절연층(215)으로 인한 더미 적층 구조물(DS)과 제4 영역(D)의 적층 구조물 사이에 단차가 형성되므로, 제4 영역(D)의 적층 구조물의 불필요한 제거를 방지할 수 있다.
도 4e를 참조하면, 상부 적층 구조물 및 하부 적층 구조물을 관통하는 채널 구조물들(CH)을 형성할 수 있다.
먼저, 도 1a의 채널 구조물들(CH)에 대응되는 위치에서, 상부 적층 구조물을 관통하도록 식각 공정 진행하여 채널 관통홀을 형성한 후, 제1 관통 희생층(115)을 제거하여 채널 관통홀을 하부 적층 구조물로 연장시킬 수 있다. 다음으로, 채널 관통홀을 매립하여 채널 구조물들(CH)을 형성할 수 있다. 채널 구조물들(CH)의 측벽은 제2 기판(101)의 상면에 수직하지 않을 수 있다. 채널 구조물들(CH)은 제2 기판(101)의 일부를 리세스하도록 형성될 수 있다. 채널 구조물들(CH) 내에 도 1b에 도시된 바와 같이, 채널층(140), 및 채널 절연층(150)을 형성할 수 있다. 채널층들(140)은 ALD 또는 CVD 공정을 이용하여 균일한 두께를 가지도록 형성될 수 있다. 채널 절연층(150)은 채널층들(140)의 내부 공간을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(150)이 아닌 도전성 물질로 채널층(140) 사이의 공간을 매립할 수도 있다. 채널 구조물들(CH) 형성 후, 평탄화 공정을 진행할 수 있다. 상기 평탄화 공정시, 버퍼 절연층(215)으로 인한 더미 적층 구조물(DS)과 메모리 적층 구조물(CS) 사이에 단차가 형성되므로, 메모리 적층 구조물(CS)의 불필요한 제거를 방지할 수 있다.
도 4f를 참조하면, 제1 및 제2 게이트 전극들(130, 230)을 형성할 수 있다.
분리 영역(SR)(도 1b 참조)에 대응되는 영역들에, 제1 및 제2 희생 절연층들(110, 210) 및 제1 및 제2 층간 절연층들(120, 220)의 적층 구조물을 관통하는 개구부들을 형성하고, 상기 개구부들을 통해 제1 및 제2 희생 절연층들(110, 210)의 일부를 제거하여 터널부들을 형성할 수 있다.
먼저, 상기 개구부들 내에 별도의 희생 스페이서층들을 형성한 후, 제2 소스 희생층(112)을 선택적으로 제거하고, 그 후에 제1 소스 희생층들(111)을 제거할 수 있다. 제1 및 제2 소스 희생층들(111, 112)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 제1 및 제2 소스 희생층들(111, 112)이 제거된 영역에 도전성 물질을 증착하여 제1 도전층(104)을 형성한 후, 상기 개구부들 내에서 상기 희생 스페이서층들을 제거할 수 있다. 다음으로, 제1 및 제2 희생 절연층들(110, 210)이 일부 제거된 터널부들에 도전성 물질을 매립하여 제1 및 제2 게이트 전극들(130, 230)을 형성할 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 제1 및 제2 게이트 전극들(130, 230)을 형성한 후, 상기 개구부들 내에 증착된 상기 도전성 물질을 추가적인 공정을 통하여 제거한 후 절연 물질을 채울 수 있다.
다음으로, 도 1a를 다시 참조하면, 추가로 제1 내지 제3 절연층들(295, 296, 297)을 적층하고, 채널 콘택 플러그들(270), 게이트 콘택 플러그들(262), 기판 콘택 플러그들(264), 관통 비아들(267), 비트라인(280) 및 상부 배선 라인들(285)을 형성할 수 있고, 제4 영역(D)을 절단하여 제거할 수 있다.
채널 콘택 플러그들(270)은 채널 구조물들(CH)과 전기적으로 연결되도록 형성되고, 게이트 콘택 플러그들(262)은 제2 영역(B)에서 제1 및 제2 게이트 전극들(130, 230)과 전기적으로 연결되도록 형성될 수 있다. 또한, 기판 콘택 플러그(264)는 제2 영역(B)의 단부에서 제2 기판(101)과 연결되도록 형성될 수 있다. 채널 콘택 플러그들(270), 게이트 콘택 플러그들(262), 및 기판 콘택 플러그(264)는 서로 다른 깊이로 형성되지만, 식각 정지층 등을 활용하여 동시에 콘택홀들을 형성한 후 상기 콘택홀을 도전성 물질로 채움으로써 형성될 수 있다. 다만, 일부 실시예들에서, 채널 콘택 플러그들(270), 게이트 콘택 플러그들(262), 및 기판 콘택 플러그(264) 중 일부는 서로 다른 공정 단계들에서 형성되는 것도 가능할 것이다.
상부 콘택 플러그들(270)은 제3 절연층(297)을 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 비트라인(280) 및 상부 배선 라인들(285)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
다음으로, 제4 영역(D)은 칩 영역 분리하는 공정에서 절단되어 제거될 수 있다.
이에 의해, 최종적으로 도 1a 내지 도 2의 반도체 장치(100)가 제조될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물 GS1, GS2: 적층 구조물
SR: 분리 영역 101: 제2 기판
104: 제1 도전층 105: 제2 도전층
120, 220: 층간 절연층 130, 230: 게이트 전극
CH: 채널 구조물 SR: 분리 영역
140: 채널층 150: 채널 절연층
160: 중간 층간 절연층 190: 제1 캐핑 절연층
215: 버퍼 절연층 DP: 더미 패턴
225a: 제1 패턴 235a: 제2 패턴
DS: 더미 적층 구조물 225, 235: 수평 절연층
290: 제2 캐핑 절연층 301: 제1 기판
320: 회로 소자 370: 회로 콘택 플러그
380: 회로 배선 라인

Claims (10)

  1. 제1 기판, 상기 제1 기판 상에 제공되는 회로 소자들을 포함하는 주변 회로 영역;
    상기 제1 기판의 상부에 배치되는 제2 기판, 상기 제2 기판 상에 서로 교대로 반복적으로 적층되는 제1 게이트 전극들 및 제1 층간 절연층들을 포함하는 제1 적층 구조물, 및 상기 제1 적층 구조물 상에 배치되며, 서로 교대로 반복적으로 적층되는 제2 게이트 전극들 및 제2 층간 절연층들을 포함하는 제2 적층 구조물을 포함하는 메모리 적층 구조물; 및
    상기 제1 기판에 수직한 제1 방향에서 상기 제1 기판과 상기 주변 회로 영역으로부터 이격되고, 상기 제1 방향과 수직한 제2 방향에서 상기 메모리 적층 구조물로부터 이격되고, 서로 이격되어 적층되는 제1 수평 절연층들 및 상기 제1 수평 절연층들과 교대로 적층되는 제2 수평 절연층들을 포함하는 더미 적층 구조물을 포함하고,
    상기 제1 기판으로부터 상기 제2 수평 절연층들 중 최하부 제2 수평 절연층까지의 제1 거리는 상기 제1 기판으로부터 상기 제2 게이트 전극들 중 최하부 제1 게이트 전극까지의 제2 거리보다 큰 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 적층 구조물 및 상기 제2 적층 구조물 각각은 중심 영역과 계단 영역을 포함하고,
    상기 주변 회로 영역과 상기 더미 적층 구조물의 사이에 배치되고, 상기 제1 적층 구조물의 상기 계단 영역 상으로 연장되는 제1 캐핑 절연층 및 상기 제1 캐핑 절연층과 상기 더미 적층 구조물 사이에 배치되는 버퍼 절연층을 더 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 거리와 상기 제2 거리의 차이는 상기 버퍼 절연층의 두께와 동일한 반도체 장치.
  4. 제2 항에 있어서,
    상기 제1 캐핑 절연층 및 상기 버퍼 절연층은 동일한 물질을 포함하는 반도체 장치.
  5. 제2 항에 있어서,
    상기 버퍼 절연층의 적어도 일 측벽에 배치되고, 상기 제2 수평 절연층과 동일한 물질을 포함하는 더미 패턴을 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 더미 패턴은 상기 버퍼 절연층의 양 측벽에 각각 배치되는 반도체 장치.
  7. 제5 항에 있어서,
    상기 더미 패턴은 적층되어 배치되는 제1 패턴 및 제2 패턴을 포함하고,
    상기 제1 패턴은 상기 제2 수평 절연층과 동일한 물질을 포함하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 기판으로부터 상기 제2 수평 절연층들 중 최상부 제2 수평 절연층의 상면까지의 거리는 상기 기판으로부터 상기 제2 게이트 전극들 중 최상부 제2 게이트 전극의 상면까지의 거리보다 큰 반도체 장치.
  9. 제1 항에 있어서,
    상기 더미 적층 구조물을 관통하며 상기 주변 회로 영역과 전기적으로 연결되는 배선을 더 포함하는 반도체 장치.
  10. 제1 기판, 상기 제1 기판 상에 제공되는 회로 소자들을 포함하는 주변 회로 영역;
    상기 제1 기판의 상부에 배치되는 제2 기판, 상기 제2 기판 상에 서로 교대로 반복적으로 적층되는 제1 게이트 전극들 및 제1 층간 절연층들을 포함하는 제1 적층 구조물, 및 상기 제1 적층 구조물 상에 배치되며, 서로 교대로 반복적으로 적층되는 제2 게이트 전극들 및 제2 층간 절연층들을 포함하고, 제2 적층 구조물을 포함하는 메모리 적층 구조물;
    상기 제1 기판에 수직한 제1 방향에서 상기 제1 기판과 상기 주변 회로 영역으로부터 이격되고, 상기 제1 방향과 수직한 제2 방향에서 상기 메모리 적층 구조물로부터 이격되고, 서로 이격되어 적층되는 제1 수평 절연층들 및 상기 제1 수평 절연층들과 교대로 적층되는 제2 수평 절연층들을 포함하는 더미 적층 구조물; 및
    상기 제1 방향에서 상기 주변 회로 영역과 상기 더미 적층 구조물의 사이에 배치되고, 상기 제1 적층 구조물의 상부에 배치되는 버퍼 절연층을 포함하는 반도체 장치.
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