KR20220142735A - 수직형 메모리 장치 - Google Patents

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KR20220142735A
KR20220142735A KR1020210049147A KR20210049147A KR20220142735A KR 20220142735 A KR20220142735 A KR 20220142735A KR 1020210049147 A KR1020210049147 A KR 1020210049147A KR 20210049147 A KR20210049147 A KR 20210049147A KR 20220142735 A KR20220142735 A KR 20220142735A
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gate electrode
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gate electrodes
substrate
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KR1020210049147A
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고병현
이병일
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삼성전자주식회사
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Abstract

수직형 메모리 장치는 기판 상에 형성되고, 상기 기판의 상면에 수직한 제1 방향으로 서로 이격된 게이트 전극들을 포함하는 게이트 전극 구조물; 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 채널; 상기 각 게이트 전극들의 상면, 하면, 및 상기 채널에 대향하는 내측벽에 형성된 블로킹 패턴; 및 상기 게이트 전극들 중 제1 게이트 전극의 외측벽에 형성된 캐핑 패턴을 포함할 수 있으며, 상기 블로킹 패턴은 상기 캐핑 패턴과 상기 제1 게이트 전극의 외측벽 사이에도 형성될 수 있다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것이다.
반도체 장치에서 3차원적으로 배열되는 메모리 셀들의 적층 수가 증가함에 따라서, 상기 메모리 셀들을 형성하기 위한 몰드가 후속 공정에서 쓰러질 수 있다. 또한, 상기 몰드를 게이트 전극의 연장 방향으로 분리시키고 상기 몰드에 포함된 희생막을 상기 게이트 전극으로 치환하기 위해 형성되는 워드라인 컷을 위한 식각 공정이 상기 몰드를 관통하는 채널 및/또는 더미 채널에 의해 영향을 받아 원활하게 수행되지 못할 수 있다.
본 발명의 과제는 개선된 신뢰성을 갖는 수직형 메모리 장치를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상에 형성되고, 상기 기판의 상면에 수직한 제1 방향으로 서로 이격된 게이트 전극들을 포함하는 게이트 전극 구조물; 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 채널; 상기 각 게이트 전극들의 상면, 하면, 및 상기 채널에 대향하는 내측벽에 형성된 블로킹 패턴; 및 상기 게이트 전극들 중 제1 게이트 전극의 외측벽에 형성된 캐핑 패턴을 포함할 수 있으며, 상기 블로킹 패턴은 상기 캐핑 패턴과 상기 제1 게이트 전극의 외측벽 사이에도 형성될 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상에 형성되고, 상기 기판의 상면에 수직한 제1 방향으로 서로 이격되며 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물; 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 각각 연장되며, 상기 제2 방향으로 서로 이격된 채널들; 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 상기 게이트 전극 구조물의 외측벽에 적어도 부분적으로 접촉하는 분리 패턴; 및 상기 게이트 전극들 중에서 제1 게이트 전극의 상기 제3 방향으로의 외측벽과 상기 분리 패턴 사이에 형성된 캐핑 패턴을 포함할 수 있으며, 상면에서 보았을 때, 상기 제3 방향으로의 상기 제1 게이트 전극의 외측벽은 상기 제2 방향을 따라 직선 형상을 갖되, 상기 채널들 중 제1 채널에 인접한 부분에서는 이를 향해 내부로 휘어진 곡선 형상을 가질 수 있다.
예시적인 실시예들에 따른 수직형 메모리 장치에서, 상하층 게이트 전극들 사이의 전기적 쇼트 현상이 감소될 수 있다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이고, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 3 내지 도 14는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 15는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이고, 도 16은 도 15의 X 영역에 대한 확대 도면이다.
도 17 및 18은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들로서, 도 16에 대응하는 확대 도면들이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 이하의 발명의 상세한 설명에서는(청구항은 제외), 기판 상면에 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 평행하고 서로 교차하는 2 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이고, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 1 및 2를 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 게이트 전극 구조물, 메모리 채널 구조물, 제2 블로킹 패턴(370), 및 캐핑 패턴(325)을 포함할 수 있다. 나아가 상기 수직형 메모리 장치는 더미 메모리 채널 구조물, 지지막(160), 지지 패턴(165), 절연 패턴(175), 채널 연결 패턴(350), 분리 패턴(390), 콘택 플러그(410), 비트 라인(420), 및 제1 내지 제4 층간 절연막들(190, 300, 400, 430)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
기판(100)은 제1 영역 및 이를 둘러싸는 제2 영역을 포함할 수 있다. 상기 제1 영역은 상기 메모리 채널 구조물을 포함하는 메모리 셀들이 형성되는 영역일 수 있으며, 상기 제2 영역은 상기 게이트 전극 구조물에 전기적 신호를 전달하는 상부 콘택 플러그들이 형성되는 영역일 수 있다. 도면 상에서는 기판(100)의 상기 제1 영역이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 기판(100)의 상기 제1 영역에 형성되는 상기 메모리 채널 구조물뿐만 아니라, 기판(100)의 상기 제2 영역에 형성되는 상기 더미 메모리 채널 구조물에도 본 발명의 개념이 적용될 수 있다.
상기 게이트 전극 구조물은 기판(100)의 상기 제1 및 제2 영역들 상에서 상기 제1 방향을 따라 서로 이격되도록 복수 개로 배치되며 각각이 상기 제2 방향으로 연장되는 게이트 전극들(380)을 포함할 수 있다. 이때, 게이트 전극들(380)의 상기 제2 방향으로의 연장 길이는 하층에서 상층으로 갈수록 점차 작아질 수 있으며, 이에 따라 상기 게이트 전극 구조물은 전체적으로 계단 형상을 가질 수 있다.
각 게이트 전극들(380)의 상기 제2 방향으로의 말단부, 즉 상부에 형성된 게이트 전극들(380)에 의해 상기 제1 방향으로 오버랩되지 않는 부분은 도전성 패드로 지칭될 수 있으며, 상기 도전성 패드는 상기 계단 형상의 게이트 전극 구조물의 "계단"에 해당할 수 있다. 예시적인 실시예들에 있어서, 상기 게이트 전극 구조물의 상기 계단들은 기판(100)의 상기 제2 영역 상에 형성될 수 있다.
상기 제1 방향을 따라 순차적으로 형성된 게이트 전극들(380)은 그 위치에 따라 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL) 역할을 각각 수행할 수 있다. 일 실시예에 있어서, 최하층에 형성된 게이트 전극(380)은 상기 GSL 역할을 수행할 수 있고, 최상층 및 그 바로 하층에 형성된 게이트 전극(380)은 상기 SSL 역할을 수행할 수 있으며, 상기 GSL 및 상기 SSL 사이의 복수의 층들에 형성된 게이트 전극들(380)은 상기 워드 라인 역할을 수행할 수 있다. 다만, 상기 GSL의 하부 및/또는 상기 SSL의 상부에는 하나 혹은 복수 층들에 게이트 전극들(380)이 추가적으로 형성되어, 게이트 유도 드레인 누설(Gate Induced Drain Leakage: GIDL) 현상을 이용하여 body erase를 가능하도록 하는 GIDL 게이트 전극 역할을 수행할 수도 있으며, 상기 GSL 및 상기 SSL 사이의 복수의 층들에 형성된 게이트 전극들(380)의 일부는 더미 워드 라인으로 사용될 수도 있다.
각 게이트 전극들(380)은 도전 패턴 및 이의 상하면 및 일부 측벽을 커버하는 배리어 패턴을 포함할 수 있다. 상기 도전 패턴은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있고, 상기 배리어 패턴은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
각 게이트 전극들(380)의 상면, 하면, 및 상기 메모리 채널 구조물 혹은 상기 더미 메모리 채널에 대향하는 내측벽은 제2 블로킹 패턴(370)에 의해 커버될 수 있다. 제2 블로킹 패턴(370)은 예를 들어, 알루미늄 산화물, 하프늄 산화물 등의 금속 산화물을 포함할 수 있으며, 각 절연 패턴들(175), 지지막(160), 채널 연결 패턴(350), 및 제1 및 제2 층간 절연막들(190, 300)의 측벽, 캐핑 패턴(325)의 외측벽, 및 기판(100)의 일부 상면도 커버할 수 있다.
예시적인 실시예들에 있어서, 게이트 전극들(380) 중의 일부, 예를 들어 가운데 층들 중 일부에 형성된 게이트 전극들(380)(이하에서는 이를 제1 게이트 전극들로 지칭한다)의 상기 제3 방향으로의 폭은 나머지 층들에 형성된 게이트 전극들(380)의 상기 제3 방향으로의 폭보다 작을 수 있다. 즉, 상기 제1 게이트 전극들을 제외한 나머지 게이트 전극들(380)의 상기 제3 방향으로의 외측벽은 상면에서 보았을 때, 상기 제2 방향으로 연장되는 직선 형상을 가질 수 있으나, 상기 각 제1 게이트 전극들의 상기 제3 방향으로의 외측벽은 상기 메모리 채널 구조물들 중 일부 혹은 상기 더미 메모리 채널 구조물들 중 일부를 향해 휘어진 곡선 형상을 가질 수 있으며, 이에 따라 상기 각 제1 게이트 전극들의 상기 제3 방향으로의 폭은 나머지 게이트 전극들(380)의 상기 제3 방향으로의 폭보다 작을 수 있다.
한편, 상기 제1 방향으로 서로 이웃하는 게이트 전극들(380) 사이에는 절연 패턴(175)이 형성될 수 있으며, 게이트 전극들(380) 및 절연 패턴(175)은 함께 계단 형상의 계단 구조물을 형성할 수 있다. 즉, 상기 제1 방향으로 적층된 게이트 전극들(380)로 구성되는 상기 게이트 전극 구조물, 및 게이트 전극들(380) 사이에 개재된 절연 패턴들(175)은 함께 계단 형상의 계단 구조물을 형성할 수 있다. 절연 패턴(175)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 계단 구조물 혹은 이에 포함된 상기 게이트 전극 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 상기 게이트 전극 구조물들 사이에는 분리 패턴(390)이 형성되어 상기 각 게이트 전극 구조물들의 상기 제3 방향으로의 외측벽에 적어도 부분적으로 접촉할 수 있으며, 이에 따라 이들은 상기 제3 방향으로 서로 분리될 수 있다. 분리 패턴(390)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 한편, 분리 패턴(390) 아래에 형성된 기판(100) 상부에는 예를 들어, n형 불순물이 도핑된 불순물 영역(105)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 게이트 전극들에 인접한 분리 패턴(390) 부분의 상기 제3 방향으로의 폭은 나머지 게이트 전극들(380)에 인접한 분리 패턴(390) 부분의 상기 제3 방향으로의 폭보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극의 상기 제3 방향으로의 외측벽에는 캐핑 패턴(325)이 형성될 수 있으며, 캐핑 패턴(325)은 상기 제1 게이트 전극들 사이 및/또는 이의 상하에 형성된 절연 패턴(175)의 측벽도 커버할 수 있다. 캐핑 패턴(325)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 캐핑 패턴(325)은 상면에서 보았을 때, 상기 메모리 채널 구조물들 중 일부 혹은 상기 더미 메모리 채널 구조물들 중 일부를 향해 볼록한 반달 혹은 초승달 모양을 가질 수 있으며, 상기 제3 방향으로의 단면도 상에서도 역시 상기 메모리 채널 구조물들 중 일부 혹은 상기 더미 메모리 채널 구조물들 중 일부를 향해 볼록한 반달 혹은 초승달 모양을 가질 수 있다.
한편, 제2 블로킹 패턴(370)은 분리 패턴(390)에 대향하는 캐핑 패턴(325)의 외측벽을 커버할 수 있으며, 또한 캐핑 패턴(325)에 대향하는 상기 제1 게이트 전극의 내측벽도 커버할 수 있다. 이에 따라, 상기 메모리 채널 구조물 혹은 상기 더미 메모리 채널 구조물로부터 상기 제3 방향을 따라 제2 블로킹 패턴(370), 상기 제1 게이트 전극, 제2 블로킹 패턴(370), 캐핑 패턴(325), 제2 블로킹 패턴(370), 및 분리 패턴(390)이 순차적으로 배치될 수 있다.
상기 메모리 채널 구조물은 기판(100)의 상기 제1 영역 상에 형성되어, 채널 연결 패턴(350), 지지막(160), 상기 계단 구조물 및 제1 층간 절연막(190)을 관통할 수 있다. 이때, 상기 메모리 채널 구조물은 상기 제1 방향으로 연장된 제1 충전 패턴(275), 제1 충전 패턴(275) 상에 형성된 제1 패드(285), 제1 충전 패턴(275) 및 제1 패드(285)의 측벽 및 제1 충전 패턴(275)의 하면을 커버하는 채널(265), 및 채널(265)의 측벽 및 하면을 커버하는 전하 저장 구조물(245)을 포함할 수 있다.
채널(265)은 예를 들어 컵 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 채널(265)은 상기 각 제2 및 제3 방향들을 따라 서로 이격되도록 복수 개로 형성되어 채널 어레이를 형성할 수 있다.
전하 저장 구조물(245)은 채널(265) 상부의 외측벽을 커버하며 실린더 형상을 갖는 상부, 및 채널(265) 하부의 외측벽 및 저면을 커버하며 컵 형상을 갖는 하부를 포함할 수 있다. 전하 저장 구조물(245)의 상기 각 상부 및 하부는 채널(265)의 외측벽 및/또는 저면으로부터 순차적으로 적층된 터널 절연 패턴(235), 전하 저장 패턴(225) 및 제1 블로킹 패턴(215)을 포함할 수 있다.
터널 절연 패턴(235) 및 제1 블로킹 패턴(215)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 전하 저장 패턴(225)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제1 충전 패턴(275)은 컵 형상의 채널(265)의 내측벽이 형성하는 공간의 대부분을 채울 수 있다. 제1 충전 패턴(275)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 제1 패드(285)는 컵 형상의 채널(265)의 내측벽이 형성하는 공간의 상부를 채울 수 있다. 제1 패드(285)는 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
상기 더미 메모리 채널 구조물은 기판(100)의 상기 제2 영역 상에 형성되어, 지지막(160), 상기 계단 구조물 및 제1 층간 절연막(190)을 관통할 수 있다. 상기 더미 메모리 채널 구조물은 실제로 데이터를 저장하는 메모리 유닛의 역할이나 혹은 전하 캐리어가 이동하는 채널의 역할을 수행하지 않으며, 상기 몰드가 쓰러지는 것을 방지하는 역할을 수행하므로, 지지 구조물로 지칭할 수도 있다.
상기 더미 메모리 채널 구조물은 상기 메모리 채널 구조물과 유사한 구조를 가질 수 있다. 이에 따라, 상기 더미 메모리 채널 구조물은 상기 제1 방향으로 연장된 제2 충전 패턴, 상기 제2 충전 패턴 상에 형성된 제2 패드, 상기 제2 충전 패턴 및 상기 제2 패드의 측벽 및 상기 제2 충전 패턴의 하면을 커버하는 더미 채널, 및 상기 더미 채널의 측벽 및 하면을 커버하는 더미 전하 저장 구조물을 포함할 수 있다.
상기 더미 채널은 예를 들어 컵 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 상기 더미 채널은 상기 각 제2 및 제3 방향들을 따라 서로 이격되도록 복수 개로 형성되어 더미 채널 어레이를 형성할 수 있다.
상기 더미 전하 저장 구조물은 상기 더미 채널의 외측벽을 커버하며 실린더 형상을 가질 수 있다. 상기 더미 전하 저장 구조물은 상기 더미 채널의 외측벽 및/또는 저면으로부터 순차적으로 적층된 더미 터널 절연 패턴, 더미 전하 저장 패턴 및 더미 블로킹 패턴을 포함할 수 있다.
상기 더미 터널 절연 패턴 및 상기 더미 블로킹 패턴은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 더미 전하 저장 패턴은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 제2 충전 패턴은 컵 형상의 상기 더미 채널의 내측벽이 형성하는 공간의 대부분을 채울 수 있다. 상기 제2 충전 패턴은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 제2 패드는 컵 형상의 상기 더미 채널의 내측벽이 형성하는 공간의 상부를 채울 수 있다. 상기 제2 패드는 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
채널 연결 패턴(350) 및 지지막(160)은 기판(100)의 상기 제1 영역 상에 상기 제1 방향을 따라 순차적으로 적층될 수 있으며, 지지막(160)은 기판(100)의 상기 제2 영역 상에도 형성될 수 있다. 채널 연결 패턴(350)은 각 채널들(265)의 하부 외측벽 및 전하 저장 구조물(245)의 각 상기 상부 및 하부 사이에 형성되어 이들에 의해 커버되지 않는 각 채널들(265)의 외측벽에 접촉할 수 있으며, 이에 따라 일부 채널들(265)이 서로 연결될 수 있다. 채널 연결 패턴(350)은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
지지막(160)은 채널 연결 패턴(350)과 최하층 게이트 전극(380) 사이에 형성될 수 있으며, 이에 연결되는 지지 패턴(165)은 채널 연결 패턴(350)을 관통하여 기판(100) 상면에 접촉할 수 있다. 지지 패턴(165)은 기판(100)의 상기 제1 및 제2 영역들 상에서 복수 개로 형성될 수 있으며, 다양한 레이아웃으로 형성될 수 있다. 지지막(160) 및 지지 패턴(165)은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
제1 층간 절연막(190)은 상기 계단 구조물을 커버하면서 기판(100) 상에 형성될 수 있고, 제2 층간 절연막(300)은 제1 층간 절연막(190), 제1 패드(285), 상기 제2 패드, 전하 저장 구조물(245), 및 상기 더미 전하 저장 구조물 상에 형성될 수 있으며. 제3 층간 절연막(400)은 제2 층간 절연막(300), 분리 패턴(390) 및 제2 블로킹 패턴(370) 상에 형성될 수 있고, 제4 층간 절연막(430)은 제3 층간 절연막(400) 및 콘택 플러그(410) 상에 형성될 수 있다. 제1 내지 제4 층간 절연막들(190, 300, 400, 430)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
콘택 플러그(410)는 제2 및 제3 층간 절연막들(300, 400)을 관통하여 제1 패드(285) 상면에 접촉할 수 있으며, 비트 라인(420)은 제4 층간 절연막(430)을 관통하여 상기 제3 방향으로 연장될 수 있으며 하부의 콘택 플러그들(410)에 접촉할 수 있다. 예시적인 실시예들에 있어서, 비트 라인(420)은 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
전술한 바와 같이, 상기 수직형 메모리 장치는 게이트 전극들(380) 중에서 상기 제3 방향으로 상대적으로 작은 폭을 갖는 상기 제1 게이트 전극들의 상기 외측벽에 형성된 캐핑 패턴(325)을 더 포함할 수 있다. 이에 따라, 이하에서 설명될 상기 수직형 메모리 장치의 제조 방법에서, 게이트 전극들(380) 사이에 전기적 쇼트 발생을 억제할 수 있다.
도 3 내지 도 14는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 이때, 도 3, 5, 8 및 13은 평면도들이고, 도 4, 6-7, 9-12 및 14는 대응하는 평면도들의 A-A'선을 따라 절단한 단면도들이다.
도 3 및 4를 참조하면, 기판(100) 상에 희생막 구조물(140)을 형성하고, 이를 부분적으로 제거하여 기판(100)의 상면을 노출시키는 제1 개구(150)를 형성한 후, 이를 적어도 부분적으로 채우는 지지막(160)을 기판(100) 및 희생막 구조물(140) 상에 형성할 수 있다.
희생막 구조물(140)은 기판(100) 상에 상기 제1 방향을 따라 순차적으로 적층된 제1 내지 제3 희생막들(110, 120, 130)을 포함할 수 있다. 이때, 각 제1 및 제3 희생막들(110, 130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 희생막(120)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
지지막(160)은 제1 내지 제3 희생막들(110, 120, 130)에 대해 식각 선택비를 갖는 물질, 예를 들어, 불순물이 도핑된 폴리실리콘 혹은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다. 지지막(160)은 일정한 두께로 형성될 수 있으며, 이에 따라 제1 개구(150) 내에 형성된 지지막(160) 부분 상에는 제1 리세스가 형성될 수 있다. 이하에서는, 제1 개구(150) 내에 형성된 지지막(160) 부분을 지지 패턴(165)으로 지칭하기로 한다.
이후, 상기 제1 리세스를 채우는 절연막(170)을 지지막(160) 상에 형성한 후, 그 상부를 평탄화할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
이후, 절연막(170) 상에 제4 희생막(180) 및 절연막(170)을 상기 제1 방향을 따라 교대로 반복적으로 적층할 수 있으며, 이에 따라 기판(100) 상에 절연막(170) 및 제4 희생막(180)이 교대로 적층된 몰드막이 형성될 수 있다. 절연막(170)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제4 희생막(180)은 절연막(170)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 포토레지스트 패턴(도시되지 않음)을 식각 마스크로 사용하여 상기 몰드막을 패터닝하는 식각 공정을 수행하되, 상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시키는 트림 공정을 함께 교대로 반복적으로 수행함으로써, 순차적으로 적층된 제4 희생막(180) 및 절연막(170)으로 각각 구성되는 복수 개의 계단층들을 포함하는 계단 형상의 몰드를 기판(100) 상에 형성할 수 있다. 이때, 상기 각 계단층들의 말단부, 즉, 상부 계단층들에 의해 커버되지 않는 상기 각 계단층들 부분은 "계단"으로 지칭될 수 있다.
예시적인 실시예들에 있어서, 기판(100)은 제1 영역 및 이를 둘러싸는 제2 영역을 포함할 수 있으며, 상기 몰드의 상기 계단들은 기판(100)의 상기 제2 영역 상에 형성될 수 있다.
상기 몰드, 지지막(160) 및 희생막 구조물(140)을 커버하는 제1 층간 절연막(190)을 기판(100) 상에 형성한 후, 건식 식각 공정을 통해 제1 층간 절연막(190), 상기 몰드, 지지막(160) 및 희생막 구조물(140)을 관통하여 기판(100) 상면을 노출시키는 채널 홀(200)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 건식 식각 공정은 채널 홀(200)이 기판(100)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 채널 홀(200)은 기판(100)의 상부 일부까지 관통하도록 형성될 수 있다. 채널 홀(200)은 기판(100)의 상기 제1 영역 상에서 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성되어 채널 홀 어레이가 정의될 수 있다.
한편, 기판(100)의 상기 제2 영역 상에서는 기판(100) 상면을 노출시키는 더미 채널 홀이 형성될 수 있으며, 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성되어 더미 채널 홀 어레이가 정의될 수 있다.
채널 홀(200) 및 상기 더미 채널 홀은 하나의 식각 공정을 통해 동시에 형성될 수도 있으며, 혹은 별개의 공정들을 통해 순차적으로 형성될 수도 있다.
이후, 채널 홀(200) 및 상기 더미 채널 홀의 측벽, 상기 노출된 기판(100) 상면, 및 제1 층간 절연막(190)의 상면에 전하 저장막 구조물 및 채널막을 순차적으로 형성하고, 상기 채널막 상에 채널 홀(200)을 채우는 충전막을 형성할 수 있다. 이때, 상기 전하 저장막 구조물은 순차적으로 적층된 제1 블로킹 막, 전하 저장막 및 터널 절연막을 포함할 수 있다.
이후, 제1 층간 절연막(190)의 상면이 노출될 때까지 상기 충전막, 상기 채널막, 및 상기 전하 저장막 구조물을 평탄화하여, 채널 홀(200) 내에 제1 충전 패턴(275), 채널(265), 및 전하 저장 구조물(245)을 각각 형성할 수 있다. 이때, 전하 저장 구조물(245)은 채널 홀(200)의 측벽 및 저면으로부터 순차적으로 적층된 제1 블로킹 패턴(215), 전하 저장 패턴(225) 및 터널 절연 패턴(235)을 포함할 수 있다.
한편, 상기 더미 채널 홀 내에는 제2 충전 패턴, 더미 채널, 및 더미 전하 저장 구조물이 형성될 수 있으며, 상기 더미 전하 저장 구조물은 상기 더미 채널 홀의 측벽 및 저면으로부터 순차적으로 적층된 더미 블로킹 패턴, 더미 전하 저장 패턴 및 더미 터널 절연 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 충전 패턴(275)은 상기 제1 방향으로 연장되는 필라(pillar) 형상을 가질 수 있고, 채널(265) 및 전하 저장 구조물(245)은 각각 컵 형상을 가질 수 있다. 또한, 상기 제2 충전 패턴은 상기 제1 방향으로 연장되는 필라(pillar) 형상을 가질 수 있고, 상기 더미 채널 및 상기 전하 저장 구조물은 각각 컵 형상을 가질 수 있다.
한편, 채널(265) 및 상기 더미 채널은 불순물이 도핑되지 않은 폴리실리콘, 혹은 불순물이 약하게 도핑된 폴리실리콘을 포함할 수 있다.
채널 홀들(200)이 상기 채널 홀 어레이를 정의함에 따라, 채널 홀들(200) 내에 각각 형성되는 채널들(265) 역시 이에 대응하여 채널 어레이를 정의할 수 있다. 또한, 상기 더미 채널 홀들이 상기 더미 채널 홀 어레이를 정의함에 따라, 상기 더미 채널 홀들 내에 각각 형성되는 상기 더미 채널들 역시 이에 대응하여 더미 채널 어레이를 정의할 수 있다.
이후, 제1 충전 패턴(275), 상기 제2 충전 패턴, 채널(265) 및 상기 더미 채널의 상부를 제거하여 제2 리세스를 형성하고, 상기 제2 리세스를 채우는 패드막을 제1 충전 패턴(275), 상기 제2 충전 패턴, 채널(265), 상기 더미 채널, 전하 저장 구조물(245), 상기 더미 전하 저장 구조물, 및 제1 층간 절연막(190) 상에 형성한 후, 제1 층간 절연막(190)의 상면이 노출될 때까지 상기 패드막을 평탄화함으로써, 전하 저장 구조물(245)의 내측벽 상부에 접촉하는 제1 패드(285)를 제1 충전 패턴(275) 및 채널(265) 상에 형성하고, 상기 더미 전하 저장 구조물의 내측벽 상부에 접촉하는 제2 패드를 상기 제1 충전 패턴 및 상기 더미 채널 상에 형성할 수 있다.
채널 홀(200) 내에 형성된 전하 저장 구조물(245), 채널(265), 제1 충전 패턴(275) 및 제1 패드(285)는 함께 메모리 채널 구조물을 형성할 수 있으며, 상기 더미 채널 홀 내에 형성된 상기 더미 전하 저장 구조물, 상기 더미 채널, 상기 제2 충전 패턴 및 상기 제2 패드는 함께 더미 메모리 채널 구조물을 형성할 수 있다. 상기 더미 메모리 채널 구조물은 실제로 데이터를 저장하는 메모리 유닛의 역할이나 혹은 전하 캐리어가 이동하는 채널의 역할을 수행하지 않으며, 상기 몰드가 쓰러지는 것을 방지하는 역할을 수행하므로, 지지 구조물로 지칭할 수도 있다.
도 5 및 6을 참조하면, 제1 층간 절연막(190), 제1 패드(285), 상기 제2 패드, 전하 저장 구조물(245) 및 상기 더미 전하 저장 구조물 상에 제2 층간 절연막(300)을 형성한 후, 건식 식각 공정을 통해 제1 및 제2 층간 절연막들(190, 300) 및 상기 몰드를 각각 부분적으로 관통하는 개구(310)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 건식 식각 공정은 개구(310)가 지지막(160) 혹은 지지 패턴(165)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 이들의 상부 일부까지 관통하도록 형성될 수 있다. 개구(310)가 형성됨에 따라서, 이에 의해 상기 몰드에 포함된 절연막(170) 및 제4 희생막(180)이 노출될 수 있다.
예시적인 실시예들에 있어서, 개구(310)는 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 개구(310)가 형성됨에 따라서, 절연막(170)은 상기 제2 방향으로 연장되는 절연 패턴들(175)로 분리될 수 있으며, 제4 희생막(180)은 상기 제2 방향으로 연장되는 제4 희생 패턴들(185)로 분리될 수 있다.
예시적인 실시예들에 있어서, 개구(310)는 반응성 이온 식각 공정을 통해 형성될 수 있다. 채널 홀(200) 내에 형성된 채널(265) 및 상기 더미 채널 홀 내에 형성된 상기 더미 채널이 포함하는 폴리실리콘 내에는 이온이 축적되어 있을 수 있으며, 이에 따라 상기 반응성 이온 식각 공정 시, 상기 축적된 이온의 영향으로 개구(310)가 상기 제2 방향을 따라 똑바로 연장되지 못하고 채널들(265) 및/또는 상기 더미 채널들을 향해 부분적으로 휘어지도록 형성될 수 있다.
즉, 상기 반응성 이온 식각 공정 시, 상기 몰드의 일부는 상기 제3 방향으로 인접한 채널(265) 및/또는 상기 더미 채널을 향해 과식각될 수 있으며, 이에 따라 개구(310)의 일부에 연결된 제3 리세스(315)가 형성될 수 있다.
도 7을 참조하면, 개구(310)의 측벽, 제3 리세스(315)의 내벽, 개구(310)에 의해 노출된 지지막(160) 및 지지 패턴(165)의 상면, 및 제2 층간 절연막(300) 상면에 캐핑막(320)을 형성할 수 있다.
예시적인 실시예들에 있어서, 캐핑막(320)은 원자층 증착(ALD) 공정을 통해 형성될 수 있으며, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 8을 참조하면, 캐핑막(320)에 대한 트림 공정을 수행할 수 있으며, 이에 따라, 제3 리세스(315)의 내벽에 형성된 캐핑막(320) 부분 이외의 나머지 부분은 모두 제거되고, 제3 리세스(315)의 내벽에는 캐핑 패턴(325)이 잔류할 수 있다.
한편, 상기 트림 공정에 의해 지지막(160) 및 지지 패턴(165)의 상면이 다시 노출될 수 있다.
이후, 예를 들어, 에치 백 공정을 통해 개구(310) 하부에 노출된 지지막(160) 및 지지 패턴(165) 부분을 제거하여, 희생막 구조물(140) 및 기판(100)의 상면을 노출시킬 수 있다.
도 10을 참조하면, 개구(310)의 측벽, 개구(310)에 의해 노출된 희생막 구조물(140) 및 기판(100)의 상면, 및 제2 층간 절연막(300) 상에 스페이서 막을 형성하고, 이에 대해 이방성 식각 공정을 수행함으로써, 희생막 구조물(140) 및 기판(100)의 상면에 형성된 부분을 제거하여 스페이서(330)를 형성할 수 있으며, 이에 따라 희생막 구조물(140) 및 기판(100) 상면이 다시 부분적으로 노출될 수 있다. 예시적인 실시예들에 있어서, 스페이서(330)는 예를 들어, 불순물이 도핑되지 않은 비정질 실리콘 혹은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다.
이후, 기판(100)의 상기 제1 영역 상에서 스페이서(330)에 의해 커버되지 않고 노출된 희생막 구조물(140)을 제거함으로써 전하 저장 구조물(245)의 하부 외측벽을 노출시키는 제1 갭(340)을 형성할 수 있으며, 나아가 제1 갭(340)에 의해 노출된 전하 저장 구조물(245) 부분을 제거하여 채널(265)의 하부 외측벽을 노출시킬 수 있다.
희생막 구조물(140) 및 전하 저장 구조물(245)은 예를 들어, 불산(HF) 및/또는 인산(H3PO4)을 사용하는 습식 식각 공정에 의해 제거될 수 있다.
희생막 구조물(140)이 제거되어 제1 갭(340)이 형성될 때, 개구(310)의 측벽은 스페이서(330)에 의해 커버될 수 있으며, 스페이서(330)는 희생막 구조물(140)과 다른 물질을 포함하므로, 상기 몰드에 포함된 절연 패턴(175) 및 제4 희생 패턴(185)은 제거되지 않을 수 있다. 또한, 제1 갭(340)이 형성될 때, 지지막(160), 지지 패턴(165), 채널(265), 및 제1 충전 패턴(275), 및 기판(100)의 상기 제2 영역 상에 형성된 상기 지지 구조물은 제거되지 않고 상기 몰드가 무너지지 않도록 지지할 수 있다.
제1 갭(340)이 형성됨에 따라서, 전하 저장 구조물(245)은 상기 몰드를 관통하여 채널(265) 대부분의 외측벽을 커버하는 상부와, 채널(265)의 저면을 커버하며 기판(100) 상부에 형성된 하부로 분리될 수 있다.
도 11을 참조하면, 스페이서(330)를 제거한 후, 제1 갭(340)을 채우는 채널 연결 패턴(350)을 기판(100)의 상기 제1 영역 상에 형성할 수 있다.
채널 연결 패턴(350)은 제1 갭(340)을 채우는 채널 연결층을 기판(100) 상면, 제2 층간 절연막(300) 상면, 개구(310)의 측벽, 및 캐핑 패턴(325)의 측벽 상에 형성하고, 이에 대해 트림 공정을 수행함으로써 형성할 수 있다. 상기 채널 연결층은 예를 들어, n형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 채널 연결 패턴(350)이 형성됨에 따라서, 기판(100)의 상기 제1 영역 상에서 상기 제3 방향으로 서로 이웃하는 개구들(310) 사이에 상기 채널 어레이를 형성하는 채널들(265)이 서로 연결되어 채널 블록을 형성할 수 있다.
도 12를 참조하면, 개구(310)에 의해 노출된 기판(100) 상부에 예를 들어, n형의 불순물을 도핑하여 불순물 영역(105)을 형성할 수 있다.
이후, 제4 희생 패턴들(185)을 제거하여 전하 저장 구조물(245)의 외측벽을 노출시키는 제2 갭(360)을 형성할 수 있다. 제4 희생 패턴들(185)은 예를 들어, 불산(HF) 혹은 인산(H3PO4)을 식각액으로 사용하는 습식 식각 공정에 의해 제거될 수 있다.
도 13 및 14를 참조하면, 각 제2 갭들(360)에 의해 노출된 전하 저장 구조물(245)의 외측벽, 제2 갭들(360)의 내벽, 절연 패턴들(175)의 표면, 캐핑 패턴(325)의 외측벽, 지지막(160)의 측벽, 지지 패턴(165)의 측벽, 채널 연결 패턴(350)의 측벽, 기판(100)의 상면, 및 제2 층간 절연막(300)의 상면에 제2 블로킹 막을 형성할 수 있다.
이때, 상기 제2 블로킹 막은 캐핑 패턴(325)의 내측벽, 즉 채널(265) 및/또는 상기 더미 채널에 대향하는 캐핑 패턴(325)의 측벽에도 형성될 수 있다.
이후, 상기 제2 블로킹 막 상에 제2 갭들(360)을 채우는 게이트 전극막을 형성할 수 있다. 상기 게이트 전극막은 순차적으로 적층된 게이트 배리어 막 및 게이트 도전막을 포함할 수 있다.
이후, 상기 게이트 전극막을 부분적으로 제거함으로써, 각 제2 갭들(360) 내부에 게이트 전극(380)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 게이트 전극막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 게이트 전극(380)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개의 층들에 적층되어 게이트 전극 구조물을 형성할 수 있다. 또한 상기 게이트 전극 구조물은 개구(310)에 의해 상기 제3 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
이후, 상기 제2 블로킹 막 상에 개구(310)를 채우는 분리막을 형성할 수 있으며, 제2 층간 절연막(300) 상면이 노출될 때까지 상기 분리막 및 상기 제2 블로킹 막을 평탄화할 수 있다. 이에 따라, 상기 제2 블로킹 막은 제2 블로킹 패턴(370)으로 변환될 수 있으며, 상기 분리막은 개구(310)를 채우며 상기 제2 방향으로 연장되는 분리 패턴(390)을 형성할 수 있다.
다시 도 1 및 2를 참조하면, 제2 층간 절연막(300), 분리 패턴(390) 및 제2 블로킹 패턴(370) 상에 제3 층간 절연막(400)을 형성한 후, 제2 및 제3 층간 절연막들(300, 400)을 관통하여 제1 패드(285)의 상면에 접촉하는 콘택 플러그(410)를 형성할 수 있다.
이후, 제3 층간 절연막(400) 및 콘택 플러그(410) 상에 제4 층간 절연막(430)을 형성하고, 제4 층간 절연막(430)을 관통하여 콘택 플러그(410)의 상면에 접촉하는 비트 라인(420)을 형성할 수 있다. 예시적인 실시예들에 있어서, 비트 라인(420)은 상기 제3 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
한편, 각 게이트 전극들(380) 상면에 접촉하는 상부 콘택 플러그들 및 이들에 전기적 신호를 인가하는 상부 배선들을 추가로 형성함으로써, 상기 수직형 메모리 장치의 제조를 완성할 수 있다.
전술한 바와 같이, 개구(310)를 형성하기 위한 반응성 이온 식각 공정 시, 폴리실리콘을 포함하는 채널(265) 및 상기 더미 채널에 축적된 이온의 영향으로, 개구(310)는 상기 제2 방향을 따라 똑바로 연장되지 못하고, 부분적으로 상기 제3 방향을 따라 채널(265) 및 상기 더미 채널을 향해 휘어질 수 있으며, 이에 따라 개구(310)에 연결되는 제3 리세스(315)가 형성될 수 있다.
하지만 예시적인 실시예들에 있어서, 제3 리세스(315)를 적어도 부분적으로 채우는 캐핑 패턴(325)을 형성할 수 있으며, 이에 따라 제3 리세스(315)의 깊이가 상당히 감소할 수 있다. 이에 따라, 상기 채널 연결층을 형성하고 이에 대한 트림 공정을 통해 제1 갭(340) 내에만 형성되는 채널 연결 패턴(350)을 형성할 때, 제3 리세스(315) 내에 상기 채널 연결층의 일부가 잔류하는 현상이 감소될 수 있다. 만약 상기 채널 연결층이 제3 리세스(315) 내에 잔류하는 경우에는, 이의 상하층에 형성되는 게이트 전극들(380)에 서로 다른 전압이 인가되면, 상기 채널 연결층이 손상되거나 혹은 이를 통해 전류가 흐름으로써, 상하층 게이트 전극들(380) 사이에 전기적 쇼트가 발생할 수 있다. 하지만, 캐핑 패턴(325)을 형성하여 제3 리세스(315)의 깊이를 감소시킴에 따라서, 상기 채널 연결층의 일부가 제3 리세스(315) 내에 잔류하는 현상이 감소될 수 있으며, 상하층 게이트 전극들(380) 사이의 전기적 쇼트가 방지될 수 있다.
도 15는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이고, 도 16은 도 15의 X 영역에 대한 확대 도면이다. 이때, 도 16은 게이트 전극들(380) 중에서 상대적으로 작은 폭을 갖는 상기 제1 게이트 전극들 중 하나의 높이에서의 수평 방향으로의 단면도이다.
상기 수직형 메모리 장치는 캐핑 패턴(325), 상기 제1 게이트 전극, 및 제2 블로킹 패턴(370)을 제외하고는, 도 1 및 2를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 중복적인 설명은 생략한다.
도 15 및 16을 참조하면, 캐핑 패턴(325)은 메모리 채널 구조물의 전하 저장 구조물(245)의 외측벽과 접촉할 수 있다. 이와 같은 구조는 도 5 및 6을 참조로 설명한 개구(310) 형성 공정 시, 제3 리세스(315)가 상기 메모리 채널 구조물의 외측벽까지 형성되는 경우 발생할 수 있다.
이에 따라, 상기 메모리 채널 구조물과 캐핑 패턴(325) 사이에는 상기 제1 게이트 전극 및 제2 블로킹 패턴(370) 역시 형성되지 않을 수 있으며, 제2 블로킹 패턴(370)은 캐핑 패턴(325)의 외측벽 및 내측벽 일부를 커버하도록 형성될 수 있다.
도 17 및 18은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들로서, 도 16에 대응하는 확대 도면들이다.
상기 수직형 메모리 장치는 캐핑 패턴(325), 상기 제1 게이트 전극, 및 제2 블로킹 패턴(370)을 제외하고는, 도 15 및 16을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다.
도 17을 참조하면, 캐핑 패턴(325)은 전하 저장 구조물(245)의 최외각에 형성된 제1 블로킹 패턴(215)을 관통하고, 이의 가운데 부분에 형성된 전하 저장 패턴(225)을 적어도 부분적으로 관통할 수 있다.
이 역시, 도 5 및 6을 참조로 설명한 개구(310) 형성 공정 시, 제3 리세스(315)가 상기 메모리 채널 구조물의 일부를 관통하도록 형성되는 경우 발생할 수 있다. 만약, 캐핑 패턴(325)이 형성되지 않는다면, 제4 희생 패턴(185)을 제거하여 제2 갭(360)을 형성하는 공정 시, 이와 동일하거나 유사한 물질, 예를 들어, 실리콘 질화물을 포함하는 전하 저장 패턴(225)도 부분적으로 제거될 수 있으며, 이에 따라 이후 게이트 전극들(380)을 형성하는 공정 시 전하 저장 패턴(225)의 일부가 게이트 전극(380)으로 치환되어, 상하층에 형성된 게이트 전극들(380) 사이에 전기적 쇼트가 발생할 수 있다.
하지만, 예시적인 실시예들에 있어서, 절연 물질을 포함하는 캐핑 패턴(325)이 제3 리세스(315) 내에 형성됨에 따라서, 전하 저장 패턴(225)이 게이트 전극(380)으로 치환되지 않을 수 있으며, 이에 따라 상하층 게이트 전극들(380) 사이의 전기적 쇼트 발생이 억제될 수 있다.
도 18을 참조하면, 캐핑 패턴(325)이 전하 저장 구조물(245)의 최내각에 형성된 터널 절연 패턴(235)까지도 부분적으로 관통할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 불순물 영역
110, 120, 130, 180: 제1 내지 제4 희생막
140: 희생막 구조물 310: 개구
160: 지지막 165: 지지 패턴
170: 절연막 175: 절연 패턴
185: 제4 희생 패턴
190, 300, 400, 430: 제1 내지 제4 층간 절연막
200: 채널 홀 215: 제1 블로킹 패턴
225: 전하 저장 패턴 235: 터널 절연 패턴
245: 전하 저장 구조물 265: 채널
275: 제1 충전 패턴 285: 제1패드
315: 제3 리세스 320: 캐핑막
325: 캐핑 패턴 330: 스페이서
330, 360: 제1, 제2 갭 350: 채널 연결 패턴
380: 게이트 전극 390: 분리 패턴
410: 콘택 플러그 420: 비트 라인

Claims (10)

  1. 기판 상에 형성되고, 상기 기판의 상면에 수직한 제1 방향으로 서로 이격된 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 채널;
    상기 각 게이트 전극들의 상면, 하면, 및 상기 채널에 대향하는 내측벽에 형성된 블로킹 패턴; 및
    상기 게이트 전극들 중 제1 게이트 전극의 외측벽에 형성된 캐핑 패턴을 포함하며,
    상기 블로킹 패턴은 상기 캐핑 패턴과 상기 제1 게이트 전극의 외측벽 사이에도 형성된 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 각 게이트 전극들은 상기 기판 상면에 평행한 제2 방향으로 연장되며,
    상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 상기 제1 게이트 전극의 폭은 상기 게이트 전극들 중 나머지 게이트 전극들의 상기 제3 방향으로의 폭들보다 작은 수직형 메모리 장치.
  3. 제2항에 있어서, 상기 게이트 전극 구조물은 상기 제3 방향을 따라 서로 이격되도록 복수 개로 형성되며,
    상기 제3 방향으로 서로 이웃하는 상기 게이트 전극 구조물들 사이에 형성되어 이들의 측벽들에 접촉하고 상기 제1 방향으로 연장된 분리 패턴을 더 포함하고,
    상기 분리 패턴은 상기 제1 게이트 전극에 인접한 부분의 상기 제3 방향으로의 폭이 상기 게이트 전극들 중에서 나머지 게이트 전극들에 인접한 부분들의 폭들보다 큰 수직형 메모리 장치.
  4. 제1항에 있어서, 상기 제1 게이트 전극은 상기 게이트 전극들 중에서 가운데 층에 형성된 수직형 메모리 장치.
  5. 제1항에 있어서, 상기 블로킹 패턴은 금속 산화물을 포함하고, 상기 캐핑 패턴은 실리콘 산화물을 포함하는 수직형 메모리 장치.
  6. 기판 상에 형성되고, 상기 기판의 상면에 수직한 제1 방향으로 서로 이격되며 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 각각 연장되며, 상기 제2 방향으로 서로 이격된 채널들;
    상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 상기 게이트 전극 구조물의 외측벽에 적어도 부분적으로 접촉하는 분리 패턴; 및
    상기 게이트 전극들 중에서 제1 게이트 전극의 상기 제3 방향으로의외측벽과 상기 분리 패턴 사이에 형성된 캐핑 패턴을 포함하며,
    상면에서 보았을 때, 상기 제3 방향으로의 상기 제1 게이트 전극의 외측벽은 상기 제2 방향을 따라 직선 형상을 갖되, 상기 채널들 중 제1 채널에 인접한 부분에서는 이를 향해 내부로 휘어진 곡선 형상을 갖는 수직형 메모리 장치.
  7. 제6항에 있어서, 상기 분리 패턴은 상기 제1 게이트 전극에 인접한 부분의 상기 제3 방향으로의 폭이 상기 게이트 전극들 중에서 나머지 게이트 전극들에 인접한 부분들의 폭들보다 큰 수직형 메모리 장치.
  8. 제6항에 있어서, 상기 제1 게이트 전극은 상기 게이트 전극들 중에서 가운데 층에 형성된 수직형 메모리 장치.
  9. 제1항에 있어서, 상기 각 게이트 전극들의 상면, 하면, 및 상기 채널에 대향하는 내측벽에 형성된 블로킹 패턴을 더 포함하는 수직형 메모리 장치.
  10. 제9항에 있어서, 상기 블로킹 패턴은 상기 제1 게이트 전극의 상기 제3 방향으로의 외측벽과 상기 캐핑 패턴의 내측벽 사이, 및 상기 캐핑 패턴의 외측벽과 상기 분리 패턴 사이에도 형성된 상기 수직형 메모리 장치.
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