KR20230089266A - 디커플링 커패시터 구조물 및 이를 포함하는 반도체 장치 - Google Patents

디커플링 커패시터 구조물 및 이를 포함하는 반도체 장치 Download PDF

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Abstract

디커플링 커패시터 구조물은, 기판 상에 형성되어, 상기 기판의 상면에 평행한 제1 방향으로 연장된 절연성 분리 패턴; 상기 기판 상에 형성되어, 상기 기판 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로의 상기 절연성 분리 패턴의 양 측들에 각각 형성된 도전성 패드들; 상기 각 도전성 패드들 상에서 상기 기판 상면에 평행한 수평 방향으로 서로 이격된 하부 전극들; 상기 하부 전극들 사이에 형성되어 이들의 측벽에 접촉하며, 상기 하부 전극들을 서로 연결시키는 지지 구조물; 상기 하부 전극들의 표면 및 상기 지지 구조물의 표면에 형성된 유전막; 및 상기 유전막의 표면에 형성된 상부 전극 구조물을 포함할 수 있으며, 상기 하부 전극들은 상기 절연성 분리 패턴에 인접하여 상기 제1 방향으로 배열된 제1 하부 전극들; 및 상기 제1 하부 전극들과 상기 수평 방향으로 이격된 제2 하부 전극들을 포함한다. 상기 지지 구조물은 이를 관통하는 개구를 포함하며, 상기 개구는 상기 수평 방향으로 서로 이웃하는 일부 복수의 제2 하부 전극들 사이에 형성되고, 상기 제1 하부 전극들 사이, 및 상기 각 제1 하부 전극들과 상기 제2 하부 전극들 중에서 이에 인접하는 제2 하부 전극 사이에는 형성되지 않는다.

Description

디커플링 커패시터 구조물 및 이를 포함하는 반도체 장치{DECOUPLING CAPACITOR STRUCTURE AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 발명은 디커플링 커패시터 구조물 및 이를 포함하는 반도체 장치에 관한 것이다. 보다 자세하게, 본 발명은 디커플링 커패시터 구조물 및 이를 포함하는 디램(DRAM) 장치에 관한 것이다.
DRAM 장치에서 셀 영역에는 셀 커패시터들이 형성되고, 주변 회로 영역에는 디커플링 커패시터들이 형성될 수 있다. 상기 셀 커패시터들 및 상기 디커플링 커패시터들은 큰 종횡비를 가지므로 쓰러지기 쉬우며, 이를 방지하기 위해서 지지 구조물을 형성할 수 있다. 그런데, 외부로부터 충격을 받을 경우, 상기 지지 구조물에는 크랙이 발생하여 그 역할을 수행하지 못할 수 있다.
본 발명의 일 과제는 개선된 구조적 안정성을 갖는 디커플링 커패시터 구조물을 제공하는데 있다.
본 발명의 다른 과제는 개선된 구조적 안정성을 갖는 디커플링 커패시터 구조물을 포함하는 반도체 장치를 제공하는데 있다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 디커플링 커패시터 구조물은, 기판 상에 형성되어, 상기 기판의 상면에 평행한 제1 방향으로 연장된 절연성 분리 패턴; 상기 기판 상에 형성되어, 상기 기판 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로의 상기 절연성 분리 패턴의 양 측들에 각각 형성된 도전성 패드들; 상기 각 도전성 패드들 상에서 상기 기판 상면에 평행한 수평 방향으로 서로 이격된 하부 전극들; 상기 하부 전극들 사이에 형성되어 이들의 측벽에 접촉하며, 상기 하부 전극들을 서로 연결시키는 지지 구조물; 상기 하부 전극들의 표면 및 상기 지지 구조물의 표면에 형성된 유전막; 및 상기 유전막의 표면에 형성된 상부 전극 구조물을 포함할 수 있으며, 상기 하부 전극들은 상기 절연성 분리 패턴에 인접하여 상기 제1 방향으로 배열된 제1 하부 전극들; 및 상기 제1 하부 전극들과 상기 수평 방향으로 이격된 제2 하부 전극들을 포함할 수 있고, 상기 지지 구조물은 이를 관통하는 개구를 포함할 수 있으며, 상기 개구는 상기 수평 방향으로 서로 이웃하는 일부 복수의 제2 하부 전극들 사이에 형성될 수 있고, 상기 제1 하부 전극들 사이, 및 상기 각 제1 하부 전극들과 상기 제2 하부 전극들 중에서 이에 인접하는 제2 하부 전극 사이에는 형성되지 않을 수 있다.
상기한 일 과제를 달성하기 위한 다른 실시예들에 따른 디커플링 커패시터 구조물은, 기판 상에 형성된 도전성 패드; 상기 도전성 패드의 일 가장자리 상에 형성되어, 상기 기판 상면에 평행한 제1 방향으로 서로 이격되도록 배열된 제1 하부 전극들; 상기 도전성 패드 상에 형성되어, 상기 기판 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 상기 제1 하부 전극들과 이격되며, 상기 제1 및 제2 방향들을 따라 서로 이격되도록 배열된 제2 하부 전극들; 상기 제1 및 제2 하부 전극들의 측벽에 접촉하여 이들을 서로 연결시키는 지지 구조물; 상기 제1 및 제2 하부 전극들의 표면 및 상기 지지 구조물의 표면에 형성된 유전막; 및 상기 유전막의 표면에 형성된 상부 전극 구조물을 포함할 수 있으며, 상기 지지 구조물은 상기 제1 하부 전극들의 측벽에는 모두 접촉하되, 상기 제2 하부 전극들 중에서 서로 이웃하는 일부 복수의 제2 하부 전극들의 측벽에는 접촉하지 않을 수 있다.
상기한 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 셀 영역 및 주변 회로 영역을 포함하는 기판의 상기 셀 영역 내에 매립되어, 상기 기판의 상면에 평행한 제1 방향으로 각각 연장된 제1 게이트 구조물들; 상기 기판의 셀 영역 상에 형성되어, 상기 기판의 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 각각 연장된 비트 라인 구조물들; 상기 비트 라인 구조물들 사이의 상기 기판 상에서 상기 제2 방향으로 배치된 콘택 플러그 구조물들; 제1 커패시터 구조물; 상기 기판의 주변 회로 영역 상에 형성되어 상기 기판과는 전기적으로 절연되며, 상기 기판의 상면에 평행한 제3 방향으로 연장된 절연성 분리 패턴에 의해 서로 이격된 한 쌍의 도전성 패드들; 및 제2 커패시터 구조물을 포함할 수 있다.
이때, 상기 제1 커패시터 구조물은, 상기 각 콘택 플러그 구조물들 상에 형성된 제1 하부 전극; 상기 제1 하부 전극의 표면에 형성된 제1 유전막; 및 상기 제1 유전막의 표면에 형성된 제1 상부 전극 구조물을 각각 포함하는 제1 커패시터들; 및 상기 제1 하부 전극들의 측벽에 접촉하여 이를 지지하는 제1 지지 구조물을 구비할 수 있다. 또한, 상기 제2 커패시터 구조물은 상기 각 도전성 패드들 상에 형성되어 상기 제1 및 제2 방향들을 따라 서로 이격되도록 배열된 제2 및 제3 하부 전극들; 상기 각 제2 및 제3 하부 전극들의 표면에 형성된 제2 유전막; 및 상기 제2 유전막의 표면에 형성된 제2 상부 전극 구조물을 각각 포함하는 제2 커패시터들; 및 상기 제2 및 제3 하부 전극들의 측벽에 접촉하여 이를 지지하는 제2 지지 구조물을 구비할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 하부 전극들은 상기 절연성 분리 패턴에 인접하여 상기 제3 방향으로 배열될 수 있고, 상기 제3 하부 전극들은 상기 제2 하부 전극들과 상기 수평 방향으로 이격될 수 있다. 상기 제2 지지 구조물은 이를 관통하는 개구를 포함할 수 있고, 상기 개구는 서로 이웃하는 일부 복수의 제3 하부 전극들 사이에 형성될 수 있으며, 상기 제2 하부 전극들 사이, 및 상기 각 제2 하부 전극들과 상기 제3 하부 전극들 중에서 이에 인접하는 제3 하부 전극 사이에는 형성되지 않을 수 있다.
예시적인 실시예들에 따른 디커플링 커패시터 구조물은 하부 전극들의 측벽에 접촉하여 이들을 지지하는 지지 구조물을 포함할 수 있으며, 상기 지지 구조물은 외부로부터 충격을 받더라도 크랙이 발생하지 않을 수 있다. 이에 따라, 상기 디커플링 커패시터는 안정된 구조를 가질 수 있다.
도 1 내지 도 11은 예시적인 실시예들에 따른 디커플링 커패시터(decoupling capacitor) 구조물을 형성하는 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 12 및 13은 비교예에 따른 디커플링 커패시터 구조물에 포함된 지지 구조물과 예시적인 실시예들에 따른 디커플링 커패시터 구조물에 포함된 지지 구조물의 크랙 발생 여부를 설명하기 위한 평면도들이다.
도 14 내지 도 18은 예시적인 실시예들에 따른 디커플링 커패시터 구조물에 포함된 제2 하부 전극들, 및 이를 지지하는 지지 구조물을 형성하기 위한 제4 개구들(70)의 레이아웃을 설명하기 위한 평면도들이다.
도 19 및 20은 예시적인 실시예들에 따른 디커플링 커패시터 구조물을 설명하기 위한 단면도들이다.
도 21 내지 60은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 디커플링 커패시터 구조물 및 그 형성 방법, 및 상기 디커플링 커패시터 구조물을 포함하는 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1 내지 도 11은 예시적인 실시예들에 따른 디커플링 커패시터(decoupling capacitor) 구조물을 형성하는 방법을 설명하기 위한 평면도들 및 단면도들이다.
구체적으로, 도 2, 4, 6 및 10은 평면도들이고, 도 1, 3, 5, 7-9 및 11은 대응하는 평면도들의 X-X'선을 따라 절단한 단면도들이다.
도 1을 참조하면, 도전성 패드(10) 및 절연성 분리 패턴(15) 상에 제1 몰드막(20), 제1 지지막(30), 제2 몰드막(25) 및 제2 지지막(35)을 순차적으로 형성할 수 있다.
도전성 패드(10)는 기판 상에 도전성 패드막을 형성하고, 이를 관통하여 상기 기판의 상면을 노출시키는 제1 개구를 형성함으로써 형성될 수 있으며, 절연성 분리 패턴(15)은 상기 제1 개구를 채우는 절연성 분리막을 상기 기판 상에 형성하고, 도전성 패드(10)의 상면이 노출될 때까지 상기 절연성 분리막을 평탄화함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 절연성 분리 패턴(15)은 상기 기판 상에 제1 방향(D1)으로 연장될 수 있으며, 상기 도전성 패드막을 제1 방향(D1)과 수직한 제2 방향(D2)을 따라 2개로 분리시킬 수 있다. 이에 따라, 절연성 분리 패턴(15)의 제2 방향(D2)으로의 각 양 측에는 도전성 패드(10)가 하나씩 형성될 수 있다.
각 제1 및 제2 몰드막들(20, 25)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 각 제1 및 제2 지지막들(30, 35)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 다만 본 발명의 개념은 이에 한정되지는 않으며, 제1 및 제2 몰드막들(20, 25)과 제1 및 제2 지지막들(30, 35)은 서로 동일하지 않고 다른 절연성 물질이기만 하면 이들을 각각 포함할 수 있다.
도 2 및 3을 참조하면, 제1 및 제2 지지막들(30, 35) 및 제1 및 제2 몰드막들(20, 25)을 관통하여 각 도전성 패드들(10)의 상면을 노출시키는 제2 및 제3 개구들(40, 45)을 형성할 수 있다.
예시적인 실시예들에 있어서, 각 도전성 패드들(10) 상에는 제2 및 제3 개구들(40, 45)이 상부에서 보았을 때 예를 들어, 벌집 패턴(honeycomb pattern)으로 배열될 수 있다. 다만, 본 발명의 개념은 이에 한정되지는 않으며, 제2 및 제3 개구들(40, 45)은 각 도전성 패드들(10) 상에서 상부에서 보았을 때 이와는 다른 패턴, 예를 들어, 사각형의 격자 배턴 등으로 배열될 수도 있다. 또한, 도면 상에는 각 도전성 패드들(10) 상에 예시적으로 17행x10열로 배열된 제2 및 제3 개구들(40, 45)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 이보다 더 많은 개수, 혹은 더 적은 개수의 제2 및 제3 개구들(40, 45)이 형성될 수도 있다.
예시적인 실시예들에 있어서, 제3 개구들(45)은 각 도전성 패드들(10) 상에서 절연성 분리 패턴(15)에 인접한 영역에 제1 방향(D1)을 따라 서로 이격되도록 일 열로 배열될 수 있으며, 제2 개구들(40)은 제3 개구들(45)과 제2 방향(D2)으로 이격되도록 배열될 수 있다.
제2 및 제3 개구들(40, 45)은 제2 지지막(35) 상에 포토레지스트 패턴을 형성하고 이를 식각 마스크로 사용하는 식각 공정에 의해 형성될 수 있다. 상기 식각 공정 시 로딩 효과(loading effect)에 의해서, 제2 및 제3 개구들(40, 45) 중에서 가장자리에 형성된 것들, 즉 제2 개구들(40) 중에서 각 제1 및 제2 방향들(D1, D2)의 가장자리에 형성된 것들 및 제3 개구들(45)은 상대적으로 식각이 덜 되어 도전성 패드(10)의 상면을 노출시키지 못하는 낫-오픈(not open) 불량이 발생할 수 있다. 이에 따라, 상기 낫-오픈 불량을 해소하기 위해서, 각 도전성 패드들(10) 상에서 제1 및 제2 방향들(D1, D2)의 가장자리에 형성된 제2 개구들(40), 및 제3 개구들(45)의 폭은 제2 개구들(40) 중에서 가운데에 형성된 것들의 폭보다 다소 크게 형성될 수 있다.
도 4 및 5를 참조하면, 제2 및 제3 개구들(40, 45) 내에 제1 및 제2 하부 전극들(50, 55)을 형성할 수 있다.
즉, 제2 및 제3 개구들(40, 45)에 의해 노출된 도전성 패드(10)의 상면 및 제2 지지막(35) 상에 제2 및 제3 개구들(40, 45)을 채우는 하부 전극막을 형성한 후, 제2 지지막(35)의 상면이 노출될 때까지 상기 하부 전극막을 평탄화함으로써, 제2 및 제3 개구들(40, 45) 내에 각각 제1 및 제2 하부 전극들(50, 55)을 형성할 수 있다.
제1 및 제2 하부 전극들(50, 55)은 수직 방향으로 연장되는 필라(pillar) 형상을 가질 수 있으며, 예를 들어, 불순물이 도핑된 폴리실리콘, 금속, 금속 질화물 등과 같은 도전성 물질을 포함할 수 있다.
도 6 및 7을 참조하면, 제2 지지막(35) 및 제1 및 제2 하부 전극들(50, 55) 상에 제4 개구(70)를 갖는 식각 마스크(60)를 형성할 수 있다.
식각 마스크(60)는 예를 들어, 포토레지스트 패턴일 수 있으며, 혹은 하드 마스크 및 포토레지스트 패턴이 적층된 복합막일 수도 있다.
예시적인 실시예들에 있어서, 제4 개구(70)는 수평 방향으로 서로 이웃하는 복수의 제1 하부 전극들(50)의 일부 및 그 사이의 제2 지지막(35) 부분을 노출시키도록 형성될 수 있다. 도면 상에서는 예시적으로 제4 개구(70)가 상기 수평 방향으로 서로 이웃하는 4개의 제1 하부 전극들(50) 혹은, 각 도전성 패드들(10) 가장자리 상에 형성되어 상기 수평 방향으로 서로 이웃하는 3개의 제1 하부 전극들(50)을 노출시키는 것이 도시되어 있다.
예시적인 실시예들에 있어서, 제4 개구(70)는 상기 수평 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 예를 들어, 벌집 패턴, 사각형의 격자 패턴 등과 같은 일정한 패턴으로 배열될 수 있다. 예시적인 실시예들에 있어서, 제4 개구(70)는 상부에서 보았을 때, 예를 들어 타원 형상을 가질 수 있으며, 도면 상에서는 제1 및 제2 방향들(D1, D2)로 각각 단축 및 장축을 갖는 타원형이 도시되어 있다.
한편, 제2 및 제3 개구들(40, 45)과 유사하게, 낫-오픈 불량을 해소하기 위해서, 각 도전성 패드들(10) 상에서 제1 및 제2 방향들(D1, D2)의 가장자리에 형성된 제4 개구들(70)의 폭은 가운데에 형성된 것들의 폭보다 다소 크게 형성될 수 있다.
예시적인 실시예들에 있어서, 제4 개구(70)는 절연성 분리 패턴(15)에 인접하여 배치된 제2 하부 전극들(55)은 노출시키지 않을 수 있다.
이후, 식각 마스크(60)를 사용하는 제1 건식 식각 공정을 수행하여 제2 지지막(35)을 식각함으로써 제2 지지 패턴(34)을 형성할 수 있으며, 이에 따라 제2 몰드막(25)의 상면이 부분적으로 노출될 수 있다. 이에 따라, 제2 지지 패턴(34)은 평판 형상에서 상기 수평 방향으로 서로 이웃하는 복수의 제1 하부 전극들(50)의 사이 부분이 제거된 형상을 가질 수 있다.
이후, 상기 노출된 제2 몰드막(25)에 대해 제1 습식 식각 공정을 수행할 수 있다. 상기 제1 습식 식각 공정은 등방성 식각 공정으로서 제2 몰드막(25)이 전체적으로 제거될 수 있으며, 이에 따라 제1 지지막(30)의 상면을 노출시키는 제5 개구(27)가 형성될 수 있다.
이후, 식각 마스크(60)를 사용하는 제2 건식 식각 공정을 수행하여 제1 지지막(30)을 식각함으로써 제1 지지 패턴(32)을 형성할 수 있으며, 이에 따라 제1 몰드막(20)의 상면이 부분적으로 노출될 수 있다. 이에 따라, 제1 지지 패턴(32)은 평판 형상에서 상기 수평 방향으로 서로 이웃하는 복수의 제1 하부 전극들(50)의 사이 부분이 제거된 형상을 가질 수 있다. 즉, 제1 지지 패턴(32)은 제2 지지 패턴(34)과 동일하거나 유사한 형상을 가질 수 있다. 제1 및 제2 지지 패턴들(32, 34)은 함께 지지 구조물을 형성할 수 있다.
이후, 상기 노출된 제1 몰드막(20)에 대해 제2 습식 식각 공정을 수행할 수 있다. 상기 제2 습식 식각 공정은 등방성 식각 공정으로서 제1 몰드막(20)이 전체적으로 제거될 수 있으며, 이에 따라 도전성 패드(10)의 상면을 노출시키는 제6 개구(21)가 형성될 수 있다.
한편, 제4 개구(70)의 하부에 형성되어 이와 연통되며, 상기 제1 및 제2 건식 식각 공정들 및 상기 제1 및 제2 습식 식각 공정들을 통해 상기 수평 방향으로 서로 이웃하는 복수의 제1 하부 전극들(50)의 사이 부분이 제거되어 형성된 공간은 제7 개구(73)로 지칭될 수 있다.
이후 식각 마스크(60)가 제거될 수 있으며, 이에 따라, 제2 지지 패턴(34) 및 제1 및 제2 하부 전극들(50, 55)의 상면이 노출될 수 있다. 식각 마스크(60)가 포토레지스트 패턴인 경우, 예를 들어, 애싱(ashing) 및/또는 스트립(stripping) 공정을 통해 제거될 수 있다.
도 8을 참조하면, 제1 및 제2 하부 전극들(50, 55) 및 제1 및 제2 지지 패턴들(32, 34)의 표면, 및 도전성 패드(10) 및 절연성 분리 패턴(15)의 상면에 유전막(80)을 형성할 수 있다.
이에 따라, 유전막(80)은 제5 내지 제7 개구들(21, 27, 73)을 부분적으로 채울 수 있다.
유전막(80)은 예를 들어, 금속 산화물과 같은 고유전 물질을 포함할 수 있다.
도 9를 참조하면, 유전막(80)의 표면에 제1 상부 전극막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 상부 전극막은 제5 및 제6 개구들(21, 27)을 부분적으로 채울 수 있으며, 제7 개구(73)의 나머지 부분을 채울 수 있다.
상기 제1 상부 전극막은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물, 혹은 티타늄, 탄탈륨 등과 같은 금속을 포함할 수 있다.
이후, 상기 제1 상부 전극막을 패터닝하여 제1 상부 전극(90)을 형성할 수 있으며, 제1 상부 전극(90) 하부에 형성된 유전막(80) 및 제1 및 제2 지지 패턴들(32, 34)을 부분적으로 제거하여, 각 도전성 패드(10)의 가장자리 부분의 상면을 노출시킬 수 있다.
이후, 도전성 패드(10) 상에 제1 상부 전극(90), 유전막(80) 및 제1 및 제2 지지 패턴들(32, 34)을 커버하는 제2 상부 전극막을 형성하고, 도전성 패드(10) 상면에 형성된 상기 제2 상부 전극막 부분을 부분적으로 제거하여 제2 상부 전극(95)을 형성할 수 있다. 이때, 제2 상부 전극(95)은 제5 및 제6 개구들(21, 27)의 나머지 부분을 채울 수 있다.
제2 상부 전극(95)은 예를 들어, 붕소와 같은 p형 불순물이 도핑된 실리콘-게르마늄을 포함할 수 있다.
각 도전성 패드들(10) 상에 형성된 제1 및 제2 하부 전극들(50, 55), 유전막(80), 제1 및 제2 상부 전극들(90, 95), 및 상기 지지 구조물은 함께 커패시터 구조물을 형성할 수 있으며, 벌집 패턴 혹은 격자 패턴으로 복수 개로 배열되는 각 제1 및 제2 하부 전극들(50, 55), 및 이에 대응하는 유전막(80), 제1 및 제2 상부 전극들(90, 95) 부분은 함께 커패시터(97)로 지칭될 수 있다.
이에 따라, 상기 커패시터 구조물은 각 도전성 패드들(10) 상에서 제1 및 제2 방향들(D1, D2)을 따라 복수 개로 배열된 커패시터들(97)을 포함할 수 있으며, 또한 각 도전성 패드들(10) 상에 형성되는 커패시터들(97)은 유전막(80) 및 제1 및 제2 상부 전극들(90, 95)을 서로 공유할 수 있다.
나아가, 제2 방향(D2)으로 서로 인접하여 한 쌍을 이루는 도전성 패드들(10) 상에 각각 형성된 상기 커패시터 구조물들은 유전막(80) 및 제1 및 제2 상부 전극들(90, 95)을 서로 공유할 수 있다.
이와 같이, 한 쌍의 도전성 패드들(10) 상에 각각 형성된 복수의 커패시터들(97) 및 이를 지지하는 상기 지지 구조물을 포함하는 상기 커패시터 구조물들은 디커플링 커패시터 구조물을 형성할 수 있다.
상기 지지 구조물에 포함된 제1 및 제2 지지 패턴들(32, 34)은 각 도전성 패드들(10) 상에 형성된 각 제1 및 제2 하부 전극들(50, 55)의 중앙부 측벽 및 상부 측벽에 형성될 수 있으며, 이들은 제7 개구(73)가 형성된 부분을 제외하고는 평판 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 상기 지지 구조물은 제2 방향(D2)으로 서로 인접하여 한 쌍을 이루는 도전성 패드들(10) 상에 각각 형성된 상기 커패시터 구조물들을 서로 연결하도록 일체적으로 형성될 수 있다.
한편, 지금까지는 상기 지지 구조물이 제1 및 제2 지지 패턴들(32, 34)을 모두 포함하는 것에 대해서 설명하였지만, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 상기 지지 구조물은 제1 및 제2 지지 패턴들(32, 34) 중 어느 하나만을 포함할 수도 있다.
도 11을 참조하면, 도전성 패드들(10) 및 제2 상부 전극(95) 상에 층간 절연막(810)을 형성하고, 이를 관통하여 한 쌍의 도전성 패드들(10) 상면에 각각 접촉하는 제1 및 제2 콘택 플러그들(820, 825)을 형성한 후, 이들 상면에 각각 접촉하는 제1 및 제2 배선들(830, 835)을 형성할 수 있다.
층간 절연막(810)은 예를 들어, 실리콘 산화물과 같은 산화물, 혹은 저유전 물질을 포함할 수 있으며, 제1 및 제2 콘택 플러그들(820, 825) 및 제1 및 제2 배선들(830, 835)은 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 배선들(830, 835)에는 각각 전원 전압(VDD)과 접지 전압(VSS)이 인가될 수 있다.
이후, 층간 절연막(810) 및 제1 및 제2 배선들(830, 835) 상에 상부 층간 절연막들 및 상부 배선들을 추가적으로 형성할 수 있다.
전술한 공정들을 통해 형성된 상기 디커플링 커패시터 구조물은 제1 및 제2 하부 전극들(50, 55)의 측벽에 접촉하여 이들을 서로 연결시키면서 지지하는 상기 지지 구조물을 포함할 수 있으며, 상기 지지 구조물은 외부로부터의 충격에 강할 수 있다. 이에 따라, 상기 지지 구조물을 포함하는 상기 디커플링 커패시터 구조물은 안정된 구조를 가질 수 있다.
한편, 상기 디커플링 커패시터 구조물은 다음과 같은 구조적 특징을 가질 수 있다.
즉, 상기 디커플링 커패시터 구조물은 상기 기판 상에 형성되어 제1 방향(D1)으로 연장된 절연성 분리 패턴(15); 상기 기판 상에 형성되어 제2 방향(D2)으로의 절연성 분리 패턴(15)의 양 측들에 각각 형성된 도전성 패드들(10); 각 도전성 패드들(10) 상에서 상기 수평 방향으로 서로 이격된 하부 전극들(50, 55); 하부 전극들(50, 55) 사이에 형성되어 이들의 측벽에 접촉하며 하부 전극들(50, 55)을 서로 연결시키고 지지하는 지지 구조물(32, 34); 하부 전극들(50, 55)의 표면 및 지지 구조물(32, 34)의 표면에 형성된 유전막(80); 및 유전막(80)의 표면에 형성된 상부 전극 구조물(90, 95)을 포함할 수 있다.
예시적인 실시예들에 있어서, 하부 전극들(50, 55)은 절연성 분리 패턴(15)에 인접하여 제1 방향(D1)으로 배열된 제2 하부 전극들(55), 및 제2 하부 전극들(55)과 상기 수평 방향으로 이격된 제1 하부 전극들(50)을 포함할 수 있다.
예시적인 실시예들에 있어서, 지지 구조물(32, 34)은 이를 관통하는 제7 개구(73)를 포함할 수 있으며, 제7 개구(73)는 상기 수평 방향으로 서로 이웃하는 일부 복수의 제1 하부 전극들(50) 사이에 형성될 수 있고, 제2 하부 전극들(55) 사이, 및 각 제2 하부 전극들(55)과 제1 하부 전극들(50) 중에서 이에 인접하는 제1 하부 전극(50) 사이에는 형성되지 않을 수 있다.
예시적인 실시예들에 있어서, 각 제2 하부 전극들(55)의 제2 폭(W2)은 제1 하부 전극들(50) 중 적어도 일부, 즉 각 도전성 패드(10)의 가운데 부분 상에 형성된 제1 하부 전극들(50)의 제1 폭(W1)보다 클 수 있다.
예시적인 실시예들에 있어서, 제7 개구(73)는 상기 수평 방향으로 서로 이웃하는 3개 혹은 4개의 제1 하부 전극들(50) 사이에 형성될 수 있다.
예시적인 실시예들에 있어서, 제7 개구(73)는 상기 수평 방향으로 이격되도록 복수 개로 형성될 수 있으며, 제7 개구들(73) 중에서 제2 하부 전극들(55)에 인접한 제7 개구들(73)의 폭은 이들에 상기 수평 방향으로 이격된 제7 개구들(73) 중 적어도 일부에 비해 더 큰 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 제7 개구(73)는 상부에서 보았을 때, 타원의 일부 형상을 가질 수 있으며, 상기 타원은 제2 방향(D2)의 장축 및 제1 방향(D1)의 장축을 가질 수 있다.
예시적인 실시예들에 있어서, 지지 구조물은(32, 34)은 각 제1 및 제2 하부 전극들(50, 55)의 중앙부 측벽에 접촉하는 제1 지지 패턴(32), 및 각 제1 및 제2 하부 전극들(50, 55)의 상부 측벽에 접촉하는 제2 지지 패턴(34)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제7 개구(73) 내에는 유전막(80) 및 상부 전극 구조물(90, 95)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상부 전극 구조물(90, 95)은 유전막(80)의 표면에 형성된 제1 상부 전극(90), 및 제1 상부 전극(90)의 표면에 형성된 제2 상부 전극(95)을 포함할 수 있다.
예시적인 실시예들에 있어서, 지지 구조물(32, 34)은 도전성 패드들(10) 상에 형성된 제1 및 제2 하부 전극들(50, 55)의 측벽에 공통적으로 접촉하여 이들을 서로 연결시키며 지지할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 배선들(830, 835)이 도전성 패드들(10) 상에 각각 형성되어 이들과 전기적으로 연결될 수 있으며, 제1 및 제2 배선들(830, 835)에는 각각 전원 전압 및 접지 전압이 인가될 수 있다.
도 12 및 13은 비교예에 따른 디커플링 커패시터 구조물에 포함된 지지 구조물과 예시적인 실시예들에 따른 디커플링 커패시터 구조물에 포함된 지지 구조물의 크랙 발생 여부를 설명하기 위한 평면도들이다.
도 12 및 13은 도 6의 Y 영역에 대한 도면으로서, 설명의 편의상, 제1 및 제2 하부 전극들(50, 55), 제2 지지 패턴(34), 제4 및 제7 개구들(70, 73) 및 절연성 분리 패턴(15)만을 도시하고 있다.
도 12 및 13을 참조하면, 상기 디커플링 커패시터 구조물에 포함된 제1 및 제2 하부 전극들(50, 55)의 쓰러짐을 방지하기 위해서 제1 및 제2 지지 패턴들(32, 34)을 포함하는 지지 구조물이 형성될 수 있다. 이때, 제1 및 제2 지지 패턴들(32, 34)은 제1 및 제2 지지막들(30, 35)을 형성하고, 제4 개구(70)를 갖는 식각 마스크(60)를 사용하는 식각 공정을 통해 이들을 부분적으로 제거함으로써 형성될 수 있다.
그런데, 로딩 효과에 따른 낫-오픈 불량을 해소하기 위해서 각 도전성 패드들(10)의 가장자리 상에 형성된 제2 하부 전극들(55)의 제2 폭(w2)은 각 도전성 패드들(10)의 가운데 상에 형성된 제1 하부 전극들(50)의 제1 폭(w1)에 비해 상대적으로 클 수 있으며, 제4 개구들(70) 역시 이와 유사하게 각 도전성 패드들(10)의 가장자리 상에 형성된 것들의 제4 폭(w4)이 가운데 상에 형성된 것들의 제3 폭(w3)에 비해 상대적으로 클 수 있다.
도 12를 참조하면, 비교예에 따른 디커플링 커패시터 구조물에서, 제4 개구(70)가 각 도전성 패드들(10)의 가장자리 상에 형성된 제2 하부 전극들(55)의 일부도 노출시키도록 형성되는 경우에는, 각 도전성 패드들(10)의 가장자리 상에 형성된 제4 개구(70) 혹은 제7 개구(73)와 이에 의해 노출되지 않으며 이와 이웃하는 제2 하부 전극(55) 사이의 제2 거리(d2)는 각 도전성 패드들(10)의 가운데 상에 형성된 제4 개구(70) 혹은 제7 개구(73)와 이에 의해 노출되지 않으며 이와 이웃하는 제1 하부 전극(50) 사이의 제1 거리(d1)에 비해 작을 수 있다. 이에 따라, 외부로부터 충격을 받은 경우, 각 제1 및 제2 지지 패턴들(32, 34)에서 상대적으로 작은 폭을 갖는 각 도전성 패드들(10)의 가장자리 상에 형성된 부분에 크랙이 발생할 수 있다.
하지만 도 13을 참조하면, 예시적인 실시예들에 따른 디커플링 커패시터 구조물에서, 제4 개구(70)는 각 도전성 패드들(10)의 가장자리 상에 형성된 제2 하부 전극들(55)을 노출시키지 않으며, 이보다는 가운데 부분에 근접한 제1 하부 전극들(50)의 일부만을 노출시킬 수 있다.
이에 따라, 각 도전성 패드들(10)의 가장자리 상에 형성된 제4 개구(70) 혹은 제7 개구(73)와 이에 의해 노출되지 않으며 이와 이웃하는 제1 하부 전극(50) 사이의 제3 거리(d3)는 각 도전성 패드들(10)의 가운데 상에 형성된 제4 개구(70) 혹은 제7 개구(73)와 이에 의해 노출되지 않으며 이와 이웃하는 제1 하부 전극(50) 사이의 제1 거리(d1)에 비해서는 작을 수 있지만, 도 12에 도시된 제2 거리(d2)에 비해서는 클 수 있다. 따라서 외부로부터 충격을 받은 경우에도, 각 제1 및 제2 지지 패턴들(32, 34)에서 각 도전성 패드들(10)의 가장자리 상에 형성된 부분에 크랙이 발생하는 것이 감소하거나 방지될 수 있다.
도 14 내지 도 18은 예시적인 실시예들에 따른 디커플링 커패시터 구조물에 포함된 제2 하부 전극들, 및 이를 지지하는 지지 구조물을 형성하기 위한 제4 개구들(70)의 레이아웃을 설명하기 위한 평면도들로서, 도 6에 대응하는 도면들이다.
도 14를 참조하면, 제2 하부 전극들(55)은 각 도전성 패드들(10) 상에서 절연성 분리 패턴(15)에 인접한 영역에 제2 방향(D2)을 따라 서로 이격되는 2개의 열들에 각각 배치될 수 있으며, 상기 각 열들 내에서 제2 하부 전극들(55)은 제1 방향(D1)을 따라 서로 이격되도록 배열될 수 있다. 이때, 상기 각 열들 내에 배치된 제2 하부 전극들(55)은 각각 제1 및 제2 그룹들을 형성할 수 있다.
즉, 도 6에 도시된 것에 비해서, 절연성 분리 패턴(15)에 인접한 영역에 형성되는 제2 하부 전극들(55)의 열이 1개 더 추가된 것이다. 이에 따라, 지지 구조물을 형성하기 위한 제4 개구들(70)의 위치는 각 도전성 패드들(10)의 가장자리로부터 보다 가운데에 인접하도록 형성될 수 있으며, 상기 지지 구조물의 크랙 발생이 좀더 감소하거나 방지될 수 있다.
도 15를 참조하면, 제4 개구(70)는 상기 수평 방향으로 서로 이웃하는 3개의 제1 하부 전극들(50) 혹은, 각 도전성 패드들(10) 가장자리 상에 형성되어 상기 수평 방향으로 서로 이웃하는 2개의 제1 하부 전극들(50)을 노출시킬 수 있다. 예시적인 실시예들에 있어서, 제4 개구(70)는 상부에서 보았을 때, 원 형상을 가질 수 있다.
도 16을 참조하면, 도 15에 도시된 것에 비해서, 절연성 분리 패턴(15)에 인접한 영역에 형성되는 제2 하부 전극들(55)의 열이 1개 더 추가될 수 있다.
도 17을 참조하면, 제4 개구(70)는 상기 수평 방향으로 서로 이웃하는 4개의 제1 하부 전극들(50) 혹은, 각 도전성 패드들(10) 가장자리 상에 형성되어 상기 수평 방향으로 서로 이웃하는 2개의 제1 하부 전극들(50)을 노출시킬 수 있다.
예시적인 실시예들에 있어서, 제4 개구(70)는 상부에서 보았을 때, 타원 형상을 가질 수 있으며, 제1 및 제2 방향들(D1, D2)과 예각을 이루는 방향으로 각각 단축 및 장축을 가질 수 있다.
도 18을 참조하면, 도 17에 도시된 것에 비해서, 절연성 분리 패턴(15)에 인접한 영역에 형성되는 제2 하부 전극들(55)의 열이 1개 더 추가될 수 있다.
한편 도시하지는 않았으나, 제4 개구(70)가 상부에서 보았을 때 타원 형상을 갖는 경우, 상기 타원 형상이 제1 및 제2 방향들(D1, D2)의 장축과 단축을 가질 수도 있음은 자명하다.
도 19 및 20은 예시적인 실시예들에 따른 디커플링 커패시터 구조물을 설명하기 위한 단면도들이다.
도 19를 참조하면, 제7 개구(73) 내에 유전막(80) 및 제1 상부 전극(90)뿐만 아니라 제2 상부 전극(95)도 형성될 수 있다.
도 20을 참조하면, 각 제1 및 제2 하부 전극들(50, 55)은 하단이 막힌 중공의 실린더 형상 혹은 컵 형상을 가질 수 있다.
이에 따라, 유전막(80)은 각 제1 및 제2 하부 전극들(50, 55)의 상면 및 외측벽뿐만 아니라 내측벽에도 형성될 수 있다.
도 21 내지 60은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 21, 24, 29, 33, 40, 44, 49 및 55는 평면도들이고, 도 22, 25, 27, 30, 32, 34, 36, 38, 41, 45-46, 50 및 56은 대응하는 평면도들을 A-A'선으로 절단한 단면도들이며, 도 23, 26, 28, 31, 35, 37, 39, 42-43, 47, 51, 53, 57 및 59는 대응하는 평면도들을 B-B'선 및 C-C'선으로 각각 절단한 단면들을 포함하고, 도 48, 52, 54, 58 및 60은 대응하는 평면도들을 D-D'선으로 절단한 단면도들이다.
상기 반도체 장치의 제조 방법은 도 1 내지 도 20을 참조로 설명한 디커플링 커패시터 구조물을 형성하는 방법을 디램 장치에 적용한 것이다. 이에 따라, 상기 디커플링 커패시터 구조물을 형성하는 방법에 대한 중복적인 설명은 생략한다.
이하의 발명의 상세한 설명에서는, 기판(100) 상면에 평행하며 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하며, 또한 기판(100) 상면에 평행하고 각 제1 및 제2 방향들(D1, D2)과 예각을 이루는 방향을 제3 방향(D3)으로 정의하기로 한다.
도 21 내지 도 23을 참조하면, 제1 및 제2 영역들(I, II)을 포함하는 기판(100) 상에 각각 제1 및 제2 액티브 패턴들(103, 105)을 형성하고, 이들의 측벽을 커버하는 소자 분리 패턴 구조물(110)을 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
기판(100)의 제1 영역(I)은 메모리 셀들이 형성되는 셀 영역일 수 있으며, 기판(100)의 제2 영역(II)은 제1 영역(I)을 둘러싸면서 상기 메모리 셀들을 구동하는 주변 회로 패턴들이 형성되는 주변 회로 영역일 수 있다. 도면 상에서는 제1 영역(I)의 일부 및 제2 영역(II)의 일부만이 도시되어 있다.
제1 및 제2 액티브 패턴들(103, 105)은 기판(100)의 상부를 제거하여 제1 리세스를 형성함으로써 형성될 수 있으며, 제1 액티브 패턴(103)은 각각이 제3 방향(D3)으로 연장되며 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 또한, 제2 액티브 패턴(105)은 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 다만 도면 상에서는 제2 액티브 패턴들(105) 중에서 일부만이 도시되어 있다.
예시적인 실시예들에 있어서, 소자 분리 패턴 구조물(110)은 상기 제1 리세스의 내벽으로부터 순차적으로 적층된 제1 내지 제3 분리 패턴들(112, 114, 116)을 포함할 수 있다. 기판(100)의 제1 영역(I) 상에 형성되거나 혹은 기판(100)의 제2 영역(II) 중에서 일부 상에 형성되는 상기 제1 리세스는 그 폭이 상대적으로 작을 수 있으며, 이에 따라 상기 제1 리세스 내에는 제1 분리 패턴(112)만이 형성될 수 있다. 하지만, 기판(100)의 제1 및 제2 영역들(I, II) 사이에 형성되거나 혹은 제2 영역(II)의 일부 상에 형성되는 상기 제1 리세스는 그 폭이 상대적으로 클 수 있으며, 이에 따라 상기 제1 리세스 내에는 제1 내지 제3 분리 패턴들(112, 114, 116)이 모두 형성될 수 있다.
제1 및 제3 분리 패턴들(112, 116)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 분리 패턴(114)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 기판(100)의 제1 영역(I)에 형성된 제1 액티브 패턴(103) 및 소자 분리 패턴 구조물(110)을 부분적으로 식각하여 제1 방향(D1)으로 연장되는 제2 리세스를 형성할 수 있다.
이후, 상기 제2 리세스 내부에 제1 게이트 구조물(170)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 구조물(170)은 상기 제2 리세스의 저면 및 측벽에 형성된 제1 게이트 절연 패턴(120), 상기 제2 리세스의 저면 및 하부 측벽에 형성된 제1 게이트 절연 패턴(120) 부분 상에 형성된 제1 배리어 패턴(130), 제1 배리어 패턴(130) 상에 형성되어 상기 제2 리세스의 하부를 채우는 제1 도전 패턴(140), 제1 배리어 패턴(130) 및 제1 도전 패턴(140)의 상면에 형성된 제2 도전 패턴(150), 및 제2 도전 패턴(150)의 상면 및 제1 게이트 절연 패턴(120)의 상부 내측벽 상에 형성되어 상기 제2 리세스의 상부를 채우는 제1 게이트 마스크(160)를 포함할 수 있다. 이때, 제1 배리어 패턴(130), 제1 도전 패턴(140) 및 제2 도전 패턴(150)은 함께 제1 게이트 전극을 형성할 수 있다.
제1 게이트 절연 패턴(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 배리어 패턴(130)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 제1 도전 패턴(140)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있고, 제2 도전 패턴(150)은 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제1 게이트 마스크(160)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
다른 실시예에 있어서, 제1 게이트 전극 구조물(170)은 별도의 제1 배리어 패턴(130)을 포함하지 않고, 제1 게이트 절연 패턴(120), 제1 도전 패턴 (140), 제2 도전 패턴 (150) 및 제1 게이트 마스크(160)를 포함할 수도 있다. 이때, 제1 도전 패턴 (140)은 예를 들어, 티타늄 질화물(TiN)과 같은 금속 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 구조물(170)은 기판(100)의 제1 영역(I) 내에서 제1 방향(D1)을 따라 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 제1 게이트 구조물들(170)의 제1 방향(D1)으로의 말단들은 제2 방향(D2)으로 서로 얼라인될 수 있다.
도 24 내지 도 26을 참조하면, 기판(100)의 제1 및 제2 영역들(I, II) 상에 절연막 구조물(210)을 형성하고, 제2 영역(II) 상에 형성된 절연막 구조물(210) 부분을 제거한 후, 기판(100)의 제2 영역(II) 상에 형성된 제2 액티브 패턴(105) 상에, 예를 들어 열산화 공정을 수행하여, 제2 게이트 절연막(220)을 형성할 수 있다.
절연막 구조물(210)은 순차적으로 적층된 제1 내지 제3 절연막들(180, 190, 200)을 포함할 수 있으며, 제1 및 제3 절연막들(180, 200)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 절연막(190)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이와는 달리, 절연막 구조물(210) 중에서 제2 영역(II) 상에 형성된 제2 및 제3 절연막들(190, 200)을 제거하여, 제2 영역(II) 상에 잔류하는 제1 절연막(180)이 제2 게이트 절연막(220)의 역할을 수행할 수도 있으며, 이 경우에는 제2 게이트 절연막(220)이 제2 영역(II) 상에서 제2 액티브 패턴(105)뿐만 아니라 소자 분리 패턴 구조물(110) 상에도 형성될 수 있다.
이후, 절연막 구조물(210)을 패터닝하고, 이를 식각 마스크로 사용하여 하부의 제1 액티브 패턴(103), 소자 분리 패턴 구조물(110), 및 제1 게이트 구조물(170)에 포함된 제1 게이트 마스크(160)를 부분적으로 식각함으로써 제8 개구(230)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정 후 잔류하는 절연막 구조물(210)은 상부에서 보았을 때, 원 형상 혹은 타원 형상을 가질 수 있으며, 기판(100)의 제1 영역(I) 상에서 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 절연막 구조물들(210)은 서로 인접하는 제1 액티브 패턴들(103)의 서로 대향하는 제3 방향(D3)으로의 말단들과 기판(100) 상면에 수직한 수직 방향으로 오버랩될 수 있다.
도 27 및 28을 참조하면, 기판(100)의 제1 영역(I) 상에 형성된 절연막 구조물(210), 제8 개구(230)에 의해 노출된 제1 액티브 패턴(103), 소자 분리 패턴 구조물(110) 및 제1 게이트 구조물(170)의 상면, 및 기판(100)의 제2 영역(II) 상에 형성된 제2 게이트 절연막(220) 및 소자 분리 패턴 구조물(110) 상에 제3 도전막(240), 제2 배리어 막(250), 제4 도전막(260) 및 제1 마스크 막(270)을 순차적으로 적층할 수 있으며, 이들은 함께 도전 구조물 막을 형성할 수 있다. 이때, 제3 도전막(240)은 제8 개구(230)를 채울 수 있다.
제3 도전막(240)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 제2 배리어 막(250)은 예를 들어, 티타늄 실리콘 질화물(TiSiN)과 같은 금속 실리콘 질화물을 포함할 수 있으며, 제4 도전막(260)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있고, 제1 마스크 막(270)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 29 내지 도 31을 참조하면, 상기 도전 구조물 막 및 제2 게이트 절연막(220)을 패터닝하여, 기판(100)의 제2 영역(II) 상에 제2 게이트 구조물(330)을 형성할 수 있다.
제2 게이트 구조물(330)은 기판(100) 상면에 수직한 수직 방향을 따라 순차적으로 적층된 제2 게이트 절연 패턴(280), 제3 도전 패턴(290), 제2 배리어 패턴(300), 제4 도전 패턴(310) 및 제2 게이트 마스크(320)를 포함할 수 있으며, 순차적으로 적층된 제3 도전 패턴(290), 제2 배리어 패턴(300) 및 제4 도전 패턴(310)은 제2 게이트 전극을 형성할 수 있다.
제2 게이트 구조물(330)은 기판(100)의 제2 영역(II) 상에서 상기 수직 방향을 따라 제2 액티브 패턴(105)과 부분적으로 오버랩되도록 형성될 수 있다. 도면 상에서는 예시적으로, 제1 방향(D1)으로 각각 연장되며 제2 방향(D2)으로 서로 이격된 4개의 제2 게이트 구조물들(330)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다.
또한, 제1 방향(D1)으로 기판(100)의 제2 영역(II)에 인접한 기판(100)의 제1 영역(I)의 가장자리 부분 상에 형성된 상기 도전 구조물 막 부분도 함께 제거될 수 있으며, 이에 따라 절연막 구조물(210), 및 제8 개구(230)에 의해 노출된 제1 액티브 패턴(103), 소자 분리 패턴 구조물(110) 및 제1 게이트 구조물(170)의 상면도 부분적으로 노출될 수 있다.
한편, 제2 게이트 구조물(330)의 측벽에는 제1 스페이서 구조물이 형성될 수 있으며, 기판(100)의 제1 영역(I) 상에 잔류하는 상기 도전 구조물 막의 측벽에는 제2 스페이서 구조물이 형성될 수 있다. 이때, 상기 제1 스페이서 구조물은 제2 게이트 구조물(330)의 측벽으로부터 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 및 제3 게이트 스페이서들(340, 350)을 포함할 수 있으며, 상기 제2 스페이서 구조물은 상기 도전 구조물 막의 측벽으로부터 상기 수평 방향을 따라 순차적으로 적층된 제2 및 제4 게이트 스페이서들(345, 355)을 포함할 수 있다.
제1 및 제2 스페이서들(340, 345)은 상기 도전 구조물 막 및 제2 게이트 구조물(330)이 형성된 기판(100) 상에 제1 스페이서 막을 형성한 후 이를 이방성 식각하여 형성할 수 있으며, 제3 및 제4 스페이서들(350, 355)은 상기 도전 구조물 막, 제2 게이트 구조물(330), 및 제1 및 제2 스페이서들(340, 345)이 형성된 기판(100) 상에 제2 스페이서 막을 형성한 후, 이를 이방성 식각하여 형성할 수 있다.
제1 및 제2 스페이서들(340, 345)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제3 및 제4 스페이서들(350, 355)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
다만, 상기 각 제1 및 제2 스페이서 구조물들의 구성은 위에 한정되지는 않으며, 단일의 스페이서만을 포함하거나, 혹은 3개 이상의 스페이서들이 적층된 구성을 가질 수도 있다.
예시적인 실시예들에 있어서, 각 제2 게이트 구조물들(330)에 인접한 제2 액티브 패턴(105)의 상부에 불순물을 도핑하여 소스/드레인 층(도시되지 않음)을 형성할 수 있으며, 이들은 함께 트랜지스터를 형성할 수 있다. 다만, 제2 게이트 구조물들(330) 중 일부에 인접한 제2 액티브 패턴(105) 상부에는 불순물을 도핑하지 않을 수 있으며, 이들은 트랜지스터의 게이트 역할을 수행하지 않는 더미 게이트 구조물들일 수 있다. 도면 상에는 이와 같이 게이트 역할을 수행하지 않는 더미 게이트 구조물들만이 도시되어 있다.
이후, 상기 도전 구조물 막, 제2 게이트 구조물(330), 상기 제1 및 제2 스페이서 구조물들, 및 소자 분리 패턴 구조물(110)이 형성된 기판(100) 상에 제1 식각 저지막(360)을 형성할 수 있다. 제1 식각 저지막(360)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 32를 참조하면, 제1 식각 저지막(360) 상에 제1 층간 절연막(370)을 충분한 높이로 형성하고, 제2 게이트 구조물(330)의 상면 및 상기 도전 구조물 막의 상면에 형성된 제1 식각 저지막(360) 부분의 상면이 노출될 때까지 그 상부를 평탄화한 후, 제1 층간 절연막(370) 및 제1 식각 저지막(360) 상에 제1 캐핑막(380)을 형성할 수 있다.
이에 따라, 제1 층간 절연막(370)은 제2 게이트 구조물들(330)의 측벽에 각각 형성된 상기 제1 스페이서 구조물들 사이의 공간, 및 제2 게이트 구조물(330)의 측벽에 형성된 상기 제1 스페이서 구조물과 상기 도전 구조물 막의 측벽에 형성된 상기 제2 스페이서 구조물 사이의 공간을 채울 수 있다.
제1 층간 절연막(370)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제1 캐핑막(380)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 33 내지 도 35를 참조하면, 기판(100)의 제1 영역(I) 상에 형성된 제1 캐핑막(380) 부분을 식각하여 제1 캐핑 패턴(385)을 형성할 수 있으며, 이를 식각 마스크로 사용하여 제1 식각 저지막(360), 제1 마스크 막(270), 제4 도전막(260), 제2 배리어 막(250) 및 제3 도전막(240)을 순차적으로 식각할 수 있다.
예시적인 실시예들에 있어서, 제1 캐핑 패턴(385)은 기판(100)의 제1 영역(I) 상에서 제2 방향(D2)으로 각각 연장되고 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 한편, 기판(100)의 제2 영역(II) 상에는 제1 캐핑막(380)이 잔류할 수 있다.
상기 식각 공정을 수행함에 따라, 기판(100)의 제1 영역(I) 상에서, 제8 개구(230) 상에는 순차적으로 적층된 제5 도전 패턴(245), 제3 배리어 패턴(255), 제6 도전 패턴(265), 제1 마스크(275), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)이 형성될 수 있으며, 제8 개구(230) 바깥의 절연막 구조물(210)의 제2 절연막(190) 상에는 순차적으로 적층된 제3 절연 패턴(205), 제5 도전 패턴(245), 제3 배리어 패턴(255), 제6 도전 패턴(265), 제1 마스크(275), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)이 형성될 수 있다.
이하에서는, 순차적으로 적층된 제5 도전 패턴(245), 제3 배리어 패턴(255), 제6 도전 패턴(265), 제1 마스크(275), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)을 함께 비트 라인 구조물(395)로 지칭하기로 한다. 예시적인 실시예들에 있어서, 비트 라인 구조물(395)은 기판(100)의 제1 영역(I) 상에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
한편, 제1 방향(D1)을 따라 기판(100)의 제2 영역(II)에 인접한 기판(100)의 제1 영역(I) 부분 상에는, 순차적으로 적층된 제7 도전 패턴(247), 제4 배리어 패턴(257), 제8 도전 패턴(267) 및 제2 마스크(277)를 포함하며 제2 방향(D2)으로 연장되는 더미 비트 라인 구조물이 형성될 수 있으며, 제2 게이트 구조물(330), 상기 더미 비트 라인 구조물, 상기 제1 및 제2 스페이서 구조물들, 절연막 구조물(210)의 일부, 및 소자 분리 패턴 구조물(110) 상에는 제1 식각 저지막(360)이 잔류할 수 있다. 또한, 제2 게이트 구조물(330) 및 상기 더미 비트 라인 구조물의 상면에 형성된 제1 식각 저지막(360) 부분, 및 제1 층간 절연막(370) 상에는 제1 캐핑막(380)이 잔류할 수 있다.
도 36 및 37을 참조하면, 비트 라인 구조물(395), 상기 더미 비트 라인 구조물, 및 제1 캐핑막(380) 등이 형성된 기판(100) 상에 제5 스페이서 막을 형성한 후, 상기 제5 스페이서 막 상에 제4 및 제5 절연막들을 순차적으로 형성할 수 있다.
상기 제5 스페이서 막은 제2 절연막(190) 상에 형성된 비트 라인 구조물(395) 부분 아래의 제3 절연 패턴(205)의 측벽도 커버할 수 있으며, 상기 제5 절연막은 제8 개구(230)의 나머지 부분을 모두 채울 수 있다.
상기 제5 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있고, 상기 제4 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 제5 절연막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 식각 공정을 수행하여, 상기 제4 및 제5 절연막들을 식각할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 예를 들어, 인산(H2PO3), SC1 및 불산(HF)을 식각액으로 사용하는 습식 식각 공정에 의해 수행될 수 있으며, 상기 제4 및 제5 절연막들 중에서 제8 개구(230) 내에 형성된 부분을 제외한 나머지 부분은 모두 제거될 수 있다. 이에 따라, 상기 제5 스페이서 막의 표면 대부분, 즉 제8 개구(230) 내에 형성된 부분 이외의 상기 제5 스페이서 막 부분이 모두 노출될 수 있으며, 제8 개구(230) 내에 잔류하는 상기 제4 및 제5 절연막들 부분은 각각 제4 및 제5 절연 패턴들(410, 420)을 형성할 수 있다.
이후, 상기 노출된 제5 스페이서 막 표면 및 제8 개구(230) 내에 형성된 제4 및 제5 절연 패턴들(410, 420) 상에 제6 스페이서 막을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(395)의 측벽을 커버하는 제6 스페이서(430)를 상기 제5 스페이서 막 표면, 및 제4 및 제5 절연 패턴들(410, 420) 상에 형성할 수 있다. 이때, 제6 스페이서(430)는 상기 더미 비트 라인 구조물의 측벽에도 형성될 수 있다. 상기 제6 스페이서 막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제1 캐핑 패턴(385) 및 제6 스페이서(430)를 식각 마스크로 사용하는 건식 식각 공정을 수행하여, 제1 액티브 패턴(103) 상면을 노출시키는 제9 개구(440)를 형성할 수 있으며, 제9 개구(440)에 의해 소자 분리 패턴 구조물(110)에 포함된 제1 분리 패턴(112)의 상면, 및 제1 게이트 마스크(160)의 상면도 노출될 수 있다.
상기 건식 식각 공정에 의해서, 제1 캐핑 패턴(385) 상면, 제2 절연막(190) 상면 및 제1 캐핑막(380) 상면에 형성된 상기 제5 스페이서 막 부분이 제거될 수 있으며, 이에 따라 비트 라인 구조물(395)의 측벽을 커버하는 제5 스페이서(400)가 형성될 수 있다. 이때, 제5 스페이서(400)는 상기 더미 비트 라인 구조물의 측벽도 커버할 수 있다.
또한, 상기 건식 식각 공정에서, 제1 및 제2 절연막들(180, 190)도 부분적으로 제거되어 비트 라인 구조물(395) 하부에 각각 제1 및 제2 절연 패턴들(185, 195)로 잔류할 수 있다. 비트 라인 구조물(395) 하부에 순차적으로 적층된 제1 내지 제3 절연 패턴들(185, 195, 205)은 함께 절연 패턴 구조물을 형성할 수 있다.
도 38 및 39를 참조하면, 제1 캐핑 패턴(385) 상면, 제1 캐핑막(380) 상면, 제6 스페이서(430)의 외측벽, 제4 및 제5 절연 패턴들(410, 420) 상면 일부, 및 제9 개구(440)에 의해 노출된 제1 액티브 패턴(103), 제1 분리 패턴(112) 및 제1 게이트 마스크(160)의 상면에 제7 스페이서 막을 형성한 후, 상기 제7 스페이서 막을 이방성 식각하여 비트 라인 구조물(395)의 측벽을 커버하는 제7 스페이서(450)를 형성할 수 있다. 상기 제7 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
기판(100)의 제1 영역(I) 상에서 비트 라인 구조물(395)의 측벽에 상기 수평 방향을 따라 순차적으로 적층된 제5 내지 제7 스페이서들(400, 430, 450)은 함께 제3 스페이서 구조물(460)로 지칭될 수 있다.
이후, 기판(100)의 제1 영역(I) 상에 형성된 제9 개구(440)를 채우는 하부 콘택 플러그 막을 충분한 높이로 형성한 후, 제1 캐핑 패턴(385) 및 제1 캐핑막(380)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 콘택 플러그 막은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 비트 라인 구조물들(395)에 의해 서로 이격되도록 복수 개로 형성될 수 있다. 상기 하부 콘택 플러그 막은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 40 내지 도 42를 참조하면, 기판(100)의 제1 영역(I) 상에서 제1 방향(D1)으로 각각 연장되며 제2 방향(D2)으로 서로 이격된 복수의 제10 개구들을 포함하는 제3 마스크(도시되지 않음)를 제1 캐핑 패턴(385), 제1 캐핑막(380), 및 상기 하부 콘택 플러그 막 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 상기 하부 콘택 플러그 막을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제10 개구들은 기판(100)의 제1 영역(I) 상에서 상기 수직 방향으로 제1 게이트 구조물(170)에 오버랩될 수 있다. 상기 식각 공정을 수행함에 따라서, 기판(100)의 제1 영역(I) 상에서는 비트 라인 구조물들(395) 사이에 제1 게이트 구조물(170)의 제1 게이트 마스크(160) 상면을 노출시키는 제11 개구가 형성될 수 있다.
상기 제3 마스크를 제거한 후, 상기 제11 개구를 채우는 제2 캐핑 패턴(480)을 기판(100)의 제1 영역(I) 상에 형성할 수 있다. 제2 캐핑 패턴(480)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 캐핑 패턴(480)은 비트 라인 구조물들(395) 사이에서 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)을 따라 복수 개로 형성될 수 있다.
이에 따라, 기판(100)의 제1 영역(I) 상에서는, 비트 라인 구조물들(395) 사이에서 제2 방향(D2)으로 연장되는 하부 콘택 플러그 막(470)이 제2 캐핑 패턴들(480)에 의해 제2 방향(D2)을 따라 서로 이격된 복수의 하부 콘택 플러그들(475)로 변환될 수 있다.
도 43을 참조하면, 하부 콘택 플러그(475)의 상부를 제거하여 비트 라인 구조물(395)의 측벽에 형성된 제3 스페이서 구조물(460)의 상부를 노출시킨 후, 노출된 제3 스페이서 구조물(460)의 제6 및 제7 스페이서들(430, 450)의 상부를 제거할 수 있다.
이후, 하부 콘택 플러그(475)의 상부를 추가적으로 제거할 수 있다. 이에 따라, 하부 콘택 플러그(475)의 상면은 제6 및 제7 스페이서들(430, 450)의 최상면보다 낮아질 수 있다.
이후, 비트 라인 구조물(395), 제3 스페이서 구조물(460), 제2 캐핑 패턴(480), 제1 캐핑막(380), 및 하부 콘택 플러그(475) 상에 제8 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(395)의 제1 방향(D1)으로의 각 양 측벽에 형성된 제3 스페이서 구조물(460)의 상부를 커버하는 제8 스페이서(490)를 형성할 수 있으며, 이에 따라 하부 콘택 플러그(475)의 상면이 노출될 수 있다.
이후, 상기 노출된 하부 콘택 플러그(475)의 상면에 금속 실리사이드 패턴(500)을 형성할 수 있다. 예시적인 실시예들에 있어서, 금속 실리사이드 패턴(500)은 제1 및 제2 캐핑 패턴들(385, 480), 제1 캐핑막(380), 제8 스페이서(490), 및 하부 콘택 플러그(475) 상에 제1 금속막을 형성하고 열처리한 후, 상기 제1 금속막 중에서 미반응 부분을 제거함으로써 형성될 수 있다. 금속 실리사이드 패턴(500)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다.
도 44 및 45를 참조하면, 제1 및 제2 캐핑 패턴들(385, 480), 제1 캐핑막(380), 제8 스페이서(490), 금속 실리사이드 패턴(500), 및 하부 콘택 플러그(475) 상에 제1 희생막을 형성하고, 제1 및 제2 캐핑 패턴들(385, 480) 및 제1 캐핑막(380)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다.
상기 제1 희생막은 예를 들어, 실리콘 온 하드 마스크(SOH), 비정질 탄소막(ACL) 등을 포함할 수 있다.
이후, 기판(100)의 제1 및 제2 영역들(I, II)의 경계 상에 형성된 제1 캐핑막(380) 부분, 및 그 하부의 제1 층간 절연막(370), 제1 식각 저지막(360), 절연막 구조물(210), 제1 게이트 마스크(160), 제2 도전 패턴(150) 및 소자 분리 패턴 구조물(110)을 관통하여 제1 도전 패턴(140)을 노출시키는 제12 개구(520)를 형성할 수 있다. 제12 개구(520)는 제1 도전 패턴(140)의 측벽에 형성된 제1 배리어 패턴(130) 및 제1 게이트 절연 패턴(120)도 함께 노출시킬 수 있다.
한편, 기판(100)의 제2 영역(II) 상에 형성된 제1 캐핑막(380) 부분, 그 하부의 제1 층간 절연막(370), 및 제1 식각 저지막(360)을 관통하여 제2 게이트 구조물들(330) 사이의 제2 액티브 패턴(105) 부분의 상면을 노출시키는 제13 개구(도시되지 않음)도 함께 형성될 수 있다. 다만, 상기 제13 개구는 실제로 트랜지스터의 게이트 역할을 수행하는 제2 게이트 구조물들(330) 사이에서 제2 액티브 패턴(105)의 상부에 형성된 상기 소스/드레인 층의 상면을 노출시키도록 형성될 수 있으며, 도면 상에 도시된 더미 게이트 구조물들인 제2 게이트 구조물들(330) 사이에는 형성되지 않을 수 있다.
도 46 내지 도 48을 참조하면, 예를 들어, 애싱(ashing) 공정 및/또는 스트립(stripping) 공정을 통해 상기 제1 희생막을 제거한 후, 기판(100)의 제1 영역(I) 상에 형성된 제1 및 제2 캐핑 패턴들(385, 480), 제8 스페이서(490), 금속 실리사이드 패턴(500) 및 하부 콘택 플러그(475), 기판(100)의 제2 영역(II) 상에 형성된 제1 캐핑막(380), 제12 개구(520)의 측벽 및 이에 의해 노출된 제1 도전 패턴(140), 제1 배리어 패턴(130), 제1 게이트 절연 패턴(120) 및 소자 분리 패턴 구조물(110), 및 상기 제13 개구에 의해 노출된 상기 소스/드레인 층 상에 제5 배리어 막(530)을 형성한 후, 제5 배리어 막(530) 상에 비트 라인 구조물들(395) 사이의 공간, 제12 개구(520) 및 상기 제13 개구를 채우는 제2 금속막(540)을 형성할 수 있다.
제5 배리어 막(530)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 제2 금속막(540)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있다.
이후, 제2 금속막(540) 상부에 대한 평탄화 공정을 추가적으로 수행할 수도 있다. 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
도 49 내지 도 52를 참조하면, 제2 금속막(540) 및 제5 배리어 막(530)을 패터닝할 수 있다.
이에 따라, 기판(100)의 제1 영역(I) 상에는 상부 콘택 플러그(549)가 형성될 수 있고, 기판(100)의 제1 및 제2 영역들(I, II)의 경계 상에는 제3 배선(600)이 형성될 수 있으며, 기판(100)의 제2 영역(II) 상에서는 제1 도전성 패드(605)가 형성될 수 있고, 기판(100)의 제2 영역(II)에 제1 방향(D1)으로 인접한 기판(100)의 제1 영역(I) 상에는 제2 도전성 패드(607)가 형성될 수 있다. 이때, 상부 콘택 플러그(549), 제3 배선(600), 및 제2 및 제2 도전성 패드들(605, 607) 사이에는 제14 개구(547)가 형성될 수 있다.
제14 개구(547)는 제2 금속막(540) 및 제5 배리어 막(530)뿐만 아니라, 제1 및 제2 캐핑 패턴들(385, 480), 제1 캐핑막(380), 제3 스페이서 구조물(460), 제8 스페이서(490), 제1 식각 저지막(360), 제1 식각 저지 패턴(365), 제1 마스크(275), 제2 게이트 마스크(320), 및 상기 제1 및 제2 스페이서 구조물도 함께 부분적으로 제거함으로써 형성될 수 있다.
제14 개구(547)가 형성됨에 따라서, 기판(100)의 제1 영역(I) 상에서 제2 금속막(540) 및 제5 배리어 막(530)은 각각 제1 금속 패턴(545) 및 이의 하면을 커버하는 제5 배리어 패턴(535)으로 변환될 수 있으며, 이들은 함께 상부 콘택 플러그(549)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상부 콘택 플러그(549)는 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 패턴으로 배열되거나 혹은 격자 패턴으로 배열될 수 있다. 각 상부 콘택 플러그들(549)은 상부에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
기판(100)의 제1 영역(I) 상에서 순차적으로 적층된 하부 콘택 플러그(475), 금속 실리사이드 패턴(500), 및 상부 콘택 플러그(549)는 함께 콘택 플러그 구조물을 형성할 수 있다.
제3 배선(600)은 제4 금속 패턴(590) 및 이의 하면을 커버하는 제8 배리어 패턴(580)을 포함할 수 있으며, 제1 도전성 패드(605)는 제5 금속 패턴(595) 및 이의 하면을 커버하는 제9 배리어 패턴(585)을 포함할 수 있다. 한편, 제12 개구(520) 내에는 제2 금속 패턴(560) 및 제6 배리어 패턴(550)을 포함하는 제3 콘택 플러그(570)가 형성될 수 있으며, 상기 제13 개구 내에는 제3 금속 패턴 및 제7 배리어 패턴을 포함하는 제2 콘택 플러그가 형성될 수 있다. 한편, 제2 도전성 패드(607)는 제6 금속 패턴(597) 및 이의 하면을 커버하는 제10 배리어 패턴(587)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 배선(600)은 기판(100)의 제1 및 제2 영역들(I, II)의 경계 부분으로부터 제2 영역(II)을 향해 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 제3 배선(600)은 상기 수직 방향으로 제12 개구(520)에 오버랩될 수 있으며, 또한 제3 배선들(600) 중 적어도 일부는 상기 수직 방향으로 상기 제13 개구에 오버랩될 수 있다.
이에 따라, 제3 배선(600)은 제3 콘택 플러그(570)를 통해 제1 도전 패턴(140)과 접촉하여 제1 게이트 구조물(170)에 전기적 신호를 인가할 수 있다. 또한, 제3 배선(600)은 상기 제2 콘택 플러그를 통해 제2 액티브 패턴(105)에 형성된 상기 소스/드레인 층에 접촉하여 전기적 신호를 인가할 수 있다.
예시적인 실시예들에 있어서, 제1 도전성 패드(605)는 기판(100)의 제2 영역(II)의 일부 상에서 서로 인접하는 2개가 한 쌍을 이루어 제1 도전성 패드 쌍을 형성할 수 있으며, 상기 제1 도전성 패드 쌍은 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도면 상에서는 예시적으로 제2 방향(D2)으로 연장되는 제14 개구(547)에 의해서, 제1 방향(D1)으로 서로 이격되면서 인접하는 하나의 제1 도전성 패드 쌍의 일부가 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 제14 개구(547)는 제1 방향(D1)으로 연장될 수도 있으며, 이에 따라 제2 방향(D2)으로 서로 이격되면서 인접하는 제1 도전성 패드 쌍이 형성될 수도 있다.
한편, 제2 도전성 패드(607)는 상기 수직 방향으로 상기 더미 비트 라인 구조물에 오버랩될 수 있다.
이후 도시되지는 않았으나, 노출된 제6 스페이서(430)를 제거하여, 제14 개구(547)에 연통하는 에어 갭을 형성할 수도 있다. 이때, 제6 스페이서(430)는 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
도 53 및 54를 참조하면, 제14 개구(547)를 채우는 제6 절연막(620)을 형성한 후, 제6 절연막(620), 상부 콘택 플러그(549), 제3 배선(600), 및 제1 및 제2 도전성 패드들(605, 607) 상면에 제2 식각 저지막(630)을 형성할 수 있다.
제6 절연막(620)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제2 식각 저지막(630)은 예를 들어, 실리콘 붕질화물(SiBN) 혹은 실리콘 탄질화물(SiCN) 등과 같은 질화물을 포함하도록 형성될 수 있다.
전술한 바와 같이 제14 개구(547)에 연통하는 상기 에어 갭이 형성된 경우에는, 제6 절연막(620)이 갭필 특성이 낮은 절연 물질을 사용하여 형성될 수 있으며, 이에 따라 제14 개구(547) 하부의 상기 에어 갭이 채워지지 않고 잔류할 수 있다. 이때, 상기 에어 갭은 에어 스페이서로 지칭될 수 있다.
도 55 내지 도 58을 참조하면, 제2 식각 저지막(630) 상에 제1 몰드막(720), 제1 지지막(730), 제2 몰드막(725) 및 제2 지지막(735)을 순차적으로 형성하고, 이들의 일부 및 이의 하부에 형성된 제2 식각 저지막(630) 부분을 식각하여 상부 콘택 플러그(549)의 상면 및 제1 도전성 패드(605)를 각각 부분적으로 노출시키는 제15 내지 제17 개구들(747, 740, 745)을 형성할 수 있다.
상부 콘택 플러그(549)가 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 예를 들어, 상부에서 보았을 때 벌집 패턴 혹은 격자 패턴으로 배열됨에 따라서, 이들을 노출시키는 제15 개구들(747) 역시 상부에서 보았을 때 벌집 패턴 혹은 격자 패턴으로 배열되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제16 및 17 개구들(740, 745)은 도 2 및 3을 참조로 설명한 제2 및 제3 개구들(40, 45)에 대응할 수 있으며, 이에 따라 제16 및 제17 개구들(740, 745)은 각 제1 도전성 패드들(605) 상에서 제1 및 제2 방향들(D1, D2)을 따라 예를 들어, 상부에서 보았을 때 벌집 모양 혹은 격자 모양으로 배열되도록 형성될 수 있다.
도 59 및 60을 참조하면, 도 4 내지 도 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제16 개구(740) 및 제17 개구(745) 내에는 제1 하부 전극(750) 및 제2 하부 전극이 각각 형성될 수 있으며, 제15 개구(747) 내에는 제3 하부 전극(753)이 형성될 수 있다. 이때, 제3 하부 전극(753)은 제1 하부 전극(750) 및 상기 제2 하부 전극과 실질적으로 동일한 물질을 포함할 수 있다.
또한, 각 제1 하부 전극(750) 및 상기 제2 하부 전극의 중앙부 측벽 및 상부 측벽에는 제1 및 제2 지지 패턴들(732, 734)이 각각 형성될 수 있으며, 제3 하부 전극(753)의 중앙부 측벽 및 상부 측벽에는 제3 및 제4 지지 패턴들(736, 738)이 각각 형성될 수 있다. 이때, 제3 및 제4 지지 패턴들(736, 738)은 각각 제1 및 제2 지지 패턴들(732, 734)과 실질적으로 동일한 물질을 포함할 수 있다. 제1 및 제2 지지 패턴들(732, 734)은 함께 제2 지지 구조물을 형성할 수 있으며, 제3 및 제4 지지 패턴들(736, 738)은 함께 제1 지지 구조물을 형성할 수 있다.
한편, 제1 하부 전극(750) 및 상기 제2 하부 전극의 표면 및 제1 및 제2 지지 패턴들(732, 734)의 표면에는 제1 유전막(780), 제1 상부 전극(790) 및 제2 상부 전극(795)이 순차적으로 적층될 수 있으며, 제3 하부 전극(753)의 표면 및 제3 및 제4 지지 패턴들(736, 738)의 표면에는 제2 유전막(783), 제3 상부 전극(793) 및 제4 상부 전극(796)이 순차적으로 적층될 수 있다. 이때, 제2 유전막(783)은 제1 유전막(780)과 실질적으로 동일한 물질을 포함할 수 있고, 제3 상부 전극(793)은 제1 상부 전극(790)과 실질적으로 동일한 물질을 포함할 수 있으며, 제4 상부 전극(796)은 제2 상부 전극(795)과 실질적으로 동일한 물질을 포함할 수 있다.
이에 따라, 기판(100)의 제1 영역(I) 상에서는 제3 하부 전극(753), 제2 유전막(783), 제3 및 제4 상부 전극들(793, 796)을 포함하는 제1 상부 전극 구조물, 및 상기 제1 지지 구조물을 포함하는 제1 커패시터 구조물이 형성될 수 있으며, 상부에서 보았을 때 벌집 패턴 혹은 격자 패턴으로 복수 개로 배열되는 각 제3 하부 전극들(753), 및 이에 대응하는 제2 유전막(783), 제3 상부 전극(793) 및 제4 상부 전극(796) 부분은 함께 제1 커패시터(799)로 지칭될 수 있다. 이때, 이에 따라, 상기 제1 커패시터 구조물은 기판(100)의 제1 영역(I) 상에서 제1 및 제2 방향들(D1, D2)을 따라 복수 개로 형성된 제1 커패시터들(799)을 포함할 수 있다.
또한, 기판(100)의 제2 영역(II) 상에서는 제1 하부 전극(750), 상기 제2 하부 전극, 제1 유전막(780), 제1 및 제2 상부 전극들(790, 795)을 포함하는 제2 상부 전극 구조물, 및 상기 제2 지지 구조물을 포함하는 제2 커패시터 구조물이 형성될 수 있으며, 벌집 패턴 혹은 격자 패턴으로 복수 개로 배열되는 각 제1 하부 전극들(750), 상기 각 제2 하부 전극들, 및 이에 대응하는 제1 유전막(780), 제1 상부 전극(790) 및 제2 상부 전극(795) 부분은 함께 제2 커패시터(797)로 지칭될 수 있다. 이에 따라, 상기 제2 커패시터 구조물은 기판(100)의 제2 영역(II) 상에서 제1 및 제2 방향들(D1, D2)을 따라 복수 개로 형성된 제2 커패시터들(797)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 커패시터 구조물은 기판(100)의 제2 영역(II) 상에서 서로 이격되도록 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 각 제1 도전성 패드들(605) 상에는 복수의 제2 커패시터들(797)이 형성될 수 있으며, 서로 인접하는 한 쌍의 제1 도전성 패드들(605) 상에 형성되는 제2 커패시터들(797)은 제1 유전막(780), 제1 상부 전극(790) 및 제2 상부 전극(795)을 서로 공유할 수 있다. 이와 같이, 기판(100)의 제2 영역(II) 상에서 한 쌍의 제1 도전성 패드들(605) 상에 형성되는 복수의 제2 커패시터들(797) 및 상기 제2 지지 구조물을 포함하는 상기 제2 커패시터 구조물은 디커플링 커패시터 구조물을 형성할 수 있다.
이후, 기판(100)의 제1 및 제2 영역들(I, II) 상에 각각 형성된 상기 제1 및 제2 커패시터 구조물들 및 제2 식각 저지막(630) 상에 제2 층간 절연막을 형성하고, 이를 관통하여 한 쌍의 제1 도전성 패드들(605) 상면에 각각 접촉하는 제1 및 제2 콘택 플러그들(820, 825, 도 11 참조)을 형성한 후, 이들 상면에 각각 접촉하는 제1 및 제2 배선들(830, 835, 도 11 참조)을 형성할 수 있다.
이후, 상기 제2 층간 절연막 및 제1 및 제2 배선들(830, 835) 상에 상부 층간 절연막들 및 상부 배선들을 형성함으로써, 상기 반도체 장치의 제조를 완성할 수 있다.
이때, 복수의 제2 커패시터들(797)을 포함하는 상기 제2 커패시터 구조물은 서로 이격된 제1 도전성 패드들(605)에 각각 전기적으로 연결된 제1 및 제2 배선들(830, 835)을 통해 전원 전압 및 접지 전압을 인가받을 수 있으며, 전하를 저장하거나 방출함으로써 기판(100)의 제2 영역(II) 상에 형성되는 각종 회로 패턴들 사이의 노이즈를 제거하는 역할을 수행할 수 있다.
전술한 공정들을 통해 제조된 상기 반도체 장치는 다음과 같은 구조적 특징을 가질 수 있다.
도 55 및 도 59 및 60을 함께 참조하면, 상기 반도체 장치는 셀 영역(I) 및 주변 회로 영역(II)을 포함하는 기판(100)의 셀 영역(I) 내에 매립되어 제1 방향(D1)으로 각각 연장된 제1 게이트 구조물들(170); 기판(100)의 셀 영역(I) 상에 형성되어 제2 방향(D2)으로 각각 연장된 비트 라인 구조물들(395); 비트 라인 구조물들(395) 사이의 기판(100) 상에서 제2 방향(D2)으로 배치된 콘택 플러그 구조물들(475, 500, 549); 각 콘택 플러그 구조물들(475, 500, 549) 상에 형성된 제3 하부 전극(753), 제3 하부 전극(753)의 표면에 형성된 제2 유전막(783), 및 제2 유전막(783)의 표면에 형성된 제1 상부 전극 구조물(793, 796)을 각각 포함하는 제1 커패시터들; 및 제3 하부 전극들(753)의 측벽에 접촉하여 이를 지지하는 제1 지지 구조물(736, 738)을 포함하는 제1 커패시터 구조물; 기판(100)의 주변 회로 영역(II) 상에 형성되어 기판(100)과는 전기적으로 절연되며, 기판(100)의 상면에 평행한 제3 방향으로 연장된 제6 절연막(620)에 의해 서로 이격된 한 쌍의 도전성 패드들(605); 및 각 도전성 패드들(605) 상에 형성되어 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 배열된 제1 하부 전극들(750) 및 제2 하부 전극들; 각 제1 하부 전극들(750) 및 상기 각 제2 하부 전극들의 표면에 형성된 제1 유전막(780); 및 제1 유전막(780)의 표면에 형성된 제2 상부 전극 구조물(790, 795)을 각각 포함하는 제2 커패시터들; 및 제1 하부 전극들(750) 및 상기 제2 하부 전극들의 측벽에 접촉하여 이를 지지하는 제2 지지 구조물(732, 734)을 포함하는 제2 커패시터 구조물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 하부 전극들(750)은 제6 절연막(620)에 인접하여 상기 제3 방향으로 배열될 수 있고, 상기 제2 하부 전극들은 제1 하부 전극들(750)과 상기 수평 방향으로 이격될 수 있다.
예시적인 실시예들에 있어서, 제2 지지 구조물(732, 734)은 이를 관통하는 제7 개구(73, 도 10 참조)를 포함할 수 있고, 제7 개구(73)는 서로 이웃하는 일부 복수의 상기 제2 하부 전극들 사이에 형성될 수 있고, 제1 하부 전극들(750) 사이, 및 각 제1 하부 전극들(750)과 상기 제2 하부 전극들 중에서 이에 인접하는 제2 하부 전극 사이에는 형성되지 않을 수 있다.
예시적인 실시예들에 있어서, 제1 지지 구조물(736, 738)은 각 제3 하부 전극들(753)의 중앙부 측벽에 접촉하는 제3 지지 패턴(736), 및 각 제3 하부 전극들(753)의 상부 측벽에 접촉하는 제4 지지 패턴(738)을 포함할 수 있으며, 제2 지지 구조물(732, 734)은 각 제1 하부 전극들(750) 및 상기 각 제2 하부 전극들의 중앙부 측벽에 접촉하는 제1 지지 패턴(732), 및 각 제1 하부 전극들(750) 및 상기 각 제2 하부 전극들의 상부 측벽에 접촉하는 제2 지지 패턴(734)을 포함할 수 있다.
10: 도전성 패드 15: 절연성 분리 패턴
20, 25: 제1, 제2 몰드막 30, 35: 제1, 제2 지지막
32, 34: 제1, 제2 지지 패턴
40, 45, 70, 27, 21, 73: 제1 내지 제7 개구
50, 55: 제1, 제2 하부 전극 60: 식각 마스크
80: 유전막 90, 95: 제1, 제2 상부 전극
97: 커패시터
100: 기판 110: 소자 분리 패턴 구조물
112, 114, 116: 제1 내지 제3 분리 패턴들
120, 280: 제1, 제2 게이트 절연 패턴
130, 300, 255, 257, 535, 550: 제1 내지 제6 배리어 패턴
140, 150, 290, 310, 245, 265, 247, 267: 제1 내지 제8 도전 패턴
160, 320: 제1, 제2 게이트 마스크 170, 330: 제1, 제2 게이트 구조물
180, 190, 200: 제1 내지 제3 절연막
185, 195, 205, 410, 420: 제1 내지 제5 절연 패턴
210: 절연막 구조물 220: 제2 게이트 절연막
230, 440: 제8, 제9 개구 240, 260: 제3, 제4 도전막
250, 530: 제2, 제5 배리어 막 270: 제1 마스크 막
275, 277: 제1, 제2 마스크
340, 345, 350, 355, 400, 430, 450, 490: 제1 내지 제8 스페이서
360, 630: 제1, 제2 식각 저지막 365: 제1 식각 저지 패턴
370, 710: 제1, 제2 층간 절연막 380: 제1 캐핑막
385, 480: 제1, 제2 캐핑 패턴 395: 비트 라인 구조물
460: 제3 스페이서 구조물
470: 하부 콘택 플러그 막 475, 549: 하부, 상부 콘택 플러그
500: 금속 실리사이드 패턴
520, 547, 747, 740, 745: 제12, 제14, 제15, 제16, 17 개구
540: 제2 금속막
545, 560, 590, 595, 597: 제1, 제2, 제4, 제5, 제6 금속 패턴
580, 585, 587: 제8 내지 제10 배리어 패턴
605, 607: 제1, 제2 도전성 패드 620: 제6 절연막
720, 725: 제1, 제2 몰드막 730, 735: 제1, 제2 지지막
732, 734, 736, 738: 제1 내지 제4 지지 패턴
750, 753: 제1, 제3 하부 전극 780, 783: 제1, 제2 유전막
790, 795, 793, 796: 제1 내지 제4 상부 전극
799, 797: 제1, 제2 커패시터
820, 825, 570: 제1 내지 제3 콘택 플러그
830, 835, 600: 제1 내지 제3 배선

Claims (10)

  1. 기판 상에 형성되어, 상기 기판의 상면에 평행한 제1 방향으로 연장된 절연성 분리 패턴;
    상기 기판 상에 형성되어, 상기 기판 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로의 상기 절연성 분리 패턴의 양 측들에 각각 형성된 도전성 패드들;
    상기 각 도전성 패드들 상에서 상기 기판 상면에 평행한 수평 방향으로 서로 이격된 하부 전극들;
    상기 하부 전극들 사이에 형성되어 이들의 측벽에 접촉하며, 상기 하부 전극들을 서로 연결시키는 지지 구조물;
    상기 하부 전극들의 표면 및 상기 지지 구조물의 표면에 형성된 유전막; 및
    상기 유전막의 표면에 형성된 상부 전극 구조물을 포함하며,
    상기 하부 전극들은
    상기 절연성 분리 패턴에 인접하여 상기 제1 방향으로 배열된 제1 하부 전극들; 및
    상기 제1 하부 전극들과 상기 수평 방향으로 이격된 제2 하부 전극들을 포함하고,
    상기 지지 구조물은 이를 관통하는 개구를 포함하며,
    상기 개구는,
    상기 수평 방향으로 서로 이웃하는 일부 복수의 제2 하부 전극들 사이에 형성되고,
    상기 제1 하부 전극들 사이, 및 상기 각 제1 하부 전극들과 상기 제2 하부 전극들 중에서 이에 인접하는 제2 하부 전극 사이에는 형성되지 않는 디커플링 커패시터 구조물.
  2. 제1항에 있어서, 상기 제1 하부 전극들은
    상기 절연성 분리 패턴에 인접하여 상기 제1 방향으로 배열된 상기 제1 하부 전극들을 포함하는 제1 그룹; 및
    상기 제1 그룹과 상기 제2 방향으로 이격되고, 상기 제1 방향으로 배열된 상기 제1 하부 전극들을 포함하는 제2 그룹을 구비하는 디커플링 커패시터 구조물.
  3. 제1항에 있어서, 상기 각 제1 하부 전극들의 폭은 상기 제2 하부 전극들 중 적어도 일부의 폭보다 큰 디커플링 커패시터 구조물.
  4. 제1항에 있어서, 상기 개구는 상기 수평 방향으로 서로 이웃하는 2개 내지 4개의 상기 제2 하부 전극들 사이에 형성된 디커플링 커패시터 구조물.
  5. 제1항에 있어서, 상기 개구는 상기 수평 방향으로 이격되도록 복수 개로 형성되며,
    상기 개구들 중에서 상기 제1 하부 전극들에 인접한 제1 개구들은 상기 개구들 중에서 상기 제1 개구들과 상기 수평 방향으로 이격된 제2 개구들 중 적어도 일부에 비해 더 큰 폭을 갖는 디커플링 커패시터 구조물.
  6. 제1항에 있어서, 상기 개구는 상부에서 보았을 때, 원의 일부 형상 혹은 타원의 일부 형상을 갖는 디커플링 커패시터 구조물.
  7. 제1항에 있어서, 상기 지지 구조물은
    상기 각 하부 전극들의 중앙부 측벽에 접촉하는 제1 지지 패턴; 및
    상기 각 하부 전극들의 상부 측벽에 접촉하는 제2 지지 패턴을 포함하는 디커플링 커패시터 구조물.
  8. 제1항에 있어서, 상기 상부 전극 구조물은
    상기 유전막의 표면에 형성된 제1 상부 전극; 및
    상기 제1 상부 전극의 표면에 형성된 제2 상부 전극을 포함하는 디커플링 커패시터 구조물.
  9. 기판 상에 형성된 도전성 패드;
    상기 도전성 패드의 일 가장자리 상에 형성되어, 상기 기판 상면에 평행한 제1 방향으로 서로 이격되도록 배열된 제1 하부 전극들;
    상기 도전성 패드 상에 형성되어, 상기 기판 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 상기 제1 하부 전극들과 이격되며, 상기 제1 및 제2 방향들을 따라 서로 이격되도록 배열된 제2 하부 전극들;
    상기 제1 및 제2 하부 전극들의 측벽에 접촉하여 이들을 서로 연결시키는 지지 구조물;
    상기 제1 및 제2 하부 전극들의 표면 및 상기 지지 구조물의 표면에 형성된 유전막; 및
    상기 유전막의 표면에 형성된 상부 전극 구조물을 포함하며,
    상기 지지 구조물은 상기 제1 하부 전극들의 측벽에는 모두 접촉하되, 상기 제2 하부 전극들 중에서 서로 이웃하는 일부 복수의 제2 하부 전극들의 측벽에는 접촉하지 않는 디커플링 커패시터 구조물.
  10. 셀 영역 및 주변 회로 영역을 포함하는 기판의 상기 셀 영역 내에 매립되어, 상기 기판의 상면에 평행한 제1 방향으로 각각 연장된 제1 게이트 구조물들;
    상기 기판의 셀 영역 상에 형성되어, 상기 기판의 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 각각 연장된 비트 라인 구조물들;
    상기 비트 라인 구조물들 사이의 상기 기판 상에서 상기 제2 방향으로 배치된 콘택 플러그 구조물들;
    상기 각 콘택 플러그 구조물들 상에 형성된 제1 하부 전극;
    상기 제1 하부 전극의 표면에 형성된 제1 유전막; 및
    상기 제1 유전막의 표면에 형성된 제1 상부 전극 구조물을 각각 포함하는 제1 커패시터들; 및
    상기 제1 하부 전극들의 측벽에 접촉하여 이를 지지하는 제1 지지 구조물을 포함하는 제1 커패시터 구조물;
    상기 기판의 주변 회로 영역 상에 형성되어 상기 기판과는 전기적으로 절연되며, 상기 기판의 상면에 평행한 제3 방향으로 연장된 절연성 분리 패턴에 의해 서로 이격된 한 쌍의 도전성 패드들; 및
    상기 각 도전성 패드들 상에 형성되어 상기 제1 및 제2 방향들을 따라 서로 이격되도록 배열된 제2 및 제3 하부 전극들;
    상기 각 제2 및 제3 하부 전극들의 표면에 형성된 제2 유전막; 및
    상기 제2 유전막의 표면에 형성된 제2 상부 전극 구조물을 각각 포함하는 제2 커패시터들; 및
    상기 제2 및 제3 하부 전극들의 측벽에 접촉하여 이를 지지하는 제2 지지 구조물을 포함하는 제2 커패시터 구조물을 포함하며;
    상기 제2 하부 전극들은 상기 절연성 분리 패턴에 인접하여 상기 제3 방향으로 배열되고, 상기 제3 하부 전극들은 상기 제2 하부 전극들과 상기 수평 방향으로 이격되며,
    상기 제2 지지 구조물은 이를 관통하는 개구를 포함하고,
    상기 개구는,
    서로 이웃하는 일부 복수의 제3 하부 전극들 사이에 형성되고,
    상기 제2 하부 전극들 사이, 및 상기 각 제2 하부 전극들과 상기 제3 하부 전극들 중에서 이에 인접하는 제3 하부 전극 사이에는 형성되지 않는 반도체 장치.

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