KR20220116927A - 반도체 장치 - Google Patents

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KR20220116927A
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conductive
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conductive structure
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KR1020210020395A
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박상오
신현서
박석한
양승훈
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삼성전자주식회사
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Abstract

반도체 장치는, 기판 상에 형성된 게이트 구조물; 상기 게이트 구조물의 양 측벽들에 인접한 상기 기판의 상부에 각각 형성된 제1 및 제2 소스/드레인 층들; 상기 제1 및 제2 소스/드레인 층들 상에 각각 형성되어 상기 기판의 상면에 수직한 수직 방향으로 각각 연장된 제1 및 제2 콘택 플러그들; 상기 제1 및 제2 콘택 플러그들의 상면에 각각 접촉하는 제1 및 제2 도전 구조물들; 및 상기 제2 도전 구조물 상면에 접촉하는 제3 콘택 플러그를 포함할 수 있으며, 상기 제2 도전 구조물의 높이는 상기 제1 도전 구조물의 높이보다 높고, 상기 제2 도전 구조물의 폭은 상기 제1 도전 구조물의 폭보다 클 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 자세하게, 본 발명은 트랜지스터 및 이에 전기적으로 연결되는 배선 구조물을 포함하는 반도체 장치에 관한 것이다.
DRAM 장치의 셀 영역에는 비트 라인 구조물이 형성되고, 주변 회로 영역에는 이에 전기적으로 연결되는 트랜지스터 및 배선 구조물이 형성될 수 있다. 이때, 상기 배선 구조물은 미세한 사이즈를 가지며 작은 피치로 서로 이격되도록 복수 개로 형성될 수 있으며, 이에 따라 이들을 형성하는 공정이 용이하지 않을 수 있다.
본 발명의 과제는 개선된 전기적 특성을 갖는 반도체 장치를 제공하는데 있다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는, 기판 상에 형성된 게이트 구조물; 상기 게이트 구조물의 양 측벽들에 인접한 상기 기판의 상부에 각각 형성된 제1 및 제2 소스/드레인 층들; 상기 제1 및 제2 소스/드레인 층들 상에 각각 형성되어 상기 기판의 상면에 수직한 수직 방향으로 각각 연장된 제1 및 제2 콘택 플러그들; 상기 제1 및 제2 콘택 플러그들의 상면에 각각 접촉하는 제1 및 제2 도전 구조물들; 및 상기 제2 도전 구조물 상면에 접촉하는 제3 콘택 플러그를 포함할 수 있으며, 상기 제2 도전 구조물의 높이는 상기 제1 도전 구조물의 높이보다 높고, 상기 제2 도전 구조물의 폭은 상기 제1 도전 구조물의 폭보다 클 수 있다.
상기한 과제를 달성하기 위한 본 발명의 다른 실시예들에 따른 반도체 장치는, 기판 상에 형성된 게이트 구조물; 상기 게이트 구조물의 양 측벽들에 인접한 상기 기판의 상부에 각각 형성된 제1 및 제2 소스/드레인 층들; 상기 제1 및 제2 소스/드레인 층들 상에 각각 형성되어 상기 기판의 상면에 수직한 수직 방향으로 각각 연장된 제1 및 제2 콘택 플러그들; 상기 제1 및 제2 콘택 플러그들의 상면에 각각 접촉하며, 서로 동일한 높이에 형성된 제1 및 제2 도전 구조물들; 상기 제2 도전 구조물의 상면에 접촉하며 상기 수직 방향으로 연장된 제3 콘택 플러그; 상기 제3 콘택 플러그의 상면에 접촉하는 제3 도전 구조물; 및 상기 제3 도전 구조물 상면에 접촉하는 제4 콘택 플러그를 포함할 수 있으며, 상기 제3 도전 구조물의 폭은 상기 제2 도전 구조물의 폭보다 크고, 상기 제4 콘택 플러그의 폭은 상기 제3 콘택 플러그의 폭보다 클 수 있다.
상기한 과제를 달성하기 위한 본 발명의 또 다른 실시예들에 따른 반도체 장치는, 기판 상에 정의된 액티브 영역; 상기 기판 상에 형성되어 상기 액티브 영역과 각각 부분적으로 오버랩되며, 상기 기판의 상면에 평행한 제1 방향으로 서로 이격된 게이트 구조물들; 상기 게이트 구조물들에 인접한 상기 액티브 영역의 상부에 각각 형성된 제1 내지 제3 불순물 층들; 상기 제1 및 제2 불순물 층들 상에 각각 형성되어 상기 기판의 상면에 수직한 수직 방향으로 각각 연장된 제1 콘택 플러그들; 상기 제3 불순물 층 상에 형성되어 상기 수직 방향으로 연장된 제2 콘택 플러그; 상기 제1 콘택 플러그들의 상면에 각각 접촉하며, 상기 기판 상면에 평행한 제1 방향으로 각각 연장된 제1 도전 구조물들; 상기 제2 콘택 플러그의 상면에 접촉하며, 상기 제1 방향으로 연장된 제2 도전 구조물; 및 상기 제2 도전 구조물 상면에 접촉하는 제3 콘택 플러그를 포함할 수 있으며, 상기 제2 도전 구조물의 높이는 상기 제1 도전 구조물들의 높이보다 높고, 상기 제2 도전 구조물의 폭은 상기 각 제1 도전 구조물들의 폭보다 클 수 있다.
상기한 과제를 달성하기 위한 본 발명의 다른 실시예들에 따른 반도체 장치는, 셀 영역 및 이를 둘러싸는 주변 회로 영역을 포함하는 기판의 상기 셀 영역 및 상기 주변 회로 영역 상에 각각 형성된 제1 및 제2 액티브 패턴들; 상기 제1 액티브 패턴의 상부에 매립되며, 상기 기판의 상면에 평행한 제1 방향으로 연장된 제1 게이트 구조물; 상기 제1 액티브 패턴의 중앙부 상면에 접촉하며, 상기 기판의 셀 영역 및 이에 인접한 상기 기판의 주변 회로 영역 상에서 상기 기판 상면에 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장된 비트 라인 구조물; 상기 제1 액티브 패턴의 각 양 가장자리 상면에 접촉하는 콘택 플러그 구조물; 상기 콘택 플러그 구조물 상에 형성된 커패시터; 상기 기판의 주변 회로 영역 상에 형성되어 상기 제2 액티브 패턴과 상기 기판의 상면에 수직한 수직 방향으로 부분적으로 오버랩되는 제2 게이트 구조물; 상기 제2 게이트 구조물의 양 측벽들에 인접한 상기 제2 액티브 패턴의 상부에 각각 형성된 제1 및 제2 소스/드레인 층들; 상기 제1 및 제2 소스/드레인 층들 상에 각각 형성되어 상기 수직 방향으로 각각 연장된 제1 및 제2 콘택 플러그들; 상기 제1 및 제2 콘택 플러그들의 상면에 각각 접촉하며 상기 기판의 주변 회로 영역 상에서 상기 제2 방향으로 각각 연장된 제1 및 제2 도전 구조물들; 상기 제1 도전 구조물의 상기 제2 방향으로의 말단 부분의 저면에 접촉하며, 상기 수직 방향으로 연장되어 상기 비트 라인 구조물의 상기 제2 방향으로의 말단 부분에 접촉하는 제3 콘택 플러그; 및 상기 제2 도전 구조물의 상면에 접촉하는 제4 콘택 플러그를 포함할 수 있으며, 상기 제2 도전 구조물의 높이는 상기 제1 도전 구조물의 높이보다 높고, 상기 제2 도전 구조물의 폭은 상기 제1 도전 구조물의 폭보다 클 수 있다.
예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 셀 영역에 형성되는 비트 라인 구조물들에 전기적 신호를 인가하기 위해서 주변 회로 영역에 형성되는 배선들 중 일부를 다른 배선들과 동일한 층에 형성하지 않고 이들과 다른 층에 형성함으로써, 상기 다른 배선들의 크기나 레이아웃에 의해 제한되지 않고 상기 배선들이 충분한 크기를 가질 수 있으며, 다양한 레이아웃으로 형성될 수 있다. 이에 따라, 주변 배선들과의 전기적 쇼트나 간섭 현상이 감소할 수 있으며, 나아가 이들 상에 형성되어 전기적으로 연결되는 콘택 플러그가 미스얼라인이 발생하더라도 이들에 잘 접촉하도록 형성될 수 있다.
도 1 내지 도 13은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 14 내지 도 23은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 24 내지 도 56은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1 내지 도 13은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 3, 6, 8, 10 및 12는 평면도들이고, 도 2, 4-5, 7, 9, 11 및 13은 대응하는 평면도들의 A-A'선을 따라 각각 절단한 단면도들이다.
도 1 및 2를 참조하면, 기판(100) 상에 게이트 구조물(180)을 형성하고, 게이트 구조물(180)의 측벽에 게이트 스페이서 구조물(210)을 형성한 후, 게이트 구조물(180) 및 게이트 스페이서 구조물(210)을 커버하는 제1 식각 저지막(220)을 기판(100) 상에 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
기판(100)은 상부에 소자 분리 패턴(110)이 형성된 필드 영역, 및 상부에 소자 분리 패턴(110)이 형성되지 않은 액티브 영역(105)을 포함할 수 있으며, 액티브 영역(105)의 측벽은 소자 분리 패턴(110)에 의해 커버될 수 있다. 액티브 영역(105)은 기판(100) 상에 형성되는 액티브 패턴으로 지칭될 수도 있다. 소자 분리 패턴(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 액티브 영역(105)은 기판(100)의 상면에 평행한 제1 방향(D1)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 또한, 액티브 영역(105)은 기판(100) 상면에 평행하고 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 일 실시예에 있어서, 제1 및 제2 방향들(D1, D2)은 서로 직교할 수 있다.
도면 상에서는, 제1 방향(D1)으로 배열된 복수의 액티브 영역들(105)을 각각 포함하는 제1 및 제2 액티브 영역 행들(rows)이 제2 방향(D2)으로 서로 이격되도록 배열되고, 상기 제1 및 제2 액티브 영역 행들에 각각 포함되어 제2 방향(D2)으로 서로 대응하는 액티브 영역들(105)이 제2 방향(D2)을 따라 완전히 얼라인되지는 않고 제1 방향(D1)으로 일정 거리만큼 시프트(shift)된 것이 도시되어 있다. 하지만, 본 발명의 개념은 이에 한정되지는 않으며, 액티브 영역들(105)의 레이아웃은 다양하게 변경될 수 있다.
게이트 구조물(180)은 기판(100) 상에 게이트 절연막, 제1 도전막, 확산 배리어 막, 제2 도전막 및 게이트 마스크 막을 순차적으로 적층하고, 상기 게이트 마스크 막을 패터닝하여 게이트 마스크(170)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 상기 제2 도전막, 상기 확산 배리어 막, 상기 제1 도전막 및 상기 게이트 절연막을 식각함으로써 형성될 수 있으며, 이에 따라 기판(100) 상면에 수직한 수직 방향을 따라 순차적으로 적층된 게이트 절연 패턴(130), 제1 도전 패턴(140), 확산 배리어(150), 제2 도전 패턴(160), 및 게이트 마스크(170)를 포함할 수 있다. 이때, 순차적으로 적층된 제1 도전 패턴(140), 확산 배리어(150) 및 제2 도전 패턴(160)은 함께 게이트 전극을 형성할 수 있다.
게이트 절연 패턴(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 도전 패턴(140)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 확산 배리어(150)는 예를 들어, 티타늄 실리콘 질화물(TiSiN)과 같은 금속 실리콘 질화물을 포함할 수 있고, 제2 도전 패턴(160)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있으며, 게이트 마스크(170)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도면 상에서는, 게이트 구조물(180)이 제1 방향(D1)으로 연장되는 제1 연장부, 및 상기 제1 연장부의 각 말단으로부터 제2 방향(D2)으로 연장되는 제2 연장부를 포함하는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다. 예를 들어, 게이트 구조물(180)은 일 방향으로만 연장될 수도 있으며, 혹은 상면에서 보았을 때, 링(ring) 형상을 가질 수도 있다.
또한, 도면 상에서는 제1 방향(D1)으로 서로 이격된 2개의 게이트 구조물들(180)이 도시되어 있으며, 각 게이트 구조물들(180)의 일부는 액티브 영역(105) 상에 형성되고 나머지 일부는 소자 분리 패턴(110) 상에 형성된 것이 도시되어 있으나, 역시 본 발명의 개념은 이에 한정되지는 않으며, 게이트 구조물(180)의 개수나 레이아웃은 다양하게 변경될 수 있다.
게이트 구조물(180)을 형성한 후, 예를 들어, 이온 주입 공정을 통해 게이트 구조물(180)에 인접한 액티브 영역(105) 상부에 제1 내지 제3 불순물 층들(102, 104, 106)을 형성할 수 있다. 이때, 제3 불순물 층(106)은 제1 방향(D1)으로 서로 인접한 게이트 구조물들(180) 사이의 액티브 영역(105) 상부에 형성될 수 있으며, 각 제1 및 제2 불순물 층들(102, 104)은 각 게이트 구조물들(180)을 기준으로 제3 불순물 층(106)과 반대편 액티브 영역(105) 상부에 형성될 수 있다.
각 제1 내지 제3 불순물 층들(102, 104, 106)은 예를 들어, 인과 같은 n형 불순물, 혹은 예를 들어, 붕소와 같은 p형 불순물을 포함할 수 있다. 제1 및 제3 불순물 층들(102, 106) 혹은 제2 및 제3 불순물 층들(104, 106)은 그 사이에 형성된 게이트 구조물(180)과 함께 트랜지스터를 형성할 수 있으며, 각각이 상기 트랜지스터의 소스/드레인 역할을 수행할 수 있다.
한편, 게이트 스페이서 구조물(210)은 게이트 구조물(180)의 측벽으로부터 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 및 제2 게이트 스페이서들(190, 200)을 포함할 수 있다.
제1 게이트 스페이서(190)는 게이트 구조물(180)이 형성된 기판(100) 상에 제1 게이트 스페이서 막을 형성한 후 이를 이방성 식각하여 형성할 수 있으며, 제2 게이트 스페이서(200)는 게이트 구조물(180) 및 제1 게이트 스페이서(190)가 형성된 기판(100) 상에 제2 게이트 스페이서 막을 형성한 후, 이를 이방성 식각하여 형성할 수 있다. 제1 게이트 스페이서(190)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제2 게이트 스페이서(200)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
다만, 게이트 스페이서 구조물(210)의 구성은 위에 한정되지는 않으며, 단일이 게이트 스페이서만을 포함하거나, 혹은 3개 이상의 게이트 스페이서들이 적층된 구성을 가질 수도 있다.
제1 식각 저지막(220)은 예를 들어, 실리콘 질화물과 같은 질화물, 혹은 예를 들어, 티타늄 산화물(TiO2)과 같은 금속 산화물을 포함할 수 있다.
도 3 및 4를 참조하면, 제1 식각 저지막(220) 상에 제1 층간 절연막(230)을 충분한 높이로 형성하고 그 상부를 평탄화한 후, 제1 층간 절연막(230) 상에 캐핑막(240)을 형성할 수 있다.
제1 층간 절연막(230)은 게이트 구조물(180)의 상면에 형성된 제1 식각 저지막(220) 부분의 상면이 노출될 때까지 평탄화될 수 있으며, 이에 따라 게이트 구조물들(180)의 측벽에 각각 형성된 게이트 스페이서 구조물들(210) 사이의 공간은 제1 층간 절연막(230)에 의해 채워질 수 있다.
제1 층간 절연막(230)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 캐핑막(240)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
한편, 기판(100)의 일부 상부에는 제1 도전 구조물(120)이 추가로 형성될 수 있다. 제1 도전 구조물(120)은 순차적으로 적층된 도전부(125) 및 마스크 부를 포함할 수 있다. 일 실시예에 있어서, 제1 도전 구조물(120)은 게이트 구조물(180), 제1 식각 저지막(220) 및 캐핑막(240)이 순차적으로 적층된 구조를 가질 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이후, 제1 층간 절연막(230), 캐핑막(240) 및 제1 식각 저지막(220)을 관통하여 액티브 영역(105)을 노출시키는 제1 개구(250) 및 제1 도전 구조물(120)을 관통하여 도전부(125)를 노출시키는 제2 개구(255)를 형성할 수 있다.
제1 및 제2 개구들(250, 255)은 포토레지스트 막에 대한 노광 및 현상 공정을 통해 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 사용하는 식각 공정을 통해 형성될 수 있다. 일 실시예에 있어서, 상기 노광 및 현상 공정은 아르곤 불화물(ArF) 레이저 장비를 사용하는 ArF 리소그래피 공정을 통해 수행될 수 있다.
예시적인 실시예들에 있어서, 제1 개구(250)는 각 액티브 영역들(105)의 제1 방향(D1)으로의 각 양 가장자리 부분의 상면, 즉 각 제1 및 제2 불순물 층들(102, 104)의 상면을 노출시킬 수 있다. 이에 따라, 도면 상에서는 제1 방향(D1)으로 서로 이격된 게이트 구조물들(180)의 서로 가까운 측벽들 사이, 즉 제3 불순물 층(106) 상에는 제1 개구(250)가 형성되지 않고, 서로 먼 각 측벽들에 인접하여 제1 개구들(250)이 형성된 것이 도시되어 있다.
한편, 도면 상에서는 제1 개구들(250)이 이에 대응하는 게이트 구조물들(180)의 측벽들로부터 이격된 거리가 서로 다른 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되는 않는다.
도 5를 참조하면, 제1 개구(250)에 의해 노출된 액티브 영역(105)의 상면, 즉 각 제1 및 제2 불순물 층들(102, 104)의 상면에 제1 금속 실리사이드 패턴(260)을 형성하고, 제1 금속 실리사이드 패턴(260)의 상면, 제1 및 제2 개구들(250, 255)의 측벽, 및 캐핑막(240)의 상면에 제1 배리어 막(270)을 형성한 후, 제1 배리어 막(270) 상에 제1 및 제2 개구들(250, 255)을 채우는 제1 금속막(280)을 형성할 수 있다.
제1 금속 실리사이드 패턴(260)은 제1 개구(250)에 의해 노출된 액티브 영역(105) 상면, 제1 개구(250)의 측벽, 및 캐핑막(240) 상면에 금속막을 형성하고 이를 열처리한 후, 미반응 부분을 제거함으로써 형성될 수 있다. 상기 금속막은 예를 들어, 코발트, 니켈, 티타늄 등을 포함할 수 있으며, 이에 따라, 제1 금속 실리사이드 패턴(260)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다.
제1 배리어 막(270)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 제1 금속막(280)은 예를 들어, 텅스텐, 구리, 알루미늄 등과 같은 금속을 포함할 수 있다.
도 6 및 7을 참조하면, 식각 공정을 수행하여 제1 금속막(280) 및 제1 배리어 막(270)을 패터닝할 수 있으며, 이에 따라 캐핑막(240) 상에 제2 도전 구조물(340)이 형성될 수 있다.
다만 상기 식각 공정 시, 캐핑막(240)의 상부도 부분적으로 함께 식각될 수 있으며, 이에 따라 제2 도전 구조물(340)이 형성되지 않은 캐핑막(240) 상부에는 리세스(245)가 형성될 수 있다.
제2 도전 구조물(340)은 포토레지스트 막에 대한 노광 및 현상 공정을 통해 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 사용하는 식각 공정을 통해 형성될 수 있다. 일 실시예에 있어서, 상기 노광 및 현상 공정은 극자외선(Extreme UltraViolet: EUV) 레이저 장비를 사용하는 EUV 리소그래피 공정을 통해 수행될 수 있다.
제2 도전 구조물(340)은 제1 금속 패턴(330) 및 이의 하면을 커버하는 제1 배리어 패턴(320)을 포함할 수 있다. 한편, 제1 개구(250) 내에 잔류하는 제1 금속막(280) 부분 및 이의 측벽 및 저면을 커버하는 제1 배리어 막(270) 부분은 각각 제2 금속 패턴(300) 및 제2 배리어 패턴(290)으로 지칭될 수 있으며, 이들은 함께 제1 콘택 플러그(310)를 형성할 수 있다. 즉, 각 제1 및 제2 불순물 층들(102, 104) 상에서 제1 콘택 플러그(310)와 제2 도전 구조물(340)은 상기 수직 방향을 따라 순차적으로 적층될 수 있으며, 서로 접촉할 수 있다. 제1 콘택 플러그(310)는 제1 방향(D1)으로 제1 폭(w1)을 가질 수 있다.
또한, 제2 개구(255) 내에 잔류하는 제1 금속막(280) 부분 및 이의 측벽 및 저면을 커버하는 제1 배리어 막(270) 부분은 각각 제3 금속 패턴 및 제3 배리어 패턴으로 지칭될 수 있으며, 이들은 함께 제2 콘택 플러그(315)를 형성할 수 있다. 이때, 제1 도전 구조물(120)에 포함된 도전부(125) 상에서 제2 콘택 플러그(315)와 제2 도전 구조물(340) 역시 상기 수직 방향을 따라 순차적으로 적층될 수 있으며, 서로 접촉할 수 있다.
예시적인 실시예들에 있어서, 제2 도전 구조물(340)은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 제2 도전 구조물들(340)은 제1 방향(D1)으로 제2 폭(w2)을 가질 수 있다. 예시적인 실시예들에 있어서, 각 제2 도전 구조물들(340)의 제2 폭(w2)은 제1 콘택 플러그(310)의 제1 폭(w1)보다 크거나 같을 수 있다.
다만 도면 상에서는, 각 제2 도전 구조물들(340)이 제2 방향(D2)을 따라 일정한 폭을 갖고, 또한 제2 도전 구조물들(340)이 모두 동일한 폭을 갖는 것으로 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
각 제2 도전 구조물들(340)은 상기 제1 및 제2 액티브 영역 열들에 각각 포함된 액티브 영역들(105) 중에서 대응하는 하나 상에 형성된 제1 콘택 플러그(310)의 상면에 접촉할 수 있으며, 또한 제2 방향(D2)으로의 말단부에서 제2 콘택 플러그(315)의 상면과 접촉할 수 있다.
예시적인 실시예들에 있어서, 각 제2 도전 구조물들(340)은 제2 방향(D2)을 따라 일직선으로 연장되는 대신에, 부분적으로 굴곡질 수 있으며, 이에 따라 제2 도전 구조물들(340) 사이의 제1 방향(D1)으로의 이격 거리는 일정하지 않을 수 있다. 도면 상에서는 예시적으로, 제2 도전 구조물들(340) 사이의 상대적으로 작은 이격 거리인 제1 거리(d1), 상기 제1 액티브 영역 열에 포함된 액티브 영역(105) 상에서 제2 도전 구조물들(340) 사이의 상대적으로 큰 이격 거리인 제2 거리(d2), 및 제1 거리(d1)보다는 크고 제2 거리(d2)보다는 작은 제3 거리(d3)가 도시되어 있다.
도 8 및 9를 참조하면, 리세스(245) 및 제2 도전 구조물들(340) 사이의 공간을 채우는 제2 층간 절연막(350)을 캐핑막(240) 상에 형성하고, 제2 도전 구조물들(340) 및 제2 층간 절연막(350) 상에 제3 층간 절연막(360)을 형성한 후, 제1 층간 절연막(230), 캐핑막(240), 제2 및 제3 층간 절연막들(350, 360), 및 제1 식각 저지막(220)을 관통하여 액티브 영역(105)의 상면을 노출시키는 제3 개구(370), 및 캐핑막(240), 제2 및 제3 층간 절연막들(350, 360), 제1 식각 저지막(220) 및 게이트 마스크(170)를 관통하여 제2 도전 패턴(160)의 상면을 노출시키는 제4 개구(375)를 형성할 수 있다.
각 제2 및 제3 층간 절연막들(350, 360)은 예를 들어, 실리콘 질화물과 같은 질화물 혹은, 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있으나, 반드시 이에 한정되지는 않으며 다른 절연 물질들을 포함할 수도 있다. 일 실시예에 있어서, 제2 층간 절연막(350)은 순차적으로 적층되며 서로 다른 절연 물질을 포함하는 제1 및 제2 막들을 포함하는 다층 구조를 가질 수도 있으며, 상기 제1 막은 상기 제2 막의 하면 및 측벽을 커버할 수 있다.
제3 및 제4 개구들(370, 375)은 포토레지스트 막에 대한 노광 및 현상 공정을 통해 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 사용하는 식각 공정을 통해 형성될 수 있다. 일 실시예에 있어서, 상기 노광 및 현상 공정은 아르곤 불화물(ArF) 레이저 장비를 사용하는 ArF 리소그래피 공정을 통해 수행될 수 있다.
예시적인 실시예들에 있어서, 제3 개구(370)는 각 액티브 영역들(105)의 제1 방향(D1)으로의 가운데 부분의 상면, 즉 제3 불순물 층(106)의 상면을 노출시킬 수 있다. 이에 따라, 도면 상에서는 제1 방향(D1)으로 서로 이격된 게이트 구조물들(180)의 서로 가까운 측벽들 사이에 형성된 제3 개구(370)가 도시되어 있다.
도 10 및 11을 참조하면, 제3 개구(370)에 의해 노출된 액티브 영역(105)의 상면, 즉 제3 불순물 층(106)의 상면에 제2 금속 실리사이드 패턴(265)을 형성하고, 제2 금속 실리사이드 패턴(265)의 상면, 제3 및 제4 개구들(370, 375)의 측벽, 및 제3 층간 절연막(360)의 상면에 제2 배리어 막을 형성한 후, 상기 제2 배리어 막 상에 제3 및 제4 개구들(370, 375)을 채우는 제2 금속막을 형성할 수 있다.
제2 금속 실리사이드 패턴(265)은 제1 금속 실리사이드 패턴(260)과 동일한 물질을 포함할 수 있고, 상기 제2 배리어 막은 제1 배리어 막(270)과 동일한 물질을 포함할 수 있으며, 상기 제2 금속막은 제1 금속막(280)과 동일한 물질을 포함할 수 있다.
이후, 식각 공정을 수행하여 상기 제2 금속막 및 상기 제2 배리어 막을 패터닝할 수 있으며, 이에 따라 제3 층간 절연막(360) 상에 제3 및 제4 도전 구조물들(430, 435)이 형성될 수 있다.
제3 및 제4 도전 구조물들(430, 435)은 포토레지스트 막에 대한 노광 및 현상 공정을 통해 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 사용하는 식각 공정을 통해 형성될 수 있다. 일 실시예에 있어서, 상기 노광 및 현상 공정은 ArF 레이저 장비를 사용하는 ArF 리소그래피 공정을 통해 수행될 수 있다.
제3 도전 구조물(430)은 제4 금속 패턴(420) 및 이의 하면을 커버하는 제4 배리어 패턴(410)을 포함할 수 있으며, 제4 도전 구조물(435)은 제5 금속 패턴 및 이의 하면을 커버하는 제5 배리어 패턴을 포함할 수 있다.
한편, 제3 개구(370) 내에 잔류하는 상기 제2 금속막 부분 및 이의 측벽 및 저면을 커버하는 상기 제2 배리어 막 부분은 각각 제6 금속 패턴(390) 및 제6 배리어 패턴(380)으로 지칭될 수 있으며, 이들은 함께 제3 콘택 플러그(400)를 형성할 수 있다. 즉, 제3 불순물 층(106) 상에서 제3 콘택 플러그(400)와 제3 도전 구조물(430)은 상기 수직 방향을 따라 순차적으로 적층될 수 있으며, 서로 접촉할 수 있다. 이때, 제3 콘택 플러그(400)는 제1 방향(D1)으로 제5 폭(w5)을 가질 수 있으며, 이는 제1 콘택 플러그(310)의 제1 폭(w1)과 동일하거나 유사할 수 있다.
또한, 제4 개구(375) 내에 잔류하는 상기 제2 금속막 부분 및 이의 측벽 및 저면을 커버하는 상기 제2 배리어 막 부분은 각각 제7 금속 패턴 및 제7 배리어 패턴으로 지칭될 수 있으며, 이들은 함께 제4 콘택 플러그(405)를 형성할 수 있다. 이때, 게이트 구조물(180)에 포함된 제2 도전 패턴(160) 상에서 제4 콘택 플러그(405)와 제3 도전 구조물(430) 역시 상기 수직 방향을 따라 순차적으로 적층될 수 있으며, 서로 접촉할 수 있다.
예시적인 실시예들에 있어서, 제3 도전 구조물(430)은 제1 방향(D1)으로 서로 이웃하는 제2 도전 구조물들(340) 사이에서 제2 방향(D2)으로 연장될 수 있으며, 제3 콘택 플러그(400)의 상면에 접촉할 수 있다. 도면 상에서는, 제3 도전 구조물(430)이 제2 방향(D2)으로 연장되어, 상기 제1 및 제2 액티브 영역 열들에 각각 포함된 액티브 영역들(105) 상에 각각 형성된 제3 콘택 플러그들(400)의 상면에 공통적으로 접촉하는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않을 수 있다. 즉, 예를 들어, 제2 방향(D2)으로 각각 연장되며 제2 방향(D2)으로 서로 이격된 2개의 제3 도전 구조물들(430)이 형성되어, 상기 제1 및 제2 액티브 영역 열들에 각각 포함된 액티브 영역들(105) 상에 각각 형성된 제3 콘택 플러그들(400)에 각각 접촉할 수도 있다.
한편, 제4 도전 구조물(435)은 제1 방향(D1)으로 서로 이웃하는 제2 도전 구조물들(340) 사이에서 제2 방향(D2)으로 연장될 수 있으며, 제4 콘택 플러그(405)의 상면에 접촉할 수 있다. 도면 상에서는, 제4 도전 구조물(435)의 제2 방향(D2)으로의 연장 길이가 제3 도전 구조물(430)의 제2 방향(D2)으로의 연장 길이보다 작은 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
예시적인 실시예들에 있어서, 제3 및 제4 도전 구조물들(430, 435)의 제1 방향(D1)으로의 제3 및 제4 폭들(w3, w4)은 이에 인접하는 제2 도전 구조물들(340) 사이의 이격 거리보다 작을 수 있으나, 각 제2 도전 구조물들(340)의 제2 폭(w2)보다는 클 수 있다. 이때, 제3 및 제4 폭들(w3, w4)은 서로 동일할 수도 있고, 서로 다를 수도 있다. 도면 상에서는, 제3 도전 구조물(430)의 제3 폭(w3)이 제2 도전 구조물들(340) 사이의 제2 및 제3 거리들(d2, d3)보다 작고, 제4 도전 구조물(435)의 제4 폭(w4)이 제2 도전 구조물들(340) 사이의 제3 거리(d3)보다 작은 것이 도시되어 있다.
하지만, 본 발명의 개념은 이에 한정되지 않으며, 제3 및 제4 도전 구조물들(430, 435)의 제1 방향(D1)으로의 제3 및 제4 폭들(w3, w4)이 이에 인접하는 제2 도전 구조물들(340) 사이의 이격 거리보다 클 수도 있다. 이는 제3 및 제4 도전 구조물들(430, 435)이 제2 도전 구조물들(340)과 동일한 층에 형성되지 않고, 이들보다 상층에 형성되기 때문이다. 이에 따라, 각 제3 및 제4 도전 구조물들(430, 435)은 제2 도전 구조물들(340)의 레이아웃에 제한되지 않으며, 다양한 면적과 레이아웃으로 형성될 수 있다. 예를 들어, 각 제3 및 제4 도전 구조물들(430, 435)은 상기 수직 방향을 따라 제2 도전 구조물들(340)과 부분적으로 오버랩될 수도 있다.
도 12 및 13을 참조하면, 제3 층간 절연막(360) 상에 제3 및 제4 도전 구조물들(430, 435)을 커버하는 제4 층간 절연막(440)을 형성하고, 제3 및 제4 도전 구조물들(430, 435)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있으며, 이에 따라 제3 및 제4 도전 구조물들(430, 435)의 측벽은 제4 층간 절연막(440)에 의해 커버될 수 있다.
이후, 제3 및 제4 도전 구조물들(430, 435) 및 제4 층간 절연막(440) 상에 제2 식각 저지막(450) 및 제5 층간 절연막(460)을 순차적으로 적층하고, 이들을 관통하여 제3 및 제4 도전 구조물들(430, 435) 상면을 각각 노출시키는 제5 및 제6 개구들을 형성한 후, 이를 각각 채우는 제5 및 제6 콘택 플러그들(490, 495)를 형성할 수 있다.
제4 층간 절연막(440)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있고, 제2 식각 저지막(450)은 예를 들어, 실리콘 탄질화물, 실리콘 산질화물 등을 포함할 수 있으며, 제5 층간 절연막(460)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 다만 이들이 포함하는 물질들은 이에 한정되지는 않는다.
제5 콘택 플러그(490)는 제8 금속 패턴(480) 및 이의 측벽 및 저면을 커버하는 제8 배리어 패턴(470)을 포함할 수 있으며, 제6 콘택 플러그(495)는 제9 금속 패턴 및 이의 측벽 및 저면을 커버하는 제9 배리어 패턴을 포함할 수 있다.
도면 상에서는, 제3 도전 구조물들(430) 상에 각각 형성되는 제5 콘택 플러그들(490) 중 일부는 상기 수직 방향을 따라 제3 콘택 플러그(400)와 오버랩되고, 나머지 일부는 이에 오버랩되지 않는 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되는 않는다. 또한, 도면 상에서는 제4 도전 구조물들(435) 상에 각각 형성되는 제6 콘택 플러그들(495)이 상기 수직 방향을 따라 제4 콘택 플러그(405)와 오버랩되지 않는 것이 도시되어 있으나, 역시 본 발명의 개념은 반드시 이에 한정되는 않는다. 즉, 제5 및 제6 콘택 플러그들(490, 495)은 하부의 제3 및 제4 콘택 플러그들(400, 405)의 위치에 상관없이 자유로운 위치에 형성될 수 있다.
예시적인 실시예들에 있어서, 제5 및 제6 콘택 플러그들(490, 495)은 제1 방향(D1)으로 각각 제6 및 제7 폭들(w6, w7)을 가질 수 있으며, 이들은 제1 및 제3 콘택 플러그들(310, 400)의 제1 및 제5 폭들(w1, w5)보다는 클 수 있다. 이는 제5 및 제6 콘택 플러그들(490, 495)의 하부에 각각 형성되는 제3 및 제4 도전 구조물들(430, 435)이 상대적으로 큰 제3 및 제4 폭들(w3, w4)을 갖기 때문에, 제5 및 제6 콘택 플러그들(490, 495)을 형성하는 공정 시 미스얼라인이 발생하더라도, 이들이 제3 및 제4 도전 구조물들(430, 435)로부터 벗어날 가능성이 적으며, 이에 따라 이들과 잘 접촉할 수 있기 때문이다. 제6 및 제7 폭들(w6, w7)은 서로 동일할 수도 있고, 서로 다를 수도 있다.
전술한 공정들을 통해서 상기 반도체 장치의 제조를 완성할 수 있다.
전술한 바와 같이, 제3 불순물 층(106) 및 게이트 구조물(180) 상에 각각 형성되는 제3 및 제4 콘택 플러그들(400, 405)에 접촉하는 제3 및 제4 도전 구조물들(430, 435)은 제1 및 제2 불순물 층들(102, 104) 상에 형성되는 제1 콘택 플러그(310)에 접촉하는 제2 도전 구조물(340)과는 다른 층, 예를 들어 상층에 형성될 수 있다. 이에 따라, EUV 리소그래피 공정을 통해 미세한 사이즈를 갖도록 형성되는 제2 도전 구조물(340)과 함께 제3 및 제4 도전 구조물들(430, 435)을 형성할 경우, 이들 중 일부가 제대로 패터닝되지 못하여 원하는 형상을 갖지 못하는 불량이 방지될 수 있다.
또한, 제2 도전 구조물들(340) 사이에 제3 및 제4 도전 구조물들(430, 435)을 형성하는 경우에 비해서, 제3 및 제4 도전 구조물들(430, 435)은 제2 도전 구조물들(340) 사이의 이격 거리나 이들의 레이아웃에 상관없이 큰 면적을 갖도록 형성될 수 있다. 이에 따라, 이들 상부에 각각 형성되는 제5 및 제6 콘택 플러그들(490, 495)은 상대적으로 큰 폭을 갖도록 형성될 수 있으며, 이들을 형성하는 공정 시 부분적으로 미스얼라인이 발생하더라도, 각각 제3 및 제4 도전 구조물들(430, 435)이 형성된 영역을 벗어나지 않고 이들과 잘 접촉하도록 형성될 수 있다.
전술한 공정들을 통해 제조된 상기 반도체 장치는 다음과 같은 구조적 특징을 가질 수 있다.
상기 반도체 장치는 기판(100) 상에 형성된 게이트 구조물(180), 게이트 구조물(180)의 제1 방향(D1)으로의 양 측벽들에 인접한 기판(100)의 상부 즉, 액티브 영역(105)의 상부에 각각 형성되어 소스/드레인 역할을 수행하는 제1 및 제3 불순물 층들(102, 106)(이하에서는 이들을 각각 제1 및 제2 소스/드레인 층들(102, 106)로 지칭한다), 제1 및 제2 소스/드레인 층들(102, 106) 상에 각각 형성되어 상기 수직 방향으로 각각 연장된 제1 및 제3 콘택 플러그들(310, 400), 제1 및 제3 콘택 플러그들(310, 400)의 상면에 각각 접촉하는 제2 및 제3 도전 구조물들(340, 430), 및 제3 도전 구조물(430) 상면에 접촉하는 제5 콘택 플러그(490)를 포함할 수 있으며, 제3 도전 구조물(430)의 높이는 제2 도전 구조물(340)의 높이보다 높고, 제3 도전 구조물(430)의 제1 방향(D1)으로의 제3 폭(w3)은 제2 도전 구조물(340)의 제1 방향(D1)으로의 제2 폭(w2)보다 클 수 있다.
예시적인 실시예들에 있어서, 제5 콘택 플러그(490)의 제1 방향(D1)으로의 제6 폭(w6)은 제1 및 제3 콘택 플러그들(310, 400)의 제1 방향(D1)으로의 제1 및 제5 폭들(w1, w5)보다 클 수 있다.
예시적인 실시예들에 있어서, 제2 및 제3 도전 구조물들(340, 430)의 제1 방향(D1)으로의 제2 및 제3 폭들(w2, w3)은 각각 제1 및 제3 콘택 플러그들(310, 400)의 제1 방향(D1)으로의 제1 및 제5 폭들(w1, w5)보다 클 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제3 콘택 플러그들(310, 400)의 제1 방향(D1)으로의 제1 및 제5 폭들(w1, w5) 하부에서 상부까지 상기 수직 방향을 따라 일정한 값을 갖거나, 혹은 일정한 비율로 증가할 수 있다.
예시적인 실시예들에 있어서, 각 제2 및 제3 도전 구조물들(340, 430)은 제2 방향(D2)으로 연장될 수 있으며, 상기 반도체 장치는 제2 도전 구조물(340)의 제1 방향으로(D1)의 말단 부분의 저면에 접촉하며 상기 수직 방향으로 연장된 제2 콘택 플러그(315), 및 제2 콘택 플러그(315)의 저면에 접촉하는 제1 도전 구조물(120)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 도전 구조물(430)은 상기 수직 방향을 따라 제2 도전 구조물(340)에 오버랩되지 않거나 혹은 부분적으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 제2 도전 구조물(340)은 제2 방향(D2)을 따라 일직선 상에 형성되지 않고 부분적으로 굴곡될 수 있으며, 제3 도전 구조물(430)은 제2 방향(D2)을 따라 일직선 상에 형성되고 제1 방향(D1)으로의 제3 폭(w3)이 제2 방향(D2)을 따라 일정할 수 있다.
예시적인 실시예들에 있어서, 게이트 구조물(180)은 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 전술한 게이트 구조물(180)은 이하에서 제1 게이트 구조물로 지칭하고, 이와 제1 방향(D1)으로 이웃하는 게이트 구조물(180)은 제2 게이트 구조물로 지칭하기로 한다. 이때, 상기 제2 게이트 구조물은 상기 제1 게이트 구조물과 제2 소스/드레인 층(106)을 공유할 수 있으며, 상기 제2 게이트 구조물을 기준으로 제2 소스/드레인 층(106)의 반대편의 액티브 영역(105) 상부에는 제2 불순물 층(104)(이하에서는 제3 소스/드레인 층(104)으로 지칭한다)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 제3 소스/드레인 층(104) 상에 형성되어 상기 수직 방향으로 연장된 제1 콘택 플러그(310), 및 제1 콘택 플러그(310)의 상면에 접촉하며 제2 방향(D2)으로 연장되는 제2 도전 구조물(340)을 더 포함할 수 있다. 이때, 전술한 2개의 제2 도전 구조물들(340) 사이에서 이들과 동일한 높이에 형성되는 또 하나의 제2 도전 구조물(340)을 더 포함할 수 있으며, 제3 도전 구조물(430)은 상부에서 보았을 때, 제1 소스/드레인 층(102)에 전기적으로 연결된 제2 도전 구조물(340) 및 제3 소스/드레인 층(104)에 전기적으로 연결된 제2 도전 구조물(340) 사이에 형성될 수 있다. 이때, 상기 2개의 제2 도전 구조물들(340)은 각각 제2 방향(D2)을 따라 일직선 상에 형성되지 않고 부분적으로 굴곡될 수 있으며, 제3 도전 구조물(430)을 기준으로 서로 대칭적인 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 각 게이트 구조물들(180)은 제2 방향(D2)으로 연장되는 제1 연장부, 및 상기 제1 연장부로부터 제1 방향(D1)으로 연장되는 제2 연장부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 각 게이트 구조물들(180)의 상기 제2 연장부에 접촉하며 상기 수직 방향으로 연장된 제4 콘택 플러그(405), 및 제4 콘택 플러그(405)의 상면에 접촉하며 제2 방향(D2)으로 연장된 제4 도전 구조물(435)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제4 도전 구조물(435)은 제3 도전 구조물(430)과 동일한 높이에 형성될 수 있으며, 이와 동일한 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 제4 도전 구조물(435)은 제2 도전 구조물들(340)과 상기 수직 방향을 따라 오버랩되지 않거나, 혹은 부분적으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 제5 콘택 플러그(490)는 상기 수직 방향을 따라 상기 제3 콘택 플러그(400)와 오버랩되거나 오버랩되지 않을 수 있다.
도 14 내지 도 23은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 14, 16, 18, 20 및 22는 평면도들이고, 도 15, 17, 19, 21 및 23은 대응하는 평면도들의 A-A'선을 따라 각각 절단한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 1 내지 도 13을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 14 및 15를 참조하면, 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 제1 및 제2 개구들(250, 255)을 형성할 때, 제1 층간 절연막(230), 캐핑막(240) 및 제1 식각 저지막(220)을 관통하여 액티브 영역(105)의 상면, 즉 제3 불순물 층(106)의 상면을 노출시키는 제7 개구(257), 및 게이트 구조물(180)에 포함된 제2 도전 패턴(160)의 상면을 노출시키는 제8 개구(259)를 더 형성할 수 있다.
도 16 및 17을 참조하면, 도 5 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 캐핑막(240) 상에 제2 도전 구조물(340)이 형성될 때, 이와 동일한 층에 제5 및 제6 도전 구조물들(347, 349)이 함께 형성될 수 있으며, 이들 하부에는 제7 및 제8 콘택 플러그들(317, 319)이 각각 형성될 수 있다. 또한, 제7 개구(257)에 의해 노출된 액티브 영역(105)의 상면, 즉 제3 불순물 층(106)의 상면에는 제2 금속 실리사이드 패턴(265)이 형성될 수 있다.
즉, 제7 개구(257) 내에는 제12 금속 패턴(307) 및 이의 측벽 및 저면을 커버하는 제12 배리어 패턴(297)을 포함하는 제7 콘택 플러그(317)가 형성되어 제3 불순물 층(106)의 상면과 접촉할 수 있으며, 제8 개구(259) 내에는 제13 금속 패턴 및 이의 측벽 및 저면을 커버하는 제13 배리어 패턴을 포함하는 제8 콘택 플러그(319)가 형성되어 게이트 구조물(180)에 포함된 제2 도전 패턴(160)의 상면과 접촉할 수 있다.
한편, 제7 콘택 플러그(317) 상에는 이의 상면에 접촉하는 제5 도전 구조물(347)이 형성될 수 있으며, 이는 제10 금속 패턴(337) 및 이의 하면을 커버하는 제10 배리어 패턴(327)을 포함할 수 있다. 또한, 제8 콘택 플러그(319) 상에는 이의 상면에 접촉하는 제6 도전 구조물(349)이 형성될 수 있으며, 이는 제11 금속 패턴 및 이의 하면을 커버하는 제11 배리어 패턴을 포함할 수 있다.
제7 콘택 플러그(317)는 제1 방향(D1)으로 제5 폭(w5)을 가질 수 있으며, 이는 제1 콘택 플러그(310)의 제1 폭(w1)과 동일하거나 유사할 수 있다.
예시적인 실시예들에 있어서, 제5 도전 구조물(347)은 제1 방향(D1)으로 서로 이웃하는 제2 도전 구조물들(340) 사이에서 제2 방향(D2)으로 연장될 수 있으며, 제7 콘택 플러그(317)의 상면에 접촉할 수 있다. 도면 상에서는, 제3 도전 구조물(430)이 제2 방향(D2)으로 연장되어, 상기 제1 및 제2 액티브 영역 열들에 각각 포함된 액티브 영역들(105) 상에 각각 형성된 제7 콘택 플러그들(317)의 상면에 공통적으로 접촉하는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않을 수 있다. 즉, 예를 들어, 제2 방향(D2)으로 각각 연장되며 제2 방향(D2)으로 서로 이격된 2개의 제5 도전 구조물들(347)이 형성되어, 상기 제1 및 제2 액티브 영역 열들에 각각 포함된 액티브 영역들(105) 상에 각각 형성된 제7 콘택 플러그들(317)에 각각 접촉할 수도 있다.
한편, 제6 도전 구조물(349)은 제1 방향(D1)으로 서로 이웃하는 제2 도전 구조물들(340) 사이에서 제2 방향(D2)으로 연장될 수 있으며, 제8 콘택 플러그(319)의 상면에 접촉할 수 있다. 도면 상에서는, 제6 도전 구조물(349)의 제2 방향(D2)으로의 연장 길이가 제5 도전 구조물(347)의 제2 방향(D2)으로의 연장 길이보다 작은 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
예시적인 실시예들에 있어서, 제5 및 제6 도전 구조물들(347, 349)의 제1 방향(D1)으로의 제8 및 제9 폭들(w8, w9)은 이에 인접하는 제2 도전 구조물들(340) 사이의 이격 거리보다 작을 수 있으며, 각 제2 도전 구조물들(340)의 제2 폭(w2)과 동일하거나 유사할 수 있다. 이때, 제8 및 제9 폭들(w8, w9)은 서로 동일할 수도 있고, 서로 다를 수도 있다. 도면 상에서는, 제5 도전 구조물(347)의 제8 폭(w8)이 제2 도전 구조물들(340) 사이의 제2 및 제3 거리들(d2, d3)보다 작고, 제6 도전 구조물(349)의 제9 폭(w9)이 제2 도전 구조물들(340) 사이의 제3 거리(d3)보다 작은 것이 도시되어 있다.
즉, 제5 및 제6 도전 구조물들(347, 349)은 제2 도전 구조물들(340)과 동일한 층에 형성되므로, 이들의 면적과 레이아웃은 제2 도전 구조물들(340)의 레이아웃에 의해 제한될 수 있다.
도 18 및 19를 참조하면, 도 8 및 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 제3 및 제4 개구들(370, 375) 대신에, 제3 층간 절연막(360)을 관통하여 제5 및 제6 도전 구조물들(347, 349)의 상면을 각각 노출시키는 제9 및 제10 개구들(377, 379)이 형성될 수 있다.
도 20 및 21을 참조하면, 도 10 및 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 제9 개구(377) 내에는 제16 금속 패턴(397) 및 이의 측벽 및 저면을 커버하는 제16 배리어 패턴(387)을 포함하는 제9 콘택 플러그(407)가 형성되어 제5 도전 구조물(347)의 상면과 접촉할 수 있으며, 제10 개구(379) 내에는 제17 금속 패턴 및 이의 측벽 및 저면을 커버하는 제17 배리어 패턴을 포함하는 제10 콘택 플러그(409)가 형성되어 제6 도전 구조물(349)의 상면과 접촉할 수 있다.
또한, 제9 콘택 플러그(407) 상에는 이의 상면에 접촉하는 제7 도전 구조물(437)이 형성될 수 있으며, 이는 제14 금속 패턴(427) 및 이의 하면을 커버하는 제14 배리어 패턴(417)을 포함할 수 있다. 또한, 제10 콘택 플러그(409) 상에는 이의 상면에 접촉하는 제8 도전 구조물(439)이 형성될 수 있으며, 이는 제15 금속 패턴 및 이의 하면을 커버하는 제15 배리어 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 제7 및 제8 도전 구조물들(437, 439)의 제1 방향(D1)으로의 제10 및 제11 폭들(w10, w11)은 이에 인접하는 제2 도전 구조물들(340) 사이의 이격 거리보다 작을 수 있으나, 각 제2 도전 구조물들(340)의 제2 폭(w2) 및 제5 및 제6 도전 구조물들(347, 349)의 제8 및 제9 폭들(w8, w9)보다는 클 수 있다. 이때, 제10 및 제11 폭들(w10, w11)은 서로 동일할 수도 있고, 서로 다를 수도 있다. 도면 상에서는, 제7 도전 구조물(437)의 제10 폭(w10)이 제2 도전 구조물들(340) 사이의 제2 및 제3 거리들(d2, d3)보다 작고, 제8 도전 구조물(439)의 제11 폭(w11)이 제2 도전 구조물들(340) 사이의 제3 거리(d3)보다 작은 것이 도시되어 있다.
하지만, 본 발명의 개념은 이에 한정되지 않으며, 제7 및 제8 도전 구조물들(437, 439)의 제1 방향(D1)으로의 제10 및 제11 폭들(w10, w11)이 이에 인접하는 제2 도전 구조물들(340) 사이의 이격 거리보다 클 수도 있다. 이는 제7 및 제8 도전 구조물들(437, 439)이 제2, 제5 및 제6 도전 구조물들(340, 347, 349)과 동일한 층에 형성되지 않고, 이들보다 상층에 형성되기 때문이다. 이에 따라, 각 제7 및 제8 도전 구조물들(437, 439)은 제2, 제5 및 제6 도전 구조물들(340, 347, 349)의 레이아웃에 제한되지 않으며, 다양한 면적과 레이아웃으로 형성될 수 있다.
도면 상에서는, 제7 및 제8 도전 구조물들(437, 439)이 각각 제5 및 제6 도전 구조물들(340, 347, 349) 상에 형성되어 상기 수직 방향을 따라 이들과 오버랩되는 것이 도시되어 있으며, 나아가 이들은 상기 수직 방향을 따라 제2 도전 구조물들(340)과 부분적으로 오버랩될 수도 있다.
한편, 제7 도전 구조물(437)은 도 10에 도시된 제3 도전 구조물(430)보다는 제2 방향(D2)으로의 연장 길이가 작을 수 있다. 즉, 도 10에 도시된 제3 도전 구조물(430)은 서로 제3 거리(d3)로 이격된 제2 도전 구조물들(340) 부분까지 연장되어 그 말단이 제4 도전 구조물들(435)의 말단들과 제1 방향(D1)으로 얼라인될 수 있지만, 제7 도전 구조물(437)은 서로 제2 거리(d2)로 이격된 제2 도전 구조물들(340) 부분까지만 연장될 수 있으며, 이에 따라 그 말단이 제4 도전 구조물들(435)의 말단들과 제1 방향(D1)으로 얼라인되지 않을 수 있다.
도 22 및 23을 참조하면, 도 12 및 13을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 반도체 장치의 제조를 완성할 수 있다.
도면 상에서는, 제7 도전 구조물(437) 상에 형성되는 제5 콘택 플러그들(490)이 모두 상기 수직 방향을 따라 제9 콘택 플러그(407)와 오버랩되는 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되는 않는다.
전술한 바와 같이, 예를 들어, EUV 리소그래피 공정을 통해 미세한 사이즈를 갖도록 형성되는 제2 도전 구조물들(340)과 동일한 층에 형성되는 제5 및 제6 도전 구조물들(347, 349)은 이와 유사하게 미세한 사이즈를 갖도록 형성되지만, 이들 상층에 형성되는 제7 및 제8 도전 구조물들(437, 439)은 이들의 레이아웃에 상관없이 큰 면적을 갖도록 형성될 수 있다. 이에 따라, 이들 상부에 각각 형성되는 제5 및 제6 콘택 플러그들(490, 495)은 상대적으로 큰 폭을 갖도록 형성될 수 있으며, 이들을 형성하는 공정 시 부분적으로 미스얼라인이 발생하더라도, 각각 제7 및 제8 도전 구조물들(437, 439)이 형성된 영역을 벗어나지 않고 이들과 잘 접촉하도록 형성될 수 있다.
한편, 전술한 공정들을 통해 제조된 상기 반도체 장치는 다음과 같은 구조적 특징을 가질 수 있다.
상기 반도체 장치는 기판(100) 상에 형성된 게이트 구조물(180), 게이트 구조물(180)의 양 측벽들에 인접한 기판(100)의 상부, 즉 액티브 영역(105)의 상부에 각각 형성되어 소스/드레인 역할을 수행하는 제1 및 제3 불순물 층들(102, 106)(이하에서는 이들을 각각 제1 및 제2 소스/드레인 층들(102, 106)로 지칭한다), 제1 및 제2 소스/드레인 층들(102, 106) 상에 각각 형성되어 상기 수직 방향으로 각각 연장된 제1 및 제7 콘택 플러그들(310, 317), 제1 및 제3 콘택 플러그들(310, 317)의 상면에 각각 접촉하며 서로 동일한 높이에 형성된 제2 및 제5 도전 구조물들(340, 347), 제5 도전 구조물(347)의 상면에 접촉하며 상기 수직 방향으로 연장된 제9 콘택 플러그(407), 제9 콘택 플러그(407)의 상면에 접촉하는 제7 도전 구조물(437), 및 제7 도전 구조물(437) 상면에 접촉하는 제5 콘택 플러그(490)를 포함할 수 있으며, 제7 도전 구조물(437)의 제1 방향(D1)으로의 제10 폭(w10)은 제5 도전 구조물(347)의 폭보다 크고, 제5 콘택 플러그(490)의 제1 방향(D1)으로의 제6 폭(w6)은 제9 콘택 플러그(407)의 제1 방향(D1)으로의 폭보다 클 수 있다.
예시적인 실시예들에 있어서, 제5 콘택 플러그(490)는 상기 수직 방향을 따라 상기 제9 콘택 플러그(407)와 오버랩될 수 있다.
도 24 내지 도 56은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 24, 27, 31, 35, 39, 42, 46, 50, 52 및 54은 평면도들이고, 도 25, 29, 32, 34, 43, 44, 47, 51, 53 및 55는 대응하는 평면도들을 A-A'선으로 절단한 단면도들이고, 도 26, 28, 30, 33, 36-38, 40-41, 45, 48-49 및 56은 대응하는 평면도들을 B-B'선 및 C-C'선으로 각각 절단한 단면들을 포함한다.
이하의 발명의 상세한 설명에서는, 기판(500) 상면에 평행하며 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하며, 또한 기판(500) 상면에 평행하고 상기 각 제1 및 제2 방향들(D1, D2)과 예각을 이루는 방향을 제3 방향(D3)으로 정의하기로 한다.
상기 반도체 장치 제조 방법은 도 1 내지 도 13을 참조로 설명한 반도체 장치 제조 방법을 디램(DRAM) 장치의 제조 방법에 적용한 것이며, 보다 구체적으로는 상기 디램 장치의 주변 회로 영역에 형성되는 주변 회로 패턴들에 적용한 것으로서, 실질적으로 동일하거나 유사한 공정들을 포함하므로 이들에 대한 중복적인 설명은 생략한다. 한편 도시하지는 않았으나, 도 14 내지 도 23 참조로 설명한 반도체 장치 제조 방법 역시 디램 장치의 제조 방법에 적용할 수 있음은 당연하다.
도 24 내지 도 26을 참조하면, 제1 및 제2 영역들(I, II)을 포함하는 기판(500) 상에 각각 제1 및 제2 액티브 패턴들(503, 505)을 형성하고, 이들의 측벽을 커버하는 소자 분리 패턴(510)을 형성할 수 있다.
기판(500)의 제1 영역(I)은 메모리 셀들이 형성되는 셀 영역일 수 있으며, 기판(500)의 제2 영역(II)은 제1 영역(I)을 둘러싸면서 상기 메모리 셀들을 구동하는 주변 회로 패턴들이 형성되는 주변 회로 영역일 수 있다.
제1 및 제2 액티브 패턴들(503, 505)은 기판(500) 상부를 제거하여 제1 리세스를 형성함으로써 형성될 수 있으며, 제1 액티브 패턴(503)은 각각이 제3 방향(D3)으로 연장되며 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 또한, 제2 액티브 패턴(505)은 도 1 및 2를 참조로 설명한 액티브 영역(105)에 대응하는 것으로서, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성되어 제2 액티브 패턴 행을 형성할 수 있으며, 상기 제2 액티브 패턴 행은 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 다만 이하에서는 도면의 복잡성을 회피하기 위해서, 하나의 제2 액티브 패턴 행에 포함된 제2 액티브 패턴들(505)만을 도시하기로 한다.
이후, 기판(500)의 제1 영역(I)에 형성된 제1 액티브 패턴(503) 및 소자 분리 패턴(510)을 부분적으로 식각하여 제1 방향(D1)으로 연장되는 제2 리세스를 형성할 수 있다.
이후, 상기 제2 리세스 내부에 제1 게이트 구조물(560)을 형성할 수 있다. 제1 게이트 구조물(560)은 상기 제2 리세스의 저면 및 측벽에 형성된 제1 게이트 절연 패턴(530), 제1 게이트 절연 패턴(530) 상에 형성되어 상기 제2 리세스의 하부를 채우는 제1 게이트 전극(540), 및 제1 게이트 전극(540) 상에 형성되어 상기 제2 리세스의 상부를 채우는 제1 게이트 마스크(550)를 포함할 수 있다. 이때, 제1 게이트 구조물(560)은 기판(500)의 제1 영역(I) 내에서 제1 방향(D1)을 따라 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
제1 게이트 절연 패턴(530)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 게이트 전극(540)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있으며, 제1 게이트 마스크(550)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 27 및 28을 참조하면, 기판(500)의 제1 및 제2 영역들(I, II) 상에 절연막 구조물(600)을 형성하고, 제1 영역(I)에 인접한 제2 영역(II) 부분을 제외한 나머지 제2 영역(II) 부분에 형성된 절연막 구조물(600) 부분을 제거한 후, 기판(500)의 제2 영역(II) 상에 형성된 제2 액티브 패턴(505) 상에, 예를 들어 열산화 공정을 수행하여, 제2 게이트 절연막(610)을 형성할 수 있다.
절연막 구조물(600)은 순차적으로 적층된 제1 내지 제3 절연막들(570, 580, 590)을 포함할 수 있으며, 제1 및 제3 절연막들(570, 590)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 절연막(580)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 절연막 구조물(600)을 패터닝하고, 이를 식각 마스크로 사용하여 하부의 제1 액티브 패턴(503), 소자 분리 패턴(510), 및 제1 게이트 구조물(560)에 포함된 제1 게이트 마스크(550)를 부분적으로 식각함으로써 제11 개구(620)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정 후 잔류하는 절연막 구조물(600)은 상부에서 보았을 때, 원 형상 혹은 타원 형상을 가질 수 있으며, 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 절연막 구조물들(600)은 서로 인접하는 제1 액티브 패턴들(503)의 서로 대향하는 제3 방향(D3)으로의 말단들과 상기 수직 방향으로 오버랩될 수 있다.
도 29 및 30을 참조하면, 기판(500)의 제1 영역(I) 상에 형성된 절연막 구조물(600), 제11 개구(620)에 의해 노출된 제1 액티브 패턴(503), 소자 분리 패턴(510), 및 제1 게이트 구조물(560)의 상면, 및 기판(500)의 제2 영역(II) 상에 형성된 제2 게이트 절연막(610) 및 소자 분리 패턴(510) 상에 제1 도전막(630), 확산 배리어 막(640), 제2 도전막(650) 및 제1 마스크 막(660)을 순차적으로 적층할 수 있으며, 이때 제1 도전막(630)은 제11 개구(620)를 채울 수 있다.
제1 도전막(630)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 확산 배리어 막(640)은 예를 들어, 티타늄 실리콘 질화물(TiSiN)과 같은 금속 실리콘 질화물을 포함할 수 있으며, 제2 도전막(650)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있고, 제1 마스크 막(660)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 31 내지 도 33을 참조하면, 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 기판(500)의 제2 영역(II) 상에 제2 게이트 구조물(720) 및 게이트 스페이서 구조물(750)을 형성할 수 있다. 이때, 제2 게이트 구조물(720) 및 게이트 스페이서 구조물(750)은 도 1 및 2에 도시된 게이트 구조물(180) 및 게이트 스페이서 구조물(210)에 각각 대응할 수 있다.
이에 따라, 제2 게이트 구조물(720)은 기판(500) 상면에 수직한 수직 방향을 따라 순차적으로 적층된 제2 게이트 절연 패턴(670), 제1 도전 패턴(680), 제1 확산 배리어(690), 제2 도전 패턴(700) 및 제2 게이트 마스크(710)를 포함할 수 있으며, 순차적으로 적층된 제1 도전 패턴(680), 제1 확산 배리어(690) 및 제2 도전 패턴(700)은 제2 게이트 전극을 형성할 수 있다.
제2 게이트 구조물(720)을 형성한 후, 예를 들어, 이온 주입 공정을 통해 제2 게이트 구조물(720)에 인접한 제2 액티브 패턴(505) 상부에 제1 내지 제3 불순물 층들(502, 504, 506)을 형성할 수 있다. 이때, 제3 불순물 층(506)은 제1 방향(D1)으로 서로 인접한 제2 게이트 구조물들(720) 사이의 제2 액티브 패턴(505) 상부에 형성될 수 있으며, 각 제1 및 제2 불순물 층들(502, 504)은 각 제2 게이트 구조물들(720)을 기준으로 제3 불순물 층(506)과 반대편 제2 액티브 패턴(505) 상부에 형성될 수 있다.
한편, 게이트 스페이서 구조물(750)은 제2 게이트 구조물(720)의 측벽으로부터 기판(500) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 및 제2 게이트 스페이서들(730, 740)을 포함할 수 있다.
이후, 기판(500)의 제1 및 제2 영역들(I, II) 상에 형성된 제1 마스크 막(660), 소자 분리 패턴(510), 제2 액티브 패턴(505), 제2 게이트 구조물(720) 및 게이트 스페이서 구조물(750) 상에 제1 식각 저지막(760)을 형성할 수 있다.
도 34를 참조하면, 제1 식각 저지막(760) 상에 제1 층간 절연막(770)을 충분한 높이로 형성하고, 제2 게이트 구조물(720)의 상면 및 제1 마스크 막(660)의 상면에 형성된 제1 식각 저지막(760) 부분의 상면이 노출될 때까지 그 상부를 평탄화한 후, 제1 층간 절연막(770) 및 제1 식각 저지막(760) 상에 캐핑막(780)을 형성할 수 있다.
이에 따라, 제1 층간 절연막(770)은 제2 게이트 구조물들(720)의 측벽에 각각 형성된 게이트 스페이서 구조물들(750) 사이의 공간을 채울 수 있다.
도 35 및 36을 참조하면, 기판(500)의 제1 영역(I) 및 제2 방향(D2)으로 이에 인접한 제2 영역(II) 부분 상에 형성된 캐핑막(780) 부분을 식각하여 제1 캐핑 패턴(785)을 형성할 수 있으며, 이를 식각 마스크로 사용하여 제1 식각 저지막(760), 제1 마스크 막(660), 제2 도전막(650), 확산 배리어 막(640) 및 제1 도전막(630)을 순차적으로 식각할 수 있다.
예시적인 실시예들에 있어서, 제1 캐핑 패턴(785)은 기판(500)의 제1 영역(I) 및 이에 인접한 제2 영역(II) 부분 상에서 제2 방향(D2)으로 각각 연장되고 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 한편, 기판(500)의 제2 영역(II) 상에는 캐핑막(780)이 잔류할 수 있다.
상기 식각 공정을 수행함에 따라, 기판(500)의 제1 영역(I) 및 이에 인접한 제2 영역(II) 상에서, 제11 개구(620) 상에는 순차적으로 적층된 제3 도전 패턴(635), 제2 확산 배리어(645), 제4 도전 패턴(655), 제1 마스크(665), 제1 식각 저지 패턴(765) 및 제1 캐핑 패턴(785)이 형성될 수 있으며, 제11 개구(620) 바깥의 절연막 구조물(600)의 제2 절연막(580) 상에는 순차적으로 적층된 제3 절연 패턴(595), 제3 도전 패턴(635), 제2 확산 배리어(645), 제4 도전 패턴(655), 제1 마스크(665), 제1 식각 저지 패턴(765) 및 제1 캐핑 패턴(785)이 형성될 수 있다.
이하에서는, 순차적으로 적층된 제3 도전 패턴(635), 제2 확산 배리어(645), 제4 도전 패턴(655), 제1 마스크(665), 제1 식각 저지 패턴(765) 및 제1 캐핑 패턴(785)을 비트 라인 구조물(795)로 지칭하기로 한다. 이때, 비트 라인 구조물(795)은 도 3에 도시된 제1 도전 구조물(120)에 대응할 수 있으며, 제3 도전 패턴(635), 제2 확산 배리어(645), 제4 도전 패턴(655)은 도전부(125)에 대응할 수 있다.
예시적인 실시예들에 있어서, 비트 라인 구조물(795)은 기판(500)의 제1 영역(I) 및 이에 제2 방향(D2)으로 인접한 제2 영역(II) 부분 상에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 37을 참조하면, 비트 라인 구조물(795)을 커버하는 제1 스페이서 막을 제11 개구(620)에 의해 노출된 제1 액티브 패턴(503), 소자 분리 패턴(510) 및 제1 게이트 마스크(550)의 상면, 제11 개구(620)의 내벽, 제2 절연막(580), 및 캐핑막(780) 상에 형성한 후, 상기 제1 스페이서 막 상에 제4 및 제5 절연막들을 순차적으로 형성할 수 있다.
상기 제1 스페이서 막은 제2 절연막(580) 상에 형성된 비트 라인 구조물(795) 부분 아래의 제3 절연 패턴(595)의 측벽도 커버할 수 있으며, 상기 제5 절연막은 제11 개구(620)의 나머지 부분을 모두 채울 수 있다.
상기 제1 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있고, 상기 제4 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 제5 절연막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 식각 공정을 수행하여, 상기 제4 및 제5 절연막들을 식각할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 예를 들어, 인산(H2PO3), SC1 및 불산(HF)을 식각액으로 사용하는 습식 식각 공정에 의해 수행될 수 있으며, 상기 제4 및 제5 절연막들 중에서 제11 개구(620) 내의 부분을 제외한 나머지 부분은 모두 제거될 수 있다. 이에 따라, 상기 제1 스페이서 막의 표면 대부분, 즉 제11 개구(620) 내에 형성된 부분 이외의 상기 제1 스페이서 막 부분이 모두 노출될 수 있으며, 제11 개구(620) 내에 잔류하는 상기 제4 및 제5 절연막들 부분은 각각 제4 및 제5 절연 패턴들(810, 800)을 형성할 수 있다.
이후, 상기 노출된 제1 스페이서 막 표면, 제11 개구(620) 내에 형성된 제4 및 제5 절연 패턴들(810, 820), 및 캐핑막(780) 상에 제2 스페이서 막을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(795)의 측벽을 커버하는 제2 스페이서(830)를 상기 제1 스페이서 막 표면, 및 제4 및 제5 절연 패턴들(810, 820) 상에 형성할 수 있다. 상기 제2 스페이서 막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제1 캐핑 패턴(785) 및 제2 스페이서(830)를 식각 마스크로 사용하는 건식 식각 공정을 수행하여, 제1 액티브 패턴(503) 상면을 노출시키는 제12 개구(840)를 형성할 수 있으며, 제12 개구(840)에 의해 소자 분리 패턴(510) 상면 및 제1 게이트 마스크(550)의 상면도 노출될 수 있다.
상기 건식 식각 공정에 의해서, 제1 캐핑 패턴(785) 상면, 제2 절연막(580) 상면 및 캐핑막(780) 상면에 형성된 상기 제1 스페이서 막 부분이 제거될 수 있으며, 이에 따라 비트 라인 구조물(795)의 측벽을 커버하는 제1 스페이서(800)가 형성될 수 있다. 또한, 상기 건식 식각 공정에서, 제1 및 제2 절연막들(570, 580)도 부분적으로 제거되어 비트 라인 구조물(795) 하부에 각각 제1 및 제2 절연 패턴들(575, 585)로 잔류할 수 있다. 비트 라인 구조물(795) 하부에 순차적으로 적층된 제1 내지 제3 절연 패턴들(575, 585, 595)은 함께 절연 패턴 구조물을 형성할 수 있다.
도 38을 참조하면, 제1 캐핑 패턴(785) 상면, 캐핑막(780) 상면, 제2 스페이서(830)의 외측벽, 제4 및 제5 절연 패턴들(810, 820) 상면 일부, 및 제12 개구(840)에 의해 노출된 제1 액티브 패턴(503), 소자 분리 패턴(510) 및 제1 게이트 마스크(550)의 상면에 제3 스페이서 막을 형성한 후, 상기 제3 스페이서 막을 이방성 식각하여 비트 라인 구조물(795)의 측벽을 커버하는 제3 스페이서(850)를 형성할 수 있다. 상기 제3 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
기판(500)의 제1 영역(I) 상에서 비트 라인 구조물(795)의 측벽에 상기 수평 방향을 따라 순차적으로 적층된 제1 내지 제3 스페이서들(800, 830, 850)은 함께 예비 스페이서 구조물(860)로 지칭될 수 있다.
이후, 기판(500)의 제1 영역(I) 상에 형성된 제12 개구(840)를 채우는 하부 콘택 플러그 막(870)을 충분한 높이로 형성한 후, 제1 캐핑 패턴(785) 및 캐핑막(780)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다.
예시적인 실시예들에 있어서, 하부 콘택 플러그 막(870)은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 비트 라인 구조물들(795)에 의해 서로 이격되도록 복수 개로 형성될 수 있다. 하부 콘택 플러그 막(870)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 39 및 40을 참조하면, 기판(500)의 제1 영역(I) 상에서 제1 방향(D1)으로 각각 연장되며 제2 방향(D2)으로 서로 이격된 복수의 제13 개구들을 포함하는 제2 마스크(도시되지 않음)를 제1 캐핑 패턴(785), 캐핑막(780), 및 하부 콘택 플러그 막(870) 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 하부 콘택 플러그 막(870)을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제13 개구들은 기판(500)의 제1 영역(I) 상에서 상기 수직 방향으로 제1 게이트 구조물(560)에 오버랩될 수 있다. 상기 식각 공정을 수행함에 따라서, 기판(500)의 제1 영역(I) 상에서는 비트 라인 구조물들(795) 사이에 제1 게이트 구조물(560)의 제1 게이트 마스크(550) 상면을 노출시키는 제14 개구가 형성될 수 있다.
상기 제2 마스크를 제거한 후, 상기 제14 개구를 채우는 제2 캐핑 패턴(880)을 기판(500)의 제1 영역(I) 상에 형성할 수 있다. 제2 캐핑 패턴(880)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 캐핑 패턴(880)은 비트 라인 구조물들(795) 사이에서 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)을 따라 복수 개로 형성될 수 있다.
이에 따라, 기판(500)의 제1 영역(I) 상에서는, 비트 라인 구조물들(795) 사이에서 제2 방향(D2)으로 연장되는 하부 콘택 플러그 막(870)이 제2 캐핑 패턴들(880)에 의해 제2 방향(D2)을 따라 서로 이격된 복수의 하부 콘택 플러그들(875)로 변환될 수 있다.
도 41을 참조하면, 하부 콘택 플러그(875)의 상부를 제거하여 비트 라인 구조물(795)의 측벽에 형성된 예비 스페이서 구조물(860)의 상부를 노출시킨 후, 노출된 예비 스페이서 구조물(860)의 제2 및 제3 스페이서들(830, 850)의 상부를 제거할 수 있다.
이후, 하부 콘택 플러그(875)의 상부를 추가적으로 제거할 수 있다. 이에 따라, 하부 콘택 플러그(875)의 상면은 제2 및 제3 스페이서들(830, 850)의 최상면보다 낮아질 수 있다.
이후, 비트 라인 구조물(795), 예비 스페이서 구조물(860), 제2 캐핑 패턴(880), 및 하부 콘택 플러그(875) 상에 제4 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(795)의 제1 방향(D1)으로의 각 양 측벽에 형성된 예비 스페이서 구조물(860)의 상부를 커버하는 제4 스페이서(890)를 형성할 수 있으며, 이에 따라 하부 콘택 플러그(875)의 상면이 노출될 수 있다.
이후, 상기 노출된 하부 콘택 플러그(875)의 상면에 제3 금속 실리사이드 패턴(900)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제3 금속 실리사이드 패턴(900)은 제1 및 제2 캐핑 패턴들(785, 880), 캐핑막(780), 제4 스페이서(890), 및 하부 콘택 플러그(875) 상에 금속막을 형성하고 열처리한 후, 상기 금속막 중에서 미반응 부분을 제거함으로써 형성될 수 있다. 제3 금속 실리사이드 패턴(900)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다.
도 42 및 43을 참조하면, 제1 및 제2 캐핑 패턴들(785, 880), 캐핑막(780), 제4 스페이서(890), 제3 금속 실리사이드 패턴(900), 및 하부 콘택 플러그(875) 상에 제1 희생막을 형성하고, 제1 및 제2 캐핑 패턴들(785, 880) 및 캐핑막(780)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다.
상기 제1 희생막은 예를 들어, 실리콘 온 하드 마스크(SOH), 비정질 탄소막(ACL) 등을 포함할 수 있다.
이후, 도 3 및 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 기판(500)의 제2 영역(II) 상에 캐핑막(780), 제1 층간 절연막(770), 및 제1 식각 저지막(760)을 관통하여 제2 액티브 패턴(505)을 노출시키는 제1 개구(910), 및 비트 라인 구조물(795)에 포함된 제1 캐핑 패턴(785), 제1 식각 저지 패턴(765), 제1 마스크(665), 제4 도전 패턴(655) 및 제2 확산 배리어(635)를 관통하여 제3 도전 패턴(635)의 상면을 노출시키는 제2 개구(915)를 형성할 수 있다. 이때, 제1 개구(910)는 제1 불순물 층(502) 혹은 제2 불순물 층(504)의 상면을 노출시킬 수 있다. 또한, 제1 개구(910)에 의해 노출된 제1 및 제2 불순물 층들(502, 504) 상부에는 제1 금속 실리사이드 패턴(920)을 형성할 수 있다.
도 44 및 45를 참조하면, 상기 제1 희생막을 제거한 후, 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 기판(500)의 제1 영역(I) 상에 형성된 제1 및 제2 캐핑 패턴들(785, 880), 제4 스페이서(890), 제3 금속 실리사이드 패턴(900), 및 하부 콘택 플러그(875), 및 기판(500)의 제2 영역(II) 상에 형성된 캐핑막(780), 제1 및 제2 개구들(910, 915) 하부에 형성된 제1 금속 실리사이드 패턴(920) 및 제1 게이트 전극(540), 및 제1 및 제2 개구들(910, 915)의 측벽 상에 제1 배리어 막(930)을 형성한 후, 제1 배리어 막(930) 상에 비트 라인 구조물들(795) 사이의 공간 및 제1 및 제2 개구들(910, 915)을 채우는 제1 금속막(940)을 형성할 수 있다.
이후, 제1 금속막(940) 상부에 대한 평탄화 공정을 추가적으로 수행할 수도 있다. 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
도 46 내지 도 48을 참조하면, 도 6 및 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제1 금속막(940) 및 제1 배리어 막(930)을 패터닝할 수 있다.
이에 따라, 기판(500)의 제1 영역(I) 상에서는 제15 개구(947) 및 상부 콘택 플러그(949)가 형성될 수 있으며, 기판(500)의 제2 영역(II) 상에서는 제3 리세스(787) 및 제2 도전 구조물(1000)이 형성될 수 있다.
제15 개구(947)는 제1 금속막(940) 및 제1 배리어 막(930)뿐만 아니라, 제1 캐핑 패턴(785)의 상부, 예비 스페이서 구조물(860)의 상부, 제4 스페이서(890)의 상부도 함께 제거함으로써 형성될 수 있으며, 이에 따라 제2 스페이서(830)의 상면을 노출시킬 수 있다.
제15 개구(947)가 형성됨에 따라서, 기판(500)의 제1 영역(I) 상에서 제1 금속막(940) 및 제1 배리어 막(930)은 각각 제18 금속 패턴(960) 및 이의 하면을 커버하는 제18 배리어 패턴(950)으로 변환될 수 있으며, 이들은 함께 상부 콘택 플러그(949)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상부 콘택 플러그(949)는 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(949)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
기판(500)의 제1 영역(I) 상에서 순차적으로 적층된 하부 콘택 플러그(875), 제3 금속 실리사이드 패턴(900), 및 상부 콘택 플러그(949)는 함께 콘택 플러그 구조물을 형성할 수 있다.
제2 도전 구조물(1000)은 제1 금속 패턴(990) 및 이의 하면을 커버하는 제1 배리어 패턴(980)을 포함할 수 있다. 한편, 제1 개구(910) 내에는 제2 금속 패턴(960) 및 제2 배리어 패턴(950)을 포함하는 제1 콘택 플러그(970)가 형성될 수 있으며, 제2 개구(915) 내에는 제3 금속 패턴 및 제3 배리어 패턴을 포함하는 제2 콘택 플러그(975)가 형성될 수 있다.
이후, 노출된 제2 스페이서(830)를 제거하여, 제15 개구(947)에 연통하는 에어 갭(835)를 형성할 수 있다. 제2 스페이서(830)는 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
예시적인 실시예들에 있어서, 제2 방향(D2)으로 연장되는 비트 라인 구조물(795)의 측벽에 형성된 제2 스페이서(830)는 제15 개구(947)에 의해 직접 노출된 부분뿐만 아니라, 상기 부분과 수평 방향으로 평행한 부분까지 모두 제거될 수 있다. 즉, 제15 개구(947)에 의해 노출되어 상부 콘택 플러그(949)에 의해 커버되지 않는 제2 스페이서(830) 부분뿐만 아니라, 제2 방향(D2)으로 이웃하여 제2 캐핑 패턴(880)에 의해 커버된 부분, 및 이에 제2 방향(D2)으로 이웃하여 상부 콘택 플러그(949)에 의해 커버된 부분까지 모두 제거될 수 있다.
도 49를 참조하면, 기판(500)의 제1 영역(I) 상에 형성된 제15 개구(947), 및 기판(500)의 제2 영역(II) 상에 형성된 제3 리세스(787)를 채우는 제2 층간 절연막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 층간 절연막은 순차적으로 적층된 제1 및 제2 막들(1010, 1020)을 포함할 수 있으며, 이는 제2 캐핑 패턴(880) 상에도 형성될 수 있다.
제1 막(1010)은 갭필 특성이 낮은 절연 물질을 사용하여 형성될 수 있으며, 이에 따라 제15 개구(947) 하부의 에어 갭(835)이 채워지지 않고 잔류할 수 있다. 이때, 에어 갭(835)은 에어 스페이서(835)로 지칭될 수도 있으며, 제1 및 제3 스페이서들(800, 850)과 함께 스페이서 구조물(865)을 형성할 수 있다. 즉, 에어 갭(835)은 공기를 포함하는 스페이서일 수 있다. 제2 막(1020)은 예를 들어, 실리콘 산화물과 같은 산화물 혹은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 상부 콘택 플러그(949)의 상면과 접촉하는 커패시터(1065)를 형성할 수 있다.
즉, 상부 콘택 플러그(949), 상기 제2 층간 절연막 및 제2 도전 구조물(1000) 상에 제3 식각 저지막(1030) 및 몰드막(도시하지 않음)을 순차적으로 형성하고, 이들을 부분적으로 식각하여 상부 콘택 플러그(949)의 상면을 부분적으로 노출시키는 제16 개구를 형성할 수 있다. 제3 식각 저지막(1030)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 제16 개구의 측벽, 노출된 상부 콘택 플러그(949)의 상면 및 상기 몰드막 상에 하부 전극막(도시하지 않음)을 형성하고, 상기 제16 개구의 나머지 부분을 충분히 채우는 제2 희생막(도시하지 않음)을 상기 하부 전극막 상에 형성한 후, 상기 몰드막 상면이 노출될 때까지 상기 하부 전극막 및 상기 제2 희생막의 상부를 평탄화함으로써 상기 하부 전극막을 노드 분리할 수 있다. 잔류하는 상기 제2 희생막 및 상기 몰드막은 예를 들어, 습식 식각 공정을 수행함으로써 제거할 수 있고, 이에 따라 상기 노출된 상부 콘택 플러그(949)의 상면에는 실린더형(cylindrical) 하부 전극(1040)이 형성될 수 있다. 이와는 달리, 상기 제16 개구를 전부 채우는 필라형(pillar) 하부 전극(1040)이 형성될 수도 있다. 하부 전극(1040)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
이후, 하부 전극(1040)의 표면 및 제3 식각 저지막(1030) 상에 유전막(1050)을 형성하고, 유전막(1050) 상에 상부 전극(1060)을 형성함으로써, 하부 전극(1040), 유전막(1050) 및 상부 전극(1060)을 각각 포함하는 커패시터(1065)를 기판(500)의 제1 영역(I) 상에 형성할 수 있다.
유전막(1050)은 예를 들어, 금속 산화물을 포함할 수 있으며, 상부 전극(1060)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
도 50 및 51을 참조하면, 도 8 및 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 기판(500)의 제1 영역(I) 상에 형성된 커패시터(1065) 및 기판(500)의 제2 영역(II) 상에 형성된 제3 식각 저지막(1030) 상에 제3 층간 절연막(1070)을 형성하고, 기판(500)의 제2 영역(II) 상에서, 제3 층간 절연막(1070), 제3 식각 저지막(1030), 상기 제2 층간 절연막, 캐핑막(780), 제1 층간 절연막(770), 및 제1 식각 저지막(760)을 관통하여 제2 액티브 패턴(505)의 상면 즉, 제3 불순물 층(506)의 상면을 노출시키는 제3 개구(1080), 및 제3 층간 절연막(1070), 제3 식각 저지막(1030), 상기 제2 층간 절연막, 캐핑막(780), 제1 식각 저지막(220), 및 제2 게이트 마스크(710)를 관통하여 제2 도전 패턴(700)의 상면을 노출시키는 제4 개구(1085)를 형성할 수 있다.
도 52 및 53을 참조하면, 도 10 및 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제3 개구(1080)에 의해 노출된 제3 불순물 층(506)의 상면에 제2 금속 실리사이드 패턴(925)이 형성될 수 있으며, 제3 개구(1080) 내에는 제6 금속 패턴(1100) 및 제6 배리어 패턴(1090)을 포함하는 제3 콘택 플러그(1110)가 형성될 수 있고, 제4 개구(1085) 내에는 제7 금속 패턴 및 제7 배리어 패턴을 포함하는 제4 콘택 플러그(1115)가 형성될 수 있으며, 이들의 상면과 각각 접촉하는 제3 및 제4 도전 구조물들(1140, 1145)이 제3 층간 절연막(1070) 상에 형성될 수 있다.
제3 도전 구조물(1140)은 제4 금속 패턴(1130) 및 이의 하면을 커버하는 제4 배리어 패턴(1120)을 포함할 수 있으며, 제4 도전 구조물(1145)은 제5 금속 패턴 및 이의 하면을 커버하는 제5 배리어 패턴을 포함할 수 있다.
도 54 내지 도 56을 참조하면, 도 12 및 13을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제3 층간 절연막(1070) 상에 제3 및 제4 도전 구조물들(1140, 1145)을 커버하는 제4 층간 절연막(1150)을 형성하고, 제3 및 제4 도전 구조물들(1140, 1145)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있으며, 이에 따라 제3 및 제4 도전 구조물들(1140, 1145)의 측벽은 제4 층간 절연막(1150)에 의해 커버될 수 있다.
이후, 제3 및 제4 도전 구조물들(1140, 1145) 및 제4 층간 절연막(1150) 상에 제2 식각 저지막(1160) 및 제5 층간 절연막(1170)을 순차적으로 적층하고, 이들을 관통하여 제3 및 제4 도전 구조물들(1140, 1145) 상면을 각각 노출시키는 제5 및 제6 개구들을 형성한 후, 이를 각각 채우는 제5 및 제6 콘택 플러그들(1200, 1205)를 형성할 수 있다.
제5 콘택 플러그(1200)는 제8 금속 패턴(1490) 및 이의 측벽 및 저면을 커버하는 제8 배리어 패턴(1480)을 포함할 수 있으며, 제6 콘택 플러그(1205)는 제9 금속 패턴 및 이의 측벽 및 저면을 커버하는 제9 배리어 패턴을 포함할 수 있다.
전술한 공정들을 통해 상기 반도체 장치의 제조가 완성될 수 있다.
전술한 공정들을 통해 제조된 상기 반도체 장치는 다음과 같은 구조적 특징을 가질 수 있다.
상기 반도체 장치는 셀 영역(I) 및 이를 둘러싸는 주변 회로 영역(II)을 포함하는 기판(500)의 셀 영역(I) 및 주변 회로 영역(II) 상에 각각 형성된 제1 및 제2 액티브 패턴들(503, 505), 제1 액티브 패턴(503)의 상부에 매립되며 제1 방향(D1)으로 연장된 제1 게이트 구조물(560), 제1 액티브 패턴(503)의 중앙부 상면에 접촉하며 셀 영역(I) 및 이에 인접한 주변 회로 영역(II) 상에서 제2 방향(D2)으로 연장된 비트 라인 구조물(795), 제1 액티브 패턴(503)의 제3 방향(D3)으로의 각 양 가장자리 상면에 접촉하는 콘택 플러그 구조물, 상기 콘택 플러그 구조물 상에 형성된 커패시터(1065), 기판(500) 주변 회로 영역(II) 상에 형성되어 제2 액티브 패턴(505)과 상기 수직 방향으로 부분적으로 오버랩되는 제2 게이트 구조물(720), 제2 게이트 구조물(720)의 제1 방향(D1)으로의 양 측벽들에 인접한 제2 액티브 패턴(505)의 상부에 각각 형성되어 소스/드레인 역할을 수행하는 제1 및 제3 불순물 층들(502, 506)(이하에서는 이들을 각각 제1 및 제2 소스/드레인 층들(502, 506)로 지칭한다), 제1 및 제2 소스/드레인 층들(502, 506) 상에 각각 형성되어 상기 수직 방향으로 각각 연장된 제1 및 제3 콘택 플러그들(970, 1110), 제1 및 제3 콘택 플러그들(970, 1110)의 상면에 각각 접촉하며 기판(500)의 주변 회로 영역(II) 상에서 제2 방향(D2)으로 각각 연장된 제2 및 제3 도전 구조물들(1000, 1140), 제2 도전 구조물(1000)의 제2 방향(D2)으로의 말단 부분의 저면에 접촉하며 상기 수직 방향으로 연장되어 비트 라인 구조물(795)의 제2 방향(D2)으로의 말단 부분에 접촉하는 제2 콘택 플러그(975), 및 제3 도전 구조물(1140)의 상면에 접촉하는 제5 콘택 플러그(1200)를 포함할 수 있으며, 제3 도전 구조물(1140)의 높이는 제2 도전 구조물(1000)의 높이보다 높고, 제3 도전 구조물(1140)의 폭은 제2 도전 구조물(1000)의 폭보다 클 수 있다.
예시적인 실시예들에 있어서, 제1 액티브 패턴(503)은 제3 방향(D3)으로 각각 연장되고 각 제1 및 제2 방향들(D1, D2)을 따라 복수 개로 형성될 수 있으며, 제2 액티브 패턴(505)은 제1 방향(D1)으로 각각 연장되고 제2 방향(D2)을 따라 복수 개로 형성될 수 있으며, 이에 따라 제1 게이트 구조물(560)은 제2 방향(D2)을 따라 복수 개로 형성될 수 있고, 비트 라인 구조물(795), 제2 게이트 구조물(720), 및 제2 및 제3 도전 구조물들(1000, 1140)은 각각 제1 방향(D1)을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 방향(D1)으로 서로 이웃하는 제2 게이트 구조물들(720)은 제2 소스/드레인 층(506)을 공유할 수 있다.
100, 500: 기판 102, 104, 106: 제1 내지 제3 불순물 층
105: 액티브 영역 110, 510: 소자 분리 패턴
120: 제1 도전 구조물 130: 게이트 절연 패턴
140, 680: 제1 도전 패턴 150: 확산 배리어
160, 700: 제2 도전 패턴 170: 게이트 마스크
180: 게이트 구조물 190, 200: 제1, 제2 게이트 스페이서
210: 게이트 스페이서 구조물 220, 760: 제1 식각 저지막
230, 350, 360, 440, 460: 제1 내지 제5 층간 절연막
240, 780: 캐핑막 245: 리세스
250, 255, 370, 375: 제1 내지 제4 개구
257, 259, 377, 379: 제7 내지 제10 개구
260, 265: 제1, 제2 금속 실리사이드 패턴
270, 930: 제1 배리어 막 280, 940: 제1 금속막
310, 315, 400, 405, 490, 495, 317, 319, 407, 409: 제1 내지 제10 콘택 플러그
320, 290, 410, 380, 470, 327, 297, 417, 387, 950: 제1, 제2, 제4, 제6, 제8, 제10, 제12, 제14, 제16, 제18 배리어 패턴
330, 300, 420, 390, 480, 337, 307, 427, 397, 960: 제1, 제2, 제4, 제6, 제8, 제10, 제12, 제14, 제16, 제18 금속 패턴
340, 430, 435, 347, 349, 437, 439: 제2 내지 제8 도전 구조물
450, 1160: 제1 식각 저지막 502, 504, 506: 제1 내지 제3 불순물 층
503, 505: 제1, 제2 액티브 패턴 530, 670: 제1, 제2 게이트 절연 패턴
550, 710: 제1, 제2 게이트 마스크 560, 720: 제1, 제2 게이트 구조물
570, 580, 590: 제1 내지 제3 절연막
575, 585, 595: 제1 내지 제3 절연 패턴
600: 절연막 구조물 610: 제2 게이트 절연막
620, 840: 제11, 제12 개구 635, 655: 제3, 제4 도전 패턴
640: 확산 배리어 막 690, 645: 제1, 제2 확산 배리어
730, 740: 제1, 제2 게이트 스페이서
750: 게이트 스페이서 구조물 765: 제1 식각 저지 패턴
770: 제1 층간 절연막 787: 제3 리세스
785, 880: 제1, 제2 캐핑 패턴 795: 비트 라인 구조물
800, 830, 850, 890: 제1 내지 제4 스페이서
860: 예비 스페이서 구조물 865: 스페이서 구조물
870: 하부 콘택 플러그 막 875: 하부 콘택 플러그
910, 915, 1080, 1085: 제1 내지 제4 개구
920, 925, 900: 제1 내지 제3 금속 실리사이드 패턴
947: 제15 개구 949: 상부 콘택 플러그
970, 975, 1110, 1115, 1200, 1205: 제1 내지 제6 콘택 플러그
980, 950, 1120, 1090, 1480: 제1, 제2, 제4, 제6, 제8 배리어 패턴
990, 960, 1130, 1100, 1490: 제1, 제2, 제4, 제6, 제8 금속 패턴
1000, 1140, 1145: 제2 내지 제4 도전 구조물
1070, 1150, 1170: 제3 내지 제5 층간 절연막
1130: 제3 식각 저지막 1040: 하부 전극
1050: 유전막 1060: 상부 전극
1065: 커패시터

Claims (20)

  1. 기판 상에 형성된 게이트 구조물;
    상기 게이트 구조물의 양 측벽들에 인접한 상기 기판의 상부에 각각 형성된 제1 및 제2 소스/드레인 층들;
    상기 제1 및 제2 소스/드레인 층들 상에 각각 형성되어 상기 기판의 상면에 수직한 수직 방향으로 각각 연장된 제1 및 제2 콘택 플러그들;
    상기 제1 및 제2 콘택 플러그들의 상면에 각각 접촉하는 제1 및 제2 도전 구조물들; 및
    상기 제2 도전 구조물 상면에 접촉하는 제3 콘택 플러그를 포함하며,
    상기 제2 도전 구조물의 높이는 상기 제1 도전 구조물의 높이보다 높고, 상기 제2 도전 구조물의 폭은 상기 제1 도전 구조물의 폭보다 큰 반도체 장치.
  2. 제1항에 있어서, 상기 제3 콘택 플러그의 폭은 상기 제1 및 제2 콘택 플러그들의 폭보다 큰 반도체 장치.
  3. 제1항에 있어서, 상기 제1 및 제2 도전 구조물들의 폭은 각각 상기 제1 및 제2 콘택 플러그들의 폭보다 큰 반도체 장치.
  4. 제1항에 있어서, 상기 각 제1 및 제2 도전 구조물들은 상기 기판 상면에 평행한 제1 방향으로 연장되며,
    상기 제1 도전 구조물의 상기 제1 방향으로의 말단 부분의 저면에 접촉하며, 상기 수직 방향으로 연장된 제4 콘택 플러그; 및
    상기 제4 콘택 플러그의 저면에 접촉하는 제3 도전 구조물을 더 포함하는 반도체 장치.
  5. 제4항에 있어서, 상기 제2 도전 구조물은 상기 수직 방향을 따라 상기 제1 도전 구조물에 오버랩되지 않는 반도체 장치.
  6. 제4항에 있어서, 상기 제1 도전 구조물은 상기 제1 방향을 따라 일직선 상에 형성되지 않고 부분적으로 굴곡되며,
    상기 제2 도전 구조물은 상기 제1 방향을 따라 일직선 상에 형성되고, 상기 기판 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로의 폭이 상기 제1 방향을 따라 일정한 반도체 장치.
  7. 제4항에 있어서, 상기 게이트 구조물은 제1 게이트 구조물이고, 상기 기판 상면에 평행하고 상기 제1 방향과 수직한 제2 방향을 따라 상기 제1 게이트 구조물과 이격되는 제2 게이트 구조물을 더 포함하며,
    상기 제2 게이트 구조물은 상기 제1 게이트 구조물과 상기 제2 소스/드레인 층을 공유하고, 상기 제2 게이트 구조물을 기준으로 상기 제2 소스/드레인 층의 반대편 기판 상부에는 제3 소스/드레인 층이 형성된 반도체 장치.
  8. 제7항에 있어서,
    상기 제3 소스/드레인 층 상에 형성되어 상기 수직 방향으로 연장된 제5 콘택 플러그; 및
    상기 제5 콘택 플러그의 상면에 접촉하며 상기 제1 방향으로 연장되는 제4 도전 구조물을 더 포함하며,
    상기 제4 도전 구조물은 상기 제1 도전 구조물과 동일한 높이에 형성된 반도체 장치.
  9. 제7항에 있어서, 상기 제2 게이트 구조물은
    상기 제1 방향으로 연장되는 제1 연장부; 및
    상기 제1 연장부로부터 상기 제2 방향으로 연장되는 제2 연장부를 포함하는 반도체 장치.
  10. 제1항에 있어서, 상기 제3 콘택 플러그는 상기 수직 방향을 따라 상기 제2 콘택 플러그와 오버랩되지 않는 반도체 장치.
  11. 기판 상에 형성된 게이트 구조물;
    상기 게이트 구조물의 양 측벽들에 인접한 상기 기판의 상부에 각각 형성된 제1 및 제2 소스/드레인 층들;
    상기 제1 및 제2 소스/드레인 층들 상에 각각 형성되어 상기 기판의 상면에 수직한 수직 방향으로 각각 연장된 제1 및 제2 콘택 플러그들;
    상기 제1 및 제2 콘택 플러그들의 상면에 각각 접촉하며, 서로 동일한 높이에 형성된 제1 및 제2 도전 구조물들;
    상기 제2 도전 구조물의 상면에 접촉하며 상기 수직 방향으로 연장된 제3 콘택 플러그;
    상기 제3 콘택 플러그의 상면에 접촉하는 제3 도전 구조물; 및
    상기 제3 도전 구조물 상면에 접촉하는 제4 콘택 플러그를 포함하며,
    상기 제3 도전 구조물의 폭은 상기 제2 도전 구조물의 폭보다 크고, 상기 제4 콘택 플러그의 폭은 상기 제3 콘택 플러그의 폭보다 큰 반도체 장치.
  12. 제11항에 있어서, 상기 제4 콘택 플러그는 상기 수직 방향을 따라 상기 제3 콘택 플러그와 오버랩되는 반도체 장치.
  13. 제11항에 있어서, 상기 각 제1 및 제2 도전 구조물들은 상기 기판 상면에 평행한 제1 방향으로 연장되며,
    상기 제1 도전 구조물의 상기 제1 방향으로의 말단 부분의 저면에 접촉하며, 상기 수직 방향으로 연장된 제5 콘택 플러그; 및
    상기 제5 콘택 플러그의 저면에 접촉하는 제4 도전 구조물을 더 포함하는 반도체 장치.
  14. 제13항에 있어서, 상기 게이트 구조물은 제1 게이트 구조물이고, 상기 기판 상면에 평행하고 상기 제1 방향과 수직한 제2 방향을 따라 상기 제1 게이트 구조물과 이격되는 제2 게이트 구조물을 더 포함하며,
    상기 제2 게이트 구조물은 상기 제1 게이트 구조물과 상기 제2 소스/드레인 층을 공유하고, 상기 제2 게이트 구조물을 기준으로 상기 제2 소스/드레인 층의 반대편 기판 상부에는 제3 소스/드레인 층이 형성된 반도체 장치.
  15. 제14항에 있어서,
    상기 제3 소스/드레인 층 상에 형성되어 상기 수직 방향으로 연장된 제6 콘택 플러그; 및
    상기 제6 콘택 플러그의 상면에 접촉하며 상기 제1 방향으로 연장되는 제5 도전 구조물을 더 포함하며,
    상기 제5 도전 구조물은 상기 제1 및 제2 도전 구조물들과 동일한 높이에 형성된 반도체 장치.
  16. 제14항에 있어서, 상기 제2 게이트 구조물은
    상기 제1 방향으로 연장되는 제1 연장부; 및
    상기 제1 연장부로부터 상기 제2 방향으로 연장되는 제2 연장부를 포함하는 반도체 장치.
  17. 기판 상에 정의된 액티브 영역;
    상기 기판 상에 형성되어 상기 액티브 영역과 각각 부분적으로 오버랩되며, 상기 기판의 상면에 평행한 제1 방향으로 서로 이격된 게이트 구조물들;
    상기 게이트 구조물들에 인접한 상기 액티브 영역의 상부에 각각 형성된 제1 내지 제3 불순물 층들;
    상기 제1 및 제2 불순물 층들 상에 각각 형성되어 상기 기판의 상면에 수직한 수직 방향으로 각각 연장된 제1 콘택 플러그들;
    상기 제3 불순물 층 상에 형성되어 상기 수직 방향으로 연장된 제2 콘택 플러그;
    상기 제1 콘택 플러그들의 상면에 각각 접촉하며, 상기 기판 상면에 평행한 제1 방향으로 각각 연장된 제1 도전 구조물들;
    상기 제2 콘택 플러그의 상면에 접촉하며, 상기 제1 방향으로 연장된 제2 도전 구조물; 및
    상기 제2 도전 구조물 상면에 접촉하는 제3 콘택 플러그를 포함하며,
    상기 제2 도전 구조물의 높이는 상기 제1 도전 구조물들의 높이보다 높고, 상기 제2 도전 구조물의 폭은 상기 각 제1 도전 구조물들의 폭보다 큰 반도체 장치.
  18. 제17항에 있어서, 상기 제3 불순물 층은 상기 게이트 구조물들 사이에 형성되고, 상기 제1 및 제2 불순물 층들은 상기 게이트 구조물들을 기준으로 상기 제3 불순물 층과 반대편에 각각 형성된 반도체 장치.
  19. 제17항에 있어서, 상기 각 제1 도전 구조물들의 상기 제1 방향으로의 연장 길이는 상기 제2 도전 구조물의 상기 제1 방향으로의 연장 길이보다 큰 반도체 장치.
  20. 셀 영역 및 이를 둘러싸는 주변 회로 영역을 포함하는 기판의 상기 셀 영역 및 상기 주변 회로 영역 상에 각각 형성된 제1 및 제2 액티브 패턴들;
    상기 제1 액티브 패턴의 상부에 매립되며, 상기 기판의 상면에 평행한 제1 방향으로 연장된 제1 게이트 구조물;
    상기 제1 액티브 패턴의 중앙부 상면에 접촉하며, 상기 기판의 셀 영역 및 이에 인접한 상기 기판의 주변 회로 영역 상에서 상기 기판 상면에 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장된 비트 라인 구조물;
    상기 제1 액티브 패턴의 각 양 가장자리 상면에 접촉하는 콘택 플러그 구조물;
    상기 콘택 플러그 구조물 상에 형성된 커패시터;
    상기 기판의 주변 회로 영역 상에 형성되어 상기 제2 액티브 패턴과 상기 기판의 상면에 수직한 수직 방향으로 부분적으로 오버랩되는 제2 게이트 구조물;
    상기 제2 게이트 구조물의 양 측벽들에 인접한 상기 제2 액티브 패턴의 상부에 각각 형성된 제1 및 제2 소스/드레인 층들;
    상기 제1 및 제2 소스/드레인 층들 상에 각각 형성되어 상기 수직 방향으로 각각 연장된 제1 및 제2 콘택 플러그들;
    상기 제1 및 제2 콘택 플러그들의 상면에 각각 접촉하며 상기 기판의 주변 회로 영역 상에서 상기 제2 방향으로 각각 연장된 제1 및 제2 도전 구조물들;
    상기 제1 도전 구조물의 상기 제2 방향으로의 말단 부분의 저면에 접촉하며, 상기 수직 방향으로 연장되어 상기 비트 라인 구조물의 상기 제2 방향으로의 말단 부분에 접촉하는 제3 콘택 플러그; 및
    상기 제2 도전 구조물의 상면에 접촉하는 제4 콘택 플러그를 포함하며,
    상기 제2 도전 구조물의 높이는 상기 제1 도전 구조물의 높이보다 높고, 상기 제2 도전 구조물의 폭은 상기 제1 도전 구조물의 폭보다 큰 반도체 장치.
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JP2002050697A (ja) * 2000-08-07 2002-02-15 Mitsubishi Electric Corp 半導体装置の製造方法、及び半導体装置
JP2003060080A (ja) * 2001-08-08 2003-02-28 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP2008166330A (ja) * 2006-12-27 2008-07-17 Elpida Memory Inc 半導体装置
US8760952B2 (en) * 2010-12-17 2014-06-24 Stmicroelectronics, Inc. Overlapping interconnect signal lines for reducing capacitive coupling effects

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