KR102649568B1 - 반도체 장치 및 그 제조 방법과, 상기 반도체 장치를 포함하는 메모리 장치 및 시스템 - Google Patents

반도체 장치 및 그 제조 방법과, 상기 반도체 장치를 포함하는 메모리 장치 및 시스템 Download PDF

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Abstract

본 발명의 일 실시예에 따른 반도체 장치는, 교대로 적층된 복수의 제1 도전 패턴 및 복수의 절연막을 포함하고, 어느 한 층의 제1 도전 패턴이 바로 위층의 제1 도전 패턴보다 돌출되도록 계단 구조를 갖는 적층 구조물; 상기 복수의 제1 도전 패턴의 돌출된 부분 상에 각각 형성되는 복수의 제2 도전 패턴; 상기 복수의 제2 도전 패턴과 각각 중첩하면서, 중첩하는 제2 도전 패턴 및 상기 적층 구조물을 관통하는 복수의 콘택 플러그; 및 상기 제1 도전 패턴과 상기 콘택 플러그 사이에 개재되어 상기 제1 도전 패턴과 상기 콘택 플러그를 분리시키는 실링막을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법과, 상기 반도체 장치를 포함하는 메모리 장치 및 시스템{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME, AND MEMORY DEVICE AND SYSTEM INDLUCING THE SEMICONDUCTOR DEVICE}
본 특허 문헌은 메모라 장치에 관한 것으로, 보다 상세하게는 기판으로부터 수직 방향으로 연장하는 채널을 따라 복수의 메모리 셀이 적층된 구조를 갖는 메모리 장치 및 그 제조 방법에 관한 것이다.
데이터를 저장할 수 있으며 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 비휘발성 메모리 장치로서 예컨대, 낸드 형 플래시 등이 개발되어 왔다.
최근 반도체 기판 상에 단층으로 메모리 셀을 형성하는 2차원 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 반도체 기판 상에 다층으로 메모리 셀을 적층하는 3차원 구조의 메모리 장치가 다양하게 제안되고 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 공정 개선이 가능하고 면적이 감소될 수 있는 반도체 장치 및 그 제조 방법과 이를 포함하는 메모리 장치 및 시스템을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 교대로 적층된 복수의 제1 도전 패턴 및 복수의 절연막을 포함하고, 어느 한 층의 제1 도전 패턴이 바로 위층의 제1 도전 패턴보다 돌출되도록 계단 구조를 갖는 적층 구조물; 상기 복수의 제1 도전 패턴의 돌출된 부분 상에 각각 형성되는 복수의 제2 도전 패턴; 상기 복수의 제2 도전 패턴과 각각 중첩하면서, 중첩하는 제2 도전 패턴 및 상기 적층 구조물을 관통하는 복수의 콘택 플러그; 및 상기 제1 도전 패턴과 상기 콘택 플러그 사이에 개재되어 상기 제1 도전 패턴과 상기 콘택 플러그를 분리시키는 실링막을 포함할 수 있다.
위 반도체 장치에 있어서, 상기 콘택 플러그는, 상기 중첩하는 제2 도전 패턴을 통하여, 상기 중첩하는 제2 도전 패턴과 접촉하는 제1 도전 패턴과 전기적으로 접속할 수 있다. 상기 콘택 플러그의 측면으로부터 상기 실링막의 측면까지의 거리는, 상기 콘택 플러그의 측면으로부터 상기 제2 도전 패턴의 측면까지의 거리보다 작을 수 있다. 상기 실링막은, 상기 제1 도전 패턴과 상기 콘택 플러그 사이에만 존재할 수 있다. 상기 실링막은, 상기 제1 도전 패턴과 동일한 높이에서 동일한 두께를 갖도록 형성될 수 있다. 상기 실링막은, 상기 제2 도전 패턴과 상기 콘택 플러그 사이를 제외하고, 상기 콘택 플러그의 측벽을 둘러쌀 수 있다. 상기 적층 구조물 아래에 배치되고, 상기 제1 도전 패턴과 상기 콘택 플러그를 통하여 전기적으로 접속하는 소자를 더 포함하고, 상기 콘택 플러그의 저면은 상기 소자와 직접 접촉할 수 있다. 상기 제2 도전 패턴은, 자신과 저면이 동일한 높이에 위치하는 상기 절연막과 이격될 수 있다. 상기 제2 도전 패턴은, 자신과 저면이 동일한 높이에 위치하는 상기 절연막보다 작은 두께를 가질 수 있다. 상기 복수의 제2 도전 패턴과 각각 중첩하면서, 중첩하는 제2 도전 패턴 및 상기 적층 구조물을 관통하고, 상기 콘택 플러그와 이격하도록 형성되는 지지 기둥을 더 포함할 수 있다. 상기 지지 기둥은, 절연 물질을 포함할 수 있다. 상기 지지 기둥은, 상기 콘택 플러그와 동일한 저면 높이를 가질 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 교대로 적층된 복수의 희생막 및 복수의 절연막을 포함하고, 어느 한 층의 희생막이 바로 위층의 희생막보다 돌출되도록 계단 구조를 갖는 적층 구조물을 형성하는 단계; 상기 복수의 희생막의 돌출된 부분 상에 각각 형성되는 복수의 희생 패드를 형성하는 단계; 상기 복수의 희생 패드와 각각 중첩하면서, 중첩하는 희생 패드 및 상기 적층 구조물을 관통하는 복수의 콘택홀을 형성하는 단계; 상기 콘택홀에 의해 노출되는 상기 희생막의 일부를 리세스하여 홈을 형성하는 단계; 상기 홈을 매립하는 실링막을 형성하는 단계; 상기 콘택홀을 매립하는 콘택 플러그를 형성하는 단계; 상기 적층 구조물을 관통하는 슬릿을 형성하는 단계; 상기 슬릿에 의하여 노출되는 상기 희생막 및 상기 희생 패드를 제거하는 단계; 및 상기 희생막 및 상기 희생 패드가 제거된 공간을 도전 물질로 매립하는 단계를 포함할 수 있다.
위 제조 방법에 있어서, 상기 콘택 플러그는, 상기 희생막이 제거된 공간에 매립된 상기 도전 물질과는 직접 접촉하지 않고 상기 상기 희생 패드가 제거된 공간에 매립된 상기 도전 물질과 직접 접촉할 수 있다. 상기 홈 형성 단계는, 상기 콘택홀의 측면으로부터 상기 홈의 측면까지의 거리가, 상기 콘택홀의 측면으로부터 상기 희생 패드의 측면까지의 거리보다 작도록 수행될 수 있다. 상기 희생막, 상기 희생 패드 및 상기 실링막은 서로 다른 식각율을 가질 수 있다. 상기 적층 구조물 아래에 배치되는 소자를 더 포함하고, 상기 콘택홀 형성 단계는, 상기 소자를 노출시키는 깊이로 수행될 수 있다. 상기 희생 패드는, 자신과 저면이 동일한 높이에 위치하는 상기 절연막과 이격되도록 형성될 수 있다. 상기 희생 패드는, 자신과 저면이 동일한 높이에 위치하는 상기 절연막보다 작은 두께를 갖도록 형성될 수 있다. 상기 콘택홀 형성 단계는, 상기 복수의 희생 패드와 각각 중첩하면서 중첩하는 희생 패드 및 상기 적층 구조물을 관통하고, 상기 콘택홀과 이격하는 지지홀을 형성하는 단계를 더 포함하고, 상기 희생막 및 희생 패드 제거 단계 전에, 상기 지지홀을 매립하는 지지 기둥을 형성하는 단계를 더 포함할 수 있다. 상기 지지 기둥 형성 단계는, 상기 콘택 플러그 형성 단계에서 상기 상기 콘택홀과 함께 상기 지지홀을 상기 콘택 플러그로 매립하는 단계; 상기 지지홀 내의 상기 콘택 플러그를 선택적으로 제거하는 단계; 및 상기 지지홀을 절연 물질로 매립하는 단계를 포함할 수 있다. 상기 지지홀은 상기 콘택홀과 동일한 깊이를 가질 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 장치의 제조 방법은, 교대로 적층된 복수의 희생막 및 복수의 절연막을 포함하고, 어느 한 층의 희생막이 바로 위층의 희생막보다 돌출되도록 계단 구조를 갖는 적층 구조물을 형성하는 단계; 상기 복수의 희생막의 돌출된 부분 상에 각각 형성되는 복수의 희생 패드를 형성하는 단계; 상기 복수의 희생 패드와 각각 중첩하면서, 중첩하는 희생 패드 및 상기 적층 구조물을 관통하는 복수의 콘택홀을 형성하는 단계; 콘택홀 측벽에 실링막을 형성하는 단계; 상기 실링막이 형성된 콘택홀을 매립하는 콘택 플러그를 형성하는 단계; 상기 적층 구조물을 관통하는 슬릿을 형성하는 단계; 상기 슬릿에 의하여 노출되는 상기 희생 패드를 제거하고 상기 희생 패드의 제거에 의해 노출되는 상기 실링막을 제거하는 단계; 상기 슬릿에 의하여 노출되는 상기 희생막을 제거하는 단계; 및 상기 희생막 및 상기 희생 패드가 제거된 공간을 도전 물질로 매립하는 단계를 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 메모리 장치는, 셀 어레이 영역 및 콘택 영역에 형성되고 교대로 적층된 복수의 제1 도전 패턴 및 복수의 절연막을 포함하는 적층 구조물 - 여기서, 상기 적층 구조물은 상기 콘택 영역에서 어느 한 층의 제1 도전 패턴이 바로 위층의 제1 도전 패턴보다 돌출되도록 계단 구조를 가짐. -; 상기 셀 어레이 영역의 상기 적층 구조물을 관통하는 채널 기둥; 상기 채널 기둥과 상기 제1 도전 패턴 사이에 개재되는 메모리막; 상기 콘택 영역의 상기 복수의 제1 도전 패턴의 돌출된 부분 상에 각각 형성되는 복수의 제2 도전 패턴; 상기 복수의 제2 도전 패턴과 각각 중첩하면서, 중첩하는 제2 도전 패턴 및 상기 적층 구조물을 관통하는 복수의 콘택 플러그; 및 상기 제1 도전 패턴과 상기 콘택 플러그 사이에 개재되어 상기 제1 도전 패턴과 상기 콘택 플러그를 분리시키는 실링막을 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 시스템은, 데이터를 저장하는 메모리 장치; 상기 메모리 장치에 저장된 데이터에 액세스하는 호스트; 및 상기 호스트와 상기 메모리 장치의 사이에서 상기 호스트의 요청에 응답하여 상기 메모리 장치를 제어하는 컨트롤러를 포함하고, 상기 메모리 장치는, 셀 어레이 영역 및 콘택 영역에 형성되고 교대로 적층된 복수의 제1 도전 패턴 및 복수의 절연막을 포함하는 적층 구조물 - 여기서, 상기 적층 구조물은 상기 콘택 영역에서 어느 한 층의 제1 도전 패턴이 바로 위층의 제1 도전 패턴보다 돌출되도록 계단 구조를 가짐. -; 상기 셀 어레이 영역의 상기 적층 구조물을 관통하는 채널 기둥; 상기 채널 기둥과 상기 제1 도전 패턴 사이에 개재되는 메모리막; 상기 콘택 영역의 상기 복수의 제1 도전 패턴의 돌출된 부분 상에 각각 형성되는 복수의 제2 도전 패턴; 상기 복수의 제2 도전 패턴과 각각 중첩하면서, 중첩하는 제2 도전 패턴 및 상기 적층 구조물을 관통하는 복수의 콘택 플러그; 및 상기 제1 도전 패턴과 상기 콘택 플러그 사이에 개재되어 상기 제1 도전 패턴과 상기 콘택 플러그를 분리시키는 실링막을 포함할 수 있다.
본 발명의 실시예들의 반도체 장치 및 그 제조 방법과 이를 포함하는 메모리 장치 및 시스템에 의하면, 공정 개선이 가능하고 면적이 감소될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 메모리 장치의 셀 어레이를 설명하기 위한 회로도이고, 도 1b는 도 1a의 셀 어레이와 대응하는 사시도이고, 도 1c는 도 1b의 A 부분을 확대한 도면이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 단면도 및 평면도이다.
도 3a 내지 도 11b는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 도면들이다.
도 12a 및 도 12b는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 13a 내지 도 17b는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 도면들이다.
도 18a 내지 도 24b는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 도면들이다.
도 25는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 처리 시스템의 구성도의 일 예이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a는 본 발명의 일 실시예에 따른 메모리 장치의 셀 어레이를 설명하기 위한 회로도이고, 도 1b는 도 1a의 셀 어레이와 대응하는 사시도이고, 도 1c는 도 1b의 A 부분을 확대한 도면이다.
도 1a를 참조하면, 본 실시예의 메모리 장치의 셀 어레이는, 복수의 스트링(ST), 복수의 비트라인(BL), 복수의 워드라인(WL), 복수의 드레인 선택 라인(DSL), 복수의 소스 선택 라인(SSL) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 스트링(ST)의 개수, 비트라인(BL)의 개수, 워드라인(WL)의 개수, 드레인 선택 라인(DSL)의 개수 및 소스 선택 라인(SSL)의 개수는, 도시된 것에 한정되지 않으며, 필요에 따라 다양하게 변형될 수 있다.
스트링(ST)은 비트라인(BL)과 공통 소스 라인(CSL) 사이에 연결될 수 있다. 본 실시예에서는 비트라인(BL) 각각에 3개의 스트링(ST)이 연결되는 경우가 도시되어 있으나, 비트라인(BL) 각각에 연결되는 스트링(ST)의 개수는 다양하게 변형될 수 있다. 스트링(ST) 각각은 직렬로 연결되는 소스 선택 트랜지스터(SST), 복수의 메모리 셀(MC) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 본 실시예에서는, 하나의 소스 선택 트랜지스터(SST)와 하나의 드레인 선택 트랜지스터(DST) 사이에 8개의 메모리 셀(MC)이 직렬 연결된 경우가 도시되어 있으나, 소스 선택 트랜지스터(SST)의 개수, 드레인 선택 트랜지스터(DST)의 개수 및 이들 사이에 연결되는 메모리 셀(MC)의 개수는 다양하게 변형될 수 있다. 본 실시예에서, 메모리 셀(MC) 및 스트링(ST)은 낸드(NAND) 플래시 메모리 셀 및 낸드 스트링일 수 있다.
소스 선택 트랜지스터(SST)의 양 접합은 공통 소스 라인(CSL) 및 인접한 메모리 셀(MC)의 일 접합에 각각 연결되고, 게이트는 대응하는 소스 선택 라인(SSL)에 연결될 수 있다. 메모리 셀(MC)의 양 접합은 인접한 메모리 셀(MC), 인접한 소스 선택 트랜지스터(SST) 또는 인접한 드레인 선택 트랜지스터(DST)의 일 접합에 각각 연결되고, 게이트는 대응하는 워드라인(WL)에 연결될 수 있다. 드레인 선택 트랜지스터(DST)의 양 접합은 대응하는 비트라인(BL) 및 인접한 메모리 셀(MC)의 일 접합에 각각 연결되고, 게이트는 대응하는 드레인 선택 라인(DSL)에 연결될 수 있다.
이상으로 설명한 메모리 장치에서, 선택된 메모리 셀(MC)에 연결되는 워드라인(WL), 선택된 메모리 셀(MC)이 포함된 스트링(ST)의 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)에 각각 연결된 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL), 및 선택된 메모리 셀(MC)이 포함된 스트링(ST)에 연결된 비트라인(BL)에 인가되는 바이어스를 조절함으로써, 선택된 메모리 셀(MC)에 대한 쓰기, 읽기 등의 동작을 수행할 수 있다. 메모리 셀(MC) 각각은 하나 또는 그 이상의 비트들을 저장할 수 있다. 예컨대, 메모리 셀(MC) 각각은 싱글 레벨 셀 (Single Level Cell, SLC), 멀티 레벨 셀(Multi Level Cell, MLC) 또는 트리플 레벨 셀(Triple Level Cell)로 이용될 수 있다.
도 1b를 참조하면, 도 1a의 셀 어레이는 기판(SUB)에 대해 수직 방향으로 메모리 셀(MC)이 배열 및/또는 적층되는 3차원 구조를 가질 수 있다.
기판(SUB)은 반도체 기판을 포함할 수 있고, 이에 더하여 반도체 기판 내 및/또는 상에 형성되는 다양한 구성 요소들(미도시됨)을 더 포함할 수 있다. 일례로서, 기판(SUB)은 소정 도전형 예컨대, p 타입의 불순물을 함유하는 실리콘 등의 반도체 기판 및 이 반도체 기판 내에 형성되면서 반도체 기판과 상이한 도전형 예컨대, n 타입의 불순물 영역을 포함할 수 있다. 이 불순물 영역이 공통 소스 라인(CSL)으로 기능할 수 있다. 또는, 일례로서, 기판(SUB)은 반도체 기판 및 반도체 기판 상에 형성되는 패터닝된 반도체층을 포함할 수 있다. 이 패터닝된 반도체층 내에 공통 소스 라인(CSL)으로 기능하는 불순물 영역이 형성될 수도 있다.
기판(SUB) 상에는 X 방향을 따라 연장하고, 복수의 게이트 전극막(GE)과 복수의 게이트간 절연막(IGD)이 Z 방향을 따라 교대로 적층된 적층 구조물이 제공될 수 있다. 복수의 적층 구조물은 Y 방향을 따라 서로 이격하여 배열될 수 있다. 복수의 게이트 전극막(GE)은 소스 선택 라인(SSL), 워드라인(WL) 또는 드레인 선택 라인(DSL)으로 기능할 수 있다. 예컨대, 본 실시예에서 가장 아래에 위치하는 게이트 전극막(GE)은 소스 선택 라인(SSL)으로 기능하고, 가장 위에 위치하는 게이트 전극막(GE)은 드레인 선택 라인(DSL)으로 기능하고, 나머지 게이트 전극막(GE)은 워드라인(WL)으로 기능할 수 있다.
또한, 기판(SUB) 상에는 게이트 전극막(GE) 및 게이트간 절연막(IGD)의 교대 적층 구조물을 관통하여 기판(SUB)과 접속하는 채널 기둥(CP)이 제공될 수 있다. 채널 기둥(CP)은 기판(SUB)의 필요한 부분 예컨대, 위에서 설명한 반도체 기판이나 반도체층의 일부에 접속할 수 있다. 채널 기둥(CP) 각각은 Z 방향을 따라 연장하는 기둥 형상을 가질 수 있고, 실리콘 등과 같은 반도체 물질을 포함할 수 있다.
채널 기둥(CP)과, 게이트 전극막(GE) 및 게이트간 절연막(IGD)의 교대 적층 구조물 사이에는 메모리막(ML)이 제공될 수 있다. 메모리막(ML)은 채널 기둥(CP)으로부터 순차적으로 배열되는 터널 절연막(Tox), 전하 저장막(CTN) 및 전하 차단막(Box)의 삼중막을 포함할 수 있다(도 1c 참조). 본 실시예에서는 메모리막(ML)이 채널 기둥(CP)의 측면을 둘러싸면서 Z 방향으로 연장하는 원통 형상을 가지나, 도시된 것에 한정되지 않으며, 메모리막(ML)이 워드라인(WL)으로 기능하는 게이트 전극막(GE)과 채널 기둥(CP) 사이에 위치하지만 하면 그 형상은 다양하게 변형될 수 있다. 드레인 선택 라인(DSL)으로 기능하는 게이트 전극막(GE)과 채널 기둥(CP) 사이 및/또는 소스 선택 라인(SSL)으로 기능하는 게이트 전극막(GE)과 채널 기둥(CP) 사이에는 메모리막(ML) 대신 이와 상이한 게이트 절연막(미도시됨)이 형성될 수도 있다.
하나의 채널 기둥(CP)을 둘러싸는 하나의 워드라인(WL) 및 이들 사이의 메모리막(ML)이 하나의 메모리 셀(MC)을 형성할 수 있고, 하나의 채널 기둥(CP)을 둘러싸는 하나의 소스 선택 라인(SSL) 및 이들 사이의 메모리막(ML)(혹은 도시되지 않은 게이트 절연막)이 하나의 소스 선택 트랜지스터(SST)를 형성할 수 있고, 하나의 채널 기둥(CP)을 둘러싸는 하나의 드레인 선택 라인(DSL) 및 이들 사이의 메모리막(ML)(혹은 도시되지 않은 게이트 절연막)이 하나의 드레인 선택 트랜지스터(DST)를 형성할 수 있다. 또한, 하나의 채널 기둥(CP)을 따라 적층된 소스 선택 트랜지스터(SST), 메모리 셀(MC) 및 드레인 선택 트랜지스터(DST)가 하나의 스트링(ST)을 형성할 수 있다.
채널 기둥(CP) 각각의 상부에는 드레인 컨택(DC)이 제공될 수 있다. 드레인 컨택(DC)은 소정 도전형 예컨대, n 타입의 불순물이 도핑된 실리콘 등의 반도체 물질을 포함할 수 있다.
드레인 컨택(DC) 상에는 Y 방향으로 연장하면서 X 방향을 따라 서로 이격하여 배열되는 비트라인(BL)이 제공될 수 있다.
이로써, 도 1a의 셀 어레이가 도 1b에 도시된 것과 같이 기판(SUB) 상에 3차원으로 구현될 수 있다.
한편, 도 1b의 게이트 전극막(GE) 및 게이트간 절연막(IGD)의 교대 적층 구조물은 X 방향으로 더 연장하여 메모리 셀(MC)이 배치되지 않는 영역에서 끝날 수 있다. 이러한 게이트 전극막(GE) 및 게이트간 절연막(IGD)의 교대 적층 구조물의 단부는 전체적으로 계단 형상을 갖도록 패터닝될 수 있다. 각 층의 게이트 전극막(GE)과 연결되는 콘택 플러그를 형성하기 위함이다. 이에 대해서는 도 2a 및 도 2b를 참조하여 보다 상세히 설명하기로 한다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 단면도 및 평면도로서, 도 2a는 도 2b의 X-X' 선에 따른 단면도이다.
도 2a 및 도 2b를 참조하면, 본 실시예의 메모리 장치는 셀 어레이 영역(A1) 및 콘택 영역(A2)을 포함할 수 있다.
셀 어레이 영역(A1)은 복수의 메모리 셀이 배치되는 영역으로서, 도 1b의 셀 어레이와 유사한 구조를 가질 수 있다. 셀 어레이 영역(A1)은 도 1b의 셀 어레이를 X 방향으로 자른 단면에 대응하나, 설명의 편의를 위하여 도 1b의 셀 어레이의 일부 - 3층의 게이트 전극막(GE) 및 X 방향 및 Y 방향 각각에서 2개씩 배열되는 채널 기둥(CP) - 만 포함하도록 도시되었다. 전술한 바와 같이, 셀 어레이 영역(A1)은 기판(SUB) 상에 복수의 게이트 전극막(GE) 및 복수의 게이트간 절연막(IGD)이 교대로 적층된 적층 구조물(ST)과, 적층 구조물(ST)을 관통하는 채널 기둥(CP)과, 적층 구조물(ST)과 채널 기둥(CP) 사이에 개재되는 메모리막(ML)을 포함할 수 있다. 적층 구조물(ST)은 Y 방향으로 배열되고 슬릿(S)에 의해 분리될 수 있다. 본 실시예에서, 메모리막(ML)은 채널 기둥(CP)의 측벽을 둘러싸는 형상을 가지나, 이에 한정되는 것은 아니며, 메모리막(ML)이 채널 기둥(CP)과 게이트 전극막(GE) 사이에 개재되기만 하면 다양한 형상을 가질 수 있다. 예컨대, 메모리막(ML)의 형태가 변형되어 각 게이트 전극막(GE)의 상면, 채널막(CP)과 대향하는 측면 및 저면을 따라 형성될 수도 있다. 또한, 채널 기둥(CP)도 Z 방향으로 연장하기만 하면 속이 빈 원통 형상 등 다양한 형상을 가질 수 있다.
적층 구조물(ST)은 X 방향으로 연장하여 셀 어레이 영역(A1)과 인접한 콘택 영역(A2)의 기판(SUB) 상에도 위치할 수 있다. 콘택 영역(A2)에서 적층 구조물(ST)이 끝날 수 있으므로, 콘택 영역(A2)의 적층 구조물(ST)을 적층 구조물(ST)의 단부라 하기로 한다. 적층 구조물(ST)의 단부는 일명 슬리밍(slimming)이라 불리는 식각 공정을 통하여 전체적으로 계단 형상을 갖도록 패터닝될 수 있다. 그에 따라, 기판(SUB)으로부터 소정 높이에 위치하는 게이트 전극막(GE)은 자신의 바로 위에 위치하는 게이트 전극막(GE)보다 X 방향에서 콘택 영역(A2)쪽으로 더 돌출된 부분을 가질 수 있다. 이하, 게이트 전극막(GE) 중 자신의 바로 위에 위치하는 게이트 전극막(GE)보다 돌출된 부분을 게이트 전극막(GE)의 돌출부라 하기로 한다. 셀 어레이 영역(A1)의 슬릿(S)은 콘택 영역(A2)까지 연장되어 콘택 영역(A2)에서 Y 방향으로 배열되는 적층 구조물(ST)의 단부를 서로 분리할 수 있다.
셀 어레이 영역(A1) 및 콘택 영역(A2)의 기판(SUB) 및 적층 구조물(ST) 상에는 이들을 덮는 층간 절연막(ILD)이 형성될 수 있다.
도시하지 않았으나, 셀 어레이 영역(A1)에는 층간 절연막(ILD)을 관통하여 채널 기둥(CP) 각각과 연결되는 드레인 콘택 플러그, 층간 절연막(ILD) 상에서 이들 드레인 콘택 플러그를 연결하면서 일 방향으로 연장하는 비트라인 등이 더 형성될 수 있다.
콘택 영역(A2)에는 층간 절연막(ILD)을 관통하여 게이트 전극막(GE) 각각과 연결되는 콘택 플러그(C)가 형성될 수 있다. 워드라인(WL), 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)을 적절히 구동하기 위해서는, 워드라인(WL), 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)으로 이용되는 게이트 전극막(GE) 각각을 도시되지 않은 주변회로의 일부, 예컨대, 스위칭 트랜지스터 등과 접속시키는 것이 요구될 수 있다. 이를 위하여, 하나의 적층 구조물(ST)에서 각 층의 게이트 전극막(GE) 각각과 연결되는 콘택 플러그(C)의 형성이 필요할 수 있다. 콘택 플러그(C)는 최상부의 게이트 전극막(GE) 및 나머지 게이트 전극막(GE) 각각의 돌출부와 각각 중첩 및 접속할 수 있다.
콘택 플러그(C) 형성 공정은, 층간 절연막(ILD)을 선택적으로 식각하여 각 층의 게이트 전극막(GE)의 돌출부를 노출시키는 콘택홀(H)을 형성한 후, 콘택홀(H)을 도전 물질로 매립하는 방식으로 수행될 수 있다. 콘택홀(H) 형성을 위한 층간 절연막(ILD)의 식각은, 가장 아래층의 게이트 전극막(GE)이 노출될 때까지 수행되면서 각 층의 게이트 전극막(GE)에서 식각이 정지되도록 수행될 수 있다. 그런데, 상대적으로 위에 위치하는 게이트 전극막(GE)은 상대적으로 아래에 위치하는 게이트 전극막(GE)보다 콘택홀(H)에 의해 먼저 노출되기 때문에, 가장 아래층의 게이트 전극막(GE)이 노출될 때까지 층간 절연막(ILD)을 식각하는 과정에서 식각 정지 기능을 하지 못하고 뚫리는 펀칭 불량이 발생할 수 있다. 일례로서, 도면부호 P로 표시한 바와 같이, 가장 위층의 게이트 전극막(GE)을 노출시키는 콘택홀(H)이 가장 위층의 게이트 전극막(GE)을 관통하여 그 아래층의 게이트 전극막(GE)까지 노출시키는 경우가 발생할 수 있다. 이러한 경우, 가장 위층의 게이트 전극막(GE)과 연결되어야 하는 콘택 플러그(C)가 원치 않게 그 아래층의 게이트 전극막(GE)과도 접속하는 문제가 발생할 수 있다. 이러한 펀칭 불량은 메모리 장치의 직접도가 증가할수록 다시 말하면, 적층되는 게이트 전극막(GE)의 개수가 증가할수록 심화될 수 있다.
이하의 실시예들에서는, 위와 같은 문제를 방지할 수 있으면서 나아가 다양한 개선된 효과를 갖는 메모리 장치 및 그 제조 방법에 관하여 설명하기로 한다.
도 3a 내지 도 11b는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 도면들로서, 각 a도는 단면도를 나타내고, 각 b도는 각 a도를 H1-H1' 선 높이에서 도시한 평면도를 나타낸다. 설명의 편의를 위하여 본 도면들은 콘택 영역(A2) 위주로 도시되었다.
먼저, 제조 방법을 설명하기로 한다.
도 3a 및 도 3b를 참조하면, 기판(100)을 제공할 수 있다. 기판(100)은 반도체 기판을 포함할 수 있고, 이에 더하여 반도체 기판 내 및/또는 상에 형성되는 다양한 구성 요소들을 더 포함할 수 있다. 특히, 본 실시예에서, 기판(100)은 콘택 영역(A2)에 형성된 주변회로 소자(105)를 포함할 수 있다. 주변회로 소자(105)는 메모리 셀의 게이트 전극막 각각과 연결될 수 있는 소자로서, 편의상 박스 형태로 표기하였으나, 스위칭 트랜지스터의 일 접합, 금속 패드, 금속 배선 등을 포함할 수 있다.
이어서, 주변회로 소자(105)를 포함하는 기판(100) 상에 복수의 게이트간 절연막(112) 및 복수의 희생막(114)이 교대로 적층된 적층 구조물(ST)을 형성할 수 있다. 게이트간 절연막(112)은 높이 방향에서 인접한 메모리 셀의 게이트 전극막을 서로 절연시키기 위한 것으로서, 다양한 절연 물질 예컨대, 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물 또는 이들의 조합 등을 포함할 수 있다. 희생막(114)은 메모리 셀의 게이트 전극막으로 기능하는 도전 물질로 대체될 막으로서, 게이트간 절연막(112)과 상이한 식각율을 갖는 다양한 물질을 포함할 수 있고, 절연 물질뿐만 아니라 반도체 물질 또는 도전 물질을 포함할 수 있다. 희생막(114)이 게이트간 절연막(112)과 상이한 식각율을 갖는 것은, 후속 희생막(114) 제거 공정시 게이트간 절연막(112)이 손실되는 것을 방지하기 위함이다. 일례로서, 게이트간 절연막(112)은 실리콘 산화물을 포함하고 희생막(114)은 실리콘 질화물을 포함할 수 있다. 본 실시예에서는, 수직 방향으로 교대로 적층되는 3층의 게이트간 절연막(112) 및 3층의 희생막(114)을 도시하였으나, 게이트간 절연막(112)의 층수 및 희생막(114)의 층수는 다양하게 변형될 수 있다.
여기서, 콘택 영역(A2)의 적층 구조물(ST)은 패터닝되어 전체적으로 계단 형상을 가질 수 있다. 그에 따라, 어느 한 층의 희생막(114)은 자신의 바로 위에 위치하는 희생막(114)보다 콘택 영역(A2)쪽으로 더 돌출된 부분을 가질 수 있다. 그에 따라, 최상부의 희생막(114) 및 나머지 희생막(114) 각각의 돌출부의 표면은, 계단 형상으로의 패터닝 직후 노출된 상태일 수 있다.
한편, 도시하지는 않았으나, 콘택 영역(A2)의 적층 구조물(ST) 패터닝 전에, 셀 어레이 영역에 형성된 복수의 게이트간 절연막(112) 및 복수의 희생막(114)의 적층 구조물(ST) 내에 도 2a 및 도 2b에서 설명한 채널 기둥(CP) 및 메모리막(ML)이 형성될 수 있다. 그러나, 필요에 따라, 이 단계에서는 채널 기둥(CP)만 형성되고, 메모리막(ML)은 형성되지 않거나 메모리막(ML)의 일부만 형성된 상태일 수도 있다. 이 경우, 메모리막(ML)의 형성되지 않은 전부 또는 일부는 나중에 예컨대, 희생막(114)의 제거 공정과 게이트 전극막의 매립 공정 사이에 형성될 수 있다. 이에 대해서는 해당 부분에서 더 상세히 설명하기로 한다.
도 4a 및 도 4b를 참조하면, 각 층의 희생막(114)의 노출된 표면 상에 희생 패드(120)를 형성할 수 있다. 희생 패드(120)는 메모리 셀의 게이트 전극막과 연결되는 도전 물질로 대체될 막으로서, 후속 희생막(114) 제거 공정 전 또는 후에 제거될 수 있다. 희생 패드(120)는 희생막(114) 및 게이트간 절연막(112)과 상이한 식각율을 갖는 다양한 물질로 형성될 수 있다. 이는, 후속 희생막(114)의 리세스 공정시 희생 패드(120)의 손실을 방지하면서, 후속 희생 패드(120)의 제거 공정시 게이트간 절연막(112)이 손실되는 것을 방지하기 위함이다. 일례로서, 게이트간 절연막(112)이 실리콘 산화물을 포함하고 희생막(114)이 실리콘 질화물을 포함하는 경우, 희생 패드(120)는 폴리실리콘을 포함할 수 있다. 그러나, 게이트간 절연막(112)이 절연 물질이면서, 게이트간 절연막(112), 희생막(114) 및 희생 패드(120)가 서로 다른 식각율을 갖기만 하면, 이들 물질은 다양한 조합으로 선택될 수 있다.
어느 한 층의 희생막(114) 상의 희생 패드(120)는 바로 위층의 희생막(114)과 접촉해서는 안되고, 이를 위하여 희생 패드(120)의 두께 및/또는 게이트간 절연막(112)과의 거리가 적절히 조절될 수 있다. 구체적으로, 희생 패드(120)는 자신과 저면이 동일한 높이에 위치하는 게이트간 절연막(112)과 소정 간격 이격될 수 있다. 또는, 희생 패드(120)의 두께는 자신과 저면이 동일한 높이에 위치하는 게이트간 절연막(112)보다 작을 수 있다. 또는, 희생 패드(120)는 자신과 저면이 동일한 높이에 위치하는 게이트간 절연막(112)과 소정 간격 이격되면서 동시에 더 작은 두께를 가질 수 있다.
여기서, 희생 패드(120)의 형성 공정은 다양한 방식으로 수행될 수 있다. 일례로서, 도시하지는 않았으나, 희생 패드(120)는, 도 3a 및 도 3b의 계단 구조물의 표면을 따라 희생 패드(120) 형성을 위한 희생막을 증착하는 단계, 증착된 희생막의 표면을 따라 보호막을 형성하되 스텝 커버리지(step coverage) 특성이 열악한 물질을 증착하여 계단 구조물의 상면 상에서는 두께가 두껍고 측벽 상에서는 두께가 얇은 보호막을 형성하는 단계, 계단 구조물 측벽 상의 희생막이 노출되도록 보호막을 등방성 식각하여 계단 구조물의 상면 상에만 잔류하게 하는 단계, 계단 구조물 측벽 상에서 노출된 희생막을 등방성 식각으로 제거하여 계단 구조물의 상면 상에만 잔류하게 하는 단계, 및 보호막을 제거하는 단계에 의해 형성될 수 있다. 여기서, 희생막 제거시 등방성 식각 정도를 조절하여 희생 패드(120)의 두께나 게이트간 절연막(112)과의 이격 거리를 조절할 수 있다.
이어서, 기판(100) 상에 희생 패드(120)가 형성된 적층 구조물(ST)을 덮는 층간 절연막(ILD)을 형성할 수 있다. 일례로서, 층간 절연막(ILD)은 실리콘 산화물을 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 메모리 셀의 게이트 전극막 각각과 연결되는 콘택 플러그가 형성될 공간을 제공하는 콘택홀(130)을 형성할 수 있다.
평면상 콘택홀(130) 각각은, 도 2a 및 도 2b에서 설명한 것과 유사하게, 각 층의 희생막(114)의 돌출부 및/또는 각 층의 희생 패드(120)와 중첩하는 위치에 형성될 수 있다. 나아가, 평면상 콘택홀(130) 각각은, 대응하는 주변회로 소자(105)와 중첩하는 위치에 형성될 수 있다. 주변회로 소자(105)는 스위칭 트랜지스터의 일 접합이거나, 스위칭 트랜지스터의 일 접합과 접속하는 패드 또는 배선일 수 있다.
단면상 콘택홀(130)은, 도 2a 및 도 2b에서 설명한 것과 상이하게, 층간 절연막(ILD), 희생 패드(120) 및 적층 구조물(ST) 전부를 관통하는 깊이로 형성될 수 있다. 나아가, 본 실시예에서, 콘택홀(130)은 기판(100) 내에 형성된 주변회로 소자(105)를 노출시키는 깊이로 형성될 수 있다. 이와 같은 콘택홀(130)의 형성은, 주변회로 소자(105)가 노출될 때까지 층간 절연막(ILD), 희생 패드(120), 적층 구조물(ST) 및 기판(100)을 선택적으로 식각하는 방식으로 수행될 수 있다. 즉, 본 실시예에서는, 희생 패드(120) 및/또는 희생막(114)에서 식각을 정지시키는 것이 아니라 의도적으로 펀칭을 유발시킬 수 있다.
도 6a 및 도 6b를 참조하면, 콘택홀(130)에 의해 노출되는 희생막(114)을 부분적으로 리세스할 수 있다. 희생막(114)의 리세스는 등방성 식각 방식으로 수행될 수 있다.
희생막(114)의 리세스에 의해 형성되는 공간을 이하 홈(G)이라 하기로 한다. 홈(G)은 각 층의 희생막(114)과 대응하는 위치에서, 콘택홀(130)의 측면을 둘러싸는 형태를 가질 수 있다(도 6b의 점선 참조). 또한, 콘택홀(130)의 측면으로부터 홈(G)의 측면까지의 거리는, 콘택홀(130)의 측면으로부터 희생 패드(120)의 측면까지의 거리보다 작을 수 있다. 그에 따라, 홈(G) 형성에도 불구하고, 희생막(114)과 희생 패드(120)는 연결된 상태일 수 있다.
전술한 바와 같이, 희생막(114)은 게이트간 절연막(112) 및 희생 패드(120)와 상이한 식각율을 가지므로, 희생막(114)의 리세스시 게이트간 절연막(112) 및 희생 패드(120)의 손실이 방지될 수 있다.
도 7a 및 도 7b를 참조하면, 도 6a 및 도 6b의 공정 결과물의 전면을 따라 실링막(140)을 형성할 수 있다. 실링막(140)은 홈(G)을 충분히 매립하는 두께로 형성될 수 있다.
여기서, 실링막(140)은, 후속 공정에서 희생막(114)이 게이트 전극막으로 대체되고 콘택홀(130)이 콘택 플러그로 매립되는 경우, 게이트 전극막과 콘택 플러그 사이의 물리적 및 전기적 접속을 방지하기 위한 것으로서, 다양한 절연 물질로 형성될 수 있다. 나아가, 실링막(140)은 후속 희생막(114) 제거 공정 및 희생 패드(120) 제거 공정시 손실되어서는 안되므로, 희생막(114) 및 희생 패드(120)와 상이한 식각율을 갖는 물질로 형성될 수 있다. 일례로서, 실링막(140)은 실리콘 산화물을 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 실링막(140)에 대해 에치백(etchback) 공정을 수행하여 홈(G) 내에만 잔류하는 실링막 패턴(140')을 형성할 수 있다.
에치백 공정은 콘택홀(130) 측벽의 실링막(140) 및 주변회로 소자(105) 상면의 실링막(140)이 충분히 제거되도록 수행될 수 있다. 그에 따라, 희생 패드(120)의 측면 및 주변회로 소자(105)의 상면이 노출될 수 있다.
실랑막 패턴(140')은 은 각 층의 희생막(114)과 대응하는 위치에서, 콘택홀(130)의 측면을 둘러싸는 형태를 가질 수 있다. 즉, 실링막 패턴(140')은 각 층의 희생막(114)과 동일한 높이에서 동일한 두께를 가질 수 있다. 또한, 실링막 패턴(140')의 폭 즉, 콘택홀(130)의 측면으로부터 실링막 패턴(140')의 외측면까지의 거리는, 희생 패드(120)의 X 방향의 폭 즉, 콘택홀(130)의 측면으로부터 X 방향에서 희생 패드(120)의 측면까지의 폭보다 작을 수 있다.
도 9a 및 도 9b를 참조하면, 콘택홀(130) 내에 매립되는 콘택 플러그(150)를 형성할 수 있다.
콘택 플러그(150)는 콘택홀(130)을 충분히 매립하는 두께로 금속, 금속 질화물 또는 이들의 조합과 같은 도전 물질을 증착한 후, 층간 절연막(ILD) 상면이 드러날 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing) 공정을 수행하는 방식으로 형성될 수 있다.
콘택 플러그(150) 각각은 층간 절연막(ILD), 희생 패드(120), 적층 구조물(ST) 및 기판(100)의 일부를 관통하여 대응하는 주변회로 소자(105)와 직접 접속할 수 있다.
도 10a 및 도 10b를 참조하면, 적층 구조물(ST)을 선택적으로 식각하여 적층 구조물(ST) 내에 슬릿(S)을 형성할 수 있다.
슬릿(S)은 X 방향으로 연장할 수 있고, 이러한 슬릿(S)에 의해 적층 구조물(ST)은 Y 방향에서 복수개로 분리될 수 있다. 슬릿(S)은 적층 구조물(ST) 내에서 적어도 최하부의 희생막(114)을 관통하는 깊이로 형성될 수 있다. 또한, 슬릿(S)은 미도시된 셀 어레이 영역의 슬릿과 동시에 형성되거나 또는 별개로 형성될 수 있다.
이어서, 슬릿(S)에 의해 노출되는 희생막(114)을 제거할 수 있다. 희생막(114)의 제거는 습식 식각 등의 등방성 식각 방식으로 수행될 수 있다. 희생막(114) 제거시 희생막(114)과 상이한 식각율을 갖는 게이트간 절연막(112), 희생 패드(120) 및 실링막 패턴(140')의 손실은 방지될 수 있다. 희생막(114)이 제거되더라도 각 층의 희생막(114)과 대응하는 콘택 플러그(150)의 측벽 일부는 실링막 패턴(140')에 의해 둘러싸여 노출되지 않을 수 있다. 이하, 희생막(114) 제거에 의해 형성된 공간을 제1 공간(SP1)이라 하기로 한다.
이어서, 슬릿(S)에 의해 노출되는 희생 패드(120)을 제거할 수 있다. 희생 패드(120)의 제거 역시 습식 식각 등의 등방성 식각 방식으로 수행될 수 있다. 희생 패드(120)의 제거시 희생 패드(120)과 상이한 식각율을 갖는 게이트간 절연막(112) 및 실링막 패턴(140')의 손실은 방지될 수 있다. 희생 패드(120)의 제거에 의하여 각 층의 희생 패드(120)과 대응하는 콘택 플러그(130)의 측벽 일부가 노출될 수 있다. 이하, 희생 패드(120)의 제거에 의해 형성된 공간을 제2 공간(SP2)이라 하기로 한다.
본 실시예에서는 희생막(114)을 먼저 제거하고 희생 패드(120)를 나중에 제거하나, 제거 순서는 뒤바뀔 수 있다.
한편, 도시하지는 않았으나, 셀 어레이 영역에서 메모리막(ML)의 전부 또는 일부가 형성되지 않은 상태라면, 본 슬릿(S) 형성 공정 및 희생막(114) 제거 공정은 셀 어레이 영역과 콘택 영역(A2)에서 별개로 수행될 수 있다. 다시 말하면, 셀 어레이 영역의 슬릿 형성 공정 및 희생막(114) 제거 공정이 먼저 수행되고 콘택 영역(A2)의 슬릿(S) 형성 공정 및 희생막(114) 제거 공정이 나중에 수행되거나, 그 반대일 수도 있다. 셀 어레이 영역의 슬릿 형성 공정 및 희생막(114) 제거 공정 후 및 후속 도 11a 및 도 11b의 공정 전에, 희생막(114)이 제거된 공간의 내벽을 따라 미형성된 메모리막(ML)의 일부 또는 전부가 형성될 수 있다.
도 11a 및 도 11b를 참조하면, 제1 및 제2 공간(SP1, SP2)을 도전 물질로 매립하여 도전 패턴(160)을 형성할 수 있다.
도전 패턴(160)의 형성은, 도 10a 및 도 10b의 공정 결과물 상에 제1 및 제2 공간(SP1, SP2)을 충분히 매립하는 두께로 금속, 금속 질화물 또는 이들의 조합과 같은 도전 물질을 증착한 후, 제1 및 제2 공간(SP1, SP2) 내에만 이 도전 물질이 잔류하도록 에치백 공정을 수행하는 방식에 의할 수 있다.
도전 패턴(160)은 제1 공간(SP1)에 매립되는 제1 도전 패턴(160A)과 제2 공간(SP2)에 매립되는 제2 도전 패턴(160B)으로 구분될 수 있다. 제1 도전 패턴(160A)은 메모리 셀의 게이트 전극막으로 기능할 수 있다. 제2 도전 패턴(160B)은 어느 한 층의 메모리 셀의 게이트 전극막과 대응하는 콘택 플러그(130)를 서로 연결하는 연결부로서 기능할 수 있다. 즉, 최상부의 제2 도전 패턴(160B)은 최상부의 제1 도전 패턴(160A)과 가장 좌측의 콘택 플러그(150)를 서로 연결시키고, 최상부 아래층의 제2 도전 패턴(160B)은 최상부 아래층의 제1 도전 패턴(160A)과 좌측에서 두번째 콘택 플러그(150)를 서로 연결시키고, 최하부의 제2 도전 패턴(160B)은 최하부의 제1 도전 패턴(160A)과 가장 우측의 콘택 플러그(150)를 서로 연결시킬 수 있다.
이러한 경우, 콘택 플러그(150)가 제1 적층 구조물(ST) 전부를 관통하도록 형성되기는 하나, 실링막 패턴(140')에 의해서 제1 도전 패턴(160A)과 분리될 수 있다. 다만, 연결이 요구되는 층의 제1 도전 패턴(160A)과는 그 상부에 형성된 제2 도전 패턴(160B)을 통하여 접속할 수 있다.
이로써, 도 11a 및 도 11b에 도시된 것과 같은 콘택 영역(A2)의 구조를 포함하는 메모리 장치가 제조될 수 있다.
도 11a 및 도 11b를 다시 참조하면, 본 실시예의 메모리 장치는, 주변회로 소자(105)를 포함하는 기판(100), 기판(100) 상에 형성되고 게이트간 절연막(112) 및 제1 도전 패턴(160A)이 교대로 적층된 적층 구조물로서, 어느 한 층의 제1 도전 패턴(160A)이 자신의 바로 위의 제1 도전 패턴(160A)보다 돌출된 부분을 갖도록 계단 형상을 갖는 적층 구조물, 각 층의 제1 도전 패턴(160A)의 돌출된 부분 상에 형성된 제2 도전 패턴(160B), 각 층의 제2 도전 패턴(160B), 게이트간 절연막(112) 및 제1 도전 패턴(160A)의 교대 적층 구조물 및 기판(100)을 관통하여 대응하는 주변회로 소자(105)와 접속하는 콘택 플러그(150), 및 각 층의 제1 도전 패턴(160A)과 콘택 플러그(150) 사이에 개재되어 이들을 물리적 및 전기적으로 분리시키는 실링막 패턴(140')을 포함할 수 있다. 여기서, 콘택 플러그(150)의 측벽으로부터 실링막 패턴(140')의 측면까지의 거리는 콘택 플러그(150)의 측면으로부터 제2 도전 패턴(160B)의 측면까지의 거리보다 작을 수 있고, 그에 따라, 제1 도전 패턴(160A)의 상면 일부와 제2 도전 패턴(160B)의 하면 일부는 직접 접촉할 수 있다.
여기서, 어느 한 층의 제1 도전 패턴(160A)과 접속하여야 하는 콘택 플러그(150)는, 해당 제1 도전 패턴(160A)과 직접 접속하는 대신 해당 제1 도전 패턴(160A) 상에서 이와 직접 접촉하는 제2 도전 패턴(160B)을 통하여 해당 제1 도전 패턴(160A)과 접속할 수 있고, 나머지 층의 제1 도전 패턴(160A)과는 실링막 패턴(140')을 통하여 분리될 수 있다.
나아가, 이 콘택 플러그(150)는 접속이 요구되는 주변회로 소자(105)와 저면이 직접 접속할 수 있다. 일례로서, 최상부의 제1 도전 패턴(160A)과 접속하는 좌측 콘택 플러그(150)는, 최상부의 제1 도전 패턴(160A)과는 실링막 패턴(140')에 의해 분리되면서 최상부의 제1 도전 패턴(160A) 상에서 이와 접촉하는 제2 도전 패턴(160B)과 측면 일부가 접속할 수 있고, 아울러 좌측 주변회로 소자(105)와 저면이 접속할 수 있다. 이로써, 최상부의 제1 도전 패턴(160A), 그 상부의 제2 도전 패턴(160B), 좌측 콘택 플러그(150) 및 좌측 주변회로 소자(105)를 경유하는 전류 경로가 생성될 수 있다.
이상으로 설명한 실시예에 의하면 아래와 같은 장점이 존재할 수 있다.
우선, 콘택홀(130) 형성시 각 층의 희생막(114) 및/또는 희생 패드(120)에서 식각이 정지될 필요가 없으므로 펀칭 불량이 원천적으로 방지될 수 있다. 아울러, 각 층의 희생막(114) 및/또는 희생 패드(120)에서 식각이 정지되도록 식각을 정밀하게 제어할 필요가 없으므로 공정 난이도가 감소할 수 있다.
또한, 본 실시예에서는, 콘택 영역(A2)의 적층 구조물 아래에 주변회로 소자(105)가 형성되는 주변회로 영역을 배치할 수 있으므로, 메모리 장치의 면적이 감소할 수 있다.
나아가, 게이트 전극막으로 기능하는 제1 도전 패턴(160A) 각각과 연결되는 콘택 플러그(150)의 저면이 주변회로 소자(105)와 직접 접속하므로, 추가적인 접속 부재의 형성이 필요하지 않은 장점이 있다. 만약, 콘택 플러그(150)의 저면이 주변회로 소자(105)와 직접 접속하지 않는다면, 예컨대, 도 2a 및 도 2b의 실시예에서와 같이 콘택 플러그(C)의 저면이 각 층의 게이트 전극막(GE)과 접촉하는 경우라면, 이 콘택 플러그(C)를 주변회로 소자와 연결하기 위해서는 콘택 플러그(C)의 상면으로부터 주변회로 소자까지 연결되는 다양한 접속 부재들, 즉, 콘택 플러그, 패드, 배선 등의 형성이 필요할 수 있다. 그러나, 본 실시예에서는, 콘택 플러그(150)가 게이트 전극막과 접속하는 기능 및 주변회로 소자와 접속하는 기능을 동시에 수행할 수 있기 때문에, 이러한 추가적인 접속 부재의 형성이 생략될 수 있는 것이다.
그러나, 위 실시예와 달리, 콘택 플러그 아래에 주변회로 소자가 배치되지 않아 콘택 플러그가 주변회로 소자와 직접 접속하지 않고 게이트 전극막과 접속하는 기능만을 수행할 수도 있다. 이에 대하여는, 이하의 도 12a 및 도 12b를 참조하여 예시적으로 설명하기로 한다.
도 12a 및 도 12b는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도로서, 도 12a는 도 5a의 공정에서 콘택홀의 깊이를 변형한 경우의 단면도이고, 도 12b는 도 12a의 공정 후 후속 공정에 따라 제조된 메모리 장치를 나타낸 단면도로서 특히 주변회로 영역(A3)까지 더 도시한 단면도이다.
도 12a를 참조하면, 기판(100')이 제공될 수 있다. 기판(100')은 다양한 구성요소를 포함할 수 있으나, 적어도 콘택 플러그와 접속할 주변회로 소자는 포함하지 않을 수 있다.
이어서, 기판(100') 상에 복수의 게이트간 절연막(112) 및 복수의 희생막(114)이 교대로 적층되고 계단 형상을 갖도록 패터닝된 적층 구조물(ST), 희생막(114) 각각의 돌출부 상에 위치하는 희생 패드(120), 및 적층 구조물(ST)과 희생 패드(120)를 덮는 층간 절연막(ILD)을 형성할 수 있다.
이어서, 층간 절연막(ILD), 희생 패드(120) 및 적층 구조물(ST)을 관통하는 콘택홀(130')을 형성할 수 있다. 기판(100')에 주변회로 소자가 존재하지 않으므로, 콘택홀(130')의 깊이는 적층 구조물(ST)을 관통하는 것을 전제로 다양하게 조절될 수 있다. 일례로서, 도시된 바와 같이, 콘택홀(130')은 적층 구조물(ST)을 관통하여 기판(100)을 노출시키는 깊이를 가질 수 있고, 콘택홀(130')의 깊이는 일정할 수 있다. 즉, 복수의 콘택홀(130')의 저면 높이가 실질적으로 동일할 수 있다. 그러나, 다른 실시예에서, 적층 구조물(ST)을 관통하는 것을 전제로 복수의 콘택홀(130')의 저면 높이는 서로 상이할 수도 있다.
이어서, 전술한 실시예들과 실질적으로 동일한 후속 공정들, 즉, 도 6a 내지 도 11b의 공정을 수행함으로써, 도 12b의 메모리 장치가 형성될 수 있다.
도 12b를 참조하면, 콘택 영역(A2)에는 도 11a의 콘택 플러그(150)와 상이한 저면 높이를 갖는 콘택 플러그(150')가 형성될 수 있다. 이 콘택 플러그(150') 아래에는 주변회로 소자가 존재하지 않아 콘택 플러그(150')가 주변회로 소자와 직접 접속할 수 없기 때문에, 콘택 플러그(150')를 주변회로 영역(A3)의 주변회로 소자(105')와 연결시키는 공정이 필요할 수 있다.
일례로서, 주변회로 영역(A3)은 콘택 영역(A2)의 일측에 콘택 영역(A2)과 인접하거나 또는 콘택 영역(A2)과 이격하여 배치될 수 있고, 주변회로 소자(105')는 주변회로 영역(A3)의 기판(100') 상에 형성될 수 있다. 주변회로 소자(105')는 전술한 바와 같이 스위칭 트랜지스터의 일 접합이거나, 이와 연결되는 패드 또는 배선일 수 있다.
이러한 경우, 콘택 플러그(150')는 자신의 상면과 접속하는 도전 패턴 예컨대, 배선(180)과 접속할 수 있고, 이 배선(180)은 주변회로 영역(A3)까지 연장되어 주변회로 영역(A3)의 층간 절연막(ILD)을 관통하여 주변회로 소자(105')와 접속하는 주변 콘택 플러그(170)와 접속할 수 있다.
이로써, 콘택 플러그(150'), 배선(180), 주변 콘택 플러그(170) 및 주변회로 소자(105')를 경유하는 전류 경로가 생성될 수 있다.
본 실시예에 의하더라도, 전술한 실시예의 효과들 중 펀칭 불량을 방지하고 식각 공정의 난이도가 감소하는 효과는 획득될 수 있다.
도 13a 내지 도 17b는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 도면들로서, 각 a도는 단면도를 나타내고, 각 b도는 각 a도를 H1-H1' 선 높이에서 도시한 평면도를 나타낸다. 전술한 도 3a 내지 도 11b의 실시예와의 차이점을 중심으로 설명하기로 한다.
도 13a 및 도 13b를 살펴보면, 전술한 도 3a 내지 도 5b에서 설명한 것과 실질적으로 동일한 공정을 수행한 후, 콘택홀(130)의 측벽 상에 실링막(240)을 형성할 수 있다.
실링막(240)은 다양한 절연 물질로 형성될 수 있고, 특히, 희생막(114) 및 희생 패드(120)와 상이한 식각율을 갖는 물질 예컨대, 실리콘 산화물을 포함할 수 있다.
실링막(240)의 형성은 도 5a 및 도 5b의 공정 결과물을 따라 콘택홀(130)을 완전히 매립하지 않는 얇은 두께로 절연 물질을 증착한 후, 에치백 공정을 수행하여 층간 절연막(ILD) 상부 및 콘택홀(130) 저면의 절연 물질을 제거하는 방식으로 수행될 수 있다. 그에 따라, 주변회로 소자(105)가 콘택홀(130) 저면에서 노출될 수 있다.
도 14a 및 도 14b를 참조하면, 실링막(240)이 형성된 콘택홀(130)을 매립하는 콘택 플러그(250)를 형성할 수 있다.
콘택 플러그(250)는 실링막(240)이 형성된 콘택홀(130)을 충분히 매립하는 두께로 금속, 금속 질화물 또는 이들의 조합과 같은 도전 물질을 증착한 후, 층간 절연막(ILD) 상면이 드러날 때까지 평탄화 공정을 수행하는 방식으로 형성될 수 있다.
본 공정에 의하여 콘택 플러그(250)의 전 측벽은 실링막(240)에 의해 둘러싸임으로써, 콘택 플러그(250)와 희생막(114) 및 희생 패드(120)가 서로 분리될 수 있다.
도 15a 및 도 15b를 참조하면, 적층 구조물(ST)을 선택적으로 식각하여 적어도 최하부의 희생막(114)을 관통하는 깊이를 가지면서 X 방향으로 연장하는 슬릿(S)을 형성할 수 있다.
이어서, 슬릿(S)에 의해 노출되는 희생 패드(120)를 제거한 후, 희생 패드(120) 제거의 의해 드러나는 실링막(240)의 일부까지 제거할 수 있다. 희생 패드(120) 및 실링막(240)의 제거에 의해 형성되는 공간을 이하, 제3 공간(SP3)이라 하기로 한다. 제3 공간(SP3)의 형성에 의하여 희생 패드(120)와 대면하는 콘택 플러그(250)의 측벽 일부가 드러날 수 있다.
도 16a 및 도 16b를 참조하면, 슬릿(S)에 의해 드러나는 희생막(114)을 제거할 수 있다. 희생막(114)의 제거에 의해 형성되는 공간을 이하, 제4 공간(SP4)이라 하기로 한다.
본 실시예에서는, 희생 패드(120) 및 실링막(240) 일부의 제거 공정이 먼저 수행되고 희생막(114)의 제거 공정이 나중에 수행되나, 이들 제거 공정의 순서는 뒤바뀔 수도 있다.
도 17a 및 도 17b를 참조하면, 제3 및 제4 공간(SP3, SP4)을 도전 물질로 매립하여 도전 패턴(260)을 형성할 수 있다.
도전 패턴(260)은 제4 공간(SP4)에 매립되는 제1 도전 패턴(260A)과 제3 공간(SP3)에 매립되는 제2 도전 패턴(260B)을 포함할 수 있다. 제1 도전 패턴(260A)은 메모리 셀의 게이트 전극막으로 기능할 수 있다. 제2 도전 패턴(260B)은 어느 한 층의 메모리 셀의 게이트 전극막과 대응하는 콘택 플러그(250)를 서로 연결하는 연결부로서 기능할 수 있다.
이로써, 도 17a 및 도 17b에 도시된 것과 같은 콘택 영역(A2)의 구조를 포함하는 메모리 장치가 제조될 수 있다.
도 17a 및 도 17b를 다시 참조하면, 본 실시예의 메모리 장치는, 주변회로 소자(105)를 포함하는 기판(100), 기판(100) 상에 형성되고 게이트간 절연막(112) 및 제1 도전 패턴(260A)이 교대로 적층된 적층 구조물로서, 어느 한 층의 제1 도전 패턴(260A)이 자신의 바로 위의 제1 도전 패턴(260A)보다 돌출된 부분을 갖도록 계단 형상을 갖는 적층 구조물, 각 층의 제1 도전 패턴(260A)의 돌출된 부분 상에 형성된 제2 도전 패턴(260B), 각 층의 제2 도전 패턴(260B), 제1 도전 패턴(260A)과 게이트간 절연막(112)의 교대 적층 구조물 및 기판(100)을 관통하여 대응하는 주변회로 소자(105)와 접속하는 콘택 플러그(250), 및 각 층의 제1 도전 패턴(260A)과 콘택 플러그(250) 사이에 개재되어 이들을 물리적 및 전기적으로 분리시키는 실링막(240)을 포함할 수 있다.
여기서, 도 11a 및 도 11b의 메모리 장치와의 주된 차이는 실링막(240)의 형상에 있다. 구체적으로, 도 11a 및 도 11b의 메모리 장치에서 실링막 패턴(140')은 제1 도전 패턴(160A)과 콘택 플러그(150) 사이에만 개재되었다. 즉, 실링막 패턴(140')이 제1 도전 패턴(160A)과 동일한 높이에 위치하면서 제1 도전 패턴(160A)과 동일한 두께를 가질 수 있었다. 반면, 본 실시예에서, 실링막(240)은 제2 도전 패턴(260B)과 콘택 플러그(250) 사이를 제외하고는 콘택 플러그(150)의 측벽 전부를 둘러쌀 수 있다.
본 실시예에 의하더라도 어느 한 층의 제1 도전 패턴(260A)과 접속하여야 하는 콘택 플러그(250)는, 해당 제1 도전 패턴(260A)과 직접 접속하는 대신 해당 제1 도전 패턴(260A) 상에서 이와 직접 접촉하는 제2 도전 패턴(260B)을 통하여 해당 제1 도전 패턴(260A)과 접속할 수 있고, 나머지 층의 제1 도전 패턴(260A)과는 실링막(240')을 통하여 분리될 수 있다. 결과적으로, 도 3a 내지 도 11b의 실시예에서 도출되는 효과와 동일한 효과가 도출될 수 있다.
한편, 전술한 실시예들에서, 희생막(114)의 제거 공정 후 희생막(114)이 제거된 공간을 도전 물질로 매립하기 전까지는, 셀 어레이 영역의 채널 기둥 및 콘택 영역의 콘택 플러그가 희생막(114)이 제거된 공간을 갖는 적층 구조물을 지지하는 역할을 할 수 있다. 이하의 실시예에서는, 이 지지 기능을 더 강화할 수 있는 메모리 장치 및 그 제조 방법을 설명하기로 한다.
도 18a 내지 도 24b는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 도면들로서, 각 a도는 단면도를 나타내고, 각 b도는 각 a도를 H1-H1' 선 높이에서 도시한 평면도를 나타낸다. 나아가, 단면도는 평면도의 A-A' 선에 따른 단면 및 B-B' 선에 따른 단면을 함께 보여준다. 전술한 도 3a 내지 도 11b의 실시예와의 차이점을 중심으로 설명하기로 한다.
도 18a 및 도 18b를 참조하면, 전술한 도 3a 내지 도 4b에서 설명한 것과 실질적으로 동일한 공정을 수행한 후, 콘택홀(130)을 형성하면서 동시에 지지 기둥 형성을 위한 홀 즉, 지지홀(135)을 형성할 수 있다.
평면상, 지지홀(135)은 각 층의 희생막(114)의 돌출부 및/또는 각 층의 희생 패드(120)와 중첩하면서 콘택홀(130)이 형성되지 않는 영역에 형성될 수 있다. 본 실시예에서는 4 개의 지지홀(135)이 콘택홀(130)의 대각선 방향으로 콘택홀(130)과 소정 간격 이격하여 배열되고, 지지홀(130)의 평면 사이즈가 콘택홀(130)과 실질적으로 동일한 것을 도시하였으나. 본 실시예가 이에 한정되는 것은 아니다. 지지홀(135)의 개수, 배열 및 평면 사이즈는 다양하게 변형될 수 있다.
단면상, 지지홀(135)은 콘택홀(130)과 동일한 깊이로 형성될 수 있다. 그러나, 지지홀(130)이 적층 구조물(ST)을 관통하기만 하면 지지홀(130)의 깊이 역시 다양하게 변형될 수 있다.
도 19a 및 도 19b를 참조하면, 콘택홀(130) 및 지지홀(135)에 의해 노출되는 희생막(114)을 부분적으로 리세스하여 희생 패드(120)보다 작은 폭을 가지면서 콘택홀(130) 및 지지홀(135)의 측벽을 둘러싸는 홈(G)을 형성할 수 있다.
홈(G)이 형성된 결과물의 전면을 따라 홈(G)을 충분히 매립하는 두께로 실링막(140)을 형성할 수 있다.
도 20a 및 도 20b를 참조하면, 실링막(140)을 에치백하여 홈(G) 내에만 잔류하는 실링막 패턴(140')을 형성할 수 있다.
이어서, 콘택홀(130) 및 지지홀(135)을 도전 물질로 매립하여 콘택 플러그(150)를 형성할 수 있다. 그러나, 지지홀(135)에는 단순히 적층 구조물의 지지 기능을 수행하여야 하고 전류의 이동 통로가 되는 등 전기적 기능을 수행하지 않는 지지 기둥이 형성되어야 하므로, 후속 도 21a 내지 도 22b의 공정을 더 수행할 수 있다.
도 21a 및 도 21b를 참조하면, 지지홀(135) 내의 콘택 플러그(150)를 선택적으로 제거할 수 있다. 본 공정은 콘택홀(130)을 덮고 지지홀(135)을 노출시킬 수 있는 마스크 패턴(미도시됨)을 형성한 상태에서 수행될 수 있다.
그에 따라, 지지홀(130) 내에는 다시 빈 공간이 형성될 수 있다.
도 22a 내지 도 22b를 참조하면, 지지홀(135)을 절연 물질로 매립하여 지지 기둥(155)을 형성할 수 있다.
지지 기둥(155)은 지지홀(135)을 충분히 매립하는 두께로 절연 물질을 증착한 후, 층간 절연막(ILD) 상면이 드러날 때까지 평탄화 공정을 수행하는 방식으로 형성될 수 있다.
지지 기둥(155)은 후속 희생막(114) 및 희생 패드(120)의 제거 공정시 손실되어서는 안되므로, 희생막(114) 및 희생 패드(120)와 상이한 식각율을 갖는 절연 물질 예컨대, 실리콘 산화물을 포함할 수 있다.
도 23a 및 도 23b를 참조하면, 적층 구조물(ST)을 선택적으로 식각하여 슬릿(S)을 형성한 후, 슬릿(S)에 의해 노출되는 희생막(114) 및 희생 패드(120)를 제거할 수 있다. 희생막(114) 제거에 의해 형성된 공간을 제1 공간(SP1)이라 하고 희생 패드(120)의 제거에 의해 형성된 공간을 제2 공간(SP2)이라 할 수 있다.
본 희생막(114) 및 희생 패드(120)의 제거에 의해 적층 구조물 내에 제1 공간(SP1) 및 제2 공간(SP2)이 존재하더라도, 콘택 플러그(150)뿐만 아니라 지지 기둥(155)이 게이트간 절연막(112)과 접촉하여 이들을 지지하는 역할을 하므로 적층 구조물이 무너지는 리닝 현상 등이 더욱 방지될 수 있다.
도 24a 및 도 24b를 참조하면, 제1 공간(SP1) 및 제2 공간(SP2)을 도전 물질로 매립함으로써 메모리 셀의 게이트 전극막으로 기능하는 제1 도전 패턴(160A) 및 게이트 전극막과 콘택 플러그(150)의 연결부로 기능하는 제2 도전 패턴(160B)을 포함하는 도전 패턴(160)을 형성할 수 있다.
이로써, 도 24a 및 도 24b에 도시된 것과 같은 콘택 영역(A2)의 구조를 포함하는 메모리 장치가 제조될 수 있다.
도 24a 및 도 24b를 다시 참조하면, 본 실시예의 메모리 장치는, 콘택 플러그(150)와 함께 콘택 플러그(150) 주변에서 지지 기능을 수행하는 지지 기둥(155)을 더 포함할 수 있다. 그에 따라, 도 3a 내지 도 11b의 실시예에서 도출되는 효과와 동일한 효과에 더하여 적층 구조물의 리닝을 더 방지하는 효과가 도출될 수 있다.
도 18a 내지 도 24b의 실시예는, 도 3a 내지 도 11b의 실시예를 기초로 지지 기둥(155)을 더 형성하는 경우에 대하여 설명하였으나, 도 12a 내지 도 17b의 실시예들을 기초로 지지 기둥(155)을 더 형성하는 경우에도 충분히 적용될 수 있다.
이상으로 설명한 실시예들은, 3차원 메모리 장치에서 계단형 구조를 갖는 콘택 영역에 관하여 설명되었으나, 본 실시예가 이에 한정되는 것은 아니다. 어떠한 반도체 장치가 계단형 구조를 갖고 각 계단과 연결되는 콘택 플러그 형성이 필요한 경우라면, 위 실시예들의 적용이 가능하다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 25는 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 일례를 나타낸다.
도 25는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 처리 시스템의 구성도의 일 예이다.
도 25를 참조하면, 데이터 처리 시스템(1000)은, 호스트(Host)(1200) 및 메모리 시스템(1100)을 포함할 수 있다.
호스트(1200)는, 유무선 전자 장치들 예컨대, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함할 수 있다.
또한, 호스트(1200)는, 적어도 하나의 운영 시스템(OS: operating system)을 포함할 수 있다. 운영 시스템은, 호스트(1200)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(1000) 또는 메모리 시스템(1100)을 사용하는 사용자와 호스트(1200) 간에 상호 동작을 제공할 수 있다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(1200)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운영 시스템으로 구분할 수 있다. 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 예컨대, 윈도우(windows), 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 예컨대, 윈도 서버(windows server), 리눅스(linux), 유닉스(unix) 등을 포함할 수 있다. 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 예컨대, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 호스트(1200)는, 복수의 운영 시스템들을 포함할 수도 있고, 사용자의 요청에 상응한 메모리 시스템(1100)과의 동작 수행을 위해 이들 운영 시스템을 실행할 수 있다.
메모리 시스템(1100)은, 호스트(1200)의 요청에 응답하여 동작하며, 특히 호스트(1200)에 의해서 액세스되는 데이터를 저장할 수 있다. 다시 말해, 메모리 시스템(1100)은, 호스트(1200)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(1100)은 호스트(1200)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들어, 메모리 시스템(1100)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: MultiMedia Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus)저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
메모리 시스템(1100)은, 호스트(1200)에 의해서 액세스되는 데이터를 저장하 부분인 메모리 장치(1400), 및 메모리 장치(1400)로의 데이터 저장을 제어하는 컨트롤러(1300)를 포함할 수 있다.
여기서, 컨트롤러(1300) 및 메모리 장치(1400)는 하나의 반도체 장치로 집적될 수 있다. 예컨대, 컨트롤러(1300) 및 메모리 장치(1400)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(1100)이 SSD로 이용되는 경우, 메모리 시스템(1100)에 연결되는 호스트(1200)의 동작 속도는 보다 개선될 수 있다. 또는, 예컨대, 컨트롤러(1300) 및 메모리 장치(1400)는, 하나의 반도체 장치로 집적되어 메모리 카드 예컨대, PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등을 구성할 수 있다. 또는, 예컨대, 메모리 시스템(1100)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimediaplayer), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital MultimediaBroadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audiorecorder), 디지털 음성 재생기(digital audioplayer), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
메모리 시스템(1100)에서의 메모리 장치(1400)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(1200)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(1200)로 제공할 수 있다. 여기서, 메모리 장치(1400)는, 복수의 메모리(1420, 1440), 1460)를 포함할 수 있다. 여기서, 복수의 메모리(1420, 1440,1460) 각각은 전술한 실시예들의 3차원 메모리 장치를 포함할 수 있다. 예컨대, 복수의 메모리(1420, 1440, 1460) 각각은, 셀 어레이 영역 및 콘택 영역에 형성되고 교대로 적층된 복수의 제1 도전 패턴 및 복수의 절연막을 포함하는 적층 구조물 - 여기서, 상기 적층 구조물은 상기 콘택 영역에서 어느 한 층의 제1 도전 패턴이 바로 위층의 제1 도전 패턴보다 돌출되도록 계단 구조를 가짐. -; 상기 셀 어레이 영역의 상기 적층 구조물을 관통하는 채널 기둥; 상기 채널 기둥과 상기 제1 도전 패턴 사이에 개재되는 메모리막; 상기 콘택 영역의 상기 복수의 제1 도전 패턴의 돌출된 부분 상에 각각 형성되는 복수의 제2 도전 패턴; 상기 복수의 제2 도전 패턴과 각각 중첩하면서, 중첩하는 제2 도전 패턴 및 상기 적층 구조물을 관통하는 복수의 콘택 플러그; 및 상기 제1 도전 패턴과 상기 콘택 플러그 사이에 개재되어 상기 제1 도전 패턴과 상기 콘택 플러그를 분리시키는 실링막을 포함할 수 있다. 이로써, 메모리 장치(1400)의 제조 공정이 개선되고 면적이 감소할 수 있다. 결과적으로, 메모리 시스템(1100)의 제조 공정이 개선되고 면적이 감소할 수 있다.
메모리 시스템(1100)에서의 컨트롤러(1300)는, 호스트(1200)로부터의 요청에 응답하여 메모리 장치(1400)를 제어할 수 있다. 예컨대, 컨트롤러(1300)는, 메모리 장치(1400)로부터 리드된 데이터를 호스트(1200)로 제공하고, 호스트(1200)로부터 제공된 데이터를 메모리 장치(1400)에 저장하며, 이를 위해 컨트롤러(1300)는, 메모리 장치(1400)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어할 수 있다.
위와 같은 동작을 위하여 컨트롤러(1300)는 호스트(1200)와의 통신을 위한 인터페이스 유닛, 메모리 장치(1400)와의 통신을 위한 인터페이스 유닛, 컨트롤러(1300) 및/또는 메모리 시스템(1100)의 동작을 위한 데이터를 저장하는 동작 메모리, 컨트롤러(1300) 및/또는 메모리 시스템(1100)의 전반적인 동작을 제어하며 이를 위하여 플래시 변환 계층(FTL: Flash Translation Layer) 등과 같은 펌웨어(firmware)를 포함하고 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현되는 프로세서 등을 포함할 수 있다.
그러나, 전술한 실시예들의 메모리 회로 또는 반도체 장치가 이용될 수 있는 시스템이 도 25의 시스템에 한정되는 것은 아니며, 메모리 장치를 필요로 하는 다양한 시스템에 전술한 실시예들의 메모리 회로 또는 반도체 장치가 이용될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판 105: 주변회로 소자
112: 게이트간 절연막 140': 실링막 패턴
150: 콘택 플러그 160: 도전 패턴

Claims (25)

  1. 교대로 적층된 복수의 제1 도전 패턴 및 복수의 절연막을 포함하고, 어느 한 층의 제1 도전 패턴이 바로 위층의 제1 도전 패턴보다 돌출되도록 계단 구조를 갖는 적층 구조물;
    상기 복수의 제1 도전 패턴의 돌출된 부분 상에 각각 형성되는 복수의 제2 도전 패턴;
    상기 복수의 제2 도전 패턴과 각각 중첩하면서, 중첩하는 제2 도전 패턴 및 상기 적층 구조물을 관통하는 복수의 콘택 플러그; 및
    상기 제1 도전 패턴과 상기 콘택 플러그 사이에 개재되어 상기 제1 도전 패턴과 상기 콘택 플러그를 분리시키는 실링막을 포함하고,
    상기 실링막은, 상기 제2 도전 패턴과 상기 콘택 플러그 사이를 제외하고, 상기 콘택 플러그의 측벽을 둘러싸는
    반도체 장치.
  2. 제1 항에 있어서,
    상기 콘택 플러그는, 상기 중첩하는 제2 도전 패턴을 통하여, 상기 중첩하는 제2 도전 패턴과 접촉하는 제1 도전 패턴과 전기적으로 접속하는
    반도체 장치.
  3. 제1 항에 있어서,
    상기 콘택 플러그의 측면으로부터 상기 실링막의 측면까지의 거리는, 상기 콘택 플러그의 측면으로부터 상기 제2 도전 패턴의 측면까지의 거리보다 작은
    반도체 장치.
  4. 제1 항에 있어서,
    상기 실링막은, 상기 제1 도전 패턴과 상기 콘택 플러그 사이에만 존재하는
    반도체 장치.
  5. 제4 항에 있어서,
    상기 실링막은, 상기 제1 도전 패턴과 동일한 높이에서 동일한 두께를 갖도록 형성되는
    반도체 장치.
  6. 삭제
  7. 제1 항에 있어서,
    상기 적층 구조물 아래에 배치되고, 상기 제1 도전 패턴과 상기 콘택 플러그를 통하여 전기적으로 접속하는 소자를 더 포함하고,
    상기 콘택 플러그의 저면은 상기 소자와 직접 접촉하는
    반도체 장치.
  8. 교대로 적층된 복수의 제1 도전 패턴 및 복수의 절연막을 포함하고, 어느 한 층의 제1 도전 패턴이 바로 위층의 제1 도전 패턴보다 돌출되도록 계단 구조를 갖는 적층 구조물;
    상기 복수의 제1 도전 패턴의 돌출된 부분 상에 각각 형성되는 복수의 제2 도전 패턴;
    상기 복수의 제2 도전 패턴과 각각 중첩하면서, 중첩하는 제2 도전 패턴 및 상기 적층 구조물을 관통하는 복수의 콘택 플러그; 및
    상기 제1 도전 패턴과 상기 콘택 플러그 사이에 개재되어 상기 제1 도전 패턴과 상기 콘택 플러그를 분리시키는 실링막을 포함하고,
    상기 제2 도전 패턴은, 자신과 저면이 동일한 높이에 위치하는 상기 절연막과 이격되는
    반도체 장치.
  9. 제1 항에 있어서,
    상기 제2 도전 패턴은, 자신과 저면이 동일한 높이에 위치하는 상기 절연막보다 작은 두께를 갖는
    반도체 장치.
  10. 교대로 적층된 복수의 제1 도전 패턴 및 복수의 절연막을 포함하고, 어느 한 층의 제1 도전 패턴이 바로 위층의 제1 도전 패턴보다 돌출되도록 계단 구조를 갖는 적층 구조물;
    상기 복수의 제1 도전 패턴의 돌출된 부분 상에 각각 형성되는 복수의 제2 도전 패턴;
    상기 복수의 제2 도전 패턴과 각각 중첩하면서, 중첩하는 제2 도전 패턴 및 상기 적층 구조물을 관통하는 복수의 콘택 플러그; 및
    상기 제1 도전 패턴과 상기 콘택 플러그 사이에 개재되어 상기 제1 도전 패턴과 상기 콘택 플러그를 분리시키는 실링막을 포함하고,
    상기 복수의 제2 도전 패턴과 각각 중첩하면서, 중첩하는 제2 도전 패턴 및 상기 적층 구조물을 관통하고, 상기 콘택 플러그와 이격하도록 형성되는 지지 기둥을 더 포함하는
    반도체 장치.
  11. 제10 항에 있어서,
    상기 지지 기둥은, 절연 물질을 포함하는
    반도체 장치.
  12. 제10 항에 있어서,
    상기 지지 기둥은, 상기 콘택 플러그와 동일한 저면 높이를 갖는
    반도체 장치.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 셀 어레이 영역 및 콘택 영역에 형성되고 교대로 적층된 복수의 제1 도전 패턴 및 복수의 절연막을 포함하는 적층 구조물 - 여기서, 상기 적층 구조물은 상기 콘택 영역에서 어느 한 층의 제1 도전 패턴이 바로 위층의 제1 도전 패턴보다 돌출되도록 계단 구조를 가짐. -;
    상기 셀 어레이 영역의 상기 적층 구조물을 관통하는 채널 기둥;
    상기 채널 기둥과 상기 제1 도전 패턴 사이에 개재되는 메모리막;
    상기 콘택 영역의 상기 복수의 제1 도전 패턴의 돌출된 부분 상에 각각 형성되는 복수의 제2 도전 패턴;
    상기 복수의 제2 도전 패턴과 각각 중첩하면서, 중첩하는 제2 도전 패턴 및 상기 적층 구조물을 관통하는 복수의 콘택 플러그; 및
    상기 제1 도전 패턴과 상기 콘택 플러그 사이에 개재되어 상기 제1 도전 패턴과 상기 콘택 플러그를 분리시키는 실링막을 포함하고,
    상기 실링막은, 상기 제2 도전 패턴과 상기 콘택 플러그 사이를 제외하고, 상기 콘택 플러그의 측벽을 둘러싸는
    메모리 장치.
  25. 데이터를 저장하는 메모리 장치;
    상기 메모리 장치에 저장된 데이터에 액세스하는 호스트; 및
    상기 호스트와 상기 메모리 장치의 사이에서 상기 호스트의 요청에 응답하여 상기 메모리 장치를 제어하는 컨트롤러를 포함하고,
    상기 메모리 장치는,
    셀 어레이 영역 및 콘택 영역에 형성되고 교대로 적층된 복수의 제1 도전 패턴 및 복수의 절연막을 포함하는 적층 구조물 - 여기서, 상기 적층 구조물은 상기 콘택 영역에서 어느 한 층의 제1 도전 패턴이 바로 위층의 제1 도전 패턴보다 돌출되도록 계단 구조를 가짐. -;
    상기 셀 어레이 영역의 상기 적층 구조물을 관통하는 채널 기둥;
    상기 채널 기둥과 상기 제1 도전 패턴 사이에 개재되는 메모리막;
    상기 콘택 영역의 상기 복수의 제1 도전 패턴의 돌출된 부분 상에 각각 형성되는 복수의 제2 도전 패턴;
    상기 복수의 제2 도전 패턴과 각각 중첩하면서, 중첩하는 제2 도전 패턴 및 상기 적층 구조물을 관통하는 복수의 콘택 플러그; 및
    상기 제1 도전 패턴과 상기 콘택 플러그 사이에 개재되어 상기 제1 도전 패턴과 상기 콘택 플러그를 분리시키는 실링막을 포함하고,
    상기 실링막은, 상기 제2 도전 패턴과 상기 콘택 플러그 사이를 제외하고, 상기 콘택 플러그의 측벽을 둘러싸는
    시스템.
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