KR20230033864A - 수직형 메모리 장치 - Google Patents

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KR20230033864A KR1020210116785A KR20210116785A KR20230033864A KR 20230033864 A KR20230033864 A KR 20230033864A KR 1020210116785 A KR1020210116785 A KR 1020210116785A KR 20210116785 A KR20210116785 A KR 20210116785A KR 20230033864 A KR20230033864 A KR 20230033864A
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layer
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KR1020210116785A
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송현주
궁용호
이슬비
김지용
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삼성전자주식회사
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Abstract

수직형 메모리 장치는 셀 어레이 영역 및 이를 적어도 부분적으로 둘러싸는 연장 영역을 포함하는 기판 상에 형성되며, 상기 기판의 상면에 수직한 제1 방향으로 서로 이격되고 상기 제1 방향을 따라 아래에서 위로 갈수록 상기 기판의 상면에 평행한 제2 방향으로의 길이가 점차 감소하는 게이트 전극들을 포함하는 게이트 전극 구조물; 상기 기판의 셀 어레이 영역 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 메모리 채널 구조물; 상기 기판의 셀 어레이 영역에 인접한 연장 영역 부분 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장되며, 반도체 물질 혹은 도전 물질을 포함하는 매립 패턴; 및 상기 매립 패턴의 측벽 및 저면을 커버하는 절연 패턴을 포함하는 제1 지지 구조물; 및 상기 제1 지지 구조물에 비해서 상기 기판의 셀 어레이 영역으로부터 더 멀리 이격된 연장 영역 부분 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장되며, 절연 물질을 포함하는 제2 지지 구조물을 포함할 수 있다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것이다.
반도체 장치에서 3차원적으로 배열되는 메모리 셀들의 적층 수가 증가함에 따라서, 상기 메모리 셀들을 형성하기 위한 몰드가 후속 공정에서 쓰러질 수 있다. 또한, 상기 몰드를 게이트 전극의 연장 방향으로 분리시키고 상기 몰드에 포함된 희생막을 상기 게이트 전극으로 치환하기 위해 형성되는 워드라인 컷을 위한 식각 공정이 상기 몰드를 관통하는 채널 및/또는 지지 구조물에 의해 영향을 받아 원활하게 수행되지 못할 수 있다.
본 발명의 과제는 개선된 신뢰성을 갖는 수직형 메모리 장치를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는 셀 어레이 영역 및 이를 적어도 부분적으로 둘러싸는 연장 영역을 포함하는 기판 상에 형성되며, 상기 기판의 상면에 수직한 제1 방향으로 서로 이격되고 상기 제1 방향을 따라 아래에서 위로 갈수록 상기 기판의 상면에 평행한 제2 방향으로의 길이가 점차 감소하는 게이트 전극들을 포함하는 게이트 전극 구조물; 상기 기판의 셀 어레이 영역 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 메모리 채널 구조물; 상기 기판의 셀 어레이 영역에 인접한 연장 영역 부분 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장되며, 반도체 물질 혹은 도전 물질을 포함하는 매립 패턴; 및 상기 매립 패턴의 측벽 및 저면을 커버하는 절연 패턴을 포함하는 제1 지지 구조물; 및 상기 제1 지지 구조물에 비해서 상기 기판의 셀 어레이 영역으로부터 더 멀리 이격된 연장 영역 부분 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장되며, 절연 물질을 포함하는 제2 지지 구조물을 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 셀 어레이 영역 및 이를 적어도 부분적으로 둘러싸는 연장 영역을 포함하는 기판 상에 형성되며, 상기 기판의 상면에 수직한 제1 방향으로 서로 이격되고 상기 제1 방향을 따라 아래에서 위로 갈수록 상기 기판의 상면에 평행한 제2 방향으로의 길이가 점차 감소하는 게이트 전극들을 포함하는 게이트 전극 구조물; 상기 기판의 셀 어레이 영역 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 메모리 채널 구조물; 상기 기판의 연장 영역 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장되며, 반도체 물질 혹은 도전 물질을 포함하는 매립 패턴; 및 상기 매립 패턴의 측벽 및 저면을 커버하는 절연 패턴을 포함하는 지지 구조물을 포함할 수 있으며, 상기 지지 구조물은 하부; 및 상기 하부 상에 형성되어 이와 접촉하는 상부를 포함하며, 상기 하부의 상면의 면적은 상기 상부의 하면의 면적보다 클 수 있다.
예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 게이트 전극들로 치환될 희생 패턴들을 포함하는 몰드를 관통하여 일 방향으로 연장되도록 형성되는 개구가 휘어짐 없이 상기 방향을 따라 똑바로 형성될 수 있으며, 이에 따라 상기 게이트 전극들을 포함하는 상기 수직형 메모리 장치는 균일한 전기적 특성을 가질 수 있다.
도 1 내지 도 36은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 37 내지 도 39는 예시적인 실시예들에 따른 수직형 메모리 장치들을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 이하의 발명의 상세한 설명에서는(청구항은 제외), 기판 상면에 수직한 방향을 제1 방향(D1)으로 정의하고, 상기 기판 상면에 평행하고 서로 교차하는 2 방향들을 각각 제2 및 제3 방향들(D2, D3)로 정의한다. 예시적인 실시예들에 있어서, 제2 및 제3 방향들(D2, D3)은 서로 직교할 수 있다.
도 1 내지 도 36은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1-2, 5, 9, 13, 17-18, 23, 30, 33 및 35는 평면도들이고, 도 3-4, 6-8, 10-12, 14-16, 19-22, 24-29, 31-32, 34 및 36은 단면도들이다.
이때, 도 3-4, 6-8, 10-12, 14, 16, 34 및 36은 대응하는 각 평면도들의 A-A'선을 절단한 단면도들이고, 도 15는 대응하는 각 평면도들의 B-B'선 및 C-C'선을 절단한 단면도들을 포함하며, 도 19-22, 24-26, 28 및 31-32는 대응하는 각 평면도들의 D-D'선을 절단한 단면도들이고, 도 27 및 29는 대응하는 각 평면도들의 E-E'선을 절단한 단면도들이다. 한편, 도 2 내지 도 36은 도 1의 X 영역에 대한 도면들이고, 도 12는 도 11의 Y 영역에 대한 확대 단면도들을 포함한다.
도 1을 참조하면, 기판(100)은 제1 영역(I) 및 이를 둘러싸는 제2 영역(II)을 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I)은 셀 어레이 영역일 수 있고, 기판(100)의 제2 영역(II)은 패드 영역 혹은 연장 영역일 수 있으며, 이들은 함께 셀 영역을 형성할 수 있다. 즉, 기판(100)의 제1 영역(I) 상에는 각각이 게이트 전극, 채널 및 전하 저장 구조물을 포함하는 메모리 셀들이 형성될 수 있고, 기판(100)의 제2 영역(II) 상에는 상기 메모리 셀들에 신호를 전달하는 상부 콘택 플러그들 및 이와 접촉하는 상기 게이트 전극들의 패드들이 형성될 수 있다. 도면 상에서는 제2 영역(II)이 제1 영역(I)을 완전히 둘러싸고 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 예를 들어, 제2 영역(II)은 제1 영역(I)의 제2 방향(D2)으로의 양 측에만 형성될 수도 있다.
한편, 기판(100)의 제2 영역(II)을 둘러싸는 제3 영역(도시되지 않음)이 더 형성될 수도 있으며, 상기 제3 영역 상에는 상기 상부 콘택 플러그들을 통해 상기 메모리 셀들에 전기적 신호를 인가하는 상부 회로 패턴이 형성될 수 있다.
이하에서는 설명의 편의 상, 기판(100)의 제1 및 제2 영역들(I, II)의 일부를 포함하는 X 영역에 대해서 설명하기로 한다.
도 2 및 3을 참조하면, 기판(100) 상에 하부 회로 패턴을 형성하고, 이를 커버하며, 예를 들어 실리콘 산화물과 같은 산화물을 포함하는 제1 및 제2 층간 절연막들(150, 170)을 기판(100) 상에 순차적으로 형성할 수 있다.
기판(100)은 상부에 소자 분리 패턴(110)이 형성된 필드 영역과, 그렇지 않은 액티브 영역(101)으로 구분될 수 있다. 소자 분리 패턴(110)은 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 씨오피(Cell Over Periphery: COP) 구조를 가질 수 있다. 즉, 기판(100) 상에는 상기 하부 회로 패턴이 형성될 수 있으며, 상기 하부 회로 패턴 상부에는 메모리 셀들, 상부 콘택 플러그들, 및 상부 회로 패턴이 형성될 수 있다. 상기 하부 회로 패턴은 예를 들어, 트랜지스터, 하부 콘택 플러그, 하부 배선, 하부 비아 등을 포함할 수 있다.
도 15와 함께 참조하면, 예를 들어, 기판(100)의 제2 및 제1 영역들(II, I) 상에는 제1 및 제2 트랜지스터들이 각각 형성될 수 있다. 이때, 상기 제1 트랜지스터는 기판(100) 상에 형성된 제1 하부 게이트 구조물(142), 및 이에 인접하는 액티브 영역(101) 상부에 형성되어 소스/드레인 역할을 수행하는 제1 및 제2 불순물 영역들(102, 103)을 포함할 수 있으며, 상기 제2 트랜지스터는 기판(100) 상에 형성된 제2 하부 게이트 구조물(146), 및 이에 인접하는 액티브 영역(101) 상부에 형성되어 소스/드레인 역할을 수행하는 제3 및 제4 불순물 영역들(106, 107)을 포함할 수 있다.
제1 하부 게이트 구조물(142)은 기판(100) 상에 순차적으로 적층된 제1 하부 게이트 절연 패턴(122) 및 제1 하부 게이트 전극(132)을 포함할 수 있으며, 제2 하부 게이트 구조물(146)은 기판(100) 상에 순차적으로 적층된 제2 하부 게이트 절연 패턴(126) 및 제2 하부 게이트 전극(136)을 포함할 수 있다.
제1 층간 절연막(150)은 기판(100) 상에 형성되어 상기 제1 및 제2 트랜지스터들을 커버할 수 있으며, 이를 관통하여 제1 내지 제4 불순물 영역들(102, 103, 106, 107)에 각각 접촉하는 제1, 제2, 제4 및 제5 하부 콘택 플러그들(162, 163, 168, 169), 및 제1 하부 게이트 전극(132)에 접촉하는 제3 하부 콘택 플러그(164)가 형성될 수 있다. 한편 도시하지는 않았으나, 제1 층간 절연막(150)을 관통하여 제2 하부 게이트 전극(136)에 접촉하는 제6 하부 콘택 플러그가 더 형성될 수도 있다.
제1 내지 제5 하부 배선들(182, 183, 184, 188, 189)은 제1 층간 절연막(150) 상에 형성되어 제1 내지 제5 하부 콘택 플러그들(162, 163, 164, 168, 169) 상면에 각각 접촉할 수 있다. 제1 하부 배선(182) 상에는 제1 하부 비아(192), 제6 하부 배선(202), 제3 하부 비아(212) 및 제8 하부 배선(222)이 순차적으로 적층될 수 있고, 제4 하부 배선(188) 상에는 제2 하부 비아(196), 제7 하부 배선(206), 제4 하부 비아(216) 및 제9 하부 배선(226)이 순차적으로 적층될 수 있다.
제2 층간 절연막(170)은 제1 층간 절연막(150) 상에 형성되어 제1 내지 제9 하부 배선들(182, 183, 184, 188, 189, 202, 206, 222, 226) 및 제1 내지 제4 하부 비아들(192, 196, 212, 216)을 커버할 수 있다.
상기 하부 회로 패턴을 구성하는 각 구성 요소들은 양각 패턴 방법 혹은 다마신(damascene) 공정에 의해 형성될 수 있다.
도 4를 참조하면, 제2 층간 절연막(170) 상에 공통 전극 플레이트(common source plate: CSP)(240) 및 제1 희생막 구조물(290)을 형성하고, 제1 희생막 구조물(290)을 부분적으로 제거하여 CSP(240)의 상면을 노출시키는 제1 개구(302)를 형성한 후, 제1 희생막 구조물(290)의 상면 및 상기 노출된 CSP(240)의 상면에 제1 지지막(300)을 형성할 수 있다.
CSP(240)는 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 이와는 달리, CSP(240)는 순차적으로 적층된 금속 실리사이드 막 및 n형 불순물이 도핑된 폴리실리콘 막으로 구성될 수도 있다. 이때, 상기 금속 실리사이드 막은 예를 들어, 텅스텐 실리사이드를 포함할 수 있다.
제1 희생막 구조물(290)은 순차적으로 적층된 제1 내지 제3 희생막들(260, 270, 280)을 포함할 수 있다. 이때, 제1 및 제3 희생막들(260, 280)은 각각 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 희생막(270)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제1 개구(302)는 상부에서 보았을 때, 다양한 레이아웃으로 형성될 수 있다. 예를 들어, 제1 개구(302)는 기판(100)의 제1 영역(I) 상에서 각 제2 및 제3 방향들(D2, D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있고, 기판(100)의 제1 영역(I)에 인접한 제2 영역(II) 상에서 제3 방향(D3)으로 연장될 수 있으며, 또한 기판(100)의 제2 영역(II) 상에서 제2 방향(D2)으로 각각 연장되며 제3 방향(D3)으로 서로 이격되도록 복수 개로 형성될 수 있다. 도 4에는 기판(100)의 제1 영역(I)에 인접한 제2 영역(II) 상에서 제3 방향(D3)으로 연장되는 제1 개구(302)가 도시되어 있다.
제1 지지막(300)은 제1 내지 제3 희생막들(260, 270, 280)에 대해 식각 선택비를 갖는 물질, 예를 들어, n형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 제1 지지막(300)은 일정한 두께로 형성될 수 있으며, 이에 따라 제1 개구(302) 내에 형성된 제1 지지막(300) 부분 상에는 제1 리세스가 형성될 수 있다. 이하에서는, 제1 개구(302) 내에 형성된 제1 지지막(300) 부분을 지지 패턴(305)으로 지칭하기로 한다.
이후, 제1 지지막(300) 및 지지 패턴(305) 상에 절연막(310) 및 제4 희생막(320)을 제1 방향(D1)을 따라 교대로 반복적으로 적층할 수 있으며, 이에 따라 절연막들(310) 및 제4 희생막들(320)을 포함하는 하부 몰드막이 형성될 수 있다. 절연막(310)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제4 희생막(320)은 절연막(310)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
다만 도 5를 함께 참조하면, 최하층 제4 희생막(320)의 일부를 관통하는 제1 분리 패턴(330)이 더 형성될 수 있다. 제1 분리 패턴(330)은 기판(100)의 제2 영역(II) 상에 형성될 수 있으며, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 분리 패턴(330)은 각 제2 및 제3 방향들(D2, D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 5 및 6을 참조하면, 상기 하부 몰드막에 포함된 절연막들(310) 및 제4 희생막들(320), 제1 지지막(300) 및 제1 희생막 구조물(290)을 관통하여 CSP(240)의 상면을 노출시키는 제2 및 제3 개구들을 형성한 후, 이를 각각 채우는 제5 및 제6 희생막들(340, 345)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제5 희생막(340)은 기판(100)의 제1 영역(I) 상에서 제2 및 제3 방향들(D2, D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 제6 희생막(345)은 기판(100)의 제2 영역(II) 상에서 제2 및 제3 방향들(D2, D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 제5 및 제6 희생막들(340, 345)은 예를 들어, 폴리실리콘을 포함할 수 있다.
도 7을 참조하면, 상기 하부 몰드막 및 제5 및 제6 희생막들(340, 345) 상에 절연막(310) 및 제4 희생막(320)을 제1 방향(D1)을 따라 교대로 반복적으로 적층하여 상부 몰드막을 형성할 수 있다.
도 8을 참조하면, 상기 상부 몰드막에 포함된 최상층 절연막(310) 상에 이를 부분적으로 커버하는 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 사용하여 최상층 절연막(310) 및 그 하부의 최상층 제4 희생막(320)을 식각한다. 이에 따라, 최상층 제4 희생막(320) 하부에 형성된 절연막(310)의 일부가 노출될 수 있다.
상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시키는 트리밍(trimming) 공정을 수행한 후, 상기 축소된 면적을 갖는 포토레지스트 패턴을 식각 마스크로 사용하여 최상층 절연막(310), 최상층 제4 희생막(320), 상기 노출된 절연막(310), 및 그 하부의 제4 희생막(320)을 식각하는 식각 공정을 수행한다. 상기 트리밍 공정 및 상기 식각 공정을 상기 상부 및 하부 몰드막들에 반복적으로 수행함으로써, 순차적으로 적층된 제4 희생막(320) 및 절연막(310)으로 각각 구성되는 복수 개의 계단층들을 포함하며 전체적으로 계단 형상을 갖는 몰드(mold)가 형성될 수 있다.
이하에서는, "계단층"은 외부로 노출되는 부분뿐만 아니라 외부로 노출되지 않는 부분까지 모두 포함하여, 동일 층에 형성된 제4 희생막(320) 및 절연막(310) 모두를 지칭하는 것으로 정의하며, 상기 각 "계단층들" 중에서 상층 "계단층들"에 의해 커버되지 않아 외부로 노출되는 부분은 "계단"으로 정의한다. 예시적인 실시예들에 있어서, 상기 계단은 제2 방향(D2)을 따라 배치될 수 있다. 다른 실시예들에 있어서, 상기 계단은 제3 방향(D3)으로도 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 몰드에 포함된 상기 계단들의 제2 방향(D2)으로의 길이는 일부를 제외하고는 일정할 수 있다. 이때, 상기 일부 계단들의 제2 방향(D2)으로의 길이는 다른 계단들의 제2 방향(D2)으로의 길이보다 클 수 있으며, 이하에서는 상대적으로 작은 길이를 갖는 계단들을 제1 계단들로, 상대적으로 큰 길이를 갖는 계단들을 제2 계단들로 지칭하기로 한다. 도 8에는 예시적으로 2개의 상기 제2 계단들이 도시되어 있다. 한편, 도 9 이후의 각 평면도들에서 상기 계단들은 점선으로 표시되어 있다.
상기 몰드는 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제1 지지막(300) 및 지지 패턴(305) 상에 형성될 수 있으며, 제1 지지막(300)의 가장자리 상면의 일부는 상기 몰드에 의해 커버되지 않고 노출될 수 있다. 이때, 상기 몰드에 포함된 상기 각 계단들은 기판(100)의 제2 영역(II) 상에 형성될 수 있다.
도 9 및 10을 참조하면, 상기 몰드 및 상기 노출된 제1 지지막(300) 상면을 커버하며 예를 들어, 실리콘 산화물과 같은 산화물을 포함하는 제3 층간 절연막(350)을 CSP(240) 상에 형성하고, 최상층의 절연막(310)의 상면이 노출될 때까지 제3 층간 절연막(350)을 평탄화할 수 있다. 이에 따라, 상기 몰드의 측벽은 제3 층간 절연막(350)에 의해 커버될 수 있다. 이후, 상기 몰드의 상면 및 제3 층간 절연막(350)의 상면에 예를 들어, 실리콘 산화물과 같은 산화물을 포함하는 제4 층간 절연막(355)을 형성할 수 있다.
이후, 식각 공정을 수행하여, 제4 층간 절연막(355) 및 상기 몰드의 상부를 관통하여 제5 희생막(340)을 노출시키는 제4 개구(360)를 형성한 후, 상기 노출된 제5 희생막(340)을 제거하여 CSP(240)의 상면을 노출시키도록 제4 개구(360)를 제1 방향(D1)으로 확장시킬 수 있다. 이에 따라, 제4 개구(360)는 제4 층간 절연막(355), 상기 몰드, 제1 지지막(300) 및 제1 희생막 구조물(290)을 관통할 수 있으며, 기판(100)의 제1 영역(I) 상에서 제2 및 제3 방향들(D2, D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 11 및 12를 참조하면, 제4 개구(360)의 측벽, 상기 노출된 CSP(240)의 상면, 및 제4 층간 절연막(355)의 상면에 전하 저장 구조물 막 및 채널막을 순차적으로 형성하고, 상기 채널막 상에 제4 개구(360)의 나머지 부분을 채우는 매립막을 형성할 수 있다.
상기 전하 저장 구조물 막은 순차적으로 적층된 제1 블로킹 막, 전하 저장막 및 터널 절연막을 포함할 수 있다. 이때, 상기 제1 블로킹 막 및 상기 터널 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 전하 저장막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 채널막은 예를 들어, 불순물이 도핑되지 않거나 혹은 불순물이 약하게 도핑된 폴리실리콘을 포함할 수 있고, 상기 매립막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제4 층간 절연막(355)의 상면이 노출될 때까지 상기 매립막, 상기 채널막 및 상기 전하 저장 구조물 막을 평탄화할 수 있다. 이에 따라, 제4 개구(360) 내에는 전하 저장 구조물(400), 채널(410) 및 제1 매립 패턴(420)이 형성될 수 있다. 이때, 전하 저장 구조물(400)은 순차적으로 적층된 제1 블로킹 패턴(370), 전하 저장 패턴(380) 및 터널 절연 패턴(390)을 포함할 수 있다.
이후, 제1 매립 패턴(420) 및 채널(410)의 상부를 제거하여 제2 리세스를 형성한 후, 상기 제2 리세스를 채우는 캐핑 패턴(430)을 형성할 수 있다. 이때, 캐핑 패턴(430)은 예를 들어, 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다.
제4 개구(360) 내에 형성된 전하 저장 구조물(400), 채널(410), 제1 매립 패턴(420) 및 캐핑 패턴(430)은 함께 메모리 채널 구조물(440)을 형성할 수 있으며, 메모리 채널 구조물(440)은 제1 방향(D1)으로 연장되는 필라(pillar) 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 메모리 채널 구조물(440)은 기판(100)의 제1 영역(I) 상에서 제2 및 제3 방향들(D2, D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 다만, 기판(100)의 제2 영역(II)에 인접한 제1 영역(I) 상에 형성된 일부 메모리 채널 구조물들(440)은 실제 메모리나 채널 역할을 수행하지 않는 더미 메모리 채널 구조물들일 수도 있다.
도 13 내지 도 15를 참조하면, 제4 층간 절연막(355) 및 메모리 채널 구조물(440) 상에 예를 들어, 실리콘 산화물과 같은 산화물을 포함하는 제5 층간 절연막(450)을 형성한 후 식각 공정을 수행하여, 제3 내지 제5 층간 절연막들(350, 355, 450) 및 상기 몰드의 상부를 관통하여 제6 희생막(345)을 노출시키는 제5 개구를 형성한 후, 상기 노출된 제6 희생막(345)을 제거하여 CSP(240)의 상면을 노출시키도록 상기 제5 개구를 제1 방향(D1)으로 확장시킬 수 있다. 이에 따라, 상기 제5 개구는 제3 내지 제5 층간 절연막들(350, 355, 450), 상기 몰드, 제1 지지막(300) 및 제1 희생막 구조물(290)을 관통할 수 있으며, 기판(100)의 제2 영역(II) 상에서 제2 및 제3 방향들(D2, D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
또한, 제3 내지 제5 층간 절연막들(350, 355, 450), 상기 몰드, 제1 지지막(300), 제1 희생막 구조물(290), CSP(240) 및 제2 층간 절연막(170)의 상부를 관통하여 제8 하부 배선(222)의 상면을 노출시키는 제6 개구를 더 형성할 수 있다. 상기 제6 개구는 상기 제5 개구를 형성하는 식각 공정을 통해 형성되거나, 혹은 별개의 식각 공정을 통해 형성될 수 있다. 상기 제6 개구는 기판(100)의 제2 영역(II) 상에서 제2 및 제3 방향들(D2, D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 한편 기판(100)의 제1 영역(I) 상에서는 제4 및 제5 층간 절연막들(355, 450), 상기 몰드, 제1 지지막(300), 제1 희생막 구조물(290), CSP(240) 및 제2 층간 절연막(170)의 상부를 관통하여 제9 하부 배선(226)의 상면을 노출시키는 제7 개구가 더 형성될 수 있다.
이후, 상기 제5 내지 제7 개구들의 측벽 및 저면에 라이너 막을 형성하고, 이들의 나머지 부분을 채우는 제7 희생막을 형성한 후, 제5 층간 절연막(450)의 상면이 노출될 때까지 상기 제7 희생막 및 상기 라이너 막을 평탄화할 수 있다. 이에 따라, 상기 제5 개구 내에는 제1 라이너(460) 및 제7 희생 패턴(470)을 포함하는 제1 지지 구조물(480)이 형성될 수 있으며, 상기 제6 개구 내에는 제2 라이너(465) 및 제8 희생 패턴(475)을 포함하는 제2 지지 구조물(485)이 형성될 수 있다. 한편, 상기 제7 개구 내에는 제3 라이너(도시되지 않음) 및 제9 희생 패턴(도시되지 않음)을 포함하는 제3 지지 구조물이 형성될 수 있다. 상기 제2 및 제3 지지 구조물들은 이후 각종 식각 공정들을 수행할 때 상기 몰드가 쓰러지는 것을 방지하는 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 라이너 막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 제7 희생막은 예를 들어, 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 지지 구조물(480)은 상기 몰드의 상기 제1 계단을 관통할 수 있으며, 제2 지지 구조물(485)은 상기 몰드의 상기 제2 계단을 관통할 수 있다.
도 16을 참조하면, 제1 지지 구조물(480) 내에 형성된 제7 희생 패턴(470)을 제거한 후, 제1 라이너(460) 상에 제2 매립 패턴(490)을 형성하고, 제2 매립 패턴(490) 상에 상기 제5 개구의 나머지 부분을 채우는 제3 매립 패턴(500)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 매립 패턴(490)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이에 따라 제1 라이너(460)와 병합될 수도 있다. 또한, 제3 매립 패턴(500)은 반도체 물질 혹은 도전성 물질을 포함할 수 있다. 이에 따라, 제3 매립 패턴(500)은 예를 들어, 불순물이 도핑되지 않거나 혹은 불순물이 약하게 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
상기 제5 개구 내에 형성된 제1 라이너(460), 제2 및 제3 매립 패턴들(490, 500)은 함께 제4 지지 구조물(510)을 형성할 수 있다.
도 17을 참조하면, 제5 층간 절연막(450), 절연막들(310)의 일부 및 제4 희생막들(320)의 일부를 식각함으로써, 이들을 관통하며 제2 방향(D2)으로 연장되는 제8 개구를 형성한 후, 이를 채우는 제2 분리 패턴(520)을 형성할 수 있다.
예시적인 실시예에 있어서, 제2 분리 패턴(520)은 일부 메모리 채널 구조물(440)의 상부를 관통할 수 있다. 또한, 제2 분리 패턴(520)은 상기 메모리 채널 구조물(440)의 상부뿐만 아니라, 제5 층간 절연막(450), 상부 2개의 층들에 형성된 제4 희생막들(320), 및 상부의 2개의 층들에 형성된 절연막들(310)을 관통할 수 있으며, 그 아래 1개의 층에 형성된 절연막(310)도 부분적으로 관통할 수 있다. 이때, 제2 분리 패턴(520)은 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제2 방향(D2)으로 연장될 수 있으며, 상기 몰드에 포함된 상부 2개의 계단층들을 관통할 수 있다. 이에 따라, 제2 분리 패턴(520)에 의해서 상부 2개의 층들에 형성된 제4 희생막들(320)이 제3 방향(D3)을 따라 서로 분리될 수 있다.
도 18 및 19를 참조하면, 제5 층간 절연막(450), 제2 및 제4 지지 구조물들(485, 510), 상기 제3 지지 구조물, 및 제2 분리 패턴(520) 상에 예를 들어, 실리콘 산화물과 같은 산화물을 포함하는 제6 층간 절연막(530)을 형성한 후, 예를 들어, 반응성 이온 식각 공정을 통해 제3 내지 제6 층간 절연막들(350, 355, 450, 530) 및 상기 몰드를 관통하는 제9 및 제10 개구들(540, 545)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제9 개구(540)는 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제2 방향(D2)으로 연장되어, 계단 형상의 상기 몰드의 제2 방향(D2)으로의 각 양단들까지 연장될 수 있으며, 제3 방향(D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이에 따라, 상기 몰드는 각 제9 개구들(540)에 의해서 제3 방향(D3)으로 서로 이격되도록 복수 개로 분리될 수 있다. 제9 개구(540)가 형성됨에 따라서, 상기 몰드에 포함된 절연막들(310) 및 제4 희생막들(320)은 각각 제2 방향(D2)으로 연장되는 제1 절연 패턴들(315) 및 제4 희생 패턴들(325)로 분리될 수 있다.
예시적인 실시예들에 있어서, 제10 개구(545)는 기판(100)의 제1 영역 (I) 상에서는 제2 방향(D2)으로 끊임없이 연장되도록 형성될 수 있으나, 제2 영역(II) 상에서는 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 제2 방향(D2)을 따라 형성되는 제10 개구들(545)은 제2 방향(D2)으로 서로 이웃하는 제9 개구들(540) 사이에 형성될 수 있다. 다만, 제10 개구들(545)은 제2 방향(D2)으로 상기 각 몰드의 양단까지 연장되는 제9 개구(540)와는 달리, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성되므로, 상기 몰드는 제10 개구(545)에 의해 완전히 분리되지는 않을 수 있다. 예시적인 실시예들에 있어서, 제2 방향(D2)으로 서로 이격된 제10 개구들(545) 사이에 형성된 상기 몰드의 각 부분들은 제1 방향(D1)으로 제1 분리 패턴(330)과 적어도 부분적으로 오버랩될 수 있다.
한편, 각 제10 개구들(545)은 기판(100)의 제1 영역(I) 상에서는 제2 방향(D2)을 따라 끊임없이 연장될 수 있으며, 또한 기판(100)의 제2 영역(II) 상에서도 상기 몰드의 상부 2개 층들에 형성된 계단층의 각 양단들까지는 계속 연장될 수 있다. 이에 따라, 상기 몰드의 상부 2개 층들에 형성된 제4 희생 패턴들(325)은 제10 개구(545) 및 이의 제2 방향(D2)으로의 양 측들에 각각 형성된 제2 분리 패턴들(520)에 의해서 제3 방향(D3)으로 서로 분리되어 이격될 수 있다.
제9 및 제10 개구들(540, 545)을 형성하는 상기 식각 공정에 의해서 상기 몰드가 제2 방향(D2)으로 각각 연장되면서 제3 방향(D3)을 따라 서로 이격되더라도, 상기 몰드를 관통하는 제2 및 제4 지지 구조물들(485, 510), 상기 제3 지지 구조물, 및 메모리 채널 구조물들(440)에 의해 상기 몰드는 쓰러지지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정은 제9 및 제10 개구들(540, 545)이 제1 지지막(300)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 이들의 상부 일부까지 관통하도록 형성될 수 있다.
이후, 제9 및 제10 개구들(540, 545)의 측벽 및 제6 층간 절연막(530) 상에 제1 스페이서 막을 형성한 후, 이방성 식각 공정을 통해 각 제9 및 제10 개구들(540, 545)의 저면에 형성된 부분을 제거하여 제1 스페이서(550)를 형성할 수 있으며, 이에 따라 제1 지지막(300)의 상면이 부분적으로 노출될 수 있다.
이후, 상기 노출된 제1 지지막(300) 부분 및 그 하부의 제1 희생막 구조물(290) 부분을 제거함으로써, 각 제9 및 제10 개구들(540, 545)을 하부로 확장할 수 있다. 이에 따라, 각 제9 및 제10 개구들(540, 545)은 CSP(240)의 상면을 노출시킬 수 있으며, 나아가 CSP(240)의 상부 일부까지도 관통할 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(550)는 예를 들어, 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다. 제1 희생막 구조물(290)이 부분적으로 제거될 때, 각 제9 및 제10 개구들(540, 545)의 측벽은 제1 스페이서(550)에 의해 커버되므로, 상기 몰드에 포함된 제1 절연 패턴들(315) 및 제4 희생 패턴들(325)은 제거되지 않을 수 있다.
도 20을 참조하면, 제9 및 제10 개구들(540, 545)를 통해 제1 희생막 구조물(290)을 예를 들어, 습식 식각 공정을 통해 제거할 수 있으며, 이에 따라 제1 갭(295)이 형성될 수 있다.
상기 습식 식각 공정은 예를 들어, 불산(HF) 및/또는 인산(H3PO4)을 사용하여 수행될 수 있다. 예시적인 실시예들에 있어서, 기판(100)의 제2 영역(II) 상에서 각 제9 및 제10 개구들(540, 545)은 제1 지지막(300) 및 그 하부에 형성된 제1 희생막 구조물(290)을 관통하는 대신에, 지지 패턴(305)을 관통할 수 있으며, 이에 따라 기판(100)의 제2 영역(II) 상에서는 상기 습식 식각 공정에 의해 제1 희생막 구조물(290)이 제거되지 않을 수 있다.
제1 갭(295)이 형성됨에 따라서, 제1 지지막(300) 저면 및 CSP(240)의 상면이 노출될 수 있다. 또한, 제1 갭(295)에 의해 전하 저장 구조물(400)의 일부 측벽이 노출될 수 있으며, 노출된 전하 저장 구조물(400)의 측벽 역시 상기 습식 식각 공정 시 함께 제거되어 채널(410)의 외측벽이 노출될 수 있다. 이에 따라, 전하 저장 구조물(400)은 상기 몰드를 관통하여 채널(410)의 대부분의 외측벽을 커버하는 상부와, 채널(410)의 저면을 커버하며 CSP(240) 상부에 형성된 하부로 분리될 수 있다.
도 21을 참조하면, 제1 스페이서(550)를 제거하고, 각 제9 및 제10 개구들(540, 545)의 측벽 및 제1 갭(295) 내에 채널 연결층을 형성할 수 있으며, 이후 예를 들어, 에치 백 공정을 수행하여 각 제9 및 제10 개구들(540, 545) 내에 형성된 상기 채널 연결층 부분을 제거함으로써 제1 갭(295) 내에 채널 연결 패턴(560)을 형성할 수 있다.
채널 연결 패턴(560)이 형성됨에 따라서, 제3 방향(D3)으로 서로 이웃하는 제9 및 제10 개구들(540, 545) 사이에 형성된 채널들(410)이 서로 연결될 수 있다. 채널 연결 패턴(560)은 예를 들어, n형의 불순물이 도핑된 폴리실리콘 혹은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다.
한편, 채널 연결 패턴(560) 내에는 에어 갭(565)이 형성될 수도 있다.
도 22를 참조하면, 제9 및 제10 개구들(540, 545)을 각각 채우는 제2 및 제3 희생막 구조물들(600, 605)을 형성할 수 있다.
제2 및 제3 희생막 구조물들(600, 605)은 제9 및 제10 개구들(540, 545)의 측벽 및 이들에 의해 노출된 CSP(240) 상면에 식각 저지막 및 제2 스페이서 막을 순차적으로 형성하고, 상기 제2 스페이서 막 상에 제9 및 제10 개구들(540, 545)을 채우는 제10 희생막을 형성한 후, 제6 층간 절연막(530) 상면이 노출될 때까지 상기 제10 희생막, 상기 제2 스페이서 막 및 상기 식각 저지막을 평탄화함으로써 형성할 수 있다.
이때, 제2 희생막 구조물(600)은 순차적으로 적층된 제1 식각 저지 패턴(570), 제2 스페이서(580) 및 제10 희생 패턴(590)을 포함할 수 있고, 제3 희생막 구조물(605)은 순차적으로 적층된 제2 식각 저지 패턴(575), 제3 스페이서(585) 및 제11 희생 패턴(595)을 포함할 수 있다.
상기 식각 저지막은 제4 희생 패턴(325)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다. 한편, 상기 제2 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 제5 희생막은 예를 들어, 폴리실리콘 혹은 실리콘 산화물을 포함할 수 있다.
도 23 및 24를 참조하면, 제6 층간 절연막(530) 및 제2 및 제3 희생막 구조물들(600, 605) 상에 제2 지지막(610)을 형성하고, 이를 부분적으로 식각하여 제11 및 제12 개구들(620, 625)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제11 개구(620)는 제2 희생막 구조물(600)에 제1 방향(D1)을 따라 오버랩될 수 있다. 도면 상에서는 제11 개구(620)가 기판(100)의 제2 영역(II) 상에서는 제2 방향(D2)으로 끊임없이 연장되고, 기판(100)의 제1 영역(I) 상에서는 동일한 제2 희생막 구조물(600) 상에서 제2 방향(D2)으로 서로 이격되도록 복수 개로 형성된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 기판(100)의 제2 영역(II) 상에서도 제2 방향(D2)으로 서로 이격되도록 복수 개로 형성될 수도 있다. 일 실시예에 있어서, 제11 개구(620)는 제2 희생막 구조물(600)보다 제3 방향(D3)으로의 폭이 더 클 수 있으나, 본 발명의 개념이 반드시 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 제12 개구(625)는 제3 희생막 구조물(605)에 제1 방향(D1)을 따라 오버랩될 수 있다. 이에 따라, 제12 개구(625)는 기판(100)의 제2 영역(II) 상에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 또한, 제12 개구(625)는 기판(100)의 제1 영역(I) 상에서도 동일한 제3 희생막 구조물(605) 상에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 일 실시예에 있어서, 제12 개구(625)는 제3 희생막 구조물(605)보다 제3 방향(D3)으로의 폭이 더 클 수 있으나, 본 발명의 개념이 반드시 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 제11 및 제12 개구들(620, 625)은 기판(100)의 제1 영역(I) 상에서 제2 방향(D2)을 따라 지그재그 형상으로 배치될 수 있다. 이때, 제11 및 제12 개구들(620, 625)은 제3 방향(D3)으로 서로 부분적으로 오버랩될 수 있다.
제2 지지막(610)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 25를 참조하면, 제11 및 제12 개구들(620, 625)을 통한 식각 공정을 수행하여 제2 및 제3 희생막 구조물들(600, 605)을 제거할 수 있으며, 이에 따라 제9 및 제10 개구들(540, 545)이 다시 형성될 수 있다.
전술한 바와 같이, 기판(100)의 제1 영역(I) 상에서는 각 제2 및 제3 희생막 구조물들(600, 605) 상에서 제11 및 제12 개구들(620, 625)이 이들을 전면적으로 노출시키지 않고 부분적으로 그 상면을 커버하므로, 상기 식각 공정을 통해 제9 및 제10 개구들(540, 545)이 다시 형성되더라도, 이들의 상면은 제2 지지막(610)에 의해 적어도 부분적으로 커버될 수 있다. 이에 따라, 상기 몰드가 제3 방향(D3)으로 기울어지거나 쓰러지는 것이 감소될 수 있다. 한편, 기판(100)의 제2 영역(II) 상에서는 제10 개구(545)가 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성되어 이들 사이에 상기 몰드가 잔류하며, 또한 상기 몰드를 관통하는 제2 및 제4 지지 구조물들(485, 510) 및 상기 제3 지지 구조물이 존재하므로, 이들에 의해 상기 몰드가 제3 방향(D3)으로 기울어지거나 쓰러지는 것이 감소될 수 있다.
예시적인 실시예들에 있어서, 제2 및 제3 희생막 구조물들(600, 605)은 습식 식각 공정을 통해 제거될 수 있다.
이후, 제9 및 제10 개구들(540, 545)에 의해 노출되며 실리콘을 포함하는 막 구조물에 산화 공정을 수행하여 실리콘 산화물을 포함하는 보호막(630)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 산화 공정을 수행함에 따라서, 제9 및 제10 개구들(540, 545)에 의해 노출된 CSP(240)의 상면, 채널 연결 패턴(510)의 측벽, 제1 지지막(300)의 측벽 및 지지 패턴(305)의 측벽에 보호막(630)이 형성될 수 있다.
도 26 및 27을 참조하면, 제9 및 제10 개구들(540, 545)에 의해 노출된 제4 희생 패턴들(325)을 제거하여, 각 층에 형성된 제1 절연 패턴들(315) 사이에 제2 갭(640)을 형성할 수 있으며, 제2 갭(640)에 의해서 메모리 채널 구조물(440)에 포함된 전하 저장 구조물(400)의 외측벽 일부, 및 제4 지지 구조물(510)에 포함된 제1 라이너(460)의 외측벽 일부가 노출될 수 있다.
예시적인 실시예들에 따르면, 인산(H3PO4) 혹은 황산(H2SO4)을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제4 희생 패턴들(325)을 제거할 수 있다.
상기 습식 식각 공정은 제9 및 제10 개구들(540, 545)을 통해 수행될 수 있으며, 제9 및 제10 개구들(540, 545)을 통해 양 방향으로 각각 유입되는 식각액에 의해서 이들 사이에 형성된 제4 희생 패턴(325) 부분이 모두 제거될 수 있다. 다만, 기판(100)의 제2 영역(II) 상에서 제9 개구들(540) 사이에 제10 개구(545)가 형성되지 않은 영역에서는 제9 개구(540)를 통해서 일 방향으로만 상기 식각액이 유입되므로, 제4 희생 패턴(325)이 모두 제거되지 않고 부분적으로 잔류할 수 있으며, 이를 제3 절연 패턴(327)으로 지칭하기로 한다. 또한, 제3 절연 패턴들(327)과 제1 방향(D1)으로 오버랩되는 제1 절연 패턴(315) 부분은 제2 절연 패턴(317)으로 지칭하기로 한다. 제1 방향(D1)을 따라 교대로 반복적으로 형성된 제2 및 제3 절연 패턴들(317, 327)은 함께 절연 패턴 구조물(650)을 형성할 수 있다.
즉, 절연 패턴 구조물(650)은 기판(100)의 제2 영역(II) 상에서 상기 몰드의 일부를 관통할 수 있으며, 상부에서 보았을 때 예를 들어, 직사각형, 타원형, 원형, 혹은 제2 방향(D2)으로 서로 대향하는 각 양 변들이 오목한 직사각형일 수 있다. 예시적인 실시예들에 있어서, 절연 패턴 구조물(650)은 상기 각 몰드들에서 제2 방향(D2)으로 상대적으로 큰 길이를 갖는 상기 제2 계단을 관통할 수 있다.
도 28 및 29를 참조하면, 제9 및 제10 개구들(540, 545)에 의해 노출된 전하 저장 구조물(400)의 외측벽 및 제1 라이너(460)의 외측벽, 제2 갭들(640)의 내벽, 제1 절연 패턴들(315)의 표면, 보호막(630)의 상면, 제6 층간 절연막(530)의 측벽 및 일부 상면, 및 제2 지지막(610)의 측벽 및 상면에 제2 블로킹 막(660)을 형성하고, 제2 블로킹 막(660) 상에 게이트 전극막을 형성할 수 있다.
상기 게이트 전극막은 순차적으로 적층된 게이트 배리어 막 및 게이트 도전막을 포함할 수 있다. 상기 게이트 배리어 막은 금속 질화물을 포함할 수 있으며, 상기 게이트 도전막은 금속을 포함할 수 있다. 제2 블로킹 막(660)은 예를 들어, 알루미늄 산화물, 하프늄 산화물 등과 같은 금속 산화물을 포함할 수 있다.
이후, 상기 게이트 전극막을 부분적으로 제거함으로써, 각 제2 갭들(640) 내부에 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 게이트 전극막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다. 결국, 순차적으로 적층된 제4 희생 패턴(325) 및 제1 절연 패턴(315)을 각 계단층으로 포함하는 계단 형상의 상기 몰드에서 제4 희생 패턴(325)이 상기 게이트 전극 및 그 상하면을 커버하는 제2 블로킹 막(660)으로 치환될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개의 층들에 적층되어 게이트 전극 구조물을 형성할 수 있다. 이때, 상기 게이트 전극 구조물은 상기 각 게이트 전극들을 계단층으로 하는 계단 형상을 가질 수 있다. 한편, 상기 각 게이트 전극들의 제2 방향(D2)으로의 말단 부분으로서 상부 게이트 전극들에 의해 제1 방향(D1)으로 오버랩되지 않는 부분, 즉 각 계단층들의 계단에 해당하는 부분은 패드로 지칭될 수 있다. 상기 게이트 전극 구조물은 제2 방향(D2)으로의 길이가 상대적으로 작은 제1 패드들과, 제2 방향(D2)으로의 길이가 상대적으로 큰 제2 패드들을 포함할 수 있으며, 상기 제1 및 제2 패드들의 개수에는 제한이 없다.
또한, 상기 게이트 전극 구조물은 제3 방향(D3)을 따라 복수 개로 형성될 수 있으며, 이들은 제9 개구들(540)에 의해 제3 방향(D3)으로 서로 이격될 수 있다. 전술한 바와 같이, 제10 개구들(545)은 제2 방향(D2)을 따라 상기 게이트 전극 구조물의 양단들까지 연장되지 않고 서로 이격되도록 복수 개로 형성되므로, 상기 게이트 전극 구조물은 제10 개구들(545)에 의해 제3 방향(D3)으로 서로 완전히 분리되지 않을 수 있다. 다만, 상기 게이트 전극 구조물에서 최하층에 형성된 게이트 전극의 경우는, 제10 개구들(545), 제1 분리 패턴(330) 및 절연 패턴 구조물(650)에 의해서 제3 방향(D3)으로 서로 분리될 수 있으며, 또한 상부 각 2개 층들에 형성된 게이트 전극의 경우는 제10 개구(545)에 의해서, 또한 제2 분리 패턴(520)에 의해서 제3 방향(D3)으로 각각 분리될 수 있다.
상기 게이트 전극 구조물은 상기 제1 방향을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(752, 754, 756)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(752)은 최하층에 형성되어 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 제3 게이트 전극(756)은 최상층 및 그 하층에 형성되어 스트링 선택 라인(SSL) 역할을 수행할 수 있으며, 제2 게이트 전극(754)은 제1 및 제3 게이트 전극들(752, 754) 사이의 복수의 층들에 각각 형성되어 워드 라인 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 제3 방향(D3)으로 서로 이웃하는 제9 개구들(540) 사이에 형성되어 제1 내지 제3 게이트 전극들(752, 754, 756), 전하 저장 구조물들(400) 및 채널들(410)을 포함하는 메모리 블록은 각 층 당 2개의 GSL들, 1개의 워드 라인, 및 4개의 SSL들을 포함할 수 있으며, 다만 본 발명의 개념은 이에 한정되지는 않는다.
도 30 내지 도 32를 참조하면, 제9 및 제11 개구들(540, 620)을 채우는 제3 분리 패턴(670), 및 제10 및 제12 개구들(545, 625)을 채우는 제4 분리 패턴(675)을 제2 블로킹 막(660) 상에 형성하고, 제2 지지막(610) 상면이 노출될 때까지 이들을 평탄화할 수 있다. 이에 따라, 제2 블로킹 막(660)은 제2 블로킹 패턴(665)으로 변환될 수 있다.
제3 및 제4 분리 패턴들(670, 675)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 33 및 도 34를 참조하면, 제2 지지막(610), 제3 내지 제6 층간 절연막들(350, 355, 450, 530), 및 제1 절연 패턴(315)을 관통하는 제1 내지 제3 상부 콘택 플러그들(682, 684, 686)을 기판(100)의 제2 영역(II) 상에 형성할 수 있다.
제1 내지 제3 상부 콘택 플러그들(682, 684, 686)은 제1 내지 제3 게이트 전극들(752, 754, 756)의 패드들에 각각 접촉할 수 있다. 예시적인 실시예들에 있어서, 각 제1 내지 제3 상부 콘택 플러그들(682, 684, 686)은 상부에서 보았을 때, 상기 게이트 전극 구조물의 상기 각 제1 및 제2 패드들에 형성된 제4 지지 구조물들(510)로 둘러싸인 영역 내에 형성될 수 있다. 예를 들어, 제4 지지 구조물들(510)은 직사각형의 각 꼭지점들에 배치될 수 있으며, 각 제1 내지 제3 상부 콘택 플러그들(682, 684, 686)은 상기 직사각형의 내부에 형성될 수 있다.
도 33에는 각 제1 내지 제3 상부 콘택 플러그들(682, 684, 686)의 예시적인 레이아웃이 도시되어 있으나, 본 발명의 개념이 이에 한정되지 않을 수 있다. 각 제1 내지 제3 콘택 플러그들(682, 684, 686)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
도 35 및 36을 참조하면, 제2 지지막(610) 및 제1 내지 제3 상부 콘택 플러그들(682, 684, 686) 상에 예를 들어, 실리콘 산화물과 같은 산화물을 포함하는 제7 층간 절연막(690)을 형성하고, 제6 및 제7 층간 절연막들(530, 690) 및 제2 지지막(610)을 관통하여 제2 지지 구조물(485) 및 상기 제3 지지 구조물의 상면을 각각 노출시키는 제13 및 제14 개구들을 형성한 후, 상기 노출된 제2 지지 구조물(485) 및 상기 제3 지지 구조물을 제거할 수 있다.
예시적인 실시예들에 있어서, 제2 지지 구조물(485) 및 상기 제3 지지 구조물은 습식 식각 공정을 통해 제거될 수 있으며, 이에 따라 제8 및 제9 하부 배선들(222, 226)의 상면을 각각 노출시키는 제15 및 제16 개구들이 형성될 수 있다.
이후, 상기 제15 및 제16 개구들을 채우는 제1 관통 비아(700) 및 제2 관통 비아(도시되지 않음)를 형성할 수 있다. 제1 관통 비아(700) 및 상기 제2 관통 비아는 예를 들어, 금속, 금속 질화물, 금속 실리사이드 및/또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 제1 관통 비아(700)는 기판(100)의 제2 영역(II) 상에서 제2 및 제3 방향들(D2, D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상기 제2 관통 비아는 기판(100)의 제1 영역(I) 상에서 제2 및 제3 방향들(D2, D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 관통 비아(700)는 상기 게이트 전극 구조물 내에 형성된 절연 패턴 구조물(650), 제1 지지막(300), 제1 희생막 구조물(290), CSP(240) 및 제2 층간 절연막(170)의 상부를 관통할 수 있다. 이와는 달리, 제1 관통 비아(700)는 CSP(240)의 외곽에 형성된 층간 절연막, 그 상부에 형성된 제3 내지 제7 층간 절연막들(350, 355, 450, 530, 690) 및 제2 지지막(610), 및 제2 층간 절연막(170)의 상부를 관통하도록 형성될 수도 있다.
이후, 제1 내지 제3 상부 콘택 플러그들(682, 684, 686), 제1 관통 비아(700) 및 상기 제2 관통 비아에 연결되는 상부 배선들(도시되지 않음)을 추가적으로 형성함으로써, 상기 반도체 장치의 제조를 완성할 수 있다.
전술한 바와 같이, 산화물을 포함하는 제1 라이너(460) 및 폴리실리콘을 포함하는 제7 희생 패턴(470)을 구비하는 제1 지지 구조물(480)에 대해서 추가적인 식각 공정을 수행하여, 제7 희생 패턴(470)을 제2 및 제3 매립 패턴들(490, 500)로 치환할 수 있으며, 이에 따라 제1 라이너(460) 및 제2 및 제3 매립 패턴들(490, 500)을 구비하는 제4 지지 구조물(510)을 형성할 수 있다. 제4 지지 구조물(510) 역시 반도체 물질 혹은 도전성 물질을 포함하는 제3 매립 패턴(500)을 갖지만, 제1 지지 구조물(480) 내에서 폴리실리콘을 포함하는 제7 희생 패턴(470)에 비해서 훨씬 작은 부피를 가질 수 있다.
만약 제1 지지 구조물(480)이 형성된 상태에서 제9 및 제10 개구들(540, 545)을 형성하는 경우, 폴리실리콘을 포함하는 제7 희생 패턴(470)에 축적된 이온의 영향으로, 각 제9 및 제10 개구들(540, 545)은 제2 방향(D2)을 따라 똑바로 연장되지 못하고, 부분적으로 제3 방향(D3)을 따라 제1 지지 구조물(480)을 향해 휘어질 수 있다. 특히, 폴리실리콘을 포함하는 채널(410)을 갖는 메모리 채널 구조물(440)이 형성되는 기판(100)의 제1 영역(I)에 인접한 기판(100)의 제2 영역(II) 상에서, 메모리 채널 구조물(440)에 포함되는 채널(410)의 부피와 제1 지지 구조물(480)에 포함되는 제7 희생 패턴(470)의 부피 차이로 인해서, 각 제9 및 제10 개구들(540, 545)이 제3 방향(D3)을 따라 휘는 현상이 더욱 더 심해질 수 있다.
하지만 예시적인 실시예들에 있어서, 제7 희생 패턴(470)을 제2 및 제3 매립 패턴들(490, 500)로 치환함으로써, 제4 지지 구조물(510) 내에 포함되는 제3 매립 패턴(500)의 부피를 감소시키며 아울러 메모리 채널 구조물(440)에 포함된 채널(410)의 부피와 유사하게 조절함으로써, 각 제9 및 제10 개구들(540, 545)이 제3 방향(D3)을 따라 휘는 현상을 완화시키거나 방지할 수 있다.
한편 전술한 공정들을 통해 제조된 상기 반도체 장치는 다음과 같은 구조적 특징을 가질 수 있다.
도 35 및 36을 함께 참조하면, 상기 반도체 장치는 셀 어레이 영역(I) 및 이를 적어도 부분적으로 둘러싸는 연장 영역(II)을 포함하는 기판(100) 상에 형성되며, 제1 방향(D1)으로 서로 이격되고 제1 방향(D1)을 따라 아래에서 위로 갈수록 제2 방향(D2)으로의 길이가 점차 감소하는 제1 내지 제3 게이트 전극들(752, 754, 756)을 포함하는 게이트 전극 구조물, 기판(100)의 셀 어레이 영역(I) 상에서 상기 게이트 전극 구조물을 관통하여 제1 방향(D1)으로 연장된 메모리 채널 구조물(440), 기판(100)의 연장 영역(II) 상에서 상기 게이트 전극 구조물을 관통하여 제1 방향(D1)으로 연장되며, 반도체 물질 혹은 도전 물질을 포함하는 제3 매립 패턴(500) 및 제3 매립 패턴(500)의 측벽 및 저면을 커버하며 절연 물질을 포함하는 제2 매립 패턴(490)을 포함하는 제4 지지 구조물(510)을 포함할 수 있다. 이때, 제4 지지 구조물(510)은 하부 및 상기 하부 상에 형성되어 이와 접촉하는 상부를 포함할 수 있으며, 상기 하부의 상면의 면적은 상기 상부의 하면의 면적보다 클 수 있다. 일 실시예에 있어서, 제4 지지 구조물(510)의 상부 및 하부 각각은 제1 방향(D1)을 따라 아래에서 위로 갈수록 점차 감소하는 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 제4 지지 구조물(510)은 절연 물질을 포함하며 제2 매립 패턴(490)의 측벽 및 저면을 커버하는 제1 라이너(460)를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제4 지지 구조물(510)은 제2 방향(D2)을 따라 서로 이격되며 일직선 상에 배치되도록 복수 개로 형성될 수 있으며, 또한 제4 지지 구조물(510)은 제3 방향(D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제4 지지 구조물(510)의 상면은 메모리 채널 구조물(440)의 상면보다 높을 수 있다.
예시적인 실시예들에 있어서, 각 제1 내지 제3 게이트 전극들(752, 754, 756)은 기판(100)의 연장 영역(II) 상에서 상부에 형성된 게이트 전극들(752, 754, 756)에 의해 제1 방향(D1)으로 오버랩되지 않는 계단 즉, 패드를 포함할 수 있으며, 상기 수직형 메모리 장치는 제1 방향(D1)으로 각각 연장되어 게이트 전극들(752, 754, 756)의 상기 패드들에 각각 접촉하는 제1 내지 제3 상부 콘택 플러그들(682, 684, 686)을 더 포함할 수 있다. 이때, 제4 지지 구조물(510)은 각 제1 내지 제3 콘택 플러그들(682, 684, 686)이 접촉하는 게이트 전극들(752, 754, 756) 중 대응하는 게이트 전극의 상기 계단 즉, 패드를 관통할 수 있다.
도 37 내지 도 39는 예시적인 실시예들에 따른 수직형 메모리 장치들을 설명하기 위한 단면도들이다. 상기 수직형 메모리 장치들은 도 35 및 36을 참조로 설명한 수직형 메모리 장치와 제4 지지 구조물(510)의 형상을 제외하고는 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 37을 참조하면, 제4 지지 구조물(510)은 상하부로 구분되지 않고 일체적으로 형성될 수 있다.
즉, 메모리 채널 구조물(440)이 상기 제2 개구를 형성하고 이를 채우는 제5 희생막(340)을 형성한 후, 상부 몰드막을 관통하여 제5 희생막(340)을 제4 개구(360)를 형성하고 제5 희생막(340)을 제거한 후 이를 채우도록 형성되는 것과는 달리, 제1 지지 구조물(480)은 상기 제3 개구 및 제6 희생막(345)을 형성하지 않는 대신에, 제2 지지 구조물(485)을 형성하기 위해 상기 제6 개구를 형성할 때, 상하부 몰드막들을 관통하여 CSP(240)의 상면을 노출시키는 상기 제5 개구만을 형성하고 이를 채우도록 형성될 수 있다. 이후, 상기 제5 개구 내에 형성된 제1 지지 구조물(480)의 제7 희생 패턴(470)을 제거함으로써, 상하부가 일체적으로 형성된 제4 지지 구조물(510)을 형성할 수 있다.
도 38을 참조하면, 제3 매립 패턴(500)은 제4 지지 구조물(510)의 상부에만 형성되고 하부에는 형성되지 않을 수 있다.
즉, 제7 희생 패턴(470)을 제거한 후, 제1 라이너(460) 상에 제2 매립 패턴(490)을 형성할 때, 제2 매립 패턴(490)의 두께가 두껍게 형성되는 경우, 상기 제5 개구에서 상대적으로 작은 폭을 갖는 중앙부가 제2 매립 패턴(490)에 의해 막힐 수 있으며, 이에 따라 제2 매립 패턴(490) 상에 형성되는 제3 매립 패턴(500)은 상기 제5 개구의 하부에는 형성되지 못하고 상부에만 형성될 수 있다. 이에 따라, 상기 제5 개구의 하부에는 제1 라이너(460) 및 제2 매립 패턴(490)만이 형성될 수 있으며, 경우에 따라 제2 매립 패턴(490) 내부에는 보이드나 심이 생성될 수도 있다.
도 39를 참조하면, 기판(100)의 제1 영역(I)에 인접한 제2 영역(II) 상에서는 도 35 및 36에 도시된 제4 지지 구조물(510)이 형성되는 반면, 기판(100)의 제2 영역(II)의 나머지 부분 상에는 제4 지지 구조물(510) 대신에 제5 지지 구조물(515)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제5 지지 구조물(515)은 제1 라이너(460) 및 제2 매립 패턴(490)을 포함할 수 있으며, 제3 매립 패턴(500)은 포함하지 않을 수 있다. 즉, 제5 지지 구조물(515)은 산화물과 같은 절연 물질을 포함하는 제1 라이너(460) 및 제2 매립 패턴(490)만을 포함할 수 있으며, 반도체 물질 혹은 도전성 물질을 포함하는 제3 매립 패턴(490)은 포함하지 않을 수 있다.
전술한 바와 같이, 기판(100)의 제1 영역(I) 상에 형성되는 메모리 채널 구조물(440)에 포함되는 채널(410)의 부피와 유사한 부피를 갖는 제3 매립 패턴(500)을 포함하도록 이에 인접하는 기판(100)의 제2 영역(II) 부분 상에는 제4 지지 구조물(510)이 형성됨으로써, 기판(100)의 제1 및 제2 영역들(I, II) 사이의 경계 영역에서 각 제9 및 제10 개구들(540, 545)이 제3 방향(D3)으로 휘는 현상이 완화되거나 방지될 수 있다.
하지만, 기판(100)의 제1 영역(I)에 인접하지 않는 제2 영역(II) 부분 상에서는 메모리 채널 구조물(440)에 포함된 채널(410)의 부피와의 밸런스를 고려할 필요가 없으므로, 제4 지지 구조물(510) 대신에, 이온이 축적될 수 있는 반도체 물질 혹은 도전성 물질을 포함하는 제3 매립 패턴(500)을 아예 갖지 않는 제5 지지 구조물(515)을 형성함으로써, 각 제9 및 제10 개구들(540, 545)이 제3 방향(D3)으로 휘는 현상을 더욱 더 완화시키거나 방지할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판
260, 270, 280, 320, 340, 345: 제1 내지 제6 희생막
290, 600, 605: 제1 내지 제3 희생막 구조물
370: 제1 블로킹 패턴 380: 전하 저장 패턴
390: 터널 절연 패턴 400: 전하 저장 구조물
410: 채널
420, 490, 500: 제1 내지 제3 매립 패턴
430: 캐핑 패턴 440: 메모리 채널 구조물
460, 465: 제1, 제2 라이너
480, 485, 510, 515: 제1, 제2, 제4, 제5 지지 구조물
682, 684, 686: 제1 내지 제3 상부 콘택 플러그
752, 754, 756: 제1 내지 제3 게이트 전극

Claims (10)

  1. 셀 어레이 영역 및 이를 적어도 부분적으로 둘러싸는 연장 영역을 포함하는 기판 상에 형성되며, 상기 기판의 상면에 수직한 제1 방향으로 서로 이격되고 상기 제1 방향을 따라 아래에서 위로 갈수록 상기 기판의 상면에 평행한 제2 방향으로의 길이가 점차 감소하는 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 기판의 셀 어레이 영역 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 메모리 채널 구조물;
    상기 기판의 셀 어레이 영역에 인접한 연장 영역 부분 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장되며,
    반도체 물질 혹은 도전 물질을 포함하는 매립 패턴; 및
    상기 매립 패턴의 측벽 및 저면을 커버하는 절연 패턴을 포함하는 제1 지지 구조물; 및
    상기 제1 지지 구조물에 비해서 상기 기판의 셀 어레이 영역으로부터 더 멀리 이격된 연장 영역 부분 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장되며, 절연 물질을 포함하는 제2 지지 구조물을 포함하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 제1 지지 구조물은 절연 물질을 포함하며 상기 절연 패턴의 측벽 및 저면을 커버하는 라이너를 더 포함하는 수직형 메모리 장치.
  3. 제1항에 있어서, 상기 각 제1 및 제2 지지 구조물들은 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성되며,
    상기 제1 및 제2 지지 구조물들은 상기 제2 방향을 따라 일직선 상에 배치된 수직형 메모리 장치.
  4. 제1항에 있어서, 상기 각 제1 및 제2 지지 구조물들은
    하부; 및
    상기 하부 상에 형성되어 이와 접촉하는 상부를 포함하며,
    상기 하부의 상면의 면적은 상기 상부의 하면의 면적보다 큰 수직형 메모리 장치.
  5. 제1항에 있어서, 상기 각 제1 및 제2 지지 구조물들의 상면은 상기 메모리 채널 구조물의 상면보다 높은 수직형 메모리 장치.
  6. 제1항에 있어서, 상기 각 게이트 전극들은 상기 기판의 연장 영역 상에서 상부에 형성된 게이트 전극들에 의해 상기 제1 방향으로 오버랩되지 않는 계단을 포함하고,
    상기 제1 방향으로 각각 연장되어 상기 게이트 전극들의 계단들에 각각 접촉하는 콘택 플러그들을 더 포함하며,
    상기 제1 지지 구조물은 상기 각 콘택 플러그들이 접촉하는 상기 게이트 전극의 상기 계단을 관통하는 수직형 메모리 장치.
  7. 셀 어레이 영역 및 이를 적어도 부분적으로 둘러싸는 연장 영역을 포함하는 기판 상에 형성되며, 상기 기판의 상면에 수직한 제1 방향으로 서로 이격되고 상기 제1 방향을 따라 아래에서 위로 갈수록 상기 기판의 상면에 평행한 제2 방향으로의 길이가 점차 감소하는 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 기판의 셀 어레이 영역 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 메모리 채널 구조물;
    상기 기판의 연장 영역 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장되며,
    반도체 물질 혹은 도전 물질을 포함하는 매립 패턴; 및
    상기 매립 패턴의 측벽 및 저면을 커버하는 절연 패턴을 포함하는 지지 구조물을 포함하며,
    상기 지지 구조물은
    하부; 및
    상기 하부 상에 형성되어 이와 접촉하는 상부를 포함하며,
    상기 하부의 상면의 면적은 상기 상부의 하면의 면적보다 큰 수직형 메모리 장치.
  8. 제7항에 있어서, 상기 지지 구조물의 상기 매립 패턴은 상기 지지 구조물의 상부에만 형성된 수직형 메모리 장치.
  9. 제7항에 있어서, 상기 지지 구조물의 상면은 상기 메모리 채널 구조물의 상면보다 높은 수직형 메모리 장치.
  10. 제7항에 있어서, 상기 각 게이트 전극들은 상기 기판의 연장 영역 상에서 상부에 형성된 게이트 전극들에 의해 상기 제1 방향으로 오버랩되지 않는 계단을 포함하고,
    상기 제1 방향으로 각각 연장되어 상기 게이트 전극들의 계단들에 각각 접촉하는 콘택 플러그들을 더 포함하며,
    상기 지지 구조물은 상기 각 콘택 플러그들이 접촉하는 상기 게이트 전극의 상기 계단을 관통하는 수직형 메모리 장치.
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