KR101795438B1 - 주파수 분주기 및 이를 포함하는 위상 고정 루프 - Google Patents

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Abstract

주파수 분주기는 제1 에지 검출부, 제2 에지 검출부, 펄스 트리거드 버퍼부 및 모드 선택부를 포함한다. 제1 에지 검출부는 분주 제어 신호를 기초로 입력 신호의 제1 에지를 검출하여 제1 카운트 신호를 발생한다. 제2 에지 검출부는 선택 신호 및 상기 분주 제어 신호를 기초로 입력 신호의 제1 에지 또는 제2 에지를 검출하여 제2 카운트 신호를 발생한다. 펄스 트리거드 버퍼부는 제1 및 제2 카운트 신호를 기초로 출력 노드의 논리 레벨을 천이하여, 입력 신호를 미리 정해진 분주비로 분주한 출력 신호를 발생한다. 모드 선택부는 선택 신호에 기초하여 미리 정해진 분주비를 홀수 분주비 또는 짝수 분주비로 설정한다.

Description

주파수 분주기 및 이를 포함하는 위상 고정 루프{FREQUENCY DIVIDER AND PHASE-LOCKED LOOP INCLUDING THE SAME}
본 발명은 신호 처리에 관한 것으로서, 더욱 상세하게는 주파수 분주기 및 이를 포함하는 위상 고정 루프에 관한 것이다.
주파수 분주기는 입력 신호를 분주하여 상기 입력 신호보다 낮은 주파수를 가지는 출력 신호를 발생하는 기능을 수행한다. 주파수 분주기는 위상 고정 루프(phase-locked loop; PLL), 주파수 합성기(frequency synthesizer) 등과 같은 클럭 생성 회로 및 이를 포함하는 다양한 집적 회로에 적용될 수 있다. 주파수 분주기는 분주비에 따라 짝수 분주기 또는 홀수 분주기로 구분될 수 있다.
본 발명의 일 목적은 출력 신호의 듀티비를 50:50으로 유지하면서 홀수 분주 및 짝수 분주 모두를 효율적으로 수행할 수 있는 주파수 분주기를 제공하는 것이다.
본 발명의 다른 목적은 상기 주파수 분주기를 포함하는 위상 고정 루프를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 주파수 분주기는 제1 에지 검출부, 제2 에지 검출부, 펄스 트리거드 버퍼부 및 모드 선택부를 포함한다. 상기 제1 에지 검출부는 분주 제어 신호를 기초로 입력 신호의 제1 에지를 검출하여 제1 카운트 신호를 발생한다. 상기 제2 에지 검출부는 선택 신호 및 상기 분주 제어 신호를 기초로 상기 입력 신호의 제1 에지 또는 상기 입력 신호의 제2 에지를 검출하여 제2 카운트 신호를 발생한다. 상기 펄스 트리거드 버퍼부는 상기 제1 카운트 신호 및 상기 제2 카운트 신호를 기초로 출력 노드의 논리 레벨을 천이하여, 상기 입력 신호를 미리 정해진 분주비로 분주한 출력 신호를 발생한다. 상기 모드 선택부는 상기 선택 신호에 기초하여 상기 미리 정해진 분주비를 홀수 분주비 또는 짝수 분주비로 설정한다.
상기 주파수 분주기는 상기 선택 신호가 제1 논리 레벨을 가지는 경우에 상기 미리 정해진 분주비가 상기 홀수 분주비로 설정되는 제1 동작 모드로 동작하고, 상기 선택 신호가 제2 논리 레벨을 가지는 경우에 상기 미리 정해진 분주비가 상기 짝수 분주비로 설정되는 제2 동작 모드로 동작할 수 있다.
상기 제2 에지 검출부는 상기 제1 동작 모드에서 상기 입력 신호의 제2 에지를 검출하고 상기 제2 동작 모드에서 상기 입력 신호의 제1 에지를 검출하여 상기 제2 카운트 신호를 발생할 수 있다.
상기 출력 신호는 상기 제1 카운트 신호에 기초하여 상기 제2 논리 레벨에서 상기 제1 논리 레벨로 천이되고, 상기 제2 카운트 신호에 기초하여 상기 제1 논리 레벨에서 상기 제2 논리 레벨로 천이될 수 있다.
상기 출력 신호의 듀티비는 상기 홀수 분주비 및 상기 짝수 분주비 모두에 대해서 50:50일 수 있다.
일 실시예에서, 상기 제1 에지 검출부는 제1 쉬프트 레지스터(shift register)를 포함하고 상기 제2 에지 검출부는 제2 쉬프트 레지스터를 포함할 수 있다. 상기 제1 쉬프트 레지스터는 캐스케이드(cascade) 형태로 연결되는 복수의 제1 플립플롭들을 구비하며, 상기 입력 신호의 제1 에지에 응답하여 동작할 수 있다. 상기 제2 쉬프트 레지스터는 캐스케이드 형태로 연결되는 복수의 제2 플립플롭들을 구비하며, 상기 제1 동작 모드에서 상기 입력 신호의 제2 에지에 응답하여 동작하고 상기 제2 동작 모드에서 상기 입력 신호의 제1 에지에 응답하여 동작할 수 있다.
상기 제1 쉬프트 레지스터 및 상기 제2 쉬프트 레지스터는 각각 n(n은 1 이상의 자연수)개의 플립플롭들을 포함하며, 상기 미리 정해진 분주비는 상기 제1 동작 모드에서 (2n-1)이고 상기 제2 동작 모드에서 2n일 수 있다.
일 실시예에서, 상기 제1 에지 검출부는 제1 카운터를 포함하고 상기 제2 에지 검출부는 제2 카운터를 포함할 수 있다. 상기 제1 카운터는 상기 분주 제어 신호에 기초하여 상기 입력 신호의 제1 에지들이 미리 정해진 개수만큼 카운트된 경우에 활성화되는 상기 제1 카운트 신호를 발생할 수 있다. 상기 제2 카운터는 상기 분주 제어 신호에 기초하여 상기 제1 동작 모드에서 상기 입력 신호의 제2 에지들이 상기 미리 정해진 개수만큼 카운트된 경우에 활성화되고 상기 제2 동작 모드에서 상기 입력 신호의 제1 에지들이 상기 미리 정해진 개수만큼 카운트된 경우에 활성화되는 상기 제2 카운트 신호를 발생할 수 있다.
상기 펄스 트리거드 버퍼부는 구동 신호 발생부, 구동부 및 래치부를 포함할 수 있다. 상기 구동 신호 발생부는 상기 제1 카운트 신호에 기초하여 제1 구동 신호를 발생하고, 상기 제2 카운트 신호에 기초하여 제2 구동 신호를 발생할 수 있다. 상기 구동부는 상기 제1 구동 신호에 응답하여 상기 출력 신호를 상기 제2 논리 레벨에서 상기 제1 논리 레벨로 천이시키고, 상기 제2 구동 신호에 응답하여 상기 출력 신호를 상기 제1 논리 레벨에서 상기 제2 논리 레벨로 천이시킬 수 있다. 상기 래치부는 상기 천이된 출력 신호의 논리 레벨을 유지시킬 수 있다.
상기 구동 신호 발생부는 제1 지연부, 제2 지연부, 제1 논리 게이트 및 제2 논리 게이트를 포함할 수 있다. 상기 제1 지연부는 상기 제1 카운트 신호를 지연하여 제1 지연 신호를 발생할 수 있다. 상기 제2 지연부는 상기 제2 카운트 신호를 지연하여 제2 지연 신호를 발생할 수 있다. 상기 제1 논리 게이트는 상기 제1 카운트 신호와 상기 제1 지연 신호를 논리 연산하여 상기 제1 구동 신호를 발생할 수 있다. 상기 제2 논리 게이트는 상기 제2 카운트 신호와 상기 제2 지연 신호를 논리 연산하여 상기 제2 구동 신호를 발생할 수 있다.
상기 구동부는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함할 수 있다. 상기 PMOS 트랜지스터는 전원 전압과 연결된 제1 단자, 상기 제1 구동 신호를 수신하는 게이트 단자 및 상기 출력 노드와 연결된 제2 단자를 포함할 수 있다. 상기 NMOS 트랜지스터는 상기 출력 노드와 연결된 제1 단자, 상기 제2 구동 신호를 수신하는 게이트 단자 및 접지 전압과 연결된 제2 단자를 포함할 수 있다.
상기 모드 선택부는 인버터 및 멀티플렉서를 포함할 수 있다. 상기 인버터는 상기 입력 신호를 반전할 수 있다. 상기 멀티플렉서는 상기 선택 신호에 기초하여 상기 제1 동작 모드에서 상기 입력 신호의 반전 신호를 상기 제2 에지 검출부에 제공하고, 상기 제2 동작 모드에서 상기 입력 신호를 상기 제2 에지 검출부에 제공할 수 있다.
상기 주파수 분주기는 리셋 신호 발생부를 더 포함할 수 있다. 상기 리셋 신호 발생부는 상기 출력 신호에 기초하여 상기 제1 에지 검출부 및 상기 제2 에지 검출부를 교번적으로 리셋시키는 제1 리셋 신호 및 제2 리셋 신호를 발생할 수 있다.
상기 리셋 신호 발생부는 지연부 및 반전부를 포함할 수 있다. 상기 지연부는 상기 출력 신호를 지연하여 상기 제2 카운트 신호를 리셋시키는 상기 제2 리셋 신호를 발생할 수 있다. 상기 반전부는 상기 제2 리셋 신호를 반전하여 상기 제1 카운트 신호를 리셋시키는 상기 제1 리셋 신호를 발생할 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 위상 고정 루프는 위상 주파수 검출기, 차지 펌프, 루프 필터, 전압 제어 발진기, 제1 분주기 및 제2 분주기를 포함한다. 상기 위상 주파수 검출기는 기준 신호 및 피드백 신호의 위상 차이 및 주파수 차이에 상응하는 업 신호 및 다운 신호를 발생한다. 상기 차지 펌프는 상기 업 신호 및 상기 다운 신호에 기초하여 제어 전류를 발생한다. 상기 루프 필터는 상기 제어 전류를 필터링하여 제어 전압을 발생한다. 상기 전압 제어 발진기는 상기 제어 전압에 기초하여 발진 신호를 발생한다. 상기 제1 분주기는 상기 발진 신호를 분주하여 상기 피드백 신호를 발생한다. 상기 제2 분주기는 상기 발진 신호를 분주하여 출력 신호를 발생한다. 상기 제2 분주기는 제1 에지 검출부, 제2 에지 검출부, 펄스 트리거드 버퍼부 및 모드 선택부를 포함한다. 상기 제1 에지 검출부는 분주 제어 신호를 기초로 발진 신호의 제1 에지를 검출하여 제1 카운트 신호를 발생한다. 상기 제2 에지 검출부는 선택 신호 및 상기 분주 제어 신호를 기초로 상기 발진 신호의 제1 에지 또는 상기 발진 신호의 제2 에지를 검출하여 제2 카운트 신호를 발생한다. 상기 펄스 트리거드 버퍼부는 상기 제1 카운트 신호 및 상기 제2 카운트 신호를 기초로 출력 노드의 논리 레벨을 천이하여, 상기 발진 신호를 미리 정해진 분주비로 분주한 상기 출력 신호를 발생한다. 상기 모드 선택부는 상기 선택 신호에 기초하여 상기 미리 정해진 분주비를 홀수 분주비 또는 짝수 분주비로 설정한다.
상기와 같은 본 발명의 실시예들에 따른 주파수 분주기는 추가적인 구성 없이 홀수 분주 및 짝수 분주 모두에 대하여 50:50의 듀티비를 가지는 출력 신호를 발생할 수 있으며, 분주 제어 신호를 이용하여 분주비를 효율적으로 변경할 수 있다. 따라서, 본 발명의 실시예들에 따른 주파수 분주기는 상대적으로 간단한 구조를 가지며, 회로 면적 및 전력 소모가 감소될 수 있다.
도 1은 본 발명의 일 실시예에 따른 주파수 분주기를 나타내는 블록도이다.
도 2는 도 1의 주파수 분주기의 일 예를 나타내는 도면이다.
도 3a 및 도 3b는 도 2의 주파수 분주기에 포함되는 모드 선택부의 예들을 나타내는 도면들이다.
도 4 내지 도 6은 도 2의 주파수 분주기의 동작을 나타내는 타이밍도들이다.
도 7은 도 2의 주파수 분주기의 분주비의 예들을 나타내는 표이다.
도 8은 도 1의 주파수 분주기의 다른 예를 나타내는 도면이다.
도 9는 본 발명의 다른 실시예에 따른 주파수 분주기를 나타내는 블록도이다.
도 10은 본 발명의 일 실시예에 따른 위상 고정 루프를 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 디지털 위상 고정 루프를 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 위상 고정 루프를 포함하는 집적 회로를 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 위상 고정 루프를 포함하는 송수신기를 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 위상 고정 루프를 포함하는 메모리 장치를 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 위상 고정 루프를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 위상 고정 루프를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 주파수 분주기를 나타내는 블록도이다.
도 1을 참조하면, 주파수 분주기(100)는 제1 에지 검출부(110), 제2 에지 검출부(120), 펄스 트리거드 버퍼부(130) 및 모드 선택부(140)를 포함한다. 주파수 검출기(100)는 리셋 신호 발생부(150)를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 주파수 분주기(100)는 제1 동작 모드 및 제2 동작 모드의 두 가지 동작 모드로 동작할 수 있다. 상기 제1 동작 모드는 홀수 분주 모드일 수 있고, 상기 제2 동작 모드는 짝수 분주 모드일 수 있다. 또한 본 발명의 일 실시예에 따른 주파수 분주기(100)는 선택 신호(SEL) 및 분주 제어 신호(DCON)에 기초하여 분주비가 결정될 수 있다. 선택 신호(SEL) 및 분주 제어 신호(DCON)의 값에 따른 주파수 분주기(100)의 동작은 도 2 내지 도 7을 참조하여 후술하도록 한다.
제1 에지 검출부(110)는 분주 제어 신호(DCON)를 기초로 입력 신호(FIN)의 제1 에지를 검출하여 제1 카운트 신호(CNT1)를 발생한다. 예를 들어, 제1 에지 검출부(110)는 상기 입력 신호(FIN)의 제1 에지가 미리 정해진 개수만큼 카운트된 경우에 제1 카운트 신호(CNT1)를 활성화시킬 수 있다. 실시예에 따라서, 상기 미리 정해진 개수는 분주 제어 신호(DCON)에 기초하여 결정될 수도 있고, 도 2를 참조하여 후술하는 바와 같이 제1 에지 검출부(110)에 포함되는 플립플롭의 개수에 기초하여 결정될 수도 있다. 입력 신호(FIN)는 크리스탈 발진기(Crystal Oscillator) 등과 같은 발진 소자로부터 생성될 수 있으며, 고정된 입력 주파수를 가질 수 있다. 분주 제어 신호(DCON)는 컨트롤러 등과 같은 외부 장치로부터 제공될 수 있다.
제2 에지 검출부(120)는 선택 신호(SEL) 및 분주 제어 신호(DCON)를 기초로 입력 신호(FIN)의 제1 에지 또는 입력 신호(FIN)의 제2 에지를 검출하여 제2 카운트 신호(CNT)를 발생한다. 예를 들어, 제2 에지 검출부(120)는 상기 동작 모드에 따라 상기 입력 신호(FIN)의 제1 에지가 상기 미리 정해진 개수만큼 카운트된 경우에, 또는 상기 입력 신호(FIN)의 제2 에지가 상기 미리 정해진 개수만큼 카운트된 경우에 제2 카운트 신호(CNT2)를 활성화시킬 수 있다. 상기 동작 모드는 선택 신호(SEL)에 기초하여 결정될 수 있으며, 상기 미리 정해진 개수는 분주 제어 신호(DCON) 또는 제2 에지 검출부(120)에 포함되는 플립플롭의 개수에 기초하여 결정될 수 있다.
일 실시예에서, 주파수 분주기(100)는 선택 신호(SEL)가 제1 논리 레벨을 가지는 경우에 미리 정해진 분주비(즉, 주파수 분주기(100)의 분주비)가 홀수 분주비로 설정되는 상기 제1 동작 모드로 동작하고, 선택 신호(SEL)가 제2 논리 레벨을 가지는 경우에 상기 미리 정해진 분주비가 짝수 분주비로 설정되는 상기 제2 동작 모드로 동작할 수 있다. 즉, 주파수 분주기(100)는 짝수 분주 및 홀수 분주를 선택적으로 수행할 수 있다. 이 경우, 제2 에지 검출부(120)는 상기 제1 동작 모드에서 상기 입력 신호(FIN)의 제2 에지를 검출하고 상기 제2 동작 모드에서 상기 입력 신호(FIN)의 제1 에지를 검출하여 제2 카운트 신호(CNT2)를 발생할 수 있다. 상기 제1 에지는 입력 신호(FIN)의 상승 에지일 수 있고, 상기 제2 에지는 입력 신호(FIN)의 하강 에지일 수 있고, 상기 제1 논리 레벨은 논리 하이 레벨일 수 있으며, 상기 제2 논리 레벨은 논리 로우 레벨일 수 있다.
펄스 트리거드 버퍼부(130)는 제1 카운트 신호(CNT1) 및 제2 카운트 신호(CNT2)를 기초로 출력 노드(NO)의 논리 레벨을 천이하여 출력 신호(FOUT)를 발생한다. 출력 신호(FOUT)는 입력 신호(FIN)의 주파수를 상기 미리 정해진 분주비로 분주한 주파수를 가진다. 일 실시예에서, 출력 신호(FOUT)는 제1 카운트 신호(CNT1)에 기초하여 상기 제2 논리 레벨에서 상기 제1 논리 레벨로 천이되고, 제2 카운트 신호(CNT2)에 기초하여 상기 제1 논리 레벨에서 상기 제2 논리 레벨로 천이될 수 있다. 이 경우, 출력 신호(FOUT)의 듀티비는 상기 홀수 분주비 및 상기 짝수 분주비 모두에 대해서 50:50일 수 있다. 즉, 주파수 분주기(100)는 상기 동작 모드 및 분주비에 상관 없이 항상 50:50의 듀티비를 가지는 출력 신호(FOUT)를 발생할 수 있다.
모드 선택부(140)는 선택 신호(SEL)에 기초하여 상기 미리 정해진 분주비를 상기 홀수 분주비 또는 상기 짝수 분주비로 설정한다. 모드 선택부(140)는 선택 신호(SEL)에 기초하여, 즉 상기 동작 모드에 따라 입력 신호(FIN) 또는 입력 신호(FIN)의 반전 신호(/FIN)를 제2 에지 검출부(120)에 선택적으로 제공할 수 있다.
리셋 신호 발생부(150)는 출력 신호(FOUT)에 기초하여 제1 에지 검출부(110) 및 제2 에지 검출부(120)를 교번적으로 리셋시키는 제1 리셋 신호(RST1) 및 제2 리셋 신호(RST2)를 발생할 수 있다. 예를 들어, 제1 리셋 신호(RST1) 및 제2 리셋 신호(RST2)는 교번적으로 활성화 및 비활성화될 수 있으며, 제1 리셋 신호(RST1)가 비활성화되는 경우에 제1 에지 검출부(110) 및 제1 카운트 신호(CNT1)가 리셋되고, 제2 리셋 신호(RST2)가 비활성화되는 경우에 제2 에지 검출부(120) 및 제2 카운트 신호(CNT2)가 리셋될 수 있다.
종래의 주파수 분주기는 홀수 분주를 수행하는 경우에 50:50의 듀티비를 가지는 출력 신호를 발생하기 위하여 별도의 듀티 사이클 보정 장치(duty cycle corrector; DCC)를 구비하였으며, 홀수 분주 및 짝수 분주를 모두 수행하기 위하여 홀수 분주용 회로 및 짝수 분주용 회로를 각각 포함하여 구현되었다. 즉, 종래의 주파수 분주기는 상대적으로 복잡한 구조로 인하여 회로 면적 및 전력 소모가 증가하는 문제가 있었다.
본 발명의 일 실시예에 따른 주파수 분주기(100)는, 제1 에지 검출부(110) 및 제2 에지 검출부(120)를 이용하여 입력 신호(FIN)의 제1 에지(예를 들어, 상승 에지)와 제2 에지(예를 들어, 하강 에지)를 독립적으로 검출함으로써, 별도의 듀티 사이클 보정 장치 없이 홀수 분주 및 짝수 분주 모두에 대하여 50:50의 듀티비를 가지는 출력 신호(FOUT)를 발생할 수 있다. 또한 선택 신호(SEL)를 이용하여 상기 미리 정해진 분주비를 홀수 분주비 또는 짝수 분주비로 설정하는 모드 선택부(140)를 구비함으로써 홀수 분주 모드 및 짝수 분주 모드 사이의 모드 변환을 간단하고 효율적으로 수행할 수 있으며, 분주 제어 신호(DCON)를 이용하여 상기 미리 정해진 분주비를 효율적으로 변경할 수 있다. 따라서, 본 발명의 일 실시예에 따른 주파수 분주기(100)는 상대적으로 간단한 구조를 가지며, 회로 면적 및 전력 소모가 감소될 수 있다.
도 2는 도 1의 주파수 분주기의 일 예를 나타내는 도면이다.
도 2를 참조하면, 주파수 분주기(100a)는 제1 에지 검출부(110a), 제2 에지 검출부(120a), 펄스 트리거드 버퍼부(130), 모드 선택부(140) 및 리셋 신호 발생부(150)를 포함할 수 있다.
제1 에지 검출부(110a)는 상기 입력 신호(FIN)의 제1 에지를 검출하여 제1 카운트 신호(CNT1)를 발생하며, 제1 쉬프트 레지스터(shift register, 112a) 및 제1 멀티플렉서(114a)를 포함할 수 있다.
제1 쉬프트 레지스터(112a)는 캐스케이드(cascade) 형태로 연결되는 복수의 플립플롭들을 포함하며, 상기 입력 신호(FIN)의 제1 에지에 응답하여 동작할 수 있다. 상기 복수의 플립플롭들은 제1 내지 제n(n은 1 이상의 자연수) 플립플롭들(FF11, FF12, ..., FF1n)을 포함할 수 있다. 예를 들어, 제1 플립플롭(FF11)의 입력 단자에는 논리 하이 레벨의 데이터(VDD)가 입력되고, 제2 플립플롭(FF12)의 입력 단자는 제1 플립플롭(FF11)의 출력 단자와 연결되며, 제n 플립플롭(FF1n)의 입력 단자는 제(n-1) 플립플롭의 출력 단자와 연결되는 방식으로 제1 내지 제n 플립플롭들(FF11, ..., FF1n)이 직렬 연결될 수 있다.
동작 초기에, 제1 플립플롭(FF11)에 논리 하이 레벨의 데이터가 저장되고, 제2 내지 제n 플립플롭들(FF12, ..., FF1n)에는 논리 로우 레벨의 데이터가 저장될 수 있다. 이후에, 상기 입력 신호(FIN)의 제1 에지에 응답하여 제1 플립플롭(FF11)에 저장된 논리 하이 레벨의 데이터가 제2 내지 제n 플립플롭들(FF12, ..., FF1n)로 순차적으로 전달될 수 있다. 예를 들어, n은 3이라고 가정하면, 시간이 지남에 따라 제1 내지 제3 플립플롭들(FF11, ..., FF1n)에 저장되는 데이터의 논리 레벨은 100, 010, 001 순으로 변경될 수 있다.
제1 멀티플렉서(114a)는 분주 제어 신호(DCON)에 기초하여 제1 쉬프트 레지스터(112a)에 포함된 플립플롭들(FF11, ..., FF1n)의 출력들 중 하나를 제1 카운트 신호(CNT1)로 출력할 수 있다. 예를 들어, 제1 멀티플렉서(114a)는 분주 제어 신호(DCON)의 값이 1에 상응하는 경우에 제1 플립플롭(FF11)의 출력을 제1 카운트 신호(CNT1)로 출력하며, 분주 제어 신호(DCON)의 값이 k(k는 1이상 n이하의 자연수)에 상응하는 경우에 제k 플립플롭의 출력을 제1 카운트 신호(CNT1)로 출력할 수 있다.
일 실시예에서, 상기 동작 모드 및 분주 제어 신호(DCON)의 값에 기초하여 주파수 분주기(100a)의 분주비가 결정될 수 있다. 분주 제어 신호(DCON)의 값이 k에 상응하는 경우에, 주파수 분주기(100a)의 분주비는 상기 제1 동작 모드에서(즉, 선택 신호(SEL)가 상기 제1 논리 레벨을 가지는 경우에) (2k-1)이고 상기 제2 동작 모드에서(즉, 선택 신호(SEL)가 상기 제2 논리 레벨을 가지는 경우에) 2k일 수 있다. 예를 들어, k는 3이라고 가정하면, 주파수 분주기(100a)의 분주비는 상기 제1 동작 모드에서 5이고 상기 제2 동작 모드에서 6일 수 있다.
제2 에지 검출부(120a)는 상기 동작 모드에 따라 상기 입력 신호(FIN)의 제1 에지 또는 상기 입력 신호(FIN)의 제2 에지를 검출하여 제2 카운트 신호(CNT2)를 발생하며, 제2 쉬프트 레지스터(122a) 및 제2 멀티플렉서(124a)를 포함할 수 있다.
제2 쉬프트 레지스터(122a)는 캐스케이드 형태로 연결되는 복수의 플립플롭들(FF21, FF22, ..., FF2n)을 포함하며, 상기 제1 동작 모드에서 입력 신호(FIN)의 제2 에지에 응답하여 동작하고 상기 제2 동작 모드에서 입력 신호(FIN)의 제1 에지에 응답하여 동작할 수 있다. 제2 멀티플렉서(124a)는 분주 제어 신호(DCON)에 기초하여 제2 쉬프트 레지스터(122a)에 포함된 플립플롭들(FF21, ..., FF2n)의 출력들 중 하나를 제2 카운트 신호(CNT2)로 출력할 수 있다. 제2 쉬프트 레지스터(122a) 및 제2 멀티플렉서(124a)는 각각 제1 쉬프트 레지스터(112a) 및 제1 멀티플렉서(114a)와 실질적으로 동일하게 동작할 수 있다.
실시예에 따라서, 제1 쉬프트 레지스터(112a)에 포함된 플립플롭들(FF11, ..., FF1n) 및 제2 쉬프트 레지스터(122a)에 포함된 플립플롭들(FF21, ..., FF2n)은 서로 동일한 종류일 수도 있고 서로 상이한 종류일 수도 있다. 예를 들어, 제1 쉬프트 레지스터(112a)에 포함된 플립플롭들(FF11, ..., FF1n)이 입력 신호(FIN)의 상승 에지에 응답하여 동작하는 경우에, 제2 쉬프트 레지스터(122a)에 포함된 플립플롭들(FF21, ..., FF2n)은 입력 신호(FIN)의 상승 에지에 응답하여 동작할 수도 있고 입력 신호(FIN)의 하강 에지에 응답하여 동작할 수도 있다. 후술하는 바와 같이, 플립플롭들(FF11, ..., FF1n, FF21, ..., FF2n)의 종류에 따라 모드 선택부(140)의 구성이 변경될 수 있다.
모드 선택부(140)는 선택 신호(SEL)에 기초하여 주파수 분주기(100a)의 분주비를 상기 홀수 분주비 또는 상기 짝수 분주비로 설정하며, 인버터 및 멀티플렉서를 포함하여 구현될 수 있다.
도 3a 및 도 3b는 도 2의 주파수 분주기에 포함되는 모드 선택부의 예들을 나타내는 도면들이다.
도 3a를 참조하면, 모드 선택부(140a)는 인버터(142a) 및 멀티플렉서(144a)를 포함할 수 있다.
인버터(142a)는 입력 신호(FIN)를 반전할 수 있다. 멀티플렉서(144a)는 선택 신호(SEL)에 기초하여 입력 신호(FIN) 또는 입력 신호(FIN)의 반전 신호(/FIN)를 출력할 수 있다. 예를 들어, 멀티플렉서(144a)는 선택 신호(SEL)가 제1 논리 레벨(H)을 가지는 경우에(즉, 상기 제1 동작 모드에서) 입력 신호(FIN)의 반전 신호(/FIN)를 제2 에지 검출부(120a)에 제공하고, 선택 신호(SEL)가 제2 논리 레벨(L)을 가지는 경우에(즉, 상기 제2 동작 모드에서) 입력 신호(FIN)를 제2 에지 검출부(120a)에 제공할 수 있다. 도 2의 모드 선택부(140)가 도 3a의 모드 선택부(140a)와 같은 구조를 가지는 경우에, 제1 에지 검출부(110a)는 상기 제1 동작 모드에서 입력 신호(FIN)를 수신하며 제2 에지 검출부(120a)는 상기 제1 동작 모드에서 입력 신호(FIN)의 반전 신호(/FIN)를 수신할 수 있다. 따라서 제2 쉬프트 레지스터(122a)에 포함된 플립플롭들(FF21, ..., FF2n) 및 제1 쉬프트 레지스터(112a)에 포함된 플립플롭들(FF11, ..., FF1n)이 서로 동일한 종류로 구현됨으로써, 제1 에지 검출부(110a)는 상기 제1 동작 모드에서 상기 입력 신호(FIN)의 제1 에지에 응답하여 동작하고 제2 에지 검출부(120a)는 상기 제1 동작 모드에서 상기 입력 신호(FIN)의 제2 에지에 응답하여 동작할 수 있다.
도 3b를 참조하면, 모드 선택부(140b)는 인버터(142b) 및 멀티플렉서(144b)를 포함할 수 있다.
인버터(142b)는 입력 신호(FIN)를 반전할 수 있다. 멀티플렉서(144b)는 선택 신호(SEL)에 기초하여 입력 신호(FIN) 또는 입력 신호(FIN)의 반전 신호(/FIN)를 출력할 수 있다. 예를 들어, 멀티플렉서(144b)는 선택 신호(SEL)가 제1 논리 레벨(H)을 가지는 경우에(즉, 상기 제1 동작 모드에서) 입력 신호(FIN)를 제2 에지 검출부(120a)에 제공하고, 선택 신호(SEL)가 제2 논리 레벨(L)을 가지는 경우에(즉, 상기 제2 동작 모드에서) 입력 신호(FIN)의 반전 신호(/FIN)를 제2 에지 검출부(120a)에 제공할 수 있다. 도 2의 모드 선택부(140)가 도 3b의 모드 선택부(140b)와 같은 구조를 가지는 경우에, 제1 에지 검출부(110a) 및 제2 에지 검출부(120a) 모두는 상기 제1 동작 모드에서 입력 신호(FIN)를 수신할 수 있다. 따라서 제2 쉬프트 레지스터(122a)에 포함된 플립플롭들(FF21, ..., FF2n) 및 제1 쉬프트 레지스터(112a)에 포함된 플립플롭들(FF11, ..., FF1n)이 서로 상이한 종류로 구현됨으로써, 제1 에지 검출부(110a)는 상기 제1 동작 모드에서 상기 입력 신호(FIN)의 제1 에지에 응답하여 동작하고 제2 에지 검출부(120a)는 상기 제1 동작 모드에서 상기 입력 신호(FIN)의 제2 에지에 응답하여 동작할 수 있다.
다시 도 2를 참조하면, 펄스 트리거드 버퍼부(130)는 제1 카운트 신호(CNT1) 및 제2 카운트 신호(CNT2)에 기초하여 출력 신호(FOUT)를 발생하며, 구동 신호 발생부(132), 구동부(134) 및 래치부(136)를 포함할 수 있다.
구동 신호 발생부(132)는 제1 카운트 신호(CNT1)에 기초하여 제1 구동 신호(DRV1)를 발생하고, 제2 카운트 신호(CNT2)에 기초하여 제2 구동 신호(DRV2)를 발생할 수 있다. 구동 신호 발생부(132)는 제1 지연부(1322), 제2 지연부(1324), 제1 논리 게이트(1326) 및 제2 논리 게이트(1328)를 포함할 수 있다.
제1 지연부(1322)는 제1 카운트 신호(CNT1)를 지연하여 제1 지연 신호(DS1)를 발생할 수 있다. 제1 논리 게이트(1326)는 제1 카운트 신호(CNT1)와 제1 지연 신호(DS1)를 논리 연산하여 제1 구동 신호(DRV1)를 발생할 수 있다. 예를 들어, 제1 지연부(1322)는 직렬 연결된 홀수 개의 인버터들을 포함하여 제1 카운트 신호(CNT1)를 반전하고 지연할 수 있으며, 제1 논리 게이트(1326)는 NAND 게이트일 수 있다. 이 경우, 제1 지연부(1322)의 지연 동작으로 인하여 제1 카운트 신호(CNT1)가 활성화되는 시점에 제1 구동 신호(DRV1)가 천이될 수 있다.
제2 지연부(1324)는 제2 카운트 신호(CNT2)를 지연하여 제2 지연 신호(DS2)를 발생할 수 있다. 제2 논리 게이트(1328)는 제2 카운트 신호(CNT2)와 제2 지연 신호(DS2)를 논리 연산하여 제2 구동 신호(DRV2)를 발생할 수 있다. 예를 들어, 제2 지연부(1324)는 직렬 연결된 홀수 개의 인버터들을 포함하여 제2 카운트 신호(CNT2)를 반전하고 지연할 수 있으며, 제2 논리 게이트(1328)는 AND 게이트일 수 있다. 이 경우, 제2 지연부(1324)의 지연 동작으로 인하여 제2 카운트 신호(CNT2)가 활성화되는 시점에 제2 구동 신호(DRV2)가 천이될 수 있다. 한편, 제2 지연부(1324)에 포함되는 인버터의 개수는 제1 지연부(1322)에 포함되는 인버터의 개수와 동일할 수 있다. 즉, 제1 지연부(1322)의 지연 시간과 제2 지연부(1324)의 지연 시간은 실질적으로 동일할 수 있다.
구동부(134)는 제1 구동 신호(DRV1)에 응답하여 출력 노드(NO)의 논리 레벨(즉, 출력 신호(FOUT)의 레벨)을 상기 제2 논리 레벨(예를 들어, 논리 로우 레벨)에서 상기 제1 논리 레벨(예를 들어, 논리 하이 레벨)로 천이시키고, 제2 구동 신호(DRV2)에 응답하여 출력 노드(NO)의 논리 레벨을 상기 제1 논리 레벨에서 상기 제2 논리 레벨로 천이시킬 수 있다. 구동부(134)는 출력 신호(FOUT)를 상기 제1 논리 레벨로 풀업시키는 PMOS 트랜지스터(MP) 및 출력 신호(FOUT)를 상기 제2 논리 레벨로 풀다운시키는 NMOS 트랜지스터(MN)를 포함할 수 있다. PMOS 트랜지스터(MP)는 전원 전압(VDD)과 연결된 제1 단자, 제1 구동 신호(DRV1)를 수신하는 게이트 단자 및 출력 노드(NO)와 연결된 제2 단자를 포함할 수 있다. NMOS 트랜지스터(MN)는 출력 노드(NO)와 연결된 제1 단자, 제2 구동 신호(DRV2)를 수신하는 게이트 단자 및 접지 전압(VSS)과 연결된 제2 단자를 포함할 수 있다.
래치부(136)는 구동부(134)에 의해 천이된 출력 노드(NO)의 논리 레벨을 유지시킬 수 있다. 래치부(136)는 입력과 출력이 상호 연결된 두 개의 인버터를 포함할 수 있다.
리셋 신호 발생부(150)는 출력 신호(FOUT)에 기초하여 제1 리셋 신호(RST1) 및 제2 리셋 신호(RST2)를 발생하며, 지연부(152) 및 반전부(154)를 포함할 수 있다.
지연부(152)는 출력 신호(FOUT)를 지연하여 제2 리셋 신호(RST2)를 발생할 수 있다. 반전부(154)는 제2 리셋 신호(RST2)를 반전하여 제1 리셋 신호(RST1)를 발생할 수 있다. 예를 들어, 지연부(152)는 직렬 연결된 두 개의 인버터를 포함할 수 있고, 반전부(154)는 하나의 인버터로 구현될 수 있다. 제1 리셋 신호(RST1)는 제1 쉬프트 레지스터(112a)에 포함된 플립플롭들(FF11, ..., FF1n)에 각각 입력되어 제1 카운트 신호(CNT1)를 리셋시키며, 제2 리셋 신호(RST2)는 제2 쉬프트 레지스터(122a)에 포함된 플립플롭들(FF21, ..., FF2n)에 각각 입력되어 제2 카운트 신호(CNT2)를 리셋시킬 수 있다.
한편, 도 2에서는 제1 에지 검출부(110a)가 제1 쉬프트 레지스터(112a) 및 제1 멀티플렉서(114a)를 포함하고 제2 에지 검출부(120a)가 제2 쉬프트 레지스터(122a) 및 제2 멀티플렉서(124a)를 포함하는 것으로 도시하였지만, 실시예에 따라서 멀티플렉서들(114a, 124a)은 생략될 수 있다. 즉, 제1 에지 검출부(110a)는 제1 쉬프트 레지스터(112a)에 포함된 플립플롭들(FF11, ..., FF1n) 중 가장 후단의 플립플롭(FF1n)의 출력을 제1 카운트 신호(CNT1)로 출력하며, 제2 에지 검출부(120a)는 제2 쉬프트 레지스터(122a)에 포함된 플립플롭들(FF21, ..., FF2n) 중 가장 후단의 플립플롭(FF2n)의 출력을 제2 카운트 신호(CNT2)로 출력할 수 있다. 이 경우, 쉬프트 레지스터들(112a, 114a)에 포함된 플립플롭의 개수를 n이라고 가정하면, 주파수 분주기(100a)의 분주비는 상기 제1 동작 모드에서 (2n-1)이고 상기 제2 동작 모드에서 2n일 수 있다.
도 4 내지 도 6은 도 2의 주파수 분주기의 동작을 나타내는 타이밍도들이다.
이하에서는 도 2, 도 3a 및 도 4를 참조하여 주파수 분주기(100a)의 동작의 일 예를 상세하게 설명하도록 한다.
도 4에서, 주파수 분주기(100a)는 홀수 분주 모드로 동작하며 분주비는 3이다. 즉, 제2 쉬프트 레지스터(122a)에 포함된 플립플롭들(FF21, ..., FF2n)이 제1 쉬프트 레지스터(112a)에 포함된 플립플롭들(FF11, ..., FF1n)과 서로 동일한 종류로 구현된 경우에, 선택 신호(SEL)는 논리 하이 레벨을 가지고, 분주 제어 신호(DCON)는 2에 상응하는 값을 가지며, 에지 검출부들(110a, 120a)은 각각 두 번째 플립플롭들(FF12, FF22)의 출력을 제1 및 제2 카운트 신호(CNT1, CNT2)로 출력할 수 있다. 다른 예에서, 멀티플렉서들(114a, 124a)이 생략되는 경우에, 쉬프트 레지스터들(112a, 122a)은 각각 두 개의 플립플롭을 포함하며, 가장 후단에 위치하는 두 번째 플립플롭들(FF12, FF22)의 출력을 제1 및 제2 카운트 신호(CNT1, CNT2)로 출력할 수 있다. 상기 미리 정해진 개수는 분주 제어 신호(DCON)의 값 또는 쉬프트 레지스터들(112a, 122a)에 포함되는 플립플롭의 개수에 상응하는 2개이다.
시간 t1에서, 제2 리셋 신호(RST2)가 논리 하이 레벨에서 논리 로우 레벨로 천이되어 비활성화됨에 따라 제2 에지 검출부(120a)는 리셋되고, 제1 리셋 신호(RST1)가 논리 로우 레벨에서 논리 하이 레벨로 천이되어 활성화됨에 따라 제1 에지 검출부(110a)는 리셋 상태에서 해제된다. 제1 에지 검출부(110a)는 상기 입력 신호(FIN)의 상승 에지를 2개만큼 카운트한다. 시간이 지남에 따라 플립플롭들(FF11, FF12)에 저장되는 데이터의 논리 레벨은 10, 01 순으로 변경된다.
상기 입력 신호(FIN)의 상승 에지를 2개 카운트한 이후에, 시간 t2에서 플립플롭(FF12)의 출력에 상응하는 제1 카운트 신호(CNT1)가 논리 로우 레벨에서 논리 하이 레벨로 천이되어 활성화된다. 제1 지연부(1322)는 제1 카운트 신호(CNT1)를 반전하고 지연하므로, 제1 지연 신호(DS1)는 제1 카운트 신호(CNT1)가 활성화되더라도 제1 지연부(1322)의 지연 시간(d1) 동안 논리 하이 레벨로 유지된다. 제1 카운트 신호(CNT1) 및 제1 지연 신호(DS1) 모두가 논리 하이 레벨을 가지므로, 제1 구동 신호(DRV1)는 논리 하이 레벨에서 논리 로우 레벨로 천이된다. 따라서, 구동부(134)의 PMOS 트랜지스터(MP)가 활성화되고 전원 전압(VDD)이 출력 노드(NO)에 인가되며, 출력 신호(FOUT)는 논리 로우 레벨에서 논리 하이 레벨로 천이된다.
출력 신호(FOUT)가 논리 로우 레벨에서 논리 하이 레벨로 천이됨에 따라, 시간 t3에서 리셋 신호들(RST1, RST2)이 천이된다. 즉, 제1 리셋 신호(RST1)는 논리 하이 레벨에서 논리 로우 레벨로 천이되어 비활성화되며, 제2 리셋 신호(RST2)는 논리 로우 레벨에서 논리 하이 레벨로 천이되어 활성화된다. 제1 리셋 신호(RST1)가 비활성화됨에 따라 제1 에지 검출부(110a)는 리셋되고 제1 카운트 신호(CNT1)는 비활성화된다. 제2 리셋 신호(RST2)가 활성화됨에 따라 제2 에지 검출부(120a)는 리셋 상태에서 해제되며, 상기 입력 신호(FIN)의 하강 에지를 2개만큼 카운트한다. 시간이 지남에 따라 플립플롭들(FF21, FF22)에 저장되는 데이터의 논리 레벨은 10, 01 순으로 변경된다.
한편, 제1 구동 신호(DRV1)는 시간 t2에서 제1 지연부(1322)의 지연 시간(d1)만큼 경과한 이후에 논리 로우 레벨에서 논리 하이 레벨로 천이된다. 제1 구동 신호(DRV1)가 논리 로우 레벨에서 논리 하이 레벨로 천이되더라도, 래치부(136)에 의하여 출력 노드(NO)는 논리 하이 레벨을 유지한다.
상기 입력 신호(FIN)의 하강 에지를 2개 카운트한 이후에, 시간 t4에서 플립플롭(FF22)의 출력에 상응하는 제2 카운트 신호(CNT2)가 논리 로우 레벨에서 논리 하이 레벨로 천이되어 활성화된다. 제2 지연부(1324)는 제2 카운트 신호(CNT2)를 반전하고 지연하므로, 제2 지연 신호(DS2)는 제2 카운트 신호(CNT2)가 활성화되더라도 제2 지연부(1324)의 지연 시간(d2) 동안 논리 하이 레벨로 유지된다. 제2 카운트 신호(CNT2) 및 제2 지연 신호(DS2) 모두가 논리 하이 레벨을 가지므로, 제2 구동 신호(DRV2)는 논리 로우 레벨에서 논리 하이 레벨로 천이된다. 따라서, 구동부(134)의 NMOS 트랜지스터(MN)가 활성화되고 접지 전압(VSS)이 출력 노드(NO)에 인가되며, 출력 신호(FOUT)는 논리 하이 레벨에서 논리 로우 레벨로 천이된다.
출력 신호(FOUT)가 논리 하이 레벨에서 논리 로우 레벨로 천이됨에 따라, 시간 t5에서 리셋 신호들(RST1, RST2)이 천이된다. 즉, 제2 리셋 신호(RST2)는 논리 하이 레벨에서 논리 로우 레벨로 천이되어 비활성화되며, 제1 리셋 신호(RST1)는 논리 로우 레벨에서 논리 하이 레벨로 천이되어 활성화된다. 제2 리셋 신호(RST2)가 비활성화됨에 따라 제2 에지 검출부(120a)는 리셋되고 제2 카운트 신호(CNT2)는 비활성화된다. 제1 리셋 신호(RST1)가 활성화됨에 따라 제1 에지 검출부(110a)는 리셋 상태에서 해제되며, 상기 입력 신호(FIN)의 상승 에지를 2개만큼 카운트한다. 한편, 제2 구동 신호(DRV2)는 시간 t4에서 제2 지연부(1324)의 지연 시간(d2)만큼 경과한 이후에 논리 하이 레벨에서 논리 로우 레벨로 천이된다. 제2 구동 신호(DRV2)가 논리 하이 레벨에서 논리 로우 레벨로 천이되더라도, 래치부(136)에 의하여 출력 노드(NO)는 논리 로우 레벨을 유지한다.
본 발명의 일 실시예에 따른 주파수 분주기(100a)는 상술한 바와 같은 동작을 반복적으로 수행하여, 제1 구동 신호(DRV1)의 천이 시점(t2)부터 제2 구동 신호(DRV2)의 천이 시점(t4)까지 논리 하이 레벨을 가지고 제2 구동 신호(DRV2)의 천이 시점(t4)부터 제1 구동 신호(DRV1)의 다음 천이 시점까지 논리 로우 레벨을 가지는 출력 신호(FOUT)를 발생할 수 있으며, 홀수 분주를 수행하는 경우에 50:50의 듀티비를 가지는 출력 신호(FOUT)를 발생할 수 있다.
이하에서는 도 2, 도 3a 및 도 5를 참조하여 주파수 분주기(100a)의 동작의 다른 예를 상세하게 설명하도록 한다.
도 5에서, 주파수 분주기(100a)는 짝수 분주 모드로 동작하며 분주비는 4이다. 이 경우, 선택 신호(SEL)가 논리 로우 레벨을 가지는 것을 제외하면, 카운트 신호들(CNT1, CNT2) 및 미리 정해진 개수 등과 같은 다른 조건들은 도 4의 예와 실질적으로 동일하다.
시간 ta에서, 제2 리셋 신호(RST2)가 비활성화됨에 따라 제2 에지 검출부(120a)는 리셋되고, 제1 리셋 신호(RST1)가 활성화됨에 따라 제1 에지 검출부(110a)는 리셋 상태에서 해제된다. 제1 에지 검출부(110a)는 상기 입력 신호(FIN)의 상승 에지를 2개만큼 카운트한다.
상기 입력 신호(FIN)의 상승 에지를 2개 카운트한 이후에, 시간 tb에서 제1 카운트 신호(CNT1)가 활성화된다. 제1 지연 신호(DS1)는 제1 카운트 신호(CNT1)가 활성화되더라도 제1 지연부(1322)의 지연 시간(d1) 동안 논리 하이 레벨로 유지되므로, 제1 카운트 신호(CNT1) 및 제1 지연 신호(DS1) 모두가 논리 하이 레벨을 가지며 제1 구동 신호(DRV1)는 논리 하이 레벨에서 논리 로우 레벨로 천이된다. 따라서, 구동부(134)의 PMOS 트랜지스터(MP)가 활성화되고 출력 신호(FOUT)는 논리 로우 레벨에서 논리 하이 레벨로 천이된다.
출력 신호(FOUT)가 논리 로우 레벨에서 논리 하이 레벨로 천이됨에 따라, 시간 tc에서 제1 리셋 신호(RST1)는 비활성화되며 제2 리셋 신호(RST2)는 활성화된다. 제1 리셋 신호(RST1)가 비활성화됨에 따라 제1 에지 검출부(110a)는 리셋되고 제1 카운트 신호(CNT1)는 비활성화된다. 제2 리셋 신호(RST2)가 활성화됨에 따라 제2 에지 검출부(120a)는 리셋 상태에서 해제되며, 상기 입력 신호(FIN)의 상승 에지를 2개만큼 카운트한다. 래치부(136)에 의하여 출력 노드(NO)는 논리 하이 레벨을 유지한다.
상기 입력 신호(FIN)의 상승 에지를 2개 카운트한 이후에, 시간 td에서 제2 카운트 신호(CNT2)가 활성화된다. 제2 지연 신호(DS2)는 제2 카운트 신호(CNT2)가 활성화되더라도 제2 지연부(1324)의 지연 시간(d2) 동안 논리 하이 레벨로 유지되므로, 제2 카운트 신호(CNT2) 및 제2 지연 신호(DS2) 모두가 논리 하이 레벨을 가지며 제2 구동 신호(DRV2)는 논리 로우 레벨에서 논리 하이 레벨로 천이된다. 따라서, 구동부(134)의 NMOS 트랜지스터(MN)가 활성화되고 출력 신호(FOUT)는 논리 하이 레벨에서 논리 로우 레벨로 천이된다.
출력 신호(FOUT)가 논리 하이 레벨에서 논리 로우 레벨로 천이됨에 따라, 시간 te에서 제2 리셋 신호(RST2)는 비활성화되며 제1 리셋 신호(RST1)는 활성화된다. 제2 리셋 신호(RST2)가 비활성화됨에 따라 제2 에지 검출부(120a)는 리셋되고 제2 카운트 신호(CNT2)는 비활성화된다. 제1 리셋 신호(RST1)가 활성화됨에 따라 제1 에지 검출부(110a)는 리셋 상태에서 해제되며, 상기 입력 신호(FIN)의 상승 에지를 2개만큼 카운트한다. 래치부(136)에 의하여 출력 노드(NO)는 논리 로우 레벨을 유지한다.
본 발명의 일 실시예에 따른 주파수 분주기(100a)는 상술한 바와 같은 동작을 반복적으로 수행하여, 제1 구동 신호(DRV1)의 천이 시점(tb)부터 제2 구동 신호(DRV2)의 천이 시점(td)까지 논리 하이 레벨을 가지고 제2 구동 신호(DRV2)의 천이 시점(td)부터 제1 구동 신호(DRV1)의 다음 천이 시점까지 논리 로우 레벨을 가지는 출력 신호(FOUT)를 발생할 수 있으며, 짝수 분주를 수행하는 경우에 50:50의 듀티비를 가지는 출력 신호(FOUT)를 발생할 수 있다.
이하에서는 도 2, 도 3a 및 도 6을 참조하여 주파수 분주기(100a)의 동작의 일 예를 상세하게 설명하도록 한다.
도 6에서, 주파수 분주기(100a)는 홀수 분주 모드로 동작하며 분주비는 5이다. 즉, 제2 쉬프트 레지스터(122a)에 포함된 플립플롭들(FF21, ..., FF2n)이 제1 쉬프트 레지스터(112a)에 포함된 플립플롭들(FF11, ..., FF1n)과 서로 동일한 종류로 구현된 경우에, 선택 신호(SEL)는 논리 하이 레벨을 가지고, 분주 제어 신호(DCON)는 3에 상응하는 값을 가지며, 에지 검출부들(110a, 120a)은 각각 세 번째 플립플롭들의 출력을 제1 및 제2 카운트 신호(CNT1, CNT2)로 출력할 수 있다. 다른 예에서, 멀티플렉서들(114a, 124a)이 생략되는 경우에, 쉬프트 레지스터들(112a, 122a)은 각각 세 개의 플립플롭을 포함하며, 가장 후단에 위치하는 상기 세 번째 플립플롭들의 출력을 제1 및 제2 카운트 신호(CNT1, CNT2)로 출력할 수 있다. 상기 미리 정해진 개수는 분주 제어 신호(DCON)의 값 또는 쉬프트 레지스터들(112a, 122a)에 포함되는 플립플롭의 개수에 상응하는 3개이다.
시간 t6에서, 제2 리셋 신호(RST2)는 비활성화되고 제1 리셋 신호(RST1)는 활성화되며, 제1 에지 검출부(110a)는 리셋 상태에서 해제되고 상기 입력 신호(FIN)의 상승 에지를 3개만큼 카운트한다. 상기 입력 신호(FIN)의 상승 에지를 3개 카운트한 이후에, 시간 t7에서 제1 카운트 신호(CNT1)가 활성화되며, 제1 구동 신호(DRV1)는 논리 하이 레벨에서 논리 로우 레벨로 천이된다. 따라서, 구동부(134)의 PMOS 트랜지스터(MP)가 활성화되며, 출력 신호(FOUT)는 논리 로우 레벨에서 논리 하이 레벨로 천이된다. 출력 신호(FOUT)가 논리 로우 레벨에서 논리 하이 레벨로 천이됨에 따라, 시간 t8에서 제1 리셋 신호(RST1)는 비활성화되며 제2 리셋 신호(RST2)는 활성화된다. 제1 리셋 신호(RST1)가 비활성화됨에 따라 제1 에지 검출부(110a)는 리셋되고 제1 카운트 신호(CNT1)는 비활성화된다. 제2 리셋 신호(RST2)가 활성화됨에 따라 제2 에지 검출부(120a)는 리셋 상태에서 해제되며, 상기 입력 신호(FIN)의 하강 에지를 3개만큼 카운트한다. 래치부(136)에 의하여 출력 노드(NO)는 논리 하이 레벨을 유지한다.
상기 입력 신호(FIN)의 하강 에지를 3개 카운트한 이후에, 시간 t9에서 제2 카운트 신호(CNT2)가 활성화되며, 제2 구동 신호(DRV2)는 논리 로우 레벨에서 논리 하이 레벨로 천이된다. 따라서, 구동부(134)의 NMOS 트랜지스터(MN)가 활성화되며, 출력 신호(FOUT)는 논리 하이 레벨에서 논리 로우 레벨로 천이된다. 출력 신호(FOUT)가 논리 하이 레벨에서 논리 로우 레벨로 천이됨에 따라, 시간 t10에서 제2 리셋 신호(RST2)는 비활성화되며 제1 리셋 신호(RST1)는 활성화된다. 제2 리셋 신호(RST2)가 비활성화됨에 따라 제2 에지 검출부(120a)는 리셋되고 제2 카운트 신호(CNT2)는 비활성화된다. 제1 리셋 신호(RST1)가 활성화됨에 따라 제1 에지 검출부(110a)는 리셋 상태에서 해제되며, 상기 입력 신호(FIN)의 상승 에지를 3개만큼 카운트한다. 래치부(136)에 의하여 출력 노드(NO)는 논리 로우 레벨을 유지한다.
도 4 내지 도 6에서는 제1 에지 검출부(110a)가 상기 입력 신호(FIN)의 상승 에지를 검출하며 제2 에지 검출부(120a)가 홀수 분주 모드에서 상기 입력 신호(FIN)의 하강 에지를 검출하고 짝수 분주 모드에서 상기 입력 신호(FIN)의 상승 에지를 검출하는 경우를 도시하였지만, 실시예에 따라서 제1 에지 검출부(110a)가 상기 입력 신호(FIN)의 하강 에지를 검출하며 제2 에지 검출부(120a)가 홀수 분주 모드에서 상기 입력 신호(FIN)의 상승 에지를 검출하고 짝수 분주 모드에서 상기 입력 신호(FIN)의 하강 에지를 검출할 수도 있다. 또한, 모드 선택부(도 2의 140)가 도 3a의 모드 선택부(140a)와 같은 구조를 가지고 제2 쉬프트 레지스터(122a)에 포함된 플립플롭들(FF21, ..., FF2n)이 제1 쉬프트 레지스터(112a)에 포함된 플립플롭들(FF11, ..., FF1n)과 서로 동일한 종류로 구현된 경우를 예로 설명하였지만, 모드 선택부(도 2의 140)는 도 3b의 모드 선택부(140b)와 같은 구조를 가지고 제2 쉬프트 레지스터(122a)에 포함된 플립플롭들(FF21, ..., FF2n)이 제1 쉬프트 레지스터(112a)에 포함된 플립플롭들(FF11, ..., FF1n)과 서로 상이한 종류로 구현될 수도 있다.
도 7은 도 2의 주파수 분주기의 분주비의 예들을 나타내는 표이다.
도 7을 참조하면, 선택 신호(SEL)의 논리 레벨에 기초하여 주파수 분주기(100a)의 분주비가 홀수 분주비인지 짝수 분주비인지 결정될 수 있으며, 분주 제어 신호(DCON)의 값에 따라 분주비의 크기가 결정될 수 있다. 예를 들어, 분주 제어 신호(DCON)의 값이 n에 상응하는 경우에, 주파수 분주기(100a)의 분주비는 상기 제1 동작 모드에서(즉, 선택 신호(SEL)가 제1 논리 레벨(H)을 가지는 경우에) (2n-1)이고 상기 제2 동작 모드에서(즉, 선택 신호(SEL)가 제2 논리 레벨(L)을 가지는 경우에) 2n일 수 있다. 선택 신호(SEL) 및 분주 제어 신호(DCON)에 기초하여 주파수 분주기(100a)의 분주비가 효율적으로 변경될 수 있다.
한편, 도 2의 멀티플렉서들(114a, 124a)이 생략되는 경우에, 분주 제어 신호(DCON)의 값은 쉬프트 레지스터들(112a, 122a)에 포함되는 플립플롭의 개수에 상응할 수 있다. 예를 들어, 쉬프트 레지스터들(112a, 122a)이 n개의 플립플롭들을 포함하는 경우에, 주파수 분주기(100a)의 분주비는 선택 신호(SEL)가 제1 논리 레벨(H)을 가지는 경우에 (2n-1)이고 선택 신호(SEL)가 제2 논리 레벨(L)을 가지는 경우에 2n일 수 있다.
도 8은 도 1의 주파수 분주기의 다른 예를 나타내는 도면이다.
도 8을 참조하면, 주파수 분주기(100b)는 제1 에지 검출부(110b), 제2 에지 검출부(120b), 펄스 트리거드 버퍼부(130), 모드 선택부(140) 및 리셋 신호 발생부(150)를 포함할 수 있다.
도 8의 주파수 분주기(100b)에 포함되는 펄스 트리거드 버퍼부(130), 모드 선택부(140) 및 리셋 신호 발생부(150)는 각각 도 2의 주파수 분주기(100a)에 포함되는 펄스 트리거드 버퍼부(130), 모드 선택부(140) 및 리셋 신호 발생부(150)와 실질적으로 동일한 구성을 가진다. 따라서 동일한 구성요소에 대해서 동일한 참조부호를 사용하였으며, 중복되는 설명은 생략하도록 한다.
제1 에지 검출부(110b)는 상기 입력 신호(FIN)의 제1 에지를 검출하여 제1 카운트 신호(CNT1)를 발생하며, 제1 카운터(116)를 포함할 수 있다. 제1 카운터(116)는 분주 제어 신호(DCON)에 기초하여 제1 카운트 신호(CNT1)를 발생할 수 있다. 제1 카운트 신호(CNT1)는 상기 입력 신호(FIN)의 제1 에지들이 미리 정해진 개수만큼 카운트된 경우에 활성화될 수 있다.
제2 에지 검출부(120b)는 상기 동작 모드에 따라 상기 입력 신호(FIN)의 제1 에지 또는 상기 입력 신호(FIN)의 제2 에지를 검출하여 제2 카운트 신호(CNT2)를 발생하며, 제2 카운터(126)를 포함할 수 있다. 제2 카운터(126)는 분주 제어 신호(DCON)에 기초하여 제2 카운트 신호(CNT2)를 발생할 수 있다. 제2 카운트 신호(CNT2)는 상기 제1 동작 모드에서 상기 입력 신호(FIN)의 제2 에지들이 상기 미리 정해진 개수만큼 카운트된 경우에 활성화되고 상기 제2 동작 모드에서 상기 입력 신호(FIN)의 제1 에지들이 상기 미리 정해진 개수만큼 카운트된 경우에 활성화될 수 있다. 제1 카운터(116) 및 제2 카운터(126)는 동기식(synchronous) 카운터일 수 있으며, n비트의 이진 카운터일 수 있다.
일 실시예에서, 제1 카운트 신호(CNT) 및 제2 카운트 신호(CNT2)는 제1 카운터(116) 및 제2 카운터(126)에서 카운팅되는 카운트 값의 최상위 비트(most significant bit; MSB)에 상응할 수 있으며, 분주 제어 신호(DCON)에 기초하여 제1 카운터(116) 및 제2 카운터(126)의 초기값이 설정될 수 있다. 예를 들어, 제1 카운터(116)가 일반적인 이진 카운터이고 n은 3이라고 가정하면, 도 6의 타이밍도와 같은 동작을 구현하기 위하여 제1 카운터(116)의 초기값이 001로 설정될 수 있다. 이 경우, 시간이 지남에 따라 제1 카운터(116)의 카운트 값은 010, 011, 100 순으로 변경되며, 상기 입력 신호(FIN)의 상승 에지를 3개 카운트한 이후에 상기 카운트 값의 최상위 비트인 제1 카운트 신호(CNT)가 활성화될 수 있다. 다른 예에서, 제1 카운터(116)가 링 카운터(ring counter) 또는 존슨 카운터(Johnson counter)이고 n은 3이라고 가정하면, 도 6의 타이밍도와 같은 동작을 구현하기 위하여 제1 카운터(116)의 초기값이 000으로 설정될 수 있다. 이 경우, 시간이 지남에 따라 제1 카운터(116)의 카운트 값은 링 카운터의 경우에 001, 010, 100 순으로 변경되고 존슨 카운터의 경우 001, 011, 111 순으로 변경되며, 상기 입력 신호(FIN)의 상승 에지를 3개 카운트한 이후에 상기 카운트 값의 최상위 비트인 제1 카운트 신호(CNT)가 활성화될 수 있다.
다른 실시예에서, 제1 카운터(116) 및 제2 카운터(126)는 분주 제어 신호(DCON)에 기초하여 제1 카운터(116) 및 제2 카운터(126)에서 카운팅되는 카운트 값의 비트들 중 하나를 제1 카운트 신호(CNT) 및 제2 카운트 신호(CNT2)로 출력할 수 있다. 예를 들어, 제1 카운터(116)가 링 카운터 또는 존슨 카운터이고 n은 3이며 초기값이 000으로 고정되어 있다고 가정하면, 제1 카운터(116)의 카운트 값은 시간이 지남에 따라 링 카운터의 경우에 001, 010, 100 순으로 변경되고 존슨 카운터의 경우 001, 011, 111 순으로 변경되므로, 분주 제어 신호(DCON)의 값이 2에 상응하는 경우에 제1 카운터(116)의 카운트 값의 두 번째 비트를 제1 카운트 신호(CNT1)로 출력하며, 분주 제어 신호(DCON)의 값이 3에 상응하는 경우에 제1 카운터(116)의 카운트 값의 세 번째 비트(즉, MSB)를 제1 카운트 신호(CNT1)로 출력할 수 있다.
도 8의 주파수 분주기(100b)는 도 4 내지 도 6을 참조하여 설명한 도 2의 주파수 분주기(100a)의 동작과 실질적으로 동일한 동작을 수행할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 주파수 분주기를 나타내는 블록도이다.
도 9를 참조하면, 주파수 분주기(200)는 제1 분주 회로(100), 제2 분주 회로(210) 및 출력 회로(220)를 포함한다.
제1 분주 회로(100)는 분주 제어 신호(DCON)에 기초하여 입력 신호(FIN)를 분주하여 제1 분주 신호(FO1)를 발생한다. 제1 분주 회로(100)는 짝수 분주 및 홀수 분주를 모두 수행하는 정수 분주기의 형태로 구현될 수 있다. 제1 분주 회로(100)는 도 1의 주파수 분주기(100)와 실질적으로 동일한 구성을 가지므로, 동일한 구성요소에 대해서 동일한 참조부호를 사용하였으며 중복되는 설명은 생략하도록 한다.
제2 분주 회로(210)는 분주 제어 신호(DCON)에 기초하여 입력 신호(FIN)를 분주하여 제2 분주 신호(FO2)를 발생한다. 제2 분주 회로(210)는 짝수 분주만을 수행하며 입력 신호(FIN)를 2분주하는 2분주 회로들이 m(m은 1이상의 자연수)개가 직렬 연결된 2m 분주기의 형태로 구현될 수 있다.
출력 회로(220)는 분주 제어 신호(DCON)에 기초하여 제1 분주 신호(FO1) 또는 제2 분주 신호(FO2)를 출력 신호(FOUT)로 제공할 수 있다.
일 실시예에서, 분주 제어 신호(DCON)에 기초하여 주파수 분주기(200)의 분주비가 결정될 수 있으며, 주파수 분주기(200)는 분주비에 따라 제1 분주 회로(100) 또는 제2 분주 회로(210)를 이용하여 출력 신호(FOUT)를 발생할 수 있다. 예를 들어, 분주 제어 신호(DCON)가 2m 에 상응하는 경우에, 즉, 주파수 분주기(200)의 분주비가 2m 인 경우에, 주파수 분주기(200)는 제2 분주 회로(210)를 이용하여 입력 신호(FIN)가 2m 분주된 제2 분주 신호(FO2)를 발생하며, 출력 회로(220)는 제2 분주 신호(FO2)를 출력 신호(FOUT)로 제공할 수 있다. 분주 제어 신호(DCON)가 x(x는 2m 이 아닌 1 이상의 정수)에 상응하는 경우에, 즉, 주파수 분주기(200)의 분주비가 x인 경우에, 주파수 분주기(200)는 제1 분주 회로(100)를 이용하여 입력 신호(FIN)가 x분주된 제1 분주 신호(FO1)를 발생하며, 출력 회로(220)는 제1 분주 신호(FO1)를 출력 신호(FOUT)로 제공할 수 있다. 다른 예에서, 주파수 분주기(200)는 분주비가 상대적으로 낮은 경우에 제1 분주 회로(100)를 이용하고 분주비가 상대적으로 높은 경우에 제2 분주 회로(210)를 이용하여 출력 신호(FOUT)를 발생할 수 있다.
도 1의 주파수 분주기(100)는, 에지 검출부들(110, 120)에 포함되는 플립플롭들(도 2의 FF11, ..., FF1n, FF21, ..., FF2n)의 딜레이에 따라서 입력 신호(FIN)의 주파수에 따른 동작 범위가 제한될 수 있다. 상기 플립플롭들의 딜레이(즉, C-to-Q 딜레이)는 클럭의 인가에서부터 신호의 출력까지 소요되는 시간을 나타낸다. 도 1의 주파수 분주기(100)가 홀수분주 시에 정상적으로 동작하기 위해서는 하기의 [수학식 1]을 만족해야 하며, 짝수분주 시에 정상적으로 동작하기 위해서는 하기의 [수학식 2]를 만족해야 한다.
[수학식 1]
N * dt < 1 / (2 * fin)
[수학식 2]
N * dt < 1 / fin
상기의 [수학식 1] 및 [수학식 2]에서, N은 에지 검출부들(110, 120)에 각각 포함되는 플립플롭의 개수, dt는 상기 플립플롭 하나의 딜레이, fin은 입력 신호(FIN)의 주파수를 나타낸다. 즉, 홀수분주 시에는 캐스케이드 연결된 플립플롭들 전체의 딜레이가 입력 신호(FIN)의 주기의 절반보다 작은 경우에, 제1 에지 검출부(110)의 검출 동작 이후에 제2 에지 검출부(120)의 검출 동작이 정상적으로 수행될 수 있다. 짝수분주 시에는 캐스케이드 연결된 플립플롭들 전체의 딜레이가 입력 신호(FIN)의 주기보다 작은 경우에, 제1 에지 검출부(110)의 검출 동작 이후에 제2 에지 검출부(120)의 검출 동작이 정상적으로 수행될 수 있다. 따라서, 상기와 같은 주파수 제한을 만족하는 범위에서 플립플롭을 추가하여 주파수 분주기(100)의 분주비를 증가시킬 수 있으나, 플립플롭을 지나치게 많이 추가하면 구조가 복잡해지고 전력 소모가 증가될 수 있다.
본 발명의 다른 실시예에 따른 주파수 분주기(200)는, 도 1의 주파수 분주기와 실질적으로 동일한 구조의 제1 분주 회로(100) 및 2m 분주기의 형태로 구현되는 제2 분주 회로(210)를 포함함으로써, 입력 신호(FIN)를 상대적으로 높은 분주비 또는 2m 분주비로 분주하는 경우에는 제2 분주 회로(210)를 이용하고, 입력 신호(FIN)를 상대적으로 낮은 분주비 또는 2m 이외의 정수 분주비로 분주하는 경우에는 제1 분주 회로(100)를 이용할 수 있다. 따라서, 주파수 분주기(200)의 분주비가 증가하는 경우에도 상대적으로 간단한 구조를 가지며, 회로 면적 및 전력 소모가 감소될 수 있다.
도 10은 본 발명의 일 실시예에 따른 위상 고정 루프를 나타내는 블록도이다.
위상 고정 루프(300)는 위상 주파수 검출기(310), 차지 펌프(320), 루프 필터(330), 전압 제어 발진기(340), 제1 분주기(350) 및 제2 분주기(360)를 포함한다.
위상 주파수 검출기(310)는 기준 신호(FREF) 및 피드백 신호(FFEED)의 위상 차이 및 주파수 차이에 상응하는 업 신호(UP) 및 다운 신호(DN)를 발생한다. 업 신호(UP)는 기준 신호(FREF)의 위상이 피드백 신호(FFEED)의 위상보다 앞설(lead) 때 활성화되고, 다운 신호(DN)는 기준 신호(FREF)의 위상이 피드백 신호(FFEED)의 위상보다 늦을(lag) 때 활성화될 수 있다. 기준 신호(FREF)는 외부의 회로 또는 장치에서 유선 또는 무선으로 전송된 신호이거나, 내부 또는 외부에 위치한 발진기에서 생성된 발진 신호일 수 있다. 예를 들어, 기준 신호(FREF)는 크리스탈 발진기에서 생성된 발진 신호일 수 있다.
차지 펌프(320)는 업 신호(UP) 및 다운 신호(DN)에 기초하여 제어 전류(ICON)를 발생한다. 루프 필터(330)는 제어 전류(ICON)를 필터링하여 제어 전압(VCON)을 발생하고 이를 일정하게 유지시키는 역할을 한다. 루프 필터(330)는 로우 패스 필터(Low Pass Filter)일 수 있다. 차지 펌프(320) 및 루프 필터(330)는 업 신호(UP)에 응답하여 제어 전압(VCON)의 전압 레벨을 상승시키고, 다운 신호(DN)에 응답하여 제어 전압(VCON)의 전압 레벨을 하강시킬 수 있다.
전압 제어 발진기(340)는 제어 전압(VCON)에 기초하여 발진 신호(FVCO)를 발생한다. 예를 들어, 전압 제어 발진기(340)는 제어 전압(VCON)에 기초하여 발진 신호(FVCO)의 주파수를 증가시키거나 감소시킬 수 있다.
제1 분주기(350)는 발진 신호(FVCO)를 분주하여 피드백 신호(FFEED)를 발생한다. 실시예에 따라서, 위상 고정 루프(300)는 제1 분주기(350)를 포함하지 않을 수 있으며, 이 경우 위상 주파수 검출기(310)는 피드백 신호(FFEED)로서 발진 신호(FVCO)를 그대로 수신할 수 있다.
제2 분주기(360)는 발진 신호(FVCO)를 분주하여 출력 신호(FOUT)를 발생한다. 제2 분주기(360)는 도 1의 주파수 분주기(100)와 실질적으로 동일한 구조를 가질 수 있으며, 제1 에지 검출부(361), 제2 에지 검출부(362), 펄스 트리거드 버퍼부(363), 모드 선택부(364) 및 리셋 신호 발생부(365)를 포함할 수 있다. 제2 분주기(360)는 발진 신호(FVCO)의 제1 에지(예를 들어, 상승 에지)와 제2 에지(예를 들어, 하강 에지)를 독립적으로 검출하여 출력 신호(FOUT)를 발생할 수 있다. 실시예에 따라서, 제2 분주기(360)는 도 2의 주파수 분주기(100a), 도 8의 주파수 분주기(100b), 도 9의 주파수 분주기(200) 또는 이와 유사한 구성의 주파수 분주기로 구현될 수 있다.
도 11은 본 발명의 일 실시예에 따른 디지털 위상 고정 루프를 나타내는 블록도이다.
디지털 위상 고정 루프(400)는 디지털 위상 주파수 검출기(410), 디지털 루프 필터(430), 디지털 제어 발진기(440), 제1 분주기(450) 및 제2 분주기(460)를 포함한다.
디지털 위상 주파수 검출기(410)는 기준 신호(FREF) 및 피드백 신호(FFEED)의 위상 차이 및 주파수 차이에 상응하는 디지털 위상차 신호(DOUT)를 발생한다.
디지털 루프 필터(430)는 디지털 위상차 신호(DOUT)를 필터링하여 디지털 제어 신호(DCTL)를 발생한다. 디지털 루프 필터(430)는 로우 패스 필터일 수 있으며, “α+β*z-1/(1-z-1)”의 전달 함수를 가질 수 있다.
디지털 제어 발진기(440)는 디지털 제어 신호(DCTL)에 기초하여 발진 신호(FDCO)를 발생한다. 예를 들어, 디지털 제어 발진기(440)는 디지털 제어 신호(DCTL)에 기초하여 발진 신호(FDCO)의 주파수를 증가시키거나 감소시킬 수 있다.
제1 분주기(450)는 발진 신호(FDCO)를 분주하여 피드백 신호(FFEED)를 발생한다. 실시예에 따라서, 디지털 위상 고정 루프(400)는 제1 분주기(450)를 포함하지 않을 수 있으며, 이 경우 디지털 위상 주파수 검출기(410)는 피드백 신호(FFEED)로서 발진 신호(FDCO)를 그대로 수신할 수 있다.
제2 분주기(460)는 발진 신호(FDCO)를 분주하여 출력 신호(FOUT)를 발생한다. 제2 분주기(460)는 도 1의 주파수 분주기(100)와 실질적으로 동일한 구조를 가질 수 있으며, 제1 에지 검출부(461), 제2 에지 검출부(462), 펄스 트리거드 버퍼부(463), 모드 선택부(464) 및 리셋 신호 발생부(465)를 더 포함할 수 있다. 제2 분주기(460)는 발진 신호(FDCO)의 제1 에지(예를 들어, 상승 에지)와 제2 에지(예를 들어, 하강 에지)를 독립적으로 검출하여 출력 신호(FOUT)를 발생할 수 있다.
본 발명의 일 실시예에 따른 위상 고정 루프(300) 및 디지털 위상 고정 루프(400)는, 추가적인 구성 없이 홀수 분주 및 짝수 분주 모두에 대하여 50:50의 듀티비를 가지는 출력 신호(FOUT)를 발생하고 분주비를 효율적으로 변경할 수 있는 제2 분주기(360, 460)를 포함함으로써, 상대적으로 간단한 구조를 가지면서 출력 신호(FOUT)의 주파수를 효율적으로 조절할 수 있어 주파수 해상도(resolution) 특성이 향상될 수 있다. 위상 고정 루프(300) 및 디지털 위상 고정 루프(400)는 반도체 장치에서 차지하는 면적 및 전력 소모가 감소될 수 있으며, 클럭 신호의 상승 에지와 하강 에지를 모두 사용하는 DDR(Double Data Rate) 시스템, 고속의 연산을 수행하는 ARM(Advanced Risc Machine) 프로세서, 고속 데이터 전송을 목적으로 하는 SERDES(Serializer/Deserializer) 등과 같이 클럭 신호의 듀티비가 중요한 시스템에 적용될 수 있다.
한편, 도시하지는 않았지만, 위상 고정 루프(300) 및 디지털 위상 고정 루프(400)에 포함되는 제1 분주기(350, 450) 역시 도 1의 주파수 분주기(100)와 실질적으로 동일한 구조를 가질 수 있다. 또한 위상 고정 루프(300) 및 디지털 위상 고정 루프(400)는 입력 신호를 분주하여 기준 신호(FREF)를 발생하는 제3 분주기를 더 포함할 수 있으며, 상기 제3 분주기 역시 도 1의 주파수 분주기(100)와 실질적으로 동일한 구조를 가질 수 있다.
도 12는 본 발명의 실시예들에 따른 위상 고정 루프를 포함하는 집적 회로를 나타내는 블록도이다.
도 12를 참조하면, 집적 회로(1100)는 위상 고정 루프(1110) 및 내부 회로(1120)를 포함한다. 실시예에 따라, 집적 회로(1100)는 어플리케이션 프로세서(Application Processor; AP), 마이크로프로세서(Microprocessor), 중앙 처리 장치(Central Processing Unit; CPU), ASIC(Application-Specific Integrated Circuit), 모바일 SoC(Mobile System on Chip), 멀티미디어(Multimedia) SoC, 스마트 카드, 또는 이와 유사한 장치 또는 시스템일 수 있다.
위상 고정 루프(1110)는 기준 신호(FREF)에 기초하여 원하는 주파수 또는 위상을 가지는 출력 신호(FOUT)를 생성할 수 있다. 실시예에 따라서, 기준 신호(FREF)는 외부의 회로 또는 장치에서 유선 또는 무선으로 전송된 신호이거나, 내부 또는 외부에 위치한 발진기에서 생성된 발진 신호일 수 있다. 위상 고정 루프(1110)는 도 10의 위상 고정 루프(300) 또는 도 11의 디지털 위상 고정 루프(400)일 수 있으며, 추가적인 구성 없이 홀수 분주 및 짝수 분주 모두에 대하여 50:50의 듀티비를 가지는 출력 신호(FOUT)를 발생하고 분주비를 효율적으로 변경할 수 있는 정수 분주기를 포함함으로써, 간단한 구조를 가지고 전력 소모가 감소되며, 출력 신호(FOUT)의 주파수를 효율적으로 조절할 수 있어 주파수 해상도 특성이 향상될 수 있다.
내부 회로(1120)는 출력 신호(FOUT)에 기초하여 구동할 수 있다. 예를 들어, 내부 회로(1120)는 출력 신호(FOUT)를 내부 회로(1120)의 구동을 위한 클럭 신호로 사용할 수 있다.
도 13은 본 발명의 실시예들에 따른 위상 고정 루프를 포함하는 송수신기를 나타내는 블록도이다.
도 13을 참조하면, 송수신기(1200)는 안테나(1210), 무선부(1220) 및 베이스밴드 프로세서(1230)를 포함한다.
무선부(1220)는 안테나(1210)를 통하여 수신된 무선 신호를 베이스밴드 신호로 변환하여 베이스밴드 프로세서(1230)에 제공하고, 베이스밴드 프로세서(1230)로부터 제공된 베이스밴드 신호를 무선 신호로 변환하여 안테나(1210)를 통하여 송신할 수 있다. 실시예에 따라서, 무선부(1220)는 무선 신호를 베이스밴드 신호로 바로 변환하거나, 무선 신호를 중간 주파수(Intermediate Frequency; IF) 신호로 변환한 후 상기 중간 주파수 신호를 베이스 밴드 신호로 변환할 수 있다. 또한, 실시예에 따라서, 무선부(1220)는 무선 신호를 정위상(In-phase) 베이스밴드 신호 및 직교위상(Quadrature) 베이스밴드 신호로 변환할 수 있다.
예를 들어, 무선부(1220)는 스위치(1221), 저잡음 증폭기(Low Noise Amplifier; LNA, 1222), 수신 믹서(1223), 송신 믹서(1224), 전력 증폭기(Power Amplifier; PA, 1225), 국부 발진기(Local Oscillator; LO, 1226) 및 제1 위상 고정 루프(1227)를 포함할 수 있다. 실시예에 따라서, 무선부(1220)는 수신된 무선 신호의 노이즈 또는 대역 외 성분을 제거하거나, 송신될 무선 신호의 대역 외 스퓨리어스 성분(Spurious Component)을 제거하는 필터를 더 포함할 수 있다. 또한, 실시예에 따라서, 무선부(1220)는, 가변 이득 증폭기(Variable Gain Amplifier), 저역 통과 필터(Low Pass Filter) 등을 더 포함할 수 있다.
스위치(1221)는 안테나(1210)를 수신 경로 또는 송신 경로에 선택적으로 연결할 수 있다. 저잡음 증폭기(1222)는 잡음의 영향을 최소화하도록 낮은 잡음 지수(Noise Figure)를 가질 수 있고, 안테나(1210)를 통하여 수신된 무선 신호를 증폭할 수 있다. 수신 믹서(1223)는 저잡음 증폭기(1222)를 통하여 증폭된 상기 무선 신호를 제1 위상 고정 루프(1227)의 출력 신호와 믹싱하여 베이스밴드 신호로 다운-변환할 수 있다. 송신 믹서(1224)는 베이스밴드 프로세서(1230)로부터 제공된 베이스밴드 신호를 제1 위상 고정 루프(1227)의 출력 신호와 믹싱하여 무선 신호로 업-변환할 수 있다. 전력 증폭기(1225)는, 안테나(1210)를 통하여 일정 수준 이상의 전력을 가진 무선 신호가 송신되도록, 송신 믹서(1224)에 의해 업-변환된 무선 신호를 증폭할 수 있다.
국부 발진기(1226)는 발진 신호를 생성할 수 있다. 예를 들어, 국부 발진기(1226)는 크리스탈 발진기를 포함할 수 있다. 제1 위상 고정 루프(1227)는 국부 발진기(1226)로부터 제공된 발진 신호에 기초하여 원하는 주파수를 가지는 출력 신호를 생성할 수 있다.
베이스밴드 프로세서(1230)는 무선부(1220)로부터 수신된 베이스밴드 신호에 기초하여 데이터 처리를 수행하고, 무선부(1220)에 제공되는 베이스밴드 신호를 생성할 수 있다. 예를 들어, 베이스밴드 프로세서(1230)는, 베이스밴드 신호를 복조하여 데이터 스트림을 생성하고, 데이터 스트림을 변조하여 베이스밴드 신호를 생성하는 물리 계층 처리기(Physical Layer Processor; PHY)를 포함할 수 있다. 실시예에 따라서, 상기 물리 계층 처리기는, 베이스밴드 신호의 복조를 위한 고속 퓨리에 변환기(Fast Fourier Transformer; FFT), 디맵퍼(Demapper), 디인터리버(Deinterleaver), 채널 디코더(Channel Decoder) 등을 포함하고, 데이터 스트림을 변조하기 위한 채널 인코더(Channel Encoder), 인터리버(Interleaver), 맵퍼(Mapper), 역 고속 퓨리에 변환기(Inverse Fast Fourier Transformer; IFFT) 등을 포함할 수 있다.
베이스밴드 프로세서(1230)는 제2 위상 고정 루프(1231)를 포함할 수 있다. 예를 들어, 베이스밴드 프로세서(1230)는 제2 위상 고정 루프(1231)의 출력 신호를 베이스밴드 프로세서(1230)의 구동을 위한 클럭 신호로 사용할 수 있다.
제1 위상 고정 루프(1227) 및 제2 위상 고정 루프(1231)는 추가적인 구성 없이 홀수 분주 및 짝수 분주 모두에 대하여 50:50의 듀티비를 가지는 출력 신호(FOUT)를 발생하고 분주비를 효율적으로 변경할 수 있는 정수 분주기를 포함함으로써, 간단한 구조를 가지고 전력 소모가 감소되며, 출력 신호(FOUT)의 주파수를 효율적으로 조절할 수 있어 주파수 해상도 특성이 향상될 수 있다.
도 14는 본 발명의 실시예들에 따른 위상 고정 루프를 포함하는 메모리 장치를 나타내는 블록도이다.
도 14를 참조하면, 메모리 장치(1300)는 위상 고정 루프(1310), 메모리 코어(1320) 및 데이터 출력 버퍼(1330)를 포함한다. 실시예에 따라서, 메모리 장치(1300)는, 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 등과 같은 휘발성 메모리 장치들, 또는 이피롬(Erasable Programmable Read-Only Memory; EPROM), 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM), 플래시 메모리 장치(Flash Memory Device) 등과 같은 비휘발성 메모리 장치들 중 하나일 수 있으며, 특히 DDR SDRAM 또는 GDDR SDRAM일 수 있다.
위상 고정 루프(1310)는 기준 신호(FREF)에 기초하여 원하는 주파수를 가지는 출력 신호(FOUT)를 생성할 수 있다. 위상 고정 루프(1310)는 추가적인 구성 없이 홀수 분주 및 짝수 분주 모두에 대하여 50:50의 듀티비를 가지는 출력 신호(FOUT)를 발생하고 분주비를 효율적으로 변경할 수 있는 정수 분주기를 포함함으로써, 간단한 구조를 가지고 전력 소모가 감소되며, 출력 신호(FOUT)의 주파수를 효율적으로 조절할 수 있어 주파수 해상도 특성이 향상될 수 있다.
메모리 코어(1320)는 데이터 입력 버퍼(미도시)로부터 제공된 기입 데이터를 저장하는 기입 동작을 수행하고, 독출 데이터(DATA)를 생성하여 데이터 출력 버퍼(1330)에 제공하는 독출 동작을 수행할 수 있다. 메모리 코어(1320)는 위상 고정 루프(1310)의 출력 신호(FOUT)에 기초하여 상기 기입 동작 및/또는 상기 독출 동작을 수행할 수 있다. 도시되지는 않았지만, 메모리 코어(1320)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 어드레스 신호에 기초하여 상기 메모리 셀 어레이의 워드 라인 및 비트 라인을 선택하는 로우 디코더 및 컬럼 디코더, 및 선택된 메모리 셀들에 저장된 데이터를 감지하여 독출 데이터(DATA)를 생성하는 감지 증폭기를 포함할 수 있다.
데이터 출력 버퍼(1330)는 위상 고정 루프(1310)의 출력 신호(FOUT)에 응답하여 독출 데이터(DATA)를 출력 데이터(DOUT)로서 출력할 수 있다. 출력 데이터(DOUT)는 위상 고정 루프(1310)의 출력 신호(FOUT)에 동기되어 출력되고, 예를 들어, 메모리 컨트롤러와 같은 외부 장치에 제공될 수 있다.
도 15는 본 발명의 실시예들에 따른 위상 고정 루프를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 15를 참조하면, 모바일 시스템(1400)은 어플리케이션 프로세서(1410), 모뎀(1420), 휘발성 메모리 장치(1430), 비휘발성 메모리 장치(1440), 사용자 인터페이스(1450) 및 파워 서플라이(1460)를 포함한다. 실시예에 따라, 모바일 시스템(1400)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1410)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 어플리케이션 프로세서(1410)는 제1 위상 고정 루프(1411)를 포함할 수 있다. 어플리케이션 프로세서(1410)는 제1 위상 고정 루프(1411)에서 생성된 클럭 신호에 기초하여 구동할 수 있다. 실시예에 따라서, 어플리케이션 프로세서(1410)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1410)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 이 경우, ARM 코어 프로세서는 약 1GHz 미만의 시스템 클럭을 이용하여 동작하는 경우에 싱글 코어의 형태로 구현될 수 있고, 약 1GHz 이상의 시스템 클럭을 이용하여 고속으로 동작하는 차세대 프로세서의 경우에 멀티 코어의 형태로 구현될 수 있다. 또한, 상기와 같은 차세대 ARM 코어 프로세서는 AXI(Advanced eXtensible Interface) 버스를 통하여 주변 장치들과 통신을 수행할 수 있다. 또한, 실시예에 따라서, 어플리케이션 프로세서(1410)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
모뎀(1420)은 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 연결부(1420)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 모뎀(1420)은 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다. 모뎀(1420)은 제2 위상 고정 루프(1421)를 포함할 수 있다.
휘발성 메모리 장치(1430)는 어플리케이션 프로세서(1410)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 휘발성 메모리 장치(1430)는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 또는 이와 유사한 메모리로 구현될 수 있다. 휘발성 메모리 장치(1430)는 제3 위상 고정 루프(1431)를 포함할 수 있다.
비휘발성 메모리 장치(1440)는 모바일 시스템(1400)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(1440)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다. 비휘발성 메모리 장치(1440)는 제4 위상 고정 루프(1441)를 포함할 수 있다.
제1 위상 고정 루프(1411), 제2 위상 고정 루프(1421), 제3 디지털 위상 고정 루프(1431) 및 제4 디지털 위상 고정 루프(1441)는 각각 추가적인 구성 없이 홀수 분주 및 짝수 분주 모두에 대하여 50:50의 듀티비를 가지는 출력 신호를 발생하고 분주비를 효율적으로 변경할 수 있는 정수 분주기를 포함함으로써, 간단한 구조를 가지고 전력 소모가 감소되며, 출력 신호의 주파수를 효율적으로 조절할 수 있어 주파수 해상도 특성이 향상될 수 있다.
사용자 인터페이스(1450)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1460)는 모바일 시스템(1400)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라서, 모바일 시스템(1400)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(1400) 또는 모바일 시스템(1400)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 16은 본 발명의 실시예들에 따른 위상 고정 루프를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 16을 참조하면, 컴퓨팅 시스템(1500)은 프로세서(1510), 입출력 허브(1520), 입출력 컨트롤러 허브(1530), 적어도 하나의 메모리 모듈(1540) 및 그래픽 카드(1550)를 포함한다. 실시예에 따라서, 컴퓨팅 시스템(1500)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1510)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1510)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1510)는 제1 위상 고정 루프(1511)를 포함할 수 있다. 프로세서(1510)는 제1 위상 고정 루프(1511)에서 생성된 클럭 신호에 기초하여 구동할 수 있다. 실시예에 따라서, 프로세서(1510)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1510)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 이 경우, ARM 코어 프로세서는 약 1GHz 미만의 시스템 클럭을 이용하여 동작하는 경우에 싱글 코어의 형태로 구현될 수 있고, 약 1GHz 이상의 시스템 클럭을 이용하여 고속으로 동작하는 차세대 프로세서의 경우에 멀티 코어의 형태로 구현될 수 있다. 또한, 상기와 같은 차세대 ARM 코어 프로세서는 AXI(Advanced eXtensible Interface) 버스를 통하여 주변 장치들과 통신을 수행할 수 있다. 또한, 도 16에는 하나의 프로세서(1510)를 포함하는 컴퓨팅 시스템(1500)이 도시되어 있으나, 실시예에 따라서, 컴퓨팅 시스템(1500)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라서, 프로세서(1510)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1510)는 메모리 모듈(1540)의 동작을 제어하는 메모리 컨트롤러(미도시)를 포함할 수 있다. 프로세서(1510)에 포함된 메모리 컨트롤러는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 상기 메모리 컨트롤러와 메모리 모듈(1540) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1540)이 연결될 수 있다. 실시예에 따라서, 메모리 컨트롤러는 입출력 허브(1520) 내에 위치할 수 있다. 상기 메모리 컨트롤러를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(1540)은 상기 메모리 컨트롤러로부터 제공된 데이터를 저장하는 복수의 메모리 장치들을 포함할 수 있다. 또한, 메모리 모듈(1540)은 제4 위상 고정 루프(1541)를 포함할 수 있다. 일 실시예에서, 제4 위상 고정 루프(1541)는, 메모리 모듈(1540) 상에 배치될 수 있고, 상기 메모리 컨트롤러부터 제공된 신호들을 상기 메모리 장치들에 제공하기 위한 버퍼의 구동에 이용될 수 있다. 다른 실시예에서, 제4 위상 고정 루프(1541)는, 메모리 모듈(1540)에 포함된 상기 메모리 장치들 각각에 배치될 수 있고, 각 메모리 장치의 구동에 이용될 수 있다.
입출력 허브(1520)는 그래픽 카드(1550)와 같은 장치들과 프로세서(1510) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1520)는 제2 위상 고정 루프(1521)를 포함할 수 있다.
입출력 허브(1520)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1520)와 프로세서(1510)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 16에는 하나의 입출력 허브(1520)를 포함하는 컴퓨팅 시스템(1500)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1500)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1520)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1520)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1550)는 AGP 또는 PCIe를 통하여 입출력 허브(1520)와 연결될 수 있다. 그래픽 카드(1550)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1550)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 또한, 그래픽 카드(1550)는 제5 위상 고정 루프(1551)를 더 포함할 수 있다. 실시예에 따라서, 입출력 허브(1520)는, 입출력 허브(1520)의 외부에 위치한 그래픽 카드(1550)와 함께, 또는 그래픽 카드(1550) 대신에 입출력 허브(1520)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1520)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1530)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1530)는 제3 위상 고정 루프(1531)를 포함할 수 있다.
제1 디지털 위상 고정 루프(1511), 제2 디지털 위상 고정 루프(1521), 제3 디지털 위상 고정 루프(1531), 제4 디지털 위상 고정 루프(1541) 및 제5 디지털 위상 고정 루프(1551)는 각각 추가적인 구성 없이 홀수 분주 및 짝수 분주 모두에 대하여 50:50의 듀티비를 가지는 출력 신호를 발생하고 분주비를 효율적으로 변경할 수 있는 정수 분주기를 포함함으로써, 간단한 구조를 가지고 전력 소모가 감소되며, 출력 신호의 주파수를 효율적으로 조절할 수 있어 주파수 해상도 특성이 향상될 수 있다.
입출력 컨트롤러 허브(1530)는 내부 버스를 통하여 입출력 허브(1520)와 연결될 수 있다. 예를 들어, 입출력 허브(1520)와 입출력 컨트롤러 허브(1530)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1530)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1530)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라서, 프로세서(1510), 입출력 허브(1520) 및 입출력 컨트롤러 허브(1530)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1510), 입출력 허브(1520) 또는 입출력 컨트롤러 허브(1530) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 주파수 분주기 및 위상 고정 루프를 포함하는 임의의 장치 및 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 분주 제어 신호를 기초로 입력 신호의 제1 에지를 검출하여 제1 카운트 신호를 발생하는 제1 에지 검출부;
    선택 신호 및 상기 분주 제어 신호를 기초로 상기 입력 신호의 제1 에지 또는 상기 입력 신호의 제2 에지를 검출하여 제2 카운트 신호를 발생하는 제2 에지 검출부;
    상기 제1 카운트 신호 및 상기 제2 카운트 신호를 기초로 출력 노드의 논리 레벨을 천이하여, 상기 입력 신호를 미리 정해진 분주비로 분주한 출력 신호를 발생하는 펄스 트리거드 버퍼부; 및
    상기 선택 신호에 기초하여 상기 미리 정해진 분주비를 홀수 분주비 또는 짝수 분주비로 설정하는 모드 선택부를 포함하고,
    상기 펄스 트리거드 버퍼부는,
    상기 제1 카운트 신호에 기초하여 제1 구동 신호를 발생하고, 상기 제2 카운트 신호에 기초하여 제2 구동 신호를 발생하는 구동 신호 발생부;
    상기 제2 구동 신호에 응답하여 상기 출력 신호를 제1 논리 레벨에서 제2 논리 레벨로 천이시키고, 상기 제1 구동 신호에 응답하여 상기 출력 신호를 상기 제2 논리 레벨에서 상기 제1 논리 레벨로 천이시키는 구동부; 및
    상기 천이된 출력 신호의 논리 레벨을 유지시키는 래치부를 포함하며,
    상기 구동 신호 발생부는,
    상기 제1 카운트 신호를 지연하여 제1 지연 신호를 발생하는 제1 지연부;
    상기 제2 카운트 신호를 지연하여 제2 지연 신호를 발생하는 제2 지연부;
    상기 제1 카운트 신호와 상기 제1 지연 신호를 논리 연산하여 상기 제1 구동 신호를 발생하는 제1 논리 게이트; 및
    상기 제2 카운트 신호와 상기 제2 지연 신호를 논리 연산하여 상기 제2 구동 신호를 발생하는 제2 논리 게이트를 포함하는 주파수 분주기.
  2. 제 1 항에 있어서,
    상기 선택 신호가 상기 제1 논리 레벨을 가지는 경우에 상기 미리 정해진 분주비가 상기 홀수 분주비로 설정되는 제1 동작 모드로 동작하고, 상기 선택 신호가 상기 제2 논리 레벨을 가지는 경우에 상기 미리 정해진 분주비가 상기 짝수 분주비로 설정되는 제2 동작 모드로 동작하는 것을 특징으로 하는 주파수 분주기.
  3. 제 2 항에 있어서,
    상기 제2 에지 검출부는 상기 제1 동작 모드에서 상기 입력 신호의 제2 에지를 검출하고 상기 제2 동작 모드에서 상기 입력 신호의 제1 에지를 검출하여 상기 제2 카운트 신호를 발생하는 것을 특징으로 하는 주파수 분주기.
  4. 제 3 항에 있어서,
    상기 출력 신호는 상기 제1 카운트 신호에 기초하여 상기 제2 논리 레벨에서 상기 제1 논리 레벨로 천이되고, 상기 제2 카운트 신호에 기초하여 상기 제1 논리 레벨에서 상기 제2 논리 레벨로 천이되는 것을 특징으로 하는 주파수 분주기.
  5. 제 4 항에 있어서,
    상기 출력 신호의 듀티비는 상기 홀수 분주비 및 상기 짝수 분주비 모두에 대해서 50:50인 것을 특징으로 하는 주파수 분주기.
  6. 제 2 항에 있어서,
    상기 제1 에지 검출부는, 캐스케이드(cascade) 형태로 연결되는 복수의 제1 플립플롭들을 구비하며 상기 입력 신호의 제1 에지에 응답하여 동작하는 제1 쉬프트 레지스터(shift register)를 포함하고,
    상기 제2 에지 검출부는, 캐스케이드 형태로 연결되는 복수의 제2 플립플롭들을 구비하며 상기 제1 동작 모드에서 상기 입력 신호의 제2 에지에 응답하여 동작하고 상기 제2 동작 모드에서 상기 입력 신호의 제1 에지에 응답하여 동작하는 제2 쉬프트 레지스터를 포함하는 것을 특징으로 하는 주파수 분주기.
  7. 제 6 항에 있어서,
    상기 제1 쉬프트 레지스터 및 상기 제2 쉬프트 레지스터는 각각 n(n은 1 이상의 자연수)개의 플립플롭들을 포함하며, 상기 미리 정해진 분주비는 상기 제1 동작 모드에서 (2n-1)이고 상기 제2 동작 모드에서 2n인 것을 특징으로 하는 주파수 분주기.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 출력 신호에 기초하여 상기 제1 에지 검출부 및 상기 제2 에지 검출부를 교번적으로 리셋시키는 제1 리셋 신호 및 제2 리셋 신호를 발생하는 리셋 신호 발생부를 더 포함하는 것을 특징으로 하는 주파수 분주기.
  10. 기준 신호 및 피드백 신호의 위상 차이 및 주파수 차이에 상응하는 업 신호 및 다운 신호를 발생하는 위상 주파수 검출기;
    상기 업 신호 및 상기 다운 신호에 기초하여 제어 전류를 발생하는 차지 펌프;
    상기 제어 전류를 필터링하여 제어 전압을 발생하는 루프 필터;
    상기 제어 전압에 기초하여 발진 신호를 발생하는 전압 제어 발진기;
    상기 발진 신호를 분주하여 상기 피드백 신호를 발생하는 제1 분주기; 및
    상기 발진 신호를 분주하여 출력 신호를 발생하는 제2 분주기를 포함하고,
    상기 제2 분주기는,
    분주 제어 신호를 기초로 발진 신호의 제1 에지를 검출하여 제1 카운트 신호를 발생하는 제1 에지 검출부;
    선택 신호 및 상기 분주 제어 신호를 기초로 상기 발진 신호의 제1 에지 또는 상기 발진 신호의 제2 에지를 검출하여 제2 카운트 신호를 발생하는 제2 에지 검출부;
    상기 제1 카운트 신호 및 상기 제2 카운트 신호를 기초로 출력 노드의 논리 레벨을 천이하여, 상기 발진 신호를 미리 정해진 분주비로 분주한 상기 출력 신호를 발생하는 펄스 트리거드 버퍼부; 및
    상기 선택 신호에 기초하여 상기 미리 정해진 분주비를 홀수 분주비 또는 짝수 분주비로 설정하는 모드 선택부를 포함하고,
    상기 펄스 트리거드 버퍼부는,
    상기 제1 카운트 신호에 기초하여 제1 구동 신호를 발생하고, 상기 제2 카운트 신호에 기초하여 제2 구동 신호를 발생하는 구동 신호 발생부;
    상기 제2 구동 신호에 응답하여 상기 출력 신호를 제1 논리 레벨에서 제2 논리 레벨로 천이시키고, 상기 제1 구동 신호에 응답하여 상기 출력 신호를 상기 제2 논리 레벨에서 상기 제1 논리 레벨로 천이시키는 구동부; 및
    상기 천이된 출력 신호의 논리 레벨을 유지시키는 래치부를 포함하며,
    상기 구동 신호 발생부는,
    상기 제1 카운트 신호를 지연하여 제1 지연 신호를 발생하는 제1 지연부;
    상기 제2 카운트 신호를 지연하여 제2 지연 신호를 발생하는 제2 지연부;
    상기 제1 카운트 신호와 상기 제1 지연 신호를 논리 연산하여 상기 제1 구동 신호를 발생하는 제1 논리 게이트; 및
    상기 제2 카운트 신호와 상기 제2 지연 신호를 논리 연산하여 상기 제2 구동 신호를 발생하는 제2 논리 게이트를 포함하는 위상 고정 루프.
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