KR20140050700A - 핀 구조물을 갖는 반도체 디바이스 및 그 제조 방법 - Google Patents

핀 구조물을 갖는 반도체 디바이스 및 그 제조 방법 Download PDF

Info

Publication number
KR20140050700A
KR20140050700A KR1020147005446A KR20147005446A KR20140050700A KR 20140050700 A KR20140050700 A KR 20140050700A KR 1020147005446 A KR1020147005446 A KR 1020147005446A KR 20147005446 A KR20147005446 A KR 20147005446A KR 20140050700 A KR20140050700 A KR 20140050700A
Authority
KR
South Korea
Prior art keywords
layer
forming
heavily doped
semiconductor substrate
substrate
Prior art date
Application number
KR1020147005446A
Other languages
English (en)
Other versions
KR101891373B1 (ko
Inventor
토마스 호프만
스코트 이. 톰슨
Original Assignee
수볼타, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 수볼타, 인크. filed Critical 수볼타, 인크.
Publication of KR20140050700A publication Critical patent/KR20140050700A/ko
Application granted granted Critical
Publication of KR101891373B1 publication Critical patent/KR101891373B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

반도체 디바이스 제조 방법은 반도체 기판을 제공하는 단계를 포함한다. 상기 방법은 또한 상기 반도체 기판의 적어도 하나의 영역에서 반도체 기판의 표면에 고농도로 도핑된 구역을 형성하는 단계를 포함하며, 상기 고농도로 도핑된 구역은 반도체 기판의 도핑 농도보다 큰 도핑 농도를 갖는 고농도로 도핑된 층을 구비한다. 상기 방법은 또한 상기 반도체 기판 상에 반도체 재료의 추가 층을 형성하는 단계를 포함하며, 상기 추가 층은 실질적으로 도핑되지 않은 층을 포함한다. 상기 방법은 핀 구조물을 갖는 비에칭 부분과 상기 추가 층을 통해서 연장되는 에칭 부분을 형성하기 위해 상기 반도체 기판에 제1 제거 공정을 적용하는 단계와, 이후 상기 핀 구조물을 다른 구조물로부터 절연시키는 단계를 추가로 포함한다.

Description

핀 구조물을 갖는 반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICES HAVING FIN STRUCTURES AND FABRICATION METHODS THEREOF}
(관련 출원에 대한 상호-참조)
본 출원은, 2011년 8월 5일자로 출원되고 발명의 명칭이 "멀티게이트 트랜지스터(Multigate Transistors)"이며 그 내용 전체가 본 명세서에 원용되는 미국 가특허출원 제61/515,452호를 우선권으로 주장한다.
본 발명은 일반적으로 반도체 디바이스에 관한 것이며, 보다 구체적으로는 핀 구조물뿐 아니라 동일 기판 상의 평면 트랜지스터를 핀-기반(fin-based) 트랜지스터로서 포함하기 위한 통합 계획을 구비하는 반도체 디바이스에 관한 것이다.
반도체 산업이 22 nm 기술 노드 이상을 주시하고 있기 때문에, 일부 제작자는 평면 CMOS 트랜지스터에서 3차원(3D) FinFET 디바이스 아키텍처로의 이행을 고려하고 있다. 채널 위에 안착하는 평면 트랜지스터 내의 게이트와 대조적으로, FinFET의 게이트는 채널 주위를 감싸서, 복수의 측부로부터의 정전 제어를 제공한다. 평면 트랜지스터에 비해서, 이러한 FinFET는 개선된 채널 제어를 제공하며, 따라서 단채널(short channel) 효과를 제공한다. 그 본질적으로 우수한 정전 제어로 인해, FinFET의 디바이스 정전기는 디바이스(Fin)의 폭이 적극적으로 스케일링(통상 22 nm 미만 노드 용도에서는 10-15 nm 정도)됨에 따라 개선된다. 이는 소위 "더블 게이트" 전계 효과의 결과이며, 핀 폭(Wfin)이 감소함에 따라 작은 게이트 길이(Lg)에서 상당한 DIBL 감소로 정량화될 수 있다.
벌크 실리콘 상의 FinFET의 특정 통합(Bulk-FinFET)을 위해서, Si Fin 바로 아래에서의 "접지면(ground plane)" 사용이 검토되고 있다. 이 접지면은, 저농도로 도핑되고 게이트의 직접 제어 하에 있지 않은 임의의 영역에서 소스와 드레인 사이의 잠재적 누설 경로를 방지하기 위해 제공된다. 종래의 Bulk-FinFET에서, 접지면은, 기판의 수직 길이를 통해서 터널에 도펀트(dopant)를 초래하고 웰(well)의 영역에 접지면을 형성하기에 충분히 높은 에너지로 도프(doped) 층을 주입함으로써 형성된다. 접지면 형성 단계는 절연 특징부가 형성된 후에 이루어진다. 그러나, 여러가지 요인(예를 들면, 주입된 도펀트 프로파일의 유한 구배, WPE, 및 절연 산화물 층 내로의 주입에 의한 후방산란)으로 인해, Si 핀이 의도치 않게 도핑될 수 있다. 의도치 않은 도핑은 전기적 성능을 저하시킬 수 있으며, 이는 매칭 문제(랜덤 도펀트 요동에 기인) 또는 구동 전류 변화(불순물 산란으로 인한 운동성 손실에 기인)에서 나타난다.
더욱이, 이 접지면 주입이 핀 형성 이후에 이루어지는 경우에, 실제 핀 높이의 임의의 변화는 핀의 상부에 대한 도펀트 위치의 변화로 변환될 것이다. 따라서, 디바이스의 유효(또는 전기) 핀 높이도 마찬가지로 변화한다. 더구나, 접지면이 적절히 형성되지 않을 수도 있다. 핀 높이의 변화는 프로세스 조건의 변화에 기인할 뿐만 아니라, 로딩 효과 및 기타 패턴 의존성에 기인한다. 이들 변화는 디바이스 유효 폭에 정비례하여, 디바이스의 이점의 핵심(게이트 용량 및 구동 전류)에 직접 영향을 미칠 것이다. 이러한 한계로 인해, 제작자는 또한 SOI-FinFET 디바이스 아키텍처의 사용을 고려하는데, 이는 간단하게 절연체의 상부에 Si 핀을 제공함으로써 고농도로(heavily) 도포된 접지면의 필요성을 없애준다.
그러나, SOI-FinFET 디바이스는 문제가 없지 않다. 예를 들어, 하나의 중요한 문제는 디바이스용 보디 전압을 고정하기 위해 적절한 배면 기판 접촉을 제공할 수 없다는 것이다. 이것은 시간에 따라 임계치 전압(Vt)을 변화시킬 수 있는 이력 효과 또는 전류의 급격한 증가와 같은 특이한 디바이스 특성을 초래할 수 있다. 다른 중요한 문제는 SOI 기판의 비용이 벌크 실리콘에 비해 엄청 비싸다는 점이다.
실시예 및 그 장점의 보다 완전한 이해를 위해서, 첨부도면과 함께 하기 설명을 참조한다.
도 1은 특정 실시예에 따른 반도체 디바이스의 단면도이다.
도 2 내지 도 4는 도 1의 반도체 디바이스를 제조하기 위한 방법에서의 각종 단계의 도시도이다.
도 5a 내지 도 5d는 특정 실시예에 따른, 동일 기판 상에 FinFET 및 평면 MOSFET 디바이스를 형성하기 위한 각종 단계의 도시도이다.
실시예는 첨부 도면을 참조하여 기술되며, 도면 전체에 걸쳐서 유사한 참조 부호는 유사하거나 동일한 요소를 지칭하기 위해 사용된다. 도면은 실척으로 도시되지 않으며, 단지 실시예를 설명하기 위해 제공된다. 실시예의 몇 가지 태양이 설명을 위한 예시적 적용을 참조하여 후술한다. 수많은 특정 상세, 관계 및 방법이 제시되어 있음을 알아야 한다. 본 발명이 하나 이상의 특정 상세가 없이 또는 다른 방법에 의해 실시될 수 있음을 당업자는 쉽게 알 것이다. 다른 예에서, 주지된 구조 또는 작동은 실시예의 불명료함을 피하기 위해 상세히 설명되지 않는다. 본 발명은 행위 또는 사건의 예시된 순서에 의해 제한되지 않으며, 일부 행위는 다른 순서로 및/또는 다른 행위 또는 사건과 동시에 발생할 수 있다. 또한, 본 발명에 따른 방법론을 수행하기 위해서 예시된 행위 또는 사건 전부가 요구되는 것은 아니다.
다양한 실시예는, 핀을 실질적으로 도핑되지 않게 만들기 위해 바람직하지 않은 핀 도핑의 양 및 유효 핀 높이 변화를 모두 제한하거나 제거함으로써, 핀 내의 랜덤한 도펀트 변동에 기인하는 임계치 전압의 변화 정도를 감소시키는 Bulk-FinFET 디바이스 아키텍처를 제공한다. 특히, 다양한 실시예는, 절연 및 핀 형성 모듈 이전에, (1) 주입 또는 기타 도핑 기술에 의해 기판의 표면에 웰 및 고농도로 도핑된 층을 형성하는 단계; (2) 고농도로 도핑된 영역을 형성한 후 기판 상에서 비도핑(undoped) 에피택셜 층(에피-층)을 성장시키는 단계; 및 (3) 에피-층을 패터닝하여 핀을 형성하는 단계로 구성되는 통합 계획을 제공한다. 이후, FinFET 디바이스를 형성하기 위해 핀이 사용된다.
상기 통합 계획은 SOI-FinFET의 여러가지 장점을 그러나 Bulk-FinFET 구조에서 제공한다. 첫 번째로, 고농도로 도핑된 층 상에 실질적으로 도핑되지 않은 핀이 형성될 수 있는데 이는 에피-층의 형성 이후 채널 주입이 전혀 이루어지지 않기 때문이다. 그 결과, 불순물 산란 감소로 인한 개선된 매칭 특징 및 더 높은 이동성과 같은 전기적 특징의 개선이 가능하다.
두 번째로, 이 통합 계획은 Bulk-FinFET의 매칭 계수가 비도핑 SOI-FinFET 디바이스에 대해 보고된 것에 가깝게 매칭되는 ~1.0 내지 1.2mV/um에 도달할 수 있게 한다. 또한, 에칭 및 주입 공정에서의 변화로부터 유효(또는 전기) 핀 높이의 디커플링을 통해서 전기 성능의 전체 균일성이 개선된다. 오히려, 핀 높이는 주로, 0.1% 이상의 균일성이 달성될 수 있는 에피택셜 필름 두께에 의해 대신 설정된다. 예를 들어, 30-40 nm의 실리콘 에피-층에 있어서, 에피-층 두께 웨이퍼 균일성은 +/-1 nm(1 시그마) 이내에 있을 수 있으며, 이는 에칭 공정 및 주입 공정의 보편적인 조합을 통해서 물리적 핀 높이에서 달성 가능한 균일성보다 훨씬 타이트한 것이다.
다른 가능한 이점으로는 접지면 농도 변화에 의한 개선된 임계치 전압(Vth) 동조 감도 및 개선된 보디 계수를 포함한다. 추가로, 할로 주입이 전혀 필요치 않고 웰/그라운드 웰 주입이 STI 이전에 수행되기 때문에, 통합 계획은 또한 웰 근접 효과(Well Proximity Effect)를 감소시킬 것으로 예상된다.
이제 도 1을 참조하면, 특정 실시예에 따른, 게이트 형성 이전의 예시적인 반도체 디바이스(10)의 단면도가 도시되어 있다. 반도체 디바이스(10)는 리소그래픽 공정 및 에칭 공정의 조합에 의해 반도체 기판(12) 상에 형성되는 핀 구조물(14)을 구비한다. 도시된 실시예에서, 반도체 디바이스(10)는, 실질적으로 도핑되지 않은 반도체 층에 의해 핀 구조물(14)에 형성되는 채널 구역(60)을 구비하며, 이는 고농도로 도핑된 구역(18) 위에 놓이고 경우에 따라서는 웰 구역(19) 위에 놓인다. 핀 구조물(14)에 인접해서 양쪽에는 절연 산화물(16)이 제공된다. 반도체 디바이스(10)는 더 높은 속도에서 및/또는 감소된 전력 소비로 작동할 수 있다. 본 명세서에 사용될 때, "반도체 기판"이라는 용어는 그 위에 하나 이상의 반도체 재료 층이 배치되는 임의의 형태의 기판 또는 지지층을 지칭한다. 이것은 몇 가지 예를 들면 실리콘-온-인슐레이터(silicon-on-insulator) 기판, 벌크 실리콘 기판, 또는 에피-실리콘 기판을 포함할 수 있다.
도 1에 도시하듯이, 핀 구조물(14)은 반도체 기판(12) 상에 형성된다. 이 실시예에서 기판(12)은 고농도로 도핑된 층(18)이 그 안에 형성되는 반도체 재료의 기판을 나타낸다. 고농도로 도핑된 층(18)은 고농도로 도핑된 반도체 재료(5×1018 내지 1020 atom/㎤)의 층을 나타낸다. 도 1에 도시하듯이, 이 층은 펀치 스루 방지층(anti-punch through layer: APT)으로서 구성될 수 있다.
핀 구조물(14)은 반도체 기판(12)의 상부에 반도체 재료로 형성되고 반도체 기판(12)으로부터 외측으로 및/또는 상방으로 연장되는 구조물을 나타낸다. 도 1의 특정 구조에서, 핀 구조물(14)은 적어도 채널 구역을 통해서 연장되며 바람직하게는 고농도로 도핑된 층(18)을 통해서 연장된다. 일부 구조에서, 핀 구조물(14)은 웰 층(19)을 통해서 더 연장될 수 있다. 전술했듯이, 핀 구조물(14)은 실질적으로 도핑되지 않은(＜1017 atoms/㎤) 에피-층을 증착하고 이어서 핀 구조물(14) 형성을 위해 패터닝함으로써 형성되는 것이 바람직하다. 특정 실시예에서, 핀 구조물의 폭은 5 내지 50 nm일 수 있으며, 예를 들면 10 nm일 수 있다.
전술했듯이, 채널 구역(60)은 또한 핀 구조물(14)의 구역을 나타낸다. 특히, 채널 구역(60)은 어떤 형태의 불순물도 추가되지 않는 핀 구조물(14) 부분을 형성함으로써 핀 구조물(14) 내의 반도체 재료로 형성된다. 그 결과, 채널 구역(60)은 실질적으로 도핑되지 않은 채널 구역을 갖는다.
채널 구역(60)이 반도체 기판(12) 및 고농도로 도핑된 층(18)으로부터 연장되는 핀 구조물(14)의 부분으로서 형성되기 때문에, 게이트(도시되지 않음)는 채널 구역(60)의 다수의 경계, 면, 측부 및/또는 부분을 따라서 채널 구역(60)에 맞닿도록 형성되어야 한다. 게이트는 먼저 이들 경계에 산화물 층을 증착 또는 성장시킴으로써 형성된다. 이후, 바람직하게, 게이트 전극을 제공하기 위해 금속 적층체가 형성된다. 그러나, 다양한 실시예는 이와 관련하여 제한되지 않으며 다른 형태의 게이트 전극 재료도 사용될 수 있다.
전술했듯이, 고농도로 도핑된 층(18)[및 웰 구역(19)]은 절연 구역의 형성 이전에 형성된다. 추가로, 고농도로 도핑된 층(18)은 다양한 방식으로 형성될 수 있다. 특정 실시예에서, 고농도로 도핑된 층(18)은 하나 이상의 고농도로 도핑된 구역을 형성하기 위해 적절한 종(species)을 주입함으로써 형성된다. 마찬가지로, 웰 구역(19)은 하나 이상의 웰 구역을 형성하기 위해 적절한 종을 주입함으로써 형성된다. 이 공정이 도 2에 개략적으로 도시되어 있다. 하나의 예시적인 공정에서, 반도체 기판(12)은 p-형 도전성 기판이다. 이후, 붕소(B), 갈륨(Ga), 인듐(In), 또는 임의의 기타 적절한 p-형 도펀트와 같은 p-형 도핑 재료가 제공될 수 있다. 하나의 예시적인 공정에서는, 붕소 웰 임플란트(들) 및 추가 붕소 임플란트(들)가 제공된다. 임플란트는 표면에 5×1018 내지 1×1020 atom/㎤의 p-형 도핑 농도를 초래하도록 구성될 수 있다. 공정 조건에 따라서, 후속 단계 중에 에피-층 내로 확산될 수 있는 B(또는 기타 p-형 도펀트)의 양을 제한하기 위해 추가 임플란트도 제공될 수 있다. 예를 들어, 후속 처리 단계 중에 B 확산을 감소 또는 제거하기 위해 치환 C의 표면 층을 제공하도록 Ge 비정질화 임플란트 및 C+ 임플란트가 사용될 수 있다. 다른 FinFET의 경우에는, 안티몬, 비소, 인, 또는 임의의 다른 적절한 n-형 도펀트와 같은 n-형 도핑 재료가 제공될 수 있다. 예를 들어, 인 웰 임플란트(들) 및 비소 임플란트(들)가 제공될 수 있다. 임플란트는 소망 전기 특징을 달성하기 위해 상이한 도펀트 농도의 구역을 제공하도록 층형성될 수 있다. 다시, 임플란트는 표면에 5×1018 내지 1×1020 atom/㎤의 n-형 도핑 농도를 초래하도록 구성될 수 있다.
고농도로 도핑된 층(18) 및 웰 구역(19)의 형성에 이어서, 비도핑 채널이 형성될 수 있다. 도 3은 고농도로 도핑된 층(18)의 상부에 비도핑 반도체 재료의 에피-층(13)이 형성된 후의 반도체 기판(12)을 도시한다. 특정 실시예에서, 에피-층(13)은 30 nm 내지 40 nm의 실리콘 층일 수 있다. 에피-층(13)은 이어서 핀 구조물(14)을 형성하기 위해 사용될 것이다. 에피-층(13)은, 에피-층(13)을 증착하기 위한 임의의 적절한 에피택셜 성장 기술을 사용하여, 고농도로 도핑된 층(18)의 상부에 형성된다. 일부 실시예에서, 반도체 기판(12)은 실리콘-함유 기판이며, 에피-층(13)은 실리콘 층이다. 이들 실시예에서는, 에피-층(13)을 형성하기 위해 각종 화학기상증착 기술이 사용될 수 있다. 이들 기술에는 몇 가지 예를 들면 초고진공 CVD, 저압 CVD, 및 원격 플라즈마 CVD가 포함된다. 그러나, 다양한 실시예는 이와 관련하여 제한되지 않으며 실리콘 에피-층을 형성하기 위한 임의의 다른 기술이 동일하게 적용될 수 있다.
또한 본 발명에서는 실리콘 기판과 친화적인 다른 재료를 사용하여 에피-층(13)이 형성될 수 있음을 알아야 한다. 예를 들어, 에피-층은 실리콘 게르마늄 합금, 실리콘 게르마늄 탄소 합금, 실리콘 탄소 합금, 또는 게르마늄 탄소 합금의 층일 수 있다. 또한, 본 발명에서는 반도체 기판(12) 및 에피-층(13)의 조성이 Ⅳ족 원소에 한정되지 않음을 알아야 한다. 오히려, 본 명세서에 기재된 방법 및 그로부터의 장치는 제한없이 임의의 다른 형태의 반도체 재료에 기초할 수 있다.
이제 도 4를 참조하면, 특정 실시예에서 고농도로 도핑된 층(18)의 상부에 에피-층(13)이 형성된 후에 수행되는 핀 패터닝 공정이 도시되어 있다. 핀 구조물(14)을 윤곽 묘사하기 위해 반도체 기판(12)의 적절한 부분에 하드 마스크(40)가 적용된다. 마스크(40)는 산화규소, 산질화규소, 질화규소층, 이들 재료의 조합, 및/또는 마스크(40) 바로 아래의 에피-층(13) 부분을 에칭으로부터 보호하기 위한 임의의 기타 적절한 재료를 포함할 수 있다. 마스크(40)가 적용된 후, 마스크(40)의 상부에는 포토레지스트 층이 적용되며, 반도체 기판(12)은 이후 핀 구조물(14)을 형성하도록 에칭된다. 이 패턴을 포토레지스트에 형성하기 위해 광학 리소그래피, 액침 리소그래피, 임프린트 리소그래피, 직접 기입 전자-빔 리소그래피, X선 리소그래피, 또는 극자외선 리소그래피와 같은 다양한 방법이 사용될 수 있다. 이후 핀 구조물(14)을 형성하기 위한 패터닝 공정을 완료하기 위해 플라즈마 에칭과 같은 에칭 공정이 사용된다. 다양한 실시예에서 임의의 다른 에칭 공정이 사용될 수도 있다. 마스크(40)는 이후, 사용되는 특정 기술에 기초하여 필요에 따라 후속 단계를 위해서 제거되거나 유지될 수 있다.
전술했듯이, 에피-층(13)을 형성하기 위한 일부 공정은 0.5% 이상 정도의 균일성 변화를 제공할 수 있다. 따라서, 반도체 기판(12)에 걸친 에피-층(13)의 두께는 주지되어 있다. 또한, 마찬가지로 고도의 균일성을 제공하는 선택된 에칭 공정이 사용될 수 있다. 예를 들어, 2 내지 5 nm 정확도를 제공하는 건식 플라즈마 에칭 공정이 이용 가능하다. 따라서, 이들 두 개의 균일성 레벨의 조합은 에칭 공정이 결과적인 핀에서 소정 두께의 에피-층(13)을 실질적으로 달성하는 에칭 공정을 정확히 목표로 할 수 있게 한다.
핀 구조물(14)을 형성하는 에칭 공정에 이어서, 유전체 층(42)이 전체 구조물 위에 블랭킷 필름으로서 형성된다. 특정 실시예에서는, 고농도로 도핑된 구역(18)으로부터의 도펀트가 채널(60) 내로 이동하는 것을 방지하도록 선택되는 온도에서 화학기상증착 방법을 사용하여 산화규소가 증착된다. 이후, 절연 유전체(16)를 형성하기 위해 에칭 공정을 사용하여 유전체 층(42)의 일부를 사전-선택된 레벨로 제거한다. 바람직하게, 에칭 공정은 도 1에 도시하듯이 최종 절연 유전체(16)의 상면이 고농도로 도핑된 구역(18)의 상면에 또는 그 근처에 있도록 구성된다.
일부 실시예에서는, 유전체 층(42)의 에칭 이전에, 유전체 층(42)이 핀 구조물(14)의 상면의 레벨까지 제거될 수 있도록 평탄화 에칭 또는 폴리싱 공정이 제1 단계로서 수행될 수 있다. 적절한 폴리싱 공정의 예로는 화학 기계식 폴리싱 또는 기계식 폴리싱이 포함된다. 이후 핀 구조물(14)의 수직 길이를 통해서 에칭이 진행될 수 있으며, 그 결과 적어도 핀 구조물(14)의 비도핑 부분[채널(60)]이 노출되어, 노출된 핀 구조물(15)을 형성하며, 핀 구조물(14)의 잔여부는 절연 유전체(16)에 의해 둘러싸인다. 유전체(42)가 에칭된 후, 채널(60)의 노출이 초래되며, 게이트 구조물은 게이트 재료(예를 들면, 게이트 유전체 및 게이트 전극)가 핀 구조물(14)의 노출된 표면 주위[즉, 노출된 핀 구조물(15) 주위]에 감기도록 형성될 수 있다(도시되지 않음).
이 공정의 결과로, 노출된 핀 구조물(15)의 전기적 높이[즉, Hfin_eff로 표시되는, 채널(60)의 높이]와 노출된 핀 구조물(15)의 실제 높이가 동일하거나 실질적으로 동일하다. 전술한 공정의 결과로, 노출된 핀 구조물(15)이 고농도로 도핑된 층(18)과 연관되는 부분은 비교적 작다. 그 결과, 채널(60)의 모든 비도핑 구역은 후속 형성되는 게이트 구조물의 직접 제어 하에 있다. 또한, 고농도로 도핑된 층(18)의 일부 부분이 후속 형성되는 게이트 구조물의 제어 하에 있어도, 그 내부의 고농도 도핑은 핀 구조물(14)의 이 부분이 디바이스(10)의 작동에 크게 영향을 미치지 못하게 할 것이다.
또한 본 발명에 의하면 전술한 방법이 평면 CMOS 및 FinFET 디바이스가 동일 기판 상에 동시에 형성될 수 있게 하는데 사용될 수 있음을 알아야 한다. 구체적으로, 전술한 방법은 DDC(deeply depleted channel) 트랜지스터 디바이스를 FinFET 디바이스와 통합시키는데 유용할 수 있다. DDC 트랜지스터 디바이스는 하나 이상의 고농도로 도핑된 층의 상부에 형성되는 채널 용으로 실질적으로 도핑되지 않은 층을 사용하기 때문에 전술한 공정 흐름을 따를 수 있다.
DDC 트랜지스터는 예를 들어, 고농도로 도핑된 스크린 층(5×1018 내지 1×1020 atom/㎤)을 형성하기 위해 기판 내에 도펀트를 주입하여 CMOS 디바이스용 웰을 형성함으로써 형성된다. 이어서, 도핑되지 않거나 약간 도핑된(총괄하여 "실질적으로 도핑되지 않은") 블랭킷 에피택셜 층(＜5×1017)이 스크린 층 위에 증착될 수 있으며, 이는 다수의 다이 및 트랜지스터 다이 블록에 걸쳐서 연장된다. 이러한 블랭킷 에피택셜 층은 웰 주입 중에 관입되는 산란된 도핑제의 상방 이동을 감소시키도록 형성되어야 한다. 일부 구성에서는, 임계치 전압의 보다 정교한 조절 및 원치않는 누설 전류에 대한 제어가 가능하도록, 저농도로 도핑된 임계치 전압(Vth) 조절 층(5×1017 내지 2×1019 atom/㎤) 또한 스크린 층에 또는 스크린 층에 인접하여 형성될 수 있다. 바람직하게, 채널 임플란트 또는 할로 임플란트에 의한 종래의 임계치 전압 설정 방법은 DDC 트랜지스터의 제조에 사용되지 않는다. 그러나, 다른 다양한 실시예가 존재한다.
예시적 DDC 트랜지스터 구조물에 관한 상세는 2010년 2월 18일자로 출원되고 발명의 명칭이 "전자 기기 및 시스템과, 그 제조 및 사용 방법(ELECTRONIC DEVICES AND SYSTEMS, AND METHODS FOR MAKING AND USING THE SAME)"인 미국 특허 출원 제12/708,497호, 2010년 12월 17일자로 출원되고 발명의 명칭이 "저전력 반도체 트랜지스터 구조물 및 그 제조 방법(LOW POWER SEMICONDUCTOR TRANSISTOR STRUCTURE AND METHOD OF FABRICATION THEREOF)"인 미국 특허 출원 제12/971,884호, 2010년 12월 17일자로 출원되고 발명의 명칭이 "임계치 전압 설정 노치를 갖는 트랜지스터 및 그 제조 방법(TRANSISTOR WITH THRESHOLD VOLTAGE SET NOTCH AND METHOD OF FABRICATION THEREOF)"인 미국 특허 출원 제12/971,955호, 2010년 9월 30일자로 출원되고 발명의 명칭이 "임계치 전압 설정 도펀트 구조를 갖는 진보된 트랜지스터(ADVANCED TRANSISTORS WITH THRESHOLD VOLTAGE SET DOPANT STRUCTURES)"인 미국 특허 출원 제12/895,785호로서, 이상의 내용들은 그 전체가 본 명세서에 원용되었으며, 2010년 9월 30일자로 출원되고 발명의 명칭이 "펀치 스루가 억제된 진보된 트랜지스터(ADVANCED TRANSISTORS WITH PUNCH THROUGH SUPPRESSION)"인 미국 특허 출원 제12/895,813호에 보다 완전하게 기술되어 있다.
이제 도 5a를 참조하면, 공정은 먼저 반도체 기판(512)의 표면에 고농도로 도핑된 층 구역(518)을 형성하는 것으로 시작할 수 있다. 경우에 따라서, 전술했듯이, 웰 구역(도시되지 않음) 또한 형성될 수 있다. 고농도로 도핑된 층 구역(518)은 형성될 FinFET 디바이스 용도 및 형성될 DDC 디바이스 용도이다. 고농도로 도핑된 구역(518)에서의 도핑 농도는 FinFET에 대해 적절한 보디를 제공할 목적으로 선택될 수 있지만, 도핑 농도는 DDC 디바이스와 같은 CMOS 디바이스에 대해 서 선택될 수도 있다. 예를 들어, DDC 디바이스의 경우에, 고농도로 도핑된 구역(518)은 DDC 디바이스에 고농도로 도핑된 스크리닝 층(도 5a 내지 도 5d에서의 "SCREEN") 및 Vth 조절 층(도 5a 내지 도 5d에서의 "VT")을 제공하도록 구성될 수 있다. 고농도로 도핑된 층 구역(518)을 위한 도펀트 레벨 및 재료는 각각의 디바이스에 대해서 선택되며, 동일할 수 있거나 상이할 수 있다. 도펀트 레벨 및/또는 재료가 상이하면, 차등 도핑을 위한 영역 봉쇄를 위해 마스킹 단계가 사용된다.
이후, 도 5b에 도시하듯이, 실질적으로 도핑되지 않은 에피-층(513)이 형성될 수 있다. 에피-층(513)은 전술한 것과 실질적으로 동일한 방식으로 형성될 수 있다. 이후, 에피-층(513)은 도 5c에 도시하듯이 구조물(514, 554)을 동시에 형성하기 위해 리소그래피 단계 및 에칭 단계를 사용하여 패터닝될 수 있다. 도 5c에 도시된 실시예에서, 구조물(514)은 핀 구조물이며 구조물(554)은 그 위에 평면 디바이스를 형성하기 위한 구역 또는 활성 영역 구조물 또는 디바이스 아일랜드이다. 도 5c에서, 웰 임플란트는 도시의 용이성을 위해 도시되지 않았다. 에피-층(513)의 에칭은 구조물(514, 554) 사이에 절연 특징부를 형성하기 위해 사용될 수도 있음에 유의해야 한다. 따라서, 에칭 공정은 에피-층(513)의 특정 구역, 고농도로 도핑된 구역(518)의 기저 부분, 및 반도체 기판(512)의 부분을 에칭하도록 구성될 수 있다.
다음으로, 에칭된 부분 전체를 커버하기 위해 그 위에 유전체(542)가 증착된다. 바람직하게, 이는 실질적으로 도핑되지 않은 에피-층(513) 내로의 도펀트 이동을 방지하기 위해 최대 온도를 하회하는 공정에서 화학기상증착을 사용하여 수행될 수 있다. 이후, 유전체(542)는 절연 유전체(516)를 형성하기 위해 FinFET 및 평면 디바이스용 절연체로서 작용하도록 소정 깊이로 다시 에칭된다. 유전체(542) 에칭의 결과로서, 절연 유전체(516)는 FinFET 디바이스(들)를 형성하기 위해 사용될 노출된 핀 구조물(515)의 바닥을 형성하는 깊이에 위치할 것이며, 그 위에 형성된 평면 디바이스(들)에 절연을 제공하기 위해 활성 영역 구역(554)의 상면과 정렬될 것이다.
이후 도 5d에 도시하듯이 평면 디바이스 및 FinFET 디바이스를 형성하기 위해 추가 처리가 이루어질 수 있다. 특히, 게이트 유전체(530)는 노출된 핀 구조물(515)의 노출된 측부에 형성된다. 게이트 유전체(560)는 또한 활성 영역 구역(554)의 상면에 형성된다. 게이트 유전체(530, 560)는 동일하거나 상이할 수 있으며, 동일한 공정 또는 상이한 공정을 사용하여 형성될 수 있다. 바람직하게, 게이트 유전체(530, 560)는 모두, 실질적으로 도핑되지 않은 채널 영역으로의 도펀트 이동을 방지하는데 적합한 온도를 이용하는, 노 내의 열산화 공정을 사용하여 형성된다. 각각의 디바이스용 게이트 전극(532, 562)은 이후 물리기상증착 공정을 사용하여 금속으로 형성되는 것이 바람직하다. 재료는 TiN, Al 합금, W 및 기타 재료 또는 소정의 작동 기능을 달성하기 위한 그 조합을 포함할 수 있다. 평면 디바이스의 경우에, 게이트 전극은 게이트-퍼스트(first) 방법 또는 게이트-라스트(last) 방법을 사용하여 형성될 수 있다. 또한, 평면 디바이스(들)를 위한 소스 및 드레인 구역(570)이 형성된다. 특정 실시예에서, 이들 구역은 활성 영역 구역(554) 내로의 주입을 통해서 형성될 수 있다. 이러한 공정은 활성 영역 구역(554)에 소스/드레인 연장 임플란트용 스페이서 특징부(572)를 형성하는 것을 포함할 수 있다.
또한 본 발명에 의하면 평면 CMOS 디바이스를 위한 추가 공정 단계가 제공될 수 있음을 알아야 한다. 예를 들어, 평면 CMOS 디바이스용 채널 구역은 FinFET 디바이스보다 높은 도핑 농도를 요구할 수 있으며, 따라서 추가 도핑 단계가 사용될 것이다. 또 다른 예에서는, 평면 CMOS 디바이스용 에피-층의 두께를 감소시키기 위해 게이트 유전체(560) 및 게이트 전극(562)의 형성 이전에 활성 영역 구조물(554)의 선택적 에칭이 이루어질 수 있다.
또한 본 발명에 의하면 도 5c의 구조물 형성 이후에 공정 흐름이 분기 방식으로 진행될 수 있음을 알아야 한다. 즉, 상이한 디바이스 형태를 위한 처리 단계의 대다수 또는 전부는 개별적으로 수행될 수 있다. 이는 공정 단계가 특정 디바이스에 대해 수행되는 것을 방지하기 위해 마스킹 층을 사용함으로써 달성될 수 있다. 예를 들어, 마스킹 층은 몇 가지 예를 들면 게이트 유전체, 게이트 전극, 및 디바이스 임플란트 용으로 상이한 공정 및 재료가 가능하도록 사용될 수 있다. 그러나, 다양한 실시예는 이와 관련하여 제한되지 않으며 상이한 장치를 위한 임의의 다른 공정도 사용될 수 있다.
이상 다양한 실시예를 설명했지만, 이것이 제한적이지 않고 예시적으로만 제공된 것임을 알아야 한다. 본 발명에 따르면 실시예의 취지 또는 범위 내에서 본 발명에 개시된 실시예에 대한 수많은 변화가 이루어질 수 있다. 따라서, 본 발명의 폭과 범위는 상기 실시예들 중 임의의 것에 의해 제한되지 않아야 한다. 오히려, 본 발명의 범위는 하기 청구범위 및 그 등가물에 따라서 한정되어야 한다.
실시예를 하나 이상의 실행에 관하여 설명하고 기술했지만, 본 명세서와 첨부도면을 읽고 이해한 당업자에게는 등가의 변경 및 수정이 발생할 것이다. 또한, 일 실시예의 특정 특징부가 여러가지 실행 중 단 하나의 실행에 관하여 개시되었지만, 이러한 특징부는 임의의 주어진 또는 특정한 용도에서 바람직하고 유리할 수 있는 다른 실행의 하나 이상의 다른 특징부와 조합될 수 있다.
본 명세서에 사용되는 용어는 단지 특정 실시예를 기술하기 위한 것이며, 본 발명을 제한하려는 의도는 없는 것이다. 본 명세서에 사용되는 관사 및 정관사 형태의 단수 형태는 달리 명시되지 않는 한 복수 형태도 구비하도록 의도된 것이다. 또한, "구비하는", "구비한다", "갖는", "갖는다" 또는 그 변형 용어가 상세한 설명 및/또는 청구범위에서 사용되는 한, 이러한 용어는 "포함하는"과 유사하게 포괄적이도록 의도된다.
달리 정의되지 않는 한, 본 명세서에 사용되는 모든 용어(기술 용어 및 과학 용어를 포함)는 당업자가 통상 이해하는 것과 같은 의미를 갖는다. 또한, 보통 사용되는 사전에서 정의되는 것과 같은 용어는 관련 기술 분야에서의 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며 본 명세서에서 명확히 정의되지 않는 한 이상적이거나 지나치게 정형화된 의미로 해석되지 않아야 함을 알 것이다.

Claims (18)

  1. 반도체 디바이스 제조 방법이며,
    반도체 기판을 제공하는 단계;
    상기 반도체 기판의 적어도 하나의 영역에서 반도체 기판의 표면에 고농도로 도핑된 구역을 형성하는 단계로서, 상기 고농도로 도핑된 구역은 적어도 하나의 고농도로 도핑된 층을 포함하고, 상기 적어도 하나의 고농도로 도핑된 층은 반도체 기판 및 제1 도전형의 도핑 농도보다 큰 도핑 농도를 갖는 단계;
    상기 반도체 기판 상에 반도체 재료의 추가 층을 형성하는 단계로서, 상기 추가 층은 실질적으로 도핑되지 않은 층을 포함하는 단계;
    상기 적어도 하나의 영역에 적어도 하나의 비에칭 부분과 적어도 하나의 에칭 부분을 형성하기 위해 상기 반도체 기판에 제1 제거 공정을 적용하는 단계로서, 상기 적어도 하나의 비에칭 부분은 적어도 하나의 핀 구조물을 가지며, 상기 적어도 하나의 에칭 부분은 적어도 상기 추가 층의 두께를 통해서 연장되는 단계;
    상기 적어도 하나의 핀 구조물 내의 추가 층이 노출 유지되도록 선택되는 두께로 유전체를 상기 적어도 하나의 에칭 부분에 형성하는 단계; 및
    상기 적어도 하나의 핀 구조물의 노출된 표면 주위에 감기는 게이트를 형성하는 단계를 포함하는 반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 형성 단계는,
    상기 제1 제거 공정의 적용 단계 이전에, 상기 적어도 하나의 핀 구조물에 대응하는 패턴으로 상기 추가 층 상에 정지 층을 제공하는 단계;
    상기 제1 제거 공정의 적용 단계 이후에, 반도체 기판 상에 블랭킷 유전체 필름을 증착하는 단계;
    상기 블랭킷 유전체 필름의 평탄면이 상기 정지 층과 실질적으로 일치하도록 상기 반도체 기판에 평탄화 공정을 적용하는 단계; 및
    다른 재료 위의 블랭킷 유전체 필름을 우선적으로 제거하는 제2 제거 공정을 반도체 기판에 적용하는 단계를 포함하는 반도체 디바이스 제조 방법.
  3. 제1항에 있어서, 상기 고농도로 도핑된 구역의 형성 단계는 제1 도전형의 도펀트 원자를 약 5×1018 내지 1×1020 atom/㎤의 농도로 제공하기 위해 적어도 하나의 종을 주입하는 단계를 포함하는 반도체 디바이스 제조 방법.
  4. 제1항에 있어서, 상기 고농도로 도핑된 구역의 형성 단계는 추가 층 내로의 도펀트 확산을 방지하기 위해 반도체 기판의 표면에 적어도 하나의 배리어 층을 형성하는 단계를 포함하는 반도체 디바이스 제조 방법.
  5. 제1항에 있어서, 상기 반도체 기판은 벌크 실리콘 기판, 에피 기판, 또는 실리콘-온-인슐레이터 기판 중 하나를 포함하는 반도체 디바이스 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 추가 층 형성 단계는 에피택셜 실리콘의 층을 증착하는 단계를 포함하는 반도체 디바이스 제조 방법.
  7. 반도체 디바이스 제조 방법이며,
    실리콘 기판을 제공하는 단계;
    상기 실리콘 기판의 적어도 하나의 영역에서 실리콘 기판의 표면에 고농도로 도핑된 구역을 형성하는 단계로서, 상기 고농도로 도핑된 구역은 적어도 하나의 고농도로 도핑된 층을 포함하고, 상기 적어도 하나의 고농도로 도핑된 층은 반도체 기판 및 제1 도전형의 도핑 농도보다 큰 도핑 농도를 갖는 단계;
    상기 실리콘 기판 상에 반도체 재료의 추가 층을 형성하는 단계로서, 상기 추가 층은 실질적으로 도핑되지 않은 규소-함유 에피택셜 층을 포함하는 단계;
    상기 적어도 하나의 영역에 적어도 하나의 비에칭 부분과 적어도 하나의 에칭 부분을 형성하기 위해 상기 실리콘 기판에 제1 제거 공정을 적용하는 단계로서, 상기 적어도 하나의 비에칭 부분은 적어도 하나의 핀 구조물을 가지며, 상기 적어도 하나의 에칭 부분은 상기 고농도로 도핑된 구역의 적어도 일부를 통해서 연장되는 단계;
    상기 적어도 하나의 에칭 부분에 적어도 하나의 유전체 층을 배치하는 단계로서, 상기 적어도 하나의 유전체 층의 두께는 적어도 하나의 유전체 층의 상면이 상기 고농도로 도핑된 구역과 맞닿도록 선택되는 배치 단계; 및
    상기 적어도 하나의 핀 구조물에 게이트를 형성하여 적어도 하나의 FinFET 디바이스를 제공하는 단계를 포함하는 반도체 디바이스 제조 방법.
  8. 제7항에 있어서, 상기 배치 단계는,
    상기 제1 제거 공정의 적용 단계 이전에, 상기 적어도 하나의 핀 구조물에 대응하는 패턴으로 상기 추가 층 상에 정지 층을 제공하는 단계;
    상기 제1 제거 공정의 적용 단계 이후에, 실리콘 기판 상에 적어도 하나의 블랭킷 유전체 필름을 증착하는 단계;
    상기 적어도 하나의 블랭킷 유전체 필름의 평탄면이 상기 정지 층과 실질적으로 일치하도록 상기 실리콘 기판에 평탄화 공정을 적용하는 단계; 및
    적어도 하나의 유전체 층을 초래하기 위해 다른 재료 위의 적어도 하나의 블랭킷 유전체 필름의 일부를 우선적으로 제거하는 제2 제거 공정을 실리콘 기판에 적용하는 단계를 포함하는 반도체 디바이스 제조 방법.
  9. 제7항에 있어서, 상기 고농도로 도핑된 구역의 형성 단계는 제1 도전형의 도펀트 원자를 제공하기 위해 적어도 하나의 종을 주입하는 단계를 포함하는 반도체 디바이스 제조 방법.
  10. 제7항에 있어서, 상기 고농도로 도핑된 구역의 형성 단계는 추가 층 내로의 도펀트 확산을 방지하기 위해 실리콘 기판의 표면에 적어도 하나의 배리어 층을 형성하는 단계를 포함하는 반도체 디바이스 제조 방법.
  11. 제7항에 있어서, 상기 실리콘 기판은 벌크 실리콘 기판, 에피 기판, 또는 실리콘-온-인슐레이터 기판 중 하나를 포함하는 반도체 디바이스 제조 방법.
  12. 제7항에 있어서, 상기 실질적으로 도핑되지 않은 규소-함유 에피택셜 층은 실질적으로 도핑되지 않은 규소 에피택셜 층을 포함하는 반도체 디바이스 제조 방법.
  13. 반도체 디바이스 제조 방법이며,
    반도체 기판을 제공하는 단계;
    상기 반도체 기판의 적어도 하나의 영역에서 반도체 기판의 표면에 고농도로 도핑된 구역을 형성하는 단계로서, 상기 고농도로 도핑된 구역은 적어도 하나의 고농도로 도핑된 층을 포함하고, 상기 적어도 하나의 고농도로 도핑된 층은 반도체 기판 및 제1 도전형의 도핑 농도보다 큰 도핑 농도를 갖는 단계;
    상기 반도체 기판 상에 반도체 재료의 추가 층을 형성하는 단계로서, 상기 추가 층은 실질적으로 도핑되지 않은 층을 포함하는 단계;
    상기 적어도 하나의 영역에 적어도 하나의 제1 비에칭 부분, 적어도 하나의 제2 비에칭 부분, 및 적어도 하나의 에칭 부분을 형성하기 위해 상기 반도체 기판에 제1 제거 공정을 적용하는 단계로서, 상기 적어도 하나의 제1 비에칭 부분은 적어도 하나의 핀 구조물을 갖고, 상기 적어도 하나의 제2 비에칭 부분은 적어도 하나의 평면 활성 영역을 가지며, 상기 적어도 하나의 에칭 부분은 적어도 상기 고농도로 도핑된 층의 일부를 통해서 연장되는 단계;
    상기 적어도 하나의 에칭 부분에 적어도 하나의 유전체 층을 형성하여 상기 적어도 하나의 유전체 층의 상면이 적어도 하나의 핀 구조물 내의 고농도로 도핑된 구역과 맞닿고 적어도 하나의 평면 활성 영역에서 추가 층의 상면과 맞닿게 하는 단계;
    상기 적어도 하나의 핀 구조물 내에 게이트를 형성하여 적어도 하나의 FinFET 디바이스를 제공하는 단계; 및
    상기 적어도 하나의 평면 활성 구역에 게이트를 형성하여 적어도 하나의 평면 MOSFET 디바이스를 제공하는 단계를 포함하는 반도체 디바이스 제조 방법.
  14. 제13항에 있어서, 상기 적어도 하나의 에칭 부분은 고농도로 도핑된 구역을 통해서 연장되는 반도체 디바이스 제조 방법.
  15. 제13항에 있어서, 상기 배치 단계는,
    상기 제1 제거 공정의 적용 단계 이전에, 상기 적어도 하나의 핀 구조물 및 상기 적어도 하나의 평면 활성 영역에 대응하는 패턴으로 상기 추가 층 상에 정지 층을 제공하는 단계;
    상기 제1 제거 공정의 적용 단계 이후에, 실리콘 기판 상에 적어도 하나의 블랭킷 유전체 필름을 증착하는 단계;
    상기 적어도 하나의 블랭킷 유전체 필름의 평탄면이 상기 정지 층과 실질적으로 일치하도록 상기 반도체 기판에 평탄화 공정을 적용하는 단계;
    상기 적어도 하나의 평면 활성 영역과 상기 평탄면의 인접한 부분 위에 마스킹 층을 형성하는 단계; 및
    적어도 하나의 유전체 층을 초래하기 위해 다른 재료 위의 적어도 하나의 블랭킷 유전체 필름의 일부를 우선적으로 제거하는 제2 제거 공정을 반도체 기판에 적용하는 단계를 포함하는 반도체 디바이스 제조 방법.
  16. 제13항에 있어서, 상기 고농도로 도핑된 구역의 형성 단계는 제1 도전형의 도펀트 원자를 제공하기 위해 적어도 하나의 종을 주입하는 단계를 포함하는 반도체 디바이스 제조 방법.
  17. 제13항에 있어서, 상기 고농도로 도핑된 구역의 형성 단계는 적어도 하나의 평면 MOSFET 디바이스에 적어도 하나의 임계치 전압 조절층을 제공하기 위해 적어도 하나의 종을 주입하는 단계를 포함하는 반도체 디바이스 제조 방법.
  18. 제13항에 있어서, 상기 고농도로 도핑된 구역의 형성 단계는 추가 층 내로의 도펀트 확산을 방지하기 위해 실리콘 기판의 표면에 적어도 하나의 배리어 층을 형성하는 단계를 포함하는 반도체 디바이스 제조 방법.
KR1020147005446A 2011-08-05 2012-08-03 핀 구조물을 갖는 반도체 디바이스 및 그 제조 방법 KR101891373B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201161515452P 2011-08-05 2011-08-05
US61/515,452 2011-08-05
PCT/US2012/049531 WO2013022753A2 (en) 2011-08-05 2012-08-03 Semiconductor devices having fin structures and fabrication methods thereof

Publications (2)

Publication Number Publication Date
KR20140050700A true KR20140050700A (ko) 2014-04-29
KR101891373B1 KR101891373B1 (ko) 2018-08-24

Family

ID=47669175

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147005446A KR101891373B1 (ko) 2011-08-05 2012-08-03 핀 구조물을 갖는 반도체 디바이스 및 그 제조 방법

Country Status (4)

Country Link
US (1) US9054219B1 (ko)
KR (1) KR101891373B1 (ko)
TW (2) TWI606498B (ko)
WO (1) WO2013022753A2 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170063520A (ko) * 2014-09-19 2017-06-08 인텔 코포레이션 마이크로전자 트랜지스터들에서 누설을 감소시키기 위해 도핑된 서브구조체를 생성하는 장치 및 방법
WO2019194380A1 (ko) * 2018-04-04 2019-10-10 한국과학기술원 단일 사건 현상과 누적 이온화 현상에 강인한 내방사선 입체 단위 모스펫

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104282562A (zh) * 2013-07-03 2015-01-14 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
US9881993B2 (en) * 2014-06-27 2018-01-30 Taiwan Semiconductor Manufacturing Company Limited Method of forming semiconductor structure with horizontal gate all around structure
US9806154B2 (en) 2015-01-20 2017-10-31 Taiwan Semiconductor Manufacturing Company Ltd. FinFET structure and method for manufacturing thereof
US9953836B2 (en) * 2015-01-28 2018-04-24 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer above anti-punch through (APT) implant region to improve mobility of channel region of fin field effect transistor (FinFET) device structure
KR102352154B1 (ko) * 2015-03-03 2022-01-17 삼성전자주식회사 집적회로 소자
US9385218B1 (en) 2015-04-23 2016-07-05 International Business Machines Corporation Method and structure for forming dielectric isolated FinFET with improved source/drain epitaxy
US9911806B2 (en) * 2015-05-22 2018-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Solvent-based oxidation on germanium and III-V compound semiconductor materials
WO2017052601A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Techniques for controlling transistor sub-fin leakage
KR102323943B1 (ko) 2015-10-21 2021-11-08 삼성전자주식회사 반도체 장치 제조 방법
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
US10026843B2 (en) * 2015-11-30 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Fin structure of semiconductor device, manufacturing method thereof, and manufacturing method of active region of semiconductor device
US9716146B2 (en) * 2015-12-15 2017-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure and method with solid phase diffusion
US9735275B2 (en) * 2015-12-18 2017-08-15 International Business Machines Corporation Channel replacement and bimodal doping scheme for bulk finFET threshold voltage modulation with reduced performance penalty
US10147651B1 (en) 2017-05-12 2018-12-04 International Business Machines Corporation Fabrication of fin field effect transistor complementary metal-oxide-semiconductor devices with uniform hybrid channels
CN109712934B (zh) * 2017-10-26 2021-06-22 联华电子股份有限公司 一种制作半导体元件的方法

Family Cites Families (461)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4021835A (en) 1974-01-25 1977-05-03 Hitachi, Ltd. Semiconductor device and a method for fabricating the same
US3958266A (en) 1974-04-19 1976-05-18 Rca Corporation Deep depletion insulated gate field effect transistors
US4000504A (en) 1975-05-12 1976-12-28 Hewlett-Packard Company Deep channel MOS transistor
US4276095A (en) 1977-08-31 1981-06-30 International Business Machines Corporation Method of making a MOSFET device with reduced sensitivity of threshold voltage to source to substrate voltage variations
US4242691A (en) 1978-09-18 1980-12-30 Mitsubishi Denki Kabushiki Kaisha MOS Semiconductor device
DE3069973D1 (en) 1979-08-25 1985-02-28 Zaidan Hojin Handotai Kenkyu Insulated-gate field-effect transistor
US4315781A (en) 1980-04-23 1982-02-16 Hughes Aircraft Company Method of controlling MOSFET threshold voltage with self-aligned channel stop
JPS56155572A (en) 1980-04-30 1981-12-01 Sanyo Electric Co Ltd Insulated gate field effect type semiconductor device
US4518926A (en) 1982-12-20 1985-05-21 At&T Bell Laboratories Gate-coupled field-effect transistor pair amplifier
JPS59193066A (ja) 1983-04-15 1984-11-01 Matsushita Electric Ind Co Ltd Ｍｏｓ型半導体装置
US4559091A (en) 1984-06-15 1985-12-17 Regents Of The University Of California Method for producing hyperabrupt doping profiles in semiconductors
US5060234A (en) 1984-11-19 1991-10-22 Max-Planck Gesellschaft Zur Forderung Der Wissenschaften Injection laser with at least one pair of monoatomic layers of doping atoms
US4617066A (en) 1984-11-26 1986-10-14 Hughes Aircraft Company Process of making semiconductors having shallow, hyperabrupt doped regions by implantation and two step annealing
US4578128A (en) 1984-12-03 1986-03-25 Ncr Corporation Process for forming retrograde dopant distributions utilizing simultaneous outdiffusion of dopants
US4662061A (en) 1985-02-27 1987-05-05 Texas Instruments Incorporated Method for fabricating a CMOS well structure
JPH0770606B2 (ja) 1985-11-29 1995-07-31 株式会社日立製作所 半導体装置
JPS62128175A (ja) 1985-11-29 1987-06-10 Hitachi Ltd 半導体装置
GB8606748D0 (en) 1986-03-19 1986-04-23 Secr Defence Monitoring surface layer growth
US4780748A (en) 1986-06-06 1988-10-25 American Telephone & Telegraph Company, At&T Bell Laboratories Field-effect transistor having a delta-doped ohmic contact
EP0248988B1 (de) 1986-06-10 1990-10-31 Siemens Aktiengesellschaft Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen
US5156990A (en) 1986-07-23 1992-10-20 Texas Instruments Incorporated Floating-gate memory cell with tailored doping profile
EP0274278B1 (en) 1987-01-05 1994-05-25 Seiko Instruments Inc. MOS field effect transistor and method of manufacturing the same
GB2206010A (en) 1987-06-08 1988-12-21 Philips Electronic Associated Differential amplifier and current sensing circuit including such an amplifier
EP0312237A3 (en) 1987-10-13 1989-10-25 AT&T Corp. Interface charge enhancement in delta-doped heterostructure
US5156989A (en) 1988-11-08 1992-10-20 Siliconix, Incorporated Complementary, isolated DMOS IC technology
US5034337A (en) 1989-02-10 1991-07-23 Texas Instruments Incorporated Method of making an integrated circuit that combines multi-epitaxial power transistors with logic/analog devices
US4956311A (en) 1989-06-27 1990-09-11 National Semiconductor Corporation Double-diffused drain CMOS process using a counterdoping technique
US5208473A (en) 1989-11-29 1993-05-04 Mitsubishi Denki Kabushiki Kaisha Lightly doped MISFET with reduced latchup and punchthrough
JP2822547B2 (ja) 1990-03-06 1998-11-11 富士通株式会社 高電子移動度トランジスタ
KR920008834A (ko) 1990-10-09 1992-05-28 아이자와 스스무 박막 반도체 장치
US5166765A (en) 1991-08-26 1992-11-24 At&T Bell Laboratories Insulated gate field-effect transistor with pulse-shaped doping
KR940006711B1 (ko) 1991-09-12 1994-07-25 포항종합제철 주식회사 델타도핑 양자 우물전계 효과 트랜지스터의 제조방법
JP2851753B2 (ja) 1991-10-22 1999-01-27 三菱電機株式会社 半導体装置およびその製造方法
JPH05315598A (ja) 1992-05-08 1993-11-26 Fujitsu Ltd 半導体装置
US5422508A (en) 1992-09-21 1995-06-06 Siliconix Incorporated BiCDMOS structure
JPH06151828A (ja) 1992-10-30 1994-05-31 Toshiba Corp 半導体装置及びその製造方法
US5298763A (en) 1992-11-02 1994-03-29 Motorola, Inc. Intrinsically doped semiconductor structure and method for making
US5444008A (en) 1993-09-24 1995-08-22 Vlsi Technology, Inc. High-performance punchthrough implant method for MOS/VLSI
US5625568A (en) 1993-12-22 1997-04-29 Vlsi Technology, Inc. Method and apparatus for compacting integrated circuits with standard cell architectures
WO1995022093A1 (en) 1994-02-14 1995-08-17 Philips Electronics N.V. A reference circuit having a controlled temperature dependence
KR0144959B1 (ko) 1994-05-17 1998-07-01 김광호 반도체장치 및 제조방법
US5889315A (en) 1994-08-18 1999-03-30 National Semiconductor Corporation Semiconductor structure having two levels of buried regions
US5622880A (en) 1994-08-18 1997-04-22 Sun Microsystems, Inc. Method of making a low power, high performance junction transistor
US5818078A (en) 1994-08-29 1998-10-06 Fujitsu Limited Semiconductor device having a regrowth crystal region
US5559368A (en) 1994-08-30 1996-09-24 The Regents Of The University Of California Dynamic threshold voltage mosfet having gate to body connection for ultra-low voltage operation
EP0717435A1 (en) 1994-12-01 1996-06-19 AT&T Corp. Process for controlling dopant diffusion in a semiconductor layer and semiconductor layer formed thereby
US6153920A (en) 1994-12-01 2000-11-28 Lucent Technologies Inc. Process for controlling dopant diffusion in a semiconductor layer and semiconductor device formed thereby
JPH08250728A (ja) 1995-03-10 1996-09-27 Sony Corp 電界効果型半導体装置及びその製造方法
US5608253A (en) 1995-03-22 1997-03-04 Advanced Micro Devices Inc. Advanced transistor structures with optimum short channel controls for high density/high performance integrated circuits
US5552332A (en) 1995-06-02 1996-09-03 Motorola, Inc. Process for fabricating a MOSFET device having reduced reverse short channel effects
US5663583A (en) 1995-06-06 1997-09-02 Hughes Aircraft Company Low-noise and power ALGaPSb/GaInAs HEMTs and pseudomorpohic HEMTs on GaAs substrate
JP3462301B2 (ja) 1995-06-16 2003-11-05 三菱電機株式会社 半導体装置及びその製造方法
US5624863A (en) 1995-07-17 1997-04-29 Micron Technology, Inc. Semiconductor processing method of forming complementary N-type doped and P-type doped active regions within a semiconductor substrate
US5754826A (en) 1995-08-04 1998-05-19 Synopsys, Inc. CAD and simulation system for targeting IC designs to multiple fabrication processes
KR0172793B1 (ko) 1995-08-07 1999-02-01 김주용 반도체소자의 제조방법
JPH0973784A (ja) 1995-09-07 1997-03-18 Nec Corp 半導体装置及びその制御回路
US6127700A (en) 1995-09-12 2000-10-03 National Semiconductor Corporation Field-effect transistor having local threshold-adjust doping
US5712501A (en) 1995-10-10 1998-01-27 Motorola, Inc. Graded-channel semiconductor device
US5753555A (en) 1995-11-22 1998-05-19 Nec Corporation Method for forming semiconductor device
EP0809865B1 (en) 1995-12-15 2000-07-12 Koninklijke Philips Electronics N.V. SEMICONDUCTOR FIELD EFFECT DEVICE COMPRISING A SiGe LAYER
US5698884A (en) 1996-02-07 1997-12-16 Thunderbird Technologies, Inc. Short channel fermi-threshold field effect transistors including drain field termination region and methods of fabricating same
JPH09270466A (ja) 1996-04-01 1997-10-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH1022462A (ja) 1996-06-28 1998-01-23 Sharp Corp 半導体装置及びその製造方法
US5847419A (en) 1996-09-17 1998-12-08 Kabushiki Kaisha Toshiba Si-SiGe semiconductor device and method of fabricating the same
US5736419A (en) 1996-11-12 1998-04-07 National Semiconductor Corporation Method of fabricating a raised source/drain MOSFET using self-aligned POCl3 for doping gate/source/drain regions
JPH10163342A (ja) 1996-12-04 1998-06-19 Sharp Corp 半導体装置
JPH10223853A (ja) 1997-02-04 1998-08-21 Mitsubishi Electric Corp 半導体装置
US5918129A (en) 1997-02-25 1999-06-29 Advanced Micro Devices, Inc. Method of channel doping using diffusion from implanted polysilicon
JPH10242153A (ja) 1997-02-26 1998-09-11 Hitachi Ltd 半導体ウエハ、半導体ウエハの製造方法、半導体装置および半導体装置の製造方法
US5936868A (en) 1997-03-06 1999-08-10 Harris Corporation Method for converting an integrated circuit design for an upgraded process
JPH10270687A (ja) 1997-03-27 1998-10-09 Mitsubishi Electric Corp 電界効果トランジスタおよびその製造方法
US5923067A (en) 1997-04-04 1999-07-13 International Business Machines Corporation 3-D CMOS-on-SOI ESD structure and method
US6060345A (en) 1997-04-21 2000-05-09 Advanced Micro Devices, Inc. Method of making NMOS and PMOS devices with reduced masking steps
US6218895B1 (en) 1997-06-20 2001-04-17 Intel Corporation Multiple well transistor circuits having forward body bias
US6218892B1 (en) 1997-06-20 2001-04-17 Intel Corporation Differential circuits employing forward body bias
US6194259B1 (en) 1997-06-27 2001-02-27 Advanced Micro Devices, Inc. Forming retrograde channel profile and shallow LLDD/S-D extensions using nitrogen implants
US6723621B1 (en) 1997-06-30 2004-04-20 International Business Machines Corporation Abrupt delta-like doping in Si and SiGe films by UHV-CVD
US5923987A (en) 1997-06-30 1999-07-13 Sun Microsystems, Inc. Method for forming MOS devices with retrograde pocket regions and counter dopant regions at the substrate surface
US5946214A (en) 1997-07-11 1999-08-31 Advanced Micro Devices Computer implemented method for estimating fabrication yield for semiconductor integrated circuit including memory blocks with redundant rows and/or columns
US5989963A (en) 1997-07-21 1999-11-23 Advanced Micro Devices, Inc. Method for obtaining a steep retrograde channel profile
JP3544833B2 (ja) 1997-09-18 2004-07-21 株式会社東芝 半導体装置及びその製造方法
FR2769132B1 (fr) 1997-09-29 2003-07-11 Sgs Thomson Microelectronics Amelioration de l'isolement entre alimentations d'un circuit analogique-numerique
US5856003A (en) 1997-11-17 1999-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming pseudo buried layer for sub-micron bipolar or BiCMOS device
JPH11163458A (ja) 1997-11-26 1999-06-18 Mitsui Chem Inc 半導体レーザ装置
US6426260B1 (en) 1997-12-02 2002-07-30 Magepower Semiconductor Corp. Switching speed improvement in DMO by implanting lightly doped region under gate
US6271070B2 (en) 1997-12-25 2001-08-07 Matsushita Electronics Corporation Method of manufacturing semiconductor device
KR100339409B1 (ko) 1998-01-14 2002-09-18 주식회사 하이닉스반도체 반도체소자및그의제조방법
US6088518A (en) 1998-01-30 2000-07-11 Aspec Technology, Inc. Method and system for porting an integrated circuit layout from a reference process to a target process
US6001695A (en) 1998-03-02 1999-12-14 Texas Instruments - Acer Incorporated Method to form ultra-short channel MOSFET with a gate-side airgap structure
US6096611A (en) 1998-03-13 2000-08-01 Texas Instruments - Acer Incorporated Method to fabricate dual threshold CMOS circuits
KR100265227B1 (ko) 1998-06-05 2000-09-15 김영환 씨모스 트랜지스터의 제조 방법
US6072217A (en) 1998-06-11 2000-06-06 Sun Microsystems, Inc. Tunable threshold SOI device using isolated well structure for back gate
US6492232B1 (en) 1998-06-15 2002-12-10 Motorola, Inc. Method of manufacturing vertical semiconductor device
US6262461B1 (en) 1998-06-22 2001-07-17 Motorola, Inc. Method and apparatus for creating a voltage threshold in a FET
US5985705A (en) 1998-06-30 1999-11-16 Lsi Logic Corporation Low threshold voltage MOS transistor and method of manufacture
KR100292818B1 (ko) 1998-07-02 2001-11-05 윤종용 모오스트랜지스터제조방법
US6320222B1 (en) 1998-09-01 2001-11-20 Micron Technology, Inc. Structure and method for reducing threshold voltage variations due to dopant fluctuations
US6066533A (en) 1998-09-29 2000-05-23 Advanced Micro Devices, Inc. MOS transistor with dual metal gate structure
US6143593A (en) 1998-09-29 2000-11-07 Conexant Systems, Inc. Elevated channel MOSFET
US20020008257A1 (en) 1998-09-30 2002-01-24 John P. Barnak Mosfet gate electrodes having performance tuned work functions and methods of making same
US6380019B1 (en) 1998-11-06 2002-04-30 Advanced Micro Devices, Inc. Method of manufacturing a transistor with local insulator structure
US6221724B1 (en) 1998-11-06 2001-04-24 Advanced Micro Devices, Inc. Method of fabricating an integrated circuit having punch-through suppression
US6084271A (en) 1998-11-06 2000-07-04 Advanced Micro Devices, Inc. Transistor with local insulator structure
US6184112B1 (en) 1998-12-02 2001-02-06 Advanced Micro Devices, Inc. Method of forming a MOSFET transistor with a shallow abrupt retrograde dopant profile
US6214654B1 (en) 1999-01-27 2001-04-10 Advanced Micro Devices, Inc. Method for forming super-steep retrograded channel (SSRC) for CMOS transistor using rapid laser annealing to reduce thermal budget
US6245618B1 (en) 1999-02-03 2001-06-12 Advanced Micro Devices, Inc. Mosfet with localized amorphous region with retrograde implantation
JP2000243958A (ja) 1999-02-24 2000-09-08 Toshiba Corp 半導体装置およびその製造方法
US6060364A (en) 1999-03-02 2000-05-09 Advanced Micro Devices, Inc. Fast Mosfet with low-doped source/drain
US7145167B1 (en) 2000-03-11 2006-12-05 International Business Machines Corporation High speed Ge channel heterostructures for field effect devices
US6928128B1 (en) 1999-05-03 2005-08-09 Rambus Inc. Clock alignment circuit having a self regulating voltage supply
US6232164B1 (en) 1999-05-24 2001-05-15 Taiwan Semiconductor Manufacturing Company Process of making CMOS device structure having an anti-SCE block implant
US6190979B1 (en) 1999-07-12 2001-02-20 International Business Machines Corporation Method for fabricating dual workfunction devices on a semiconductor substrate using counter-doping and gapfill
US6271547B1 (en) 1999-08-06 2001-08-07 Raytheon Company Double recessed transistor with resistive layer
US6235597B1 (en) 1999-08-06 2001-05-22 International Business Machines Corporation Semiconductor structure having reduced silicide resistance between closely spaced gates and method of fabrication
US6268640B1 (en) 1999-08-12 2001-07-31 International Business Machines Corporation Forming steep lateral doping distribution at source/drain junctions
US6444550B1 (en) 1999-08-18 2002-09-03 Advanced Micro Devices, Inc. Laser tailoring retrograde channel profile in surfaces
US6503801B1 (en) 1999-08-18 2003-01-07 Advanced Micro Devices, Inc. Non-uniform channel profile via enhanced diffusion
US6426279B1 (en) 1999-08-18 2002-07-30 Advanced Micro Devices, Inc. Epitaxial delta doping for retrograde channel profile
DE19940362A1 (de) 1999-08-25 2001-04-12 Infineon Technologies Ag MOS-Transistor und Verfahren zu dessen Herstellung
US6162693A (en) 1999-09-02 2000-12-19 Micron Technology, Inc. Channel implant through gate polysilicon
US7091093B1 (en) 1999-09-17 2006-08-15 Matsushita Electric Industrial Co., Ltd. Method for fabricating a semiconductor device having a pocket dopant diffused layer
US6506640B1 (en) 1999-09-24 2003-01-14 Advanced Micro Devices, Inc. Multiple channel implantation to form retrograde channel profile and to engineer threshold voltage and sub-surface punch-through
US6313489B1 (en) 1999-11-16 2001-11-06 Philips Electronics North America Corporation Lateral thin-film silicon-on-insulator (SOI) device having a lateral drift region with a retrograde doping profile, and method of making such a device
JP3371871B2 (ja) 1999-11-16 2003-01-27 日本電気株式会社 半導体装置の製造方法
US6449749B1 (en) 1999-11-18 2002-09-10 Pdf Solutions, Inc. System and method for product yield prediction
US6541829B2 (en) 1999-12-03 2003-04-01 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
GB9929084D0 (en) 1999-12-08 2000-02-02 Regan Timothy J Modification of integrated circuits
US7638380B2 (en) 2000-01-05 2009-12-29 Agere Systems Inc. Method for manufacturing a laterally diffused metal oxide semiconductor device
US6633066B1 (en) 2000-01-07 2003-10-14 Samsung Electronics Co., Ltd. CMOS integrated circuit devices and substrates having unstrained silicon active layers
US6297132B1 (en) 2000-02-07 2001-10-02 Chartered Semiconductor Manufacturing Ltd. Process to control the lateral doping profile of an implanted channel region
US6797994B1 (en) 2000-02-14 2004-09-28 Raytheon Company Double recessed transistor
US7015546B2 (en) 2000-02-23 2006-03-21 Semiconductor Research Corporation Deterministically doped field-effect devices and methods of making same
US6326666B1 (en) 2000-03-23 2001-12-04 International Business Machines Corporation DTCMOS circuit having improved speed
US6548842B1 (en) 2000-03-31 2003-04-15 National Semiconductor Corporation Field-effect transistor for alleviating short-channel effects
US6319799B1 (en) 2000-05-09 2001-11-20 Board Of Regents, The University Of Texas System High mobility heterojunction transistor and method
US6461928B2 (en) 2000-05-23 2002-10-08 Texas Instruments Incorporated Methodology for high-performance, high reliability input/output devices and analog-compatible input/output and core devices using core device implants
JP2001352057A (ja) 2000-06-09 2001-12-21 Mitsubishi Electric Corp 半導体装置、およびその製造方法
EP1231640A4 (en) 2000-06-27 2008-10-08 Matsushita Electric Ind Co Ltd SEMICONDUCTOR COMPONENT
DE10034942B4 (de) 2000-07-12 2004-08-05 Infineon Technologies Ag Verfahren zur Erzeugung eines Halbleitersubstrats mit vergrabener Dotierung
US6624488B1 (en) 2000-08-07 2003-09-23 Advanced Micro Devices, Inc. Epitaxial silicon growth and usage of epitaxial gate insulator for low power, high performance devices
US6503783B1 (en) 2000-08-31 2003-01-07 Micron Technology, Inc. SOI CMOS device with reduced DIBL
US6391752B1 (en) 2000-09-12 2002-05-21 Taiwan Semiconductor Manufacturing, Co., Ltd. Method of fabricating a silicon-on-insulator semiconductor device with an implanted ground plane
US7064399B2 (en) 2000-09-15 2006-06-20 Texas Instruments Incorporated Advanced CMOS using super steep retrograde wells
US6891627B1 (en) 2000-09-20 2005-05-10 Kla-Tencor Technologies Corp. Methods and systems for determining a critical dimension and overlay of a specimen
US6617217B2 (en) 2000-10-10 2003-09-09 Texas Instruments Incorpated Reduction in well implant channeling and resulting latchup characteristics in shallow trench isolation by implanting wells through nitride
US6448590B1 (en) 2000-10-24 2002-09-10 International Business Machines Corporation Multiple threshold voltage FET using multiple work-function gate materials
DE10061191A1 (de) 2000-12-08 2002-06-13 Ihp Gmbh Schichten in Substratscheiben
US6300177B1 (en) 2001-01-25 2001-10-09 Chartered Semiconductor Manufacturing Inc. Method to form transistors with multiple threshold voltages (VT) using a combination of different work function gate materials
US6852602B2 (en) 2001-01-31 2005-02-08 Matsushita Electric Industrial Co., Ltd. Semiconductor crystal film and method for preparation thereof
US6551885B1 (en) 2001-02-09 2003-04-22 Advanced Micro Devices, Inc. Low temperature process for a thin film transistor
US6797602B1 (en) 2001-02-09 2004-09-28 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor device with supersaturated source/drain extensions and metal silicide contacts
US6787424B1 (en) 2001-02-09 2004-09-07 Advanced Micro Devices, Inc. Fully depleted SOI transistor with elevated source and drain
WO2002080244A2 (en) 2001-02-12 2002-10-10 Asm America, Inc. Improved process for deposition of semiconductor films
US6821852B2 (en) 2001-02-13 2004-11-23 Micron Technology, Inc. Dual doped gates
KR100393216B1 (ko) 2001-02-19 2003-07-31 삼성전자주식회사 엘디디 구조를 갖는 모오스 트랜지스터의 제조방법
US6432754B1 (en) 2001-02-20 2002-08-13 International Business Machines Corporation Double SOI device with recess etch and epitaxy
US6534373B1 (en) 2001-03-26 2003-03-18 Advanced Micro Devices, Inc. MOS transistor with reduced floating body effect
JP3940565B2 (ja) 2001-03-29 2007-07-04 株式会社東芝 半導体装置及びその製造方法
JP2002299454A (ja) 2001-04-02 2002-10-11 Toshiba Corp 論理回路設計方法、論理回路設計装置及び論理回路マッピング方法
US6576535B2 (en) 2001-04-11 2003-06-10 Texas Instruments Incorporated Carbon doped epitaxial layer for high speed CB-CMOS
US6693333B1 (en) 2001-05-01 2004-02-17 Advanced Micro Devices, Inc. Semiconductor-on-insulator circuit with multiple work functions
US6620671B1 (en) 2001-05-01 2003-09-16 Advanced Micro Devices, Inc. Method of fabricating transistor having a single crystalline gate conductor
US6586817B1 (en) 2001-05-18 2003-07-01 Sun Microsystems, Inc. Device including a resistive path to introduce an equivalent RC circuit
US6489224B1 (en) 2001-05-31 2002-12-03 Sun Microsystems, Inc. Method for engineering the threshold voltage of a device using buried wells
US6822297B2 (en) 2001-06-07 2004-11-23 Texas Instruments Incorporated Additional n-type LDD/pocket implant for improving short-channel NMOS ESD robustness
US6500739B1 (en) 2001-06-14 2002-12-31 Taiwan Semiconductor Manufacturing Company Formation of an indium retrograde profile via antimony ion implantation to improve NMOS short channel effect
US6358806B1 (en) 2001-06-29 2002-03-19 Lsi Logic Corporation Silicon carbide CMOS channel
JP4035354B2 (ja) 2001-07-11 2008-01-23 富士通株式会社 電子回路設計方法及び装置、コンピュータプログラム及び記憶媒体
US6444551B1 (en) 2001-07-23 2002-09-03 Taiwan Semiconductor Manufacturing Company N-type buried layer drive-in recipe to reduce pits over buried antimony layer
EP1427021B1 (en) 2001-09-14 2011-08-31 Panasonic Corporation Semiconductor device
WO2003025984A2 (en) 2001-09-21 2003-03-27 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
US6933518B2 (en) 2001-09-24 2005-08-23 Amberwave Systems Corporation RF circuits including transistors having strained material layers
US6751519B1 (en) 2001-10-25 2004-06-15 Kla-Tencor Technologies Corporation Methods and systems for predicting IC chip yield
US20050250289A1 (en) 2002-10-30 2005-11-10 Babcock Jeffrey A Control of dopant diffusion from buried layers in bipolar integrated circuits
US6521470B1 (en) 2001-10-31 2003-02-18 United Microelectronics Corp. Method of measuring thickness of epitaxial layer
US6770521B2 (en) 2001-11-30 2004-08-03 Texas Instruments Incorporated Method of making multiple work function gates by implanting metals with metallic alloying additives
US6760900B2 (en) 2001-12-03 2004-07-06 Anadigics Inc. Integrated circuits with scalable design
ITTO20011129A1 (it) 2001-12-04 2003-06-04 Infm Istituto Naz Per La Fisi Metodo per la soppressione della diffusione anomala transiente di droganti in silicio.
US6849528B2 (en) 2001-12-12 2005-02-01 Texas Instruments Incorporated Fabrication of ultra shallow junctions from a solid source with fluorine implantation
US7013359B1 (en) 2001-12-21 2006-03-14 Cypress Semiconductor Corporation High speed memory interface system and method
US6662350B2 (en) 2002-01-28 2003-12-09 International Business Machines Corporation FinFET layout generation
US20030141033A1 (en) 2002-01-31 2003-07-31 Tht Presses Inc. Semi-solid molding method
US7919791B2 (en) 2002-03-25 2011-04-05 Cree, Inc. Doped group III-V nitride materials, and microelectronic devices and device precursor structures comprising same
DE10214066B4 (de) 2002-03-28 2007-02-01 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit retrogradem Dotierprofil in einem Kanalgebiet und Verfahren zur Herstellung desselben
AU2002357376A1 (en) 2002-03-28 2003-10-13 Advanced Micro Devices, Inc. Semiconductor device having a retrograde dopant profile in a channel region and method for fabricating the same
US6762469B2 (en) 2002-04-19 2004-07-13 International Business Machines Corporation High performance CMOS device structure with mid-gap metal gate
US6957163B2 (en) 2002-04-24 2005-10-18 Yoshiyuki Ando Integrated circuits having post-silicon adjustment control
KR100410574B1 (ko) 2002-05-18 2003-12-18 주식회사 하이닉스반도체 데카보렌 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법
KR100414736B1 (ko) 2002-05-20 2004-01-13 주식회사 하이닉스반도체 반도체소자의 트랜지스터 형성방법
US6893947B2 (en) 2002-06-25 2005-05-17 Freescale Semiconductor, Inc. Advanced RF enhancement-mode FETs with improved gate properties
US6849492B2 (en) 2002-07-08 2005-02-01 Micron Technology, Inc. Method for forming standard voltage threshold and low voltage threshold MOSFET devices
US7673273B2 (en) 2002-07-08 2010-03-02 Tier Logic, Inc. MPGA products based on a prototype FPGA
US6743291B2 (en) 2002-07-09 2004-06-01 Chartered Semiconductor Manufacturing Ltd. Method of fabricating a CMOS device with integrated super-steep retrograde twin wells using double selective epitaxial growth
JP4463482B2 (ja) 2002-07-11 2010-05-19 パナソニック株式会社 Ｍｉｓｆｅｔ及びその製造方法
US6869854B2 (en) 2002-07-18 2005-03-22 International Business Machines Corporation Diffused extrinsic base and method for fabrication
JP4020730B2 (ja) 2002-08-26 2007-12-12 シャープ株式会社 半導体装置およびその製造方法
KR100464935B1 (ko) 2002-09-17 2005-01-05 주식회사 하이닉스반도체 불화붕소화합물 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법
JP2004119513A (ja) 2002-09-24 2004-04-15 Toshiba Corp 半導体装置及びその製造方法
US7226843B2 (en) 2002-09-30 2007-06-05 Intel Corporation Indium-boron dual halo MOSFET
US6743684B2 (en) 2002-10-11 2004-06-01 Texas Instruments Incorporated Method to produce localized halo for MOS transistor
US6864135B2 (en) 2002-10-31 2005-03-08 Freescale Semiconductor, Inc. Semiconductor fabrication process using transistor spacers of differing widths
DE10251308B4 (de) 2002-11-04 2007-01-18 Advanced Micro Devices, Inc., Sunnyvale Integrierte geschaltete Kondensatorschaltung und Verfahren
US6660605B1 (en) 2002-11-12 2003-12-09 Texas Instruments Incorporated Method to fabricate optimal HDD with dual diffusion process to optimize transistor drive current junction capacitance, tunneling current and channel dopant loss
JP3769262B2 (ja) 2002-12-20 2006-04-19 株式会社東芝 ウェーハ平坦度評価方法、その評価方法を実行するウェーハ平坦度評価装置、その評価方法を用いたウェーハの製造方法、その評価方法を用いたウェーハ品質保証方法、その評価方法を用いた半導体デバイスの製造方法、およびその評価方法によって評価されたウェーハを用いた半導体デバイスの製造方法
KR100486609B1 (ko) 2002-12-30 2005-05-03 주식회사 하이닉스반도체 이중 도핑구조의 초박형 에피채널 피모스트랜지스터 및그의 제조 방법
US7205758B1 (en) 2004-02-02 2007-04-17 Transmeta Corporation Systems and methods for adjusting threshold voltage
US7487474B2 (en) 2003-01-02 2009-02-03 Pdf Solutions, Inc. Designing an integrated circuit to improve yield using a variant design element
US6963090B2 (en) 2003-01-09 2005-11-08 Freescale Semiconductor, Inc. Enhancement mode metal-oxide-semiconductor field effect transistor
KR100499159B1 (ko) 2003-02-28 2005-07-01 삼성전자주식회사 리세스 채널을 갖는 반도체장치 및 그 제조방법
US20040175893A1 (en) 2003-03-07 2004-09-09 Applied Materials, Inc. Apparatuses and methods for forming a substantially facet-free epitaxial film
KR100989006B1 (ko) 2003-03-13 2010-10-20 크로스텍 캐피탈, 엘엘씨 씨모스 이미지센서의 제조방법
WO2004084310A1 (de) 2003-03-19 2004-09-30 Siced Electronics Development Gmbh & Co. Kg Halbleiteraufbau mit hoch dotiertem kanalleitungsgebiet und verfahren zur herstellung eines halbleiteraufbaus
WO2004086472A1 (en) 2003-03-28 2004-10-07 Koninklijke Philips Electronics N.V. Method of epitaxial deposition of an n-doped silicon layer
US7294877B2 (en) 2003-03-28 2007-11-13 Nantero, Inc. Nanotube-on-gate FET structures and applications
SE0300924D0 (sv) 2003-03-28 2003-03-28 Infineon Technologies Wireless A method to provide a triple well in an epitaxially based CMOS or BiCMOS process
CN100514650C (zh) 2003-04-10 2009-07-15 富士通微电子株式会社 半导体装置及其制造方法
JP4469139B2 (ja) 2003-04-28 2010-05-26 シャープ株式会社 化合物半導体ｆｅｔ
US7176137B2 (en) 2003-05-09 2007-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method for multiple spacer width control
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6794235B1 (en) 2003-06-05 2004-09-21 Texas Instruments Incorporated Method of manufacturing a semiconductor device having a localized halo implant
WO2004112145A1 (ja) 2003-06-10 2004-12-23 Fujitsu Limited パンチスルー耐性を向上させた半導体集積回路装置およびその製造方法、低電圧トランジスタと高電圧トランジスタとを含む半導体集積回路装置
US6808994B1 (en) 2003-06-17 2004-10-26 Micron Technology, Inc. Transistor structures and processes for forming same
KR100476940B1 (ko) * 2003-06-20 2005-03-16 삼성전자주식회사 기판으로부터 수직으로 연장된 게이트 채널을 갖는디램기억 셀 및 그 제조방법
US7036098B2 (en) 2003-06-30 2006-04-25 Sun Microsystems, Inc. On-chip signal state duration measurement and adjustment
US7260562B2 (en) 2003-06-30 2007-08-21 Intel Corporation Solutions for constraint satisfaction problems requiring multiple constraints
EP1519421A1 (en) 2003-09-25 2005-03-30 Interuniversitair Microelektronica Centrum Vzw Multiple gate semiconductor device and method for forming same
WO2005010946A2 (en) 2003-07-23 2005-02-03 Asm America, Inc. DEPOSITION OF SiGe ON SILICON-ON-INSULATOR STRUCTURES AND BULK SUBSTRATES
WO2005022648A1 (en) 2003-09-03 2005-03-10 Koninklijke Philips Electronics N.V. Method of fabricating a double gate field effect transistor device, and such a double gate field effect transistor device
US6930007B2 (en) 2003-09-15 2005-08-16 Texas Instruments Incorporated Integration of pre-S/D anneal selective nitride/oxide composite cap for improving transistor performance
JP4186774B2 (ja) 2003-09-25 2008-11-26 沖電気工業株式会社 情報抽出装置，情報抽出方法，およびプログラム
US7127687B1 (en) 2003-10-14 2006-10-24 Sun Microsystems, Inc. Method and apparatus for determining transistor sizes
US7109099B2 (en) 2003-10-17 2006-09-19 Chartered Semiconductor Manufacturing Ltd. End of range (EOR) secondary defect engineering using substitutional carbon doping
US7274076B2 (en) 2003-10-20 2007-09-25 Micron Technology, Inc. Threshold voltage adjustment for long channel transistors
US7141468B2 (en) 2003-10-27 2006-11-28 Texas Instruments Incorporated Application of different isolation schemes for logic and embedded memory
US7057216B2 (en) 2003-10-31 2006-06-06 International Business Machines Corporation High mobility heterojunction complementary field effect transistors and methods thereof
US7132323B2 (en) 2003-11-14 2006-11-07 International Business Machines Corporation CMOS well structure and method of forming the same
US6927137B2 (en) 2003-12-01 2005-08-09 Texas Instruments Incorporated Forming a retrograde well in a transistor to enhance performance of the transistor
US7279743B2 (en) 2003-12-02 2007-10-09 Vishay-Siliconix Closed cell trench metal-oxide-semiconductor field effect transistor
CN100477092C (zh) 2003-12-18 2009-04-08 Nxp股份有限公司 利用固相外延再生长的具有降低的结泄漏的半导体衬底及其制作方法
US7045456B2 (en) 2003-12-22 2006-05-16 Texas Instruments Incorporated MOS transistor gates with thin lower metal silicide and methods for making the same
DE10360874B4 (de) 2003-12-23 2009-06-04 Infineon Technologies Ag Feldeffekttransistor mit Heteroschichtstruktur sowie zugehöriges Herstellungsverfahren
US7015741B2 (en) 2003-12-23 2006-03-21 Intel Corporation Adaptive body bias for clock skew compensation
US7111185B2 (en) 2003-12-23 2006-09-19 Micron Technology, Inc. Synchronization device with delay line control circuit to control amount of delay added to input signal and tuning elements to receive signal form delay circuit
US7005333B2 (en) 2003-12-30 2006-02-28 Infineon Technologies Ag Transistor with silicon and carbon layer in the channel region
KR100597460B1 (ko) 2003-12-31 2006-07-05 동부일렉트로닉스 주식회사 반도체 소자의 트랜지스터 및제조방법
US6917237B1 (en) 2004-03-02 2005-07-12 Intel Corporation Temperature dependent regulation of threshold voltage
US7089515B2 (en) 2004-03-09 2006-08-08 International Business Machines Corporation Threshold voltage roll-off compensation using back-gated MOSFET devices for system high-performance and low standby power
US7176530B1 (en) 2004-03-17 2007-02-13 National Semiconductor Corporation Configuration and fabrication of semiconductor structure having n-channel channel-junction field-effect transistor
US7089513B2 (en) 2004-03-19 2006-08-08 International Business Machines Corporation Integrated circuit design for signal integrity, avoiding well proximity effects
KR100626372B1 (ko) * 2004-04-09 2006-09-20 삼성전자주식회사 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
US7564105B2 (en) 2004-04-24 2009-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Quasi-plannar and FinFET-like transistors on bulk silicon
US7402207B1 (en) 2004-05-05 2008-07-22 Advanced Micro Devices, Inc. Method and apparatus for controlling the thickness of a selective epitaxial growth layer
JP4795653B2 (ja) 2004-06-15 2011-10-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7562233B1 (en) 2004-06-22 2009-07-14 Transmeta Corporation Adaptive control of operating and body bias voltages
US7221021B2 (en) 2004-06-25 2007-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming high voltage devices with retrograde well
US7491988B2 (en) 2004-06-28 2009-02-17 Intel Corporation Transistors with increased mobility in the channel zone and method of fabrication
US7169675B2 (en) 2004-07-07 2007-01-30 Chartered Semiconductor Manufacturing, Ltd Material architecture for the fabrication of low temperature transistor
US7462908B2 (en) 2004-07-14 2008-12-09 International Rectifier Corporation Dynamic deep depletion field effect transistor
US7186622B2 (en) 2004-07-15 2007-03-06 Infineon Technologies Ag Formation of active area using semiconductor growth process without STI integration
US7119381B2 (en) 2004-07-30 2006-10-10 Freescale Semiconductor, Inc. Complementary metal-oxide-semiconductor field effect transistor structure having ion implant in only one of the complementary devices
US7071103B2 (en) 2004-07-30 2006-07-04 International Business Machines Corporation Chemical treatment to retard diffusion in a semiconductor overlayer
US7002214B1 (en) 2004-07-30 2006-02-21 International Business Machines Corporation Ultra-thin body super-steep retrograde well (SSRW) FET devices
DE102004037087A1 (de) 2004-07-30 2006-03-23 Advanced Micro Devices, Inc., Sunnyvale Selbstvorspannende Transistorstruktur und SRAM-Zellen mit weniger als sechs Transistoren
US7846822B2 (en) 2004-07-30 2010-12-07 The Board Of Trustees Of The University Of Illinois Methods for controlling dopant concentration and activation in semiconductor structures
JP4469677B2 (ja) 2004-08-04 2010-05-26 パナソニック株式会社 半導体装置およびその製造方法
JP4664631B2 (ja) 2004-08-05 2011-04-06 株式会社東芝 半導体装置及びその製造方法
US7189627B2 (en) 2004-08-19 2007-03-13 Texas Instruments Incorporated Method to improve SRAM performance and stability
US20060049464A1 (en) 2004-09-03 2006-03-09 Rao G R Mohan Semiconductor devices with graded dopant regions
US8106481B2 (en) 2004-09-03 2012-01-31 Rao G R Mohan Semiconductor devices with graded dopant regions
US7425460B2 (en) 2004-09-17 2008-09-16 California Institute Of Technology Method for implementation of back-illuminated CMOS or CCD imagers
JP4540438B2 (ja) 2004-09-27 2010-09-08 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7095094B2 (en) 2004-09-29 2006-08-22 Agere Systems Inc. Multiple doping level bipolar junctions transistors and method for forming
US7332439B2 (en) 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7268049B2 (en) 2004-09-30 2007-09-11 International Business Machines Corporation Structure and method for manufacturing MOSFET with super-steep retrograded island
KR100652381B1 (ko) 2004-10-28 2006-12-01 삼성전자주식회사 다수의 나노 와이어 채널을 구비한 멀티 브릿지 채널 전계효과 트랜지스터 및 그 제조방법
US7226833B2 (en) 2004-10-29 2007-06-05 Freescale Semiconductor, Inc. Semiconductor device structure and method therefor
DE102004053761A1 (de) 2004-11-08 2006-05-18 Robert Bosch Gmbh Halbleitereinrichtung und Verfahren für deren Herstellung
US7402872B2 (en) 2004-11-18 2008-07-22 Intel Corporation Method for forming an integrated circuit
US20060113591A1 (en) 2004-11-30 2006-06-01 Chih-Hao Wan High performance CMOS devices and methods for making same
US7105399B1 (en) 2004-12-07 2006-09-12 Advanced Micro Devices, Inc. Selective epitaxial growth for tunable channel thickness
KR100642407B1 (ko) 2004-12-29 2006-11-08 주식회사 하이닉스반도체 반도체 메모리 소자의 셀 트랜지스터 제조 방법
KR100613294B1 (ko) 2004-12-30 2006-08-21 동부일렉트로닉스 주식회사 단채널 효과가 개선되는 모스 전계효과 트랜지스터 및 그제조 방법
US20060154428A1 (en) 2005-01-12 2006-07-13 International Business Machines Corporation Increasing doping of well compensating dopant region according to increasing gate length
US7193279B2 (en) 2005-01-18 2007-03-20 Intel Corporation Non-planar MOS structure with a strained channel region
US20060166417A1 (en) 2005-01-27 2006-07-27 International Business Machines Corporation Transistor having high mobility channel and methods
US7531436B2 (en) 2005-02-14 2009-05-12 Texas Instruments Incorporated Highly conductive shallow junction formation
US7404114B2 (en) 2005-02-15 2008-07-22 International Business Machines Corporation System and method for balancing delay of signal communication paths through well voltage adjustment
US20060203581A1 (en) 2005-03-10 2006-09-14 Joshi Rajiv V Efficient method and computer program for modeling and improving static memory performance across process variations and environmental conditions
US7407850B2 (en) 2005-03-29 2008-08-05 Texas Instruments Incorporated N+ poly on high-k dielectric for semiconductor devices
JP4493536B2 (ja) 2005-03-30 2010-06-30 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
US7338817B2 (en) 2005-03-31 2008-03-04 Intel Corporation Body bias compensation for aged transistors
US7170120B2 (en) 2005-03-31 2007-01-30 Intel Corporation Carbon nanotube energy well (CNEW) field effect transistor
US7271079B2 (en) 2005-04-06 2007-09-18 International Business Machines Corporation Method of doping a gate electrode of a field effect transistor
US7605429B2 (en) 2005-04-15 2009-10-20 International Business Machines Corporation Hybrid crystal orientation CMOS structure for adaptive well biasing and for power and performance enhancement
JP4551811B2 (ja) * 2005-04-27 2010-09-29 株式会社東芝 半導体装置の製造方法
US7446380B2 (en) 2005-04-29 2008-11-04 International Business Machines Corporation Stabilization of flatband voltages and threshold voltages in hafnium oxide based silicon transistors for CMOS
US7441211B1 (en) 2005-05-06 2008-10-21 Blaze Dfm, Inc. Gate-length biasing for digital circuit optimization
US20060273379A1 (en) 2005-06-06 2006-12-07 Alpha & Omega Semiconductor, Ltd. MOSFET using gate work function engineering for switching applications
US7354833B2 (en) 2005-06-10 2008-04-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for improving threshold voltage stability of a MOS device
US20070040222A1 (en) 2005-06-15 2007-02-22 Benjamin Van Camp Method and apparatus for improved ESD performance
US7190050B2 (en) 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
JP4800700B2 (ja) 2005-08-01 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体集積回路
US7409651B2 (en) 2005-08-05 2008-08-05 International Business Machines Corporation Automated migration of analog and mixed-signal VLSI design
US7314794B2 (en) 2005-08-08 2008-01-01 International Business Machines Corporation Low-cost high-performance planar back-gate CMOS
US7307471B2 (en) 2005-08-26 2007-12-11 Texas Instruments Incorporated Adaptive voltage control and body bias for performance and energy optimization
US7838369B2 (en) 2005-08-29 2010-11-23 National Semiconductor Corporation Fabrication of semiconductor architecture having field-effect transistors especially suitable for analog applications
JP2007073578A (ja) 2005-09-05 2007-03-22 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007103863A (ja) 2005-10-07 2007-04-19 Nec Electronics Corp 半導体デバイス
US7465642B2 (en) 2005-10-28 2008-12-16 International Business Machines Corporation Methods for forming semiconductor structures with buried isolation collars
US7569873B2 (en) 2005-10-28 2009-08-04 Dsm Solutions, Inc. Integrated circuit using complementary junction field effect transistor and MOS transistor in silicon and silicon alloys
JP4256381B2 (ja) 2005-11-09 2009-04-22 株式会社東芝 半導体装置
US8255843B2 (en) 2005-11-14 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing strained-silicon semiconductor device
US7462538B2 (en) 2005-11-15 2008-12-09 Infineon Technologies Ag Methods of manufacturing multiple gate CMOS transistors having different gate dielectric materials
US7759206B2 (en) 2005-11-29 2010-07-20 International Business Machines Corporation Methods of forming semiconductor devices using embedded L-shape spacers
EP2469584A1 (en) 2005-12-09 2012-06-27 Semequip, Inc. Method of implanting ions
KR20080089403A (ko) 2005-12-22 2008-10-06 에이에스엠 아메리카, 인코포레이티드 도핑된 반도체 물질들의 에피택시 증착
KR100657130B1 (ko) 2005-12-27 2006-12-13 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
US7633134B2 (en) 2005-12-29 2009-12-15 Jaroslav Hynecek Stratified photodiode for high resolution CMOS image sensor implemented with STI technology
US7485536B2 (en) 2005-12-30 2009-02-03 Intel Corporation Abrupt junction formation by atomic layer epitaxy of in situ delta doped dopant diffusion barriers
JP5145691B2 (ja) 2006-02-23 2013-02-20 セイコーエプソン株式会社 半導体装置
US20070212861A1 (en) 2006-03-07 2007-09-13 International Business Machines Corporation Laser surface annealing of antimony doped amorphized semiconductor region
US7380225B2 (en) 2006-03-14 2008-05-27 International Business Machines Corporation Method and computer program for efficient cell failure rate estimation in cell arrays
JP5283827B2 (ja) 2006-03-30 2013-09-04 富士通セミコンダクター株式会社 半導体装置の製造方法
US7351637B2 (en) 2006-04-10 2008-04-01 General Electric Company Semiconductor transistors having reduced channel widths and methods of fabricating same
US7681628B2 (en) 2006-04-12 2010-03-23 International Business Machines Corporation Dynamic control of back gate bias in a FinFET SRAM cell
US7348629B2 (en) 2006-04-20 2008-03-25 International Business Machines Corporation Metal gated ultra short MOSFET devices
US20070257315A1 (en) 2006-05-04 2007-11-08 International Business Machines Corporation Ion implantation combined with in situ or ex situ heat treatment for improved field effect transistors
KR100703986B1 (ko) 2006-05-22 2007-04-09 삼성전자주식회사 동작 특성과 플리커 노이즈 특성이 향상된 아날로그트랜지스터를 구비하는 반도체 소자 및 그 제조 방법
JPWO2007136102A1 (ja) 2006-05-23 2009-10-01 日本電気株式会社 集積回路、及び半導体装置の製造方法
US7384835B2 (en) 2006-05-25 2008-06-10 International Business Machines Corporation Metal oxide field effect transistor with a sharp halo and a method of forming the transistor
US7941776B2 (en) 2006-05-26 2011-05-10 Open-Silicon Inc. Method of IC design optimization via creation of design-specific cells from post-layout patterns
JP5073968B2 (ja) 2006-05-31 2012-11-14 住友化学株式会社 化合物半導体エピタキシャル基板およびその製造方法
US7503020B2 (en) 2006-06-19 2009-03-10 International Business Machines Corporation IC layout optimization to improve yield
US7469164B2 (en) 2006-06-26 2008-12-23 Nanometrics Incorporated Method and apparatus for process control with in-die metrology
JP4271210B2 (ja) * 2006-06-30 2009-06-03 株式会社東芝 電界効果トランジスタ、集積回路素子、及びそれらの製造方法
US7538412B2 (en) 2006-06-30 2009-05-26 Infineon Technologies Austria Ag Semiconductor device with a field stop zone
GB0613289D0 (en) 2006-07-04 2006-08-16 Imagination Tech Ltd Synchronisation of execution threads on a multi-threaded processor
CN101496153A (zh) 2006-07-31 2009-07-29 应用材料股份有限公司 形成含碳外延硅层的方法
US7496862B2 (en) 2006-08-29 2009-02-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for automatically modifying integrated circuit layout
TW200821417A (en) 2006-09-07 2008-05-16 Sumco Corp Semiconductor substrate for solid state imaging device, solid state imaging device, and method for manufacturing them
US20080067589A1 (en) 2006-09-20 2008-03-20 Akira Ito Transistor having reduced channel dopant fluctuation
JP2008085253A (ja) 2006-09-29 2008-04-10 Oki Electric Ind Co Ltd 半導体装置の製造方法
US7683442B1 (en) 2006-09-29 2010-03-23 Burr James B Raised source/drain with super steep retrograde channel
US7642150B2 (en) 2006-11-08 2010-01-05 Varian Semiconductor Equipment Associates, Inc. Techniques for forming shallow junctions
US7750374B2 (en) 2006-11-14 2010-07-06 Freescale Semiconductor, Inc Process for forming an electronic device including a transistor having a metal gate electrode
US7741200B2 (en) 2006-12-01 2010-06-22 Applied Materials, Inc. Formation and treatment of epitaxial layer containing silicon and carbon
US7696000B2 (en) 2006-12-01 2010-04-13 International Business Machines Corporation Low defect Si:C layer with retrograde carbon profile
US7821066B2 (en) 2006-12-08 2010-10-26 Michael Lebby Multilayered BOX in FDSOI MOSFETS
US7897495B2 (en) 2006-12-12 2011-03-01 Applied Materials, Inc. Formation of epitaxial layer containing silicon and carbon
US8217423B2 (en) 2007-01-04 2012-07-10 International Business Machines Corporation Structure and method for mobility enhanced MOSFETs with unalloyed silicide
US7416605B2 (en) 2007-01-08 2008-08-26 Freescale Semiconductor, Inc. Anneal of epitaxial layer in a semiconductor device
KR100819562B1 (ko) 2007-01-15 2008-04-08 삼성전자주식회사 레트로그레이드 영역을 갖는 반도체소자 및 그 제조방법
US20080169516A1 (en) 2007-01-17 2008-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices for alleviating well proximity effects
KR100862113B1 (ko) 2007-01-22 2008-10-09 삼성전자주식회사 공정 변화에 대한 정보를 이용하여 공급전압/공급주파수를제어할 수 있는 장치와 방법
US7644377B1 (en) 2007-01-31 2010-01-05 Hewlett-Packard Development Company, L.P. Generating a configuration of a system that satisfies constraints contained in models
KR100836767B1 (ko) 2007-02-05 2008-06-10 삼성전자주식회사 높은 전압을 제어하는 모스 트랜지스터를 포함하는 반도체소자 및 그 형성 방법
KR101312259B1 (ko) 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
US7781288B2 (en) 2007-02-21 2010-08-24 International Business Machines Corporation Semiconductor structure including gate electrode having laterally variable work function
US7818702B2 (en) 2007-02-28 2010-10-19 International Business Machines Corporation Structure incorporating latch-up resistant semiconductor device structures on hybrid substrates
US7831873B1 (en) 2007-03-07 2010-11-09 Xilinx, Inc. Method and apparatus for detecting sudden temperature/voltage changes in integrated circuits
US7602017B2 (en) 2007-03-13 2009-10-13 Fairchild Semiconductor Corporation Short channel LV, MV, and HV CMOS devices
US7598142B2 (en) 2007-03-15 2009-10-06 Pushkar Ranade CMOS device with dual-epi channels and self-aligned contacts
JP2008235568A (ja) 2007-03-20 2008-10-02 Toshiba Corp 半導体装置およびその製造方法
US8394687B2 (en) 2007-03-30 2013-03-12 Intel Corporation Ultra-abrupt semiconductor junction profile
US7496867B2 (en) 2007-04-02 2009-02-24 Lsi Corporation Cell library management for power optimization
US7737472B2 (en) 2007-04-05 2010-06-15 Panasonic Corporation Semiconductor integrated circuit device
CN101030602B (zh) 2007-04-06 2012-03-21 上海集成电路研发中心有限公司 一种可减小短沟道效应的mos晶体管及其制作方法
US7692220B2 (en) 2007-05-01 2010-04-06 Suvolta, Inc. Semiconductor device storage cell structure, method of operation, and method of manufacture
US7586322B1 (en) 2007-05-02 2009-09-08 Altera Corporation Test structure and method for measuring mismatch and well proximity effects
US20080272409A1 (en) 2007-05-03 2008-11-06 Dsm Solutions, Inc.; JFET Having a Step Channel Doping Profile and Method of Fabrication
US20080315206A1 (en) 2007-06-19 2008-12-25 Herner S Brad Highly Scalable Thin Film Transistor
US7759714B2 (en) 2007-06-26 2010-07-20 Hitachi, Ltd. Semiconductor device
CN101720463B (zh) 2007-06-28 2012-09-26 萨格昂泰克以色列有限公司 基于设计规则和用户约束的半导体布图修正方法
US7651920B2 (en) 2007-06-29 2010-01-26 Infineon Technologies Ag Noise reduction in semiconductor device using counter-doping
KR100934789B1 (ko) 2007-08-29 2009-12-31 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
US7895546B2 (en) 2007-09-04 2011-02-22 Lsi Corporation Statistical design closure
US7795677B2 (en) 2007-09-05 2010-09-14 International Business Machines Corporation Nanowire field-effect transistors
JP2009064860A (ja) 2007-09-05 2009-03-26 Renesas Technology Corp 半導体装置
JP5242103B2 (ja) 2007-09-07 2013-07-24 ルネサスエレクトロニクス株式会社 半導体集積回路のレイアウト方法
US7675317B2 (en) 2007-09-14 2010-03-09 Altera Corporation Integrated circuits with adjustable body bias and power supply circuitry
US7926018B2 (en) 2007-09-25 2011-04-12 Synopsys, Inc. Method and apparatus for generating a layout for a transistor
US8053340B2 (en) 2007-09-27 2011-11-08 National University Of Singapore Method for fabricating semiconductor devices with reduced junction diffusion
US7704844B2 (en) 2007-10-04 2010-04-27 International Business Machines Corporation High performance MOSFET
US7948008B2 (en) 2007-10-26 2011-05-24 Micron Technology, Inc. Floating body field-effect transistors, and methods of forming floating body field-effect transistors
US8329564B2 (en) 2007-10-26 2012-12-11 International Business Machines Corporation Method for fabricating super-steep retrograde well MOSFET on SOI or bulk silicon substrate, and device fabricated in accordance with the method
DE102007052220B4 (de) 2007-10-31 2015-04-09 Globalfoundries Inc. Verfahren zur Dotierstoffprofileinstellung für MOS-Bauelemente durch Anpassen einer Abstandshalterbreite vor der Implantation
JP5528667B2 (ja) 2007-11-28 2014-06-25 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の制御方法
US7994573B2 (en) 2007-12-14 2011-08-09 Fairchild Semiconductor Corporation Structure and method for forming power devices with carbon-containing region
US7745270B2 (en) 2007-12-28 2010-06-29 Intel Corporation Tri-gate patterning using dual layer gate stack
US7622341B2 (en) 2008-01-16 2009-11-24 International Business Machines Corporation Sige channel epitaxial development for high-k PFET manufacturability
DE102008006961A1 (de) 2008-01-31 2009-08-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Erzeugen eines verformten Kanalgebiets in einem Transistor durch eine tiefe Implantation einer verformungsinduzierenden Sorte unter das Kanalgebiet
JP2011512677A (ja) 2008-02-14 2011-04-21 マックスパワー・セミコンダクター・インコーポレイテッド 半導体素子構造及び関連プロセス
FR2928028B1 (fr) 2008-02-27 2011-07-15 St Microelectronics Crolles 2 Procede de fabrication d'un dispositif semi-conducteur a grille enterree et circuit integre correspondant.
US7867835B2 (en) 2008-02-29 2011-01-11 Chartered Semiconductor Manufacturing Ltd. Integrated circuit system for suppressing short channel effects
US7750682B2 (en) 2008-03-10 2010-07-06 International Business Machines Corporation CMOS back-gated keeper technique
US7968440B2 (en) 2008-03-19 2011-06-28 The Board Of Trustees Of The University Of Illinois Preparation of ultra-shallow semiconductor junctions using intermediate temperature ramp rates and solid interfaces for defect engineering
KR101502033B1 (ko) 2008-04-11 2015-03-12 삼성전자주식회사 Ａｄｃ의 전류 제어 회로 및 방법
EP2112686B1 (en) 2008-04-22 2011-10-12 Imec Method for fabricating a dual workfunction semiconductor device made thereof
JP2009267159A (ja) 2008-04-25 2009-11-12 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 半導体ウェーハの製造装置及び方法
JP5173582B2 (ja) 2008-05-19 2013-04-03 株式会社東芝 半導体装置
US8225255B2 (en) 2008-05-21 2012-07-17 International Business Machines Corporation Placement and optimization of process dummy cells
DE102008026213B3 (de) 2008-05-30 2009-09-24 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Durchlassstromerhöhung in Transistoren durch asymmetrische Amorphisierungsimplantation
FR2932609B1 (fr) 2008-06-11 2010-12-24 Commissariat Energie Atomique Transistor soi avec plan de masse et grille auto-alignes et oxyde enterre d'epaisseur variable
US8471307B2 (en) 2008-06-13 2013-06-25 Texas Instruments Incorporated In-situ carbon doped e-SiGeCB stack for MOS transistor
US8129797B2 (en) 2008-06-18 2012-03-06 International Business Machines Corporation Work function engineering for eDRAM MOSFETs
US20100012988A1 (en) 2008-07-21 2010-01-21 Advanced Micro Devices, Inc. Metal oxide semiconductor devices having implanted carbon diffusion retardation layers and methods for fabricating the same
US7951678B2 (en) 2008-08-12 2011-05-31 International Business Machines Corporation Metal-gate high-k reference structure
DE102008045037B4 (de) 2008-08-29 2010-12-30 Advanced Micro Devices, Inc., Sunnyvale Statischer RAM-Zellenaufbau und Mehrfachkontaktschema zum Anschluss von Doppelkanaltransistoren
US7927943B2 (en) 2008-09-12 2011-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for tuning a work function of high-k metal gate devices
US8067302B2 (en) 2008-09-25 2011-11-29 Applied Materials, Inc. Defect-free junction formation using laser melt annealing of octadecaborane self-amorphizing implants
US20100100856A1 (en) 2008-10-17 2010-04-22 Anurag Mittal Automated optimization of an integrated circuit layout using cost functions associated with circuit performance characteristics
JP5519140B2 (ja) 2008-10-28 2014-06-11 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US7824986B2 (en) 2008-11-05 2010-11-02 Micron Technology, Inc. Methods of forming a plurality of transistor gates, and methods of forming a plurality of transistor gates having at least two different work functions
US8103983B2 (en) 2008-11-12 2012-01-24 International Business Machines Corporation Electrically-driven optical proximity correction to compensate for non-optical effects
US8170857B2 (en) 2008-11-26 2012-05-01 International Business Machines Corporation In-situ design method and system for improved memory yield
DE102008059501B4 (de) 2008-11-28 2012-09-20 Advanced Micro Devices, Inc. Technik zur Verbesserung des Dotierstoffprofils und der Kanalleitfähigkeit durch Millisekunden-Ausheizprozesse
US20100148153A1 (en) 2008-12-16 2010-06-17 Hudait Mantu K Group III-V devices with delta-doped layer under channel region
US7960238B2 (en) 2008-12-29 2011-06-14 Texas Instruments Incorporated Multiple indium implant methods and devices and integrated circuits therefrom
DE102008063427B4 (de) 2008-12-31 2013-02-28 Advanced Micro Devices, Inc. Verfahren zum selektiven Herstellen eines Transistors mit einem eingebetteten verformungsinduzierenden Material mit einer graduell geformten Gestaltung
JP5350815B2 (ja) 2009-01-22 2013-11-27 株式会社東芝 半導体装置
US7829402B2 (en) 2009-02-10 2010-11-09 General Electric Company MOSFET devices and methods of making
US20100207182A1 (en) 2009-02-13 2010-08-19 International Business Machines Corporation Implementing Variable Threshold Voltage Transistors
US8048791B2 (en) 2009-02-23 2011-11-01 Globalfoundries Inc. Method of forming a semiconductor device
US8163619B2 (en) 2009-03-27 2012-04-24 National Semiconductor Corporation Fabrication of semiconductor structure having asymmetric field-effect transistor with tailored pocket portion along source/drain zone
US8178430B2 (en) 2009-04-08 2012-05-15 International Business Machines Corporation N-type carrier enhancement in semiconductors
US8214190B2 (en) 2009-04-13 2012-07-03 International Business Machines Corporation Methodology for correlated memory fail estimations
US7943457B2 (en) 2009-04-14 2011-05-17 International Business Machines Corporation Dual metal and dual dielectric integration for metal high-k FETs
JP2010258264A (ja) 2009-04-27 2010-11-11 Toshiba Corp 半導体集積回路装置およびその設計方法
US8183107B2 (en) 2009-05-27 2012-05-22 Globalfoundries Inc. Semiconductor devices with improved local matching and end resistance of RX based resistors
US8173499B2 (en) 2009-06-12 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating a gate stack integration of complementary MOS device
US8227307B2 (en) 2009-06-24 2012-07-24 International Business Machines Corporation Method for removing threshold voltage adjusting layer with external acid diffusion process
US8236661B2 (en) 2009-09-28 2012-08-07 International Business Machines Corporation Self-aligned well implant for improving short channel effects control, parasitic capacitance, and junction leakage
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US20110079861A1 (en) 2009-09-30 2011-04-07 Lucian Shifren Advanced Transistors with Threshold Voltage Set Dopant Structures
CN102034865B (zh) 2009-09-30 2012-07-04 中国科学院微电子研究所 半导体器件及其制造方法
EP2309544B1 (en) 2009-10-06 2019-06-12 IMEC vzw Tunnel field effect transistor with improved subthreshold swing
US8552795B2 (en) 2009-10-22 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate bias control circuit for system on chip
WO2011062789A1 (en) 2009-11-17 2011-05-26 Suvolta, Inc. Electronic devices and systems,and methods for making and using the same
US8114761B2 (en) 2009-11-30 2012-02-14 Applied Materials, Inc. Method for doping non-planar transistors
US8598003B2 (en) 2009-12-21 2013-12-03 Intel Corporation Semiconductor device having doped epitaxial region and its methods of fabrication
TWI404209B (zh) 2009-12-31 2013-08-01 Univ Nat Chiao Tung 高電子遷移率電晶體及其製作方法
US8343818B2 (en) 2010-01-14 2013-01-01 International Business Machines Corporation Method for forming retrograded well for MOSFET
US8697521B2 (en) 2010-01-21 2014-04-15 International Business Machines Corporation Structure and method for making low leakage and low mismatch NMOSFET
US8048810B2 (en) 2010-01-29 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method for metal gate N/P patterning
US8288798B2 (en) 2010-02-10 2012-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. Step doping in extensions of III-V family semiconductor devices
US20110212590A1 (en) 2010-02-26 2011-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. High temperature implantation method for stressor formation
US8385147B2 (en) 2010-03-30 2013-02-26 Silicon Storage Technology, Inc. Systems and methods of non-volatile memory sensing including selective/differential threshold voltage features
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8176461B1 (en) 2010-05-10 2012-05-08 Xilinx, Inc. Design-specific performance specification based on a yield for programmable integrated circuits
US8201122B2 (en) 2010-05-25 2012-06-12 International Business Machines Corporation Computing resistance sensitivities with respect to geometric parameters of conductors with arbitrary shapes
JP5614877B2 (ja) 2010-05-28 2014-10-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8373229B2 (en) * 2010-08-30 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gate controlled bipolar junction transistor on fin-like field effect transistor (FinFET) structure
US8361872B2 (en) 2010-09-07 2013-01-29 International Business Machines Corporation High performance low power bulk FET device and method of manufacture
JP2012060016A (ja) 2010-09-10 2012-03-22 Renesas Electronics Corp 半導体装置の評価方法、評価装置、及びシミュレーション方法
US8450169B2 (en) 2010-11-29 2013-05-28 International Business Machines Corporation Replacement metal gate structures providing independent control on work function and gate leakage current
US8466473B2 (en) 2010-12-06 2013-06-18 International Business Machines Corporation Structure and method for Vt tuning and short channel control with high k/metal gate MOSFETs
US8656339B2 (en) 2010-12-22 2014-02-18 Advanced Micro Devices, Inc. Method for analyzing sensitivity and failure probability of a circuit
US8299562B2 (en) 2011-03-28 2012-10-30 Nanya Technology Corporation Isolation structure and device structure including the same
US8324059B2 (en) 2011-04-25 2012-12-04 United Microelectronics Corp. Method of fabricating a semiconductor structure
US8455307B2 (en) * 2011-05-19 2013-06-04 GlobalFoundries, Inc. FINFET integrated circuits and methods for their fabrication

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170063520A (ko) * 2014-09-19 2017-06-08 인텔 코포레이션 마이크로전자 트랜지스터들에서 누설을 감소시키기 위해 도핑된 서브구조체를 생성하는 장치 및 방법
WO2019194380A1 (ko) * 2018-04-04 2019-10-10 한국과학기술원 단일 사건 현상과 누적 이온화 현상에 강인한 내방사선 입체 단위 모스펫

Also Published As

Publication number Publication date
TW201314750A (zh) 2013-04-01
US9054219B1 (en) 2015-06-09
KR101891373B1 (ko) 2018-08-24
TWI606498B (zh) 2017-11-21
TWI527095B (zh) 2016-03-21
WO2013022753A3 (en) 2013-05-10
WO2013022753A2 (en) 2013-02-14
TW201626446A (zh) 2016-07-16

Similar Documents

Publication Publication Date Title
KR101891373B1 (ko) 핀 구조물을 갖는 반도체 디바이스 및 그 제조 방법
US9263549B2 (en) Fin-FET transistor with punchthrough barrier and leakage protection regions
US9455346B2 (en) Channel strain inducing architecture and doping technique at replacement poly gate (RPG) stage
US8247285B2 (en) N-FET with a highly doped source/drain and strain booster
US8487378B2 (en) Non-uniform channel junction-less transistor
US10170475B2 (en) Silicon-on-nothing transistor semiconductor structure with channel epitaxial silicon region
US9105662B1 (en) Method and structure to enhance gate induced strain effect in multigate device
US10038075B2 (en) Silicon-on-nothing transistor semiconductor structure with channel epitaxial silicon-germanium region
US10256243B2 (en) Semiconductor structure, static random access memory, and fabrication method thereof
US9343371B1 (en) Fabricating fin structures with doped middle portions
JP5925740B2 (ja) トンネル電界効果トランジスタ
TW201334184A (zh) 半導體元件與其形成方法及ｐ型金氧半電晶體
CN107564816B (zh) Ldmos晶体管及其形成方法
US8999803B2 (en) Methods for fabricating integrated circuits with the implantation of fluorine
US9112012B2 (en) Transistor device and fabrication method
US20140054710A1 (en) Reduction of Proximity Effects in Field-Effect Transistors with Embedded Silicon-Germanium Source and Drain Regions
US20130302954A1 (en) Methods of forming fins for a finfet device without performing a cmp process
US11799018B2 (en) Semiconductor structure and method for forming the same
US9478542B1 (en) Multi-gate device with planar channel
CN100578812C (zh) 半导体器件以及半导体器件的制造方法
CN104733308B (zh) 半导体器件的形成方法
US8916430B2 (en) Methods for fabricating integrated circuits with the implantation of nitrogen
US9070709B2 (en) Method for producing a field effect transistor with implantation through the spacers
JP2005175011A (ja) 電界効果型トランジスタ及びその製造方法
CN107731689A (zh) 半导体结构的形成方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right