KR102352154B1 - 집적회로 소자 - Google Patents

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Abstract

집적회로 소자는 제1 영역 및 제2 영역을 가지는 기판과, 제1 영역에서 기판으로부터 제1 방향으로 돌출되는 제1 탑 부분을 포함하는 제1 핀형 활성 영역과, 제2 영역에서 기판으로부터 제1 방향으로 돌출되고 제1 탑 부분의 높이보다 더 큰 높이를 가지는 제2 탑 부분을 포함하는 제2 핀형 활성 영역을 포함한다.

Description

집적회로 소자{Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 핀 전계효과 트랜지스터를 포함하는 집적회로 소자에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 최근, 반도체 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다. 특히, 집적회로 소자의 밀도를 높이기 위한 스케일링 기술 중 하나로서, 기판 상에 핀형 (fin-shaped) 활성 영역을 형성하고, 상기 핀형 활성 영역 위에 게이트를 형성하는 멀티게이트 (multi-gate) 트랜지스터가 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 고도로 스케일링된 집적회로 소자에서 누설 전류를 효과적으로 제어하고, 멀티게이트 트랜지스터의 퍼포먼스(performance)를 향상시킬 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 제1 영역 및 제2 영역을 가지는 기판과, 상기 제1 영역에서 상기 기판으로부터 제1 방향으로 돌출되는 제1 탑 부분(top portion)을 포함하는 제1 핀형 활성 영역과, 상기 제2 영역에서 상기 기판으로부터 상기 제1 방향으로 돌출되고 상기 제1 탑 부분의 높이보다 더 큰 높이를 가지는 제2 탑 부분을 포함하는 제2 핀형 활성 영역을 포함한다.
상기 제2 탑 부분의 폭은 상기 제1 탑 부분의 폭보다 더 작을 수 있다.
상기 제1 탑 부분은 제1 곡률 반경을 가지는 라운딩된 외측 표면을 가지는 제1 팁 활성 영역을 포함하고, 상기 제2 탑 부분은 상기 제1 곡률 반경과 같거나 더 작은 제2 곡률 반경을 가지는 라운딩된 외측 표면을 가지는 제2 팁 활성 영역을 포함할 수 있다.
상기 제1 탑 부분은 상기 제1 방향에 대하여 제1 경사각으로 연장되는 제1 경사 측벽을 가지는 제1 하부 섹션 활성 영역과, 상기 제1 하부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제1 경사각보다 작은 제2 경사각으로 연장되는 제2 경사 측벽을 가지는 제1 미들 섹션 활성 영역과, 상기 제1 미들 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제2 경사각보다 큰 제3 경사각으로 연장되는 제3 경사 측벽을 가지는 제1 상부 섹션 활성 영역과, 상기 제1 상부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 라운딩된 외측 표면을 가지는 제1 팁 활성 영역을 포함할 수 있다.
상기 제2 탑 부분은 상기 제1 방향에 대하여 상기 제1 경사각보다 큰 제4 경사각으로 연장되는 경사 측벽을 가지는 제2 하부 섹션 활성 영역과, 상기 제2 하부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제4 경사각보다 작은 제5 경사각으로 연장되는 측벽을 가지는 제2 미들 섹션 활성 영역과, 상기 제2 미들 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제5 경사각보다 큰 제6 경사각으로 연장되는 경사 측벽을 가지는 제2 상부 섹션 활성 영역과, 상기 제2 상부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 라운딩된 외측 표면을 가지는 제2 팁 활성 영역을 포함할 수 있다.
상기 제2 하부 섹션 활성 영역의 높이는 상기 제1 하부 섹션 활성 영역의 높이보다 더 클 수 있다.
상기 제2 미들 섹션 활성 영역의 높이는 상기 제1 미들 섹션 활성 영역의 높이보다 더 클 수 있다.
상기 제2 미들 섹션 활성 영역의 폭은 상기 제1 미들 섹션 활성 영역의 폭보다 더 작을 수 있다.
상기 제2 상부 섹션 활성 영역의 높이는 상기 제1 상부 섹션 활성 영역의 높이보다 더 클 수 있다.
상기 제2 상부 섹션 활성 영역의 폭은 상기 제1 상부 섹션 활성 영역의 폭보다 더 작을 수 있다.
상기 제1 팁 활성 영역은 제1 곡률 반경을 가지는 제1 외측 표면을 포함하고, 상기 제2 팁 활성 영역은 상기 제1 곡률 반경과 같거나 더 작은 제2 곡률 반경을 가지는 제2 외측 표면을 포함할 수 있다.
상기 제1 영역은 로직 영역이고, 상기 제2 영역은 메모리 영역일 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 제1 영역 및 제2 영역을 가지는 기판과, 상기 제1 영역에서 제1 간격을 사이에 두고 상호 평행하게 형성되고 상기 기판으로부터 제1 방향으로 돌출되는 제1 탑 부분을 포함하는 한 쌍의 제1 핀형 활성 영역과, 상기 제2 영역에서 상기 제1 간격보다 더 큰 제2 간격을 사이에 두고 상호 평행하게 형성되고 상기 기판으로부터 상기 제1 방향으로 돌출되는 제2 탑 부분을 포함하는 한 쌍의 제2 핀형 활성 영역을 포함하고, 상기 한 쌍의 제2 핀형 활성 영역 중 어느 하나의 제2 핀형 활성 영역의 높이는 상기 한 쌍의 제1 핀형 활성 영역 중 선택되는 어느 하나의 제1 핀형 활성 영역의 높이보다 더 크다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 한 쌍의 제1 핀형 활성 영역은 각각 제1 소자분리막으로 덮이는 제1 베이스 부분과, 제1 게이트 라인으로 덮이는 제1 탑 부분을 포함하고, 상기 한 쌍의 제2 핀형 활성 영역은 각각 제2 소자분리막으로 덮이는 제2 베이스 부분과, 제2 게이트 라인으로 덮이고 상기 제1 탑 부분의 높이보다 더 큰 높이를 가지는 제2 탑 부분을 포함할 수 있다. 상기 제2 탑 부분의 폭은 상기 제1 탑 부분의 폭보다 더 작을 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 제1 영역 및 제2 영역을 가지는 기판과, 상기 제1 영역에서 상기 기판을 덮는 제1 소자분리막과, 상기 제2 영역에서 상기 기판을 덮는 제2 소자분리막과, 상기 제1 영역에서 일정한 피치(pitch)로 형성되고, 각각 제1 방향을 따라 상기 제1 소자분리막 위로 제1 높이만큼 돌출된 제1 탑 부분을 포함하는 복수의 제1 핀형 활성 영역과, 상기 제2 영역에서 가변적인 피치로 형성되고, 각각 제1 방향을 따라 상기 제2 소자분리막 위로 상기 제1 높이보다 더 큰 제2 높이만큼 돌출된 제2 탑 부분을 포함하는 복수의 제2 핀형 활성 영역을 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 제2 탑 부분의 폭은 상기 제1 탑 부분의 폭보다 더 작을 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 제1 탑 부분은 상기 제1 방향에 대하여 제1 경사각으로 연장되는 제1 경사 측벽을 가지는 제1 하부 섹션 활성 영역과, 상기 제1 하부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제1 경사각보다 작은 제2 경사각으로 연장되는 제2 경사 측벽을 가지는 제1 미들 섹션 활성 영역과, 상기 제1 미들 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제2 경사각보다 큰 제3 경사각으로 연장되는 제3 경사 측벽을 가지는 제1 상부 섹션 활성 영역과, 상기 제1 상부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 라운딩된 외측 표면을 가지는 제1 팁 활성 영역을 포함할 수 있다. 상기 제2 탑 부분은 상기 제1 방향에 대하여 상기 제1 경사각보다 큰 제4 경사각으로 연장되는 경사 측벽을 가지는 제2 하부 섹션 활성 영역과, 상기 제2 하부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제4 경사각보다 작은 제5 경사각으로 연장되는 측벽을 가지고, 상기 제1 미들 섹션 활성 영역의 폭보다 더 작은 폭을 가지는 제2 미들 섹션 활성 영역과, 상기 제2 미들 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제5 경사각보다 큰 제6 경사각으로 연장되는 경사 측벽을 가지는 제2 상부 섹션 활성 영역과, 상기 제2 상부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 라운딩된 외측 표면을 가지는 제2 팁 활성 영역을 포함할 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 제1 탑 부분은 제1 곡률 반경을 가지는 라운딩된 외측 표면을 가지는 제1 팁 활성 영역을 포함하고, 상기 제2 탑 부분은 상기 제1 곡률 반경과 같거나 더 작은 제2 곡률 반경을 가지는 라운딩된 외측 표면을 가지는 제2 팁 활성 영역을 포함할 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 제1 영역 및 제2 영역을 가지는 기판과, 상기 제1 영역으로부터 제1 방향으로 돌출되고, 제1 소자분리막으로 덮이는 측벽을 가지는 제1 베이스 부분과, 상기 제1 베이스 부분으로부터 상기 제1 방향으로 돌출되고 제1 게이트 라인으로 덮이는 제1 탑 부분을 포함하는 제1 핀형 활성 영역과, 상기 제2 영역으로부터 상기 제1 방향으로 돌출되고, 제2 소자분리막으로 덮이는 측벽을 가지는 제2 베이스 부분과, 상기 제2 베이스 부분으로부터 상기 제1 방향으로 돌출되고 제2 게이트 라인으로 덮이고 상기 제1 탑 부분의 높이보다 더 큰 높이를 가지는 제2 탑 부분을 포함하는 제2 핀형 활성 영역을 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 서로 다른 2 개의 영역에서 서로 다른 형상을 가지는 핀형 활성 영역들을 포함함으로써, 고도로 스케일링된 핀 전계효과 트랜지스터에서 누설 전류의 제어가 용이하고, 상기 서로 다른 기능을 수행하는 멀티게이트 트랜지스터들 각각의 퍼포먼스를 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이다.
도 2는 도 1의 2A - 2A' 선 단면 및 2B - 2B' 선 단면의 주요 구성들을 도시한 단면도이다.
도 3a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제1 핀형 활성 영역의 구성을 보다 상세히 설명하기 위한 확대 단면도이다.
도 3b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제2 핀형 활성 영역의 구성을 보다 상세히 설명하기 위한 확대 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이다.
도 5는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 블록 다이어그램이다.
도 6a는 도 5에 예시한 집적회로 소자의 로직 영역에 포함될 수 있는 예시적인 논리 소자의 주요 구성을 도시한 평면도이다.
도 6b는 도 6a의 6B - 6B' 선 단면도이다.
도 7a는 도 5에 예시한 집적회로 소자의 메모리 영역에 포함될 수 있는 예시적인 메모리 소자의 회로도이다.
도 7b는 도 7a에 예시한 메모리 소자의 주요 구성들의 예시적인 평면도이다.
도 7c는 도 7b의 7C - 7C' 선 단면도이다.
도 8a 내지 도 8d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9는 본 발명의 기술적 사상에 의한 메모리 모듈의 평면도이다.
도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 구동 집적회로 (display driver IC: DDI) 및 상기 DDI를 구비하는 디스플레이 장치의 개략적인 블록 다이어그램이다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템을 도시한 블록 다이어그램이다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 주요 구성을 도시한 평면 레이아웃 다이어그램이다.
도 1을 참조하면, 집적회로 소자(100)는 제1 영역(I) 및 제2 영역(II)을 포함한다.
상기 제1 영역(I) 및 제2 영역(II)은 상호 연결되어 있는 영역일 수도 있고 서로 이격된 영역일 수도 있다. 일부 실시예들에서, 상기 제1 영역(I) 및 제2 영역(II)은 동일한 기능을 수행하는 영역일 수 있다. 다른 일부 실시예들에서, 상기 제1 영역(I) 및 제2 영역(II)은 서로 다른 기능을 수행하는 영역일 수 있다. 예를 들면, 상기 제1 영역(I)은 로직 영역을 구성하는 일부이고, 상기 제2 영역(II)은 상기 로직 영역을 구성하는 다른 일부일 수 있다. 또 다른 일부 실시예들에서, 상기 제1 영역(I)은 메모리 영역 및 비메모리 영역 중에서 선택되는 어느 하나의 영역이고, 상기 제2 영역(II)은 상기 메모리 영역 및 비메모리 영역 중에서 선택되는 다른 하나의 영역일 수 있다. 예를 들면, 상기 메모리 영역은 SRAM 영역, DRAM 영역, MRAM 영역, RRAM 영역, 또는 PRAM 영역을 포함하고, 상기 비메모리 영역은 로직 영역을 포함할 수 있으나, 상기 예시된 바에 한정되는 것은 아니다. 일 예에서, 상기 제1 영역(I)은 로직 영역이고, 상기 제2 영역(II)은 SRAM 영역일 수 있다.
상기 집적회로 소자(100)의 제1 영역(I)은 일정한 피치(pitch)로 상호 평행하게 연장되어 있는 복수의 제1 핀형 활성 영역(FA)과, 상기 복수의 제1 핀형 활성 영역(FA) 위에서 상기 복수의 제1 핀형 활성 영역(FA)과 교차하는 방향으로 연장되는 복수의 제1 게이트(GA)를 포함한다. 상기 복수의 제1 핀형 활성 영역(FA)과 상기 복수의 제1 게이트(GA)가 교차하는 부분들에서 각각 제1 핀형 트랜지스터(TR1)가 형성될 수 있다.
상기 집적회로 소자(100)의 제2 영역(II)은 상호 평행하게 연장되어 있는 복수의 제2 핀형 활성 영역(FB)과, 상기 복수의 제2 핀형 활성 영역(FB) 위에서 상기 복수의 제2 핀형 활성 영역(FB)과 교차하는 방향으로 연장되는 복수의 제2 게이트(GB)를 포함한다. 복수의 제2 핀형 활성 영역(FB)은 가변적인 피치로 형성되어 서로 이웃하는 2 개의 제2 핀형 활성 영역(FB) 간의 이격 거리가 위치에 따라 서로 다르다.
상기 복수의 제2 핀형 활성 영역(FB)과 상기 복수의 제2 게이트(GB)가 교차하는 부분들에서 제2 핀형 트랜지스터(TR2)가 형성될 수 있다.
도 1에서, 제1 영역(I) 및 제2 영역(II)에 각각 복수의 제1 핀형 활성 영역(FA) 및 복수의 제2 핀형 활성 영역(FB)이 예시되어 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 제1 영역(I) 및 제2 영역(II)에서 각각 1 개 이상의 복수의 핀형 활성 영역이 형성될 수 있으며, 그 개수가 특별히 제한되는 것은 아니다.
도 2는 도 1의 2A - 2A' 선 단면 및 2B - 2B' 선 단면의 주요 구성들을 도시한 단면도이다.
도 2에서는 제1 영역(I)에 형성된 복수의 제1 핀형 활성 영역(FA) 중 하나의 제1 핀형 활성 영역(FA)과, 제2 영역(I)에 형성된 복수의 제2 핀형 활성 영역(FB) 중 하나의 제2 핀형 활성 영역(FB)이 예시되어 있으나, 도 2를 참조하여 설명하는 하나의 제1 핀형 활성 영역(FA) 및 하나의 제2 핀형 활성 영역(FB)에 대한 상세한 구성들은 도 1에 예시한 복수의 제1 핀형 활성 영역(FA) 및 복수의 제2 핀형 활성 영역(FB)에 대하여 동일하게 적용될 수 있다.
도 1 및 도 2를 참조하면, 상기 집적회로 소자(100)의 제1 영역(I)에 형성된 제1 핀형 활성 영역(FA)은 기판(110)으로부터 상기 기판(110)의 주면(110M)에 수직인 제1 방향 (Z 방향)으로 돌출되어 있다. 상기 제1 핀형 활성 영역(FA)은 상기 기판(110) 상에서 상기 제1 방향 (Z 방향)에 수직인 제2 방향 (X 방향)을 따라 길게 연장되어 있다. 상기 제1 핀형 활성 영역(FA)은 제1 소자분리막(112)으로 덮이는 측벽을 가지는 제1 베이스 부분(B1)과, 상기 제1 베이스 부분(B1)으로부터 상기 제1 방향 (Z 방향)으로 연장되고 상기 제1 소자분리막(112)보다 높게 돌출되어 있는 제1 탑 부분(T1)을 포함한다.
상기 집적회로 소자(100)의 제2 영역(II)에 형성된 제2 핀형 활성 영역(FB)은 기판(110)으로부터 상기 기판(110)의 주면(110M)에 수직인 제1 방향 (Z 방향)으로 돌출되어 있다. 상기 제2 핀형 활성 영역(FB)은 상기 기판(110) 상에서 상기 제1 방향 (Z 방향)에 수직인 제2 방향 (X 방향)을 따라 길게 연장되어 있다. 상기 제2 핀형 활성 영역(FB)은 제2 소자분리막(114)으로 덮이는 측벽을 가지는 제2 베이스 부분(B2)과, 상기 제2 베이스 부분(B2)으로부터 상기 제1 방향 (Z 방향)으로 연장되고 상기 제2 소자분리막(114)보다 높게 돌출되어 있는 제2 탑 부분(T2)을 포함한다.
제2 영역(II)에 형성된 상기 제2 핀형 활성 영역(FB)의 높이는 제1 영역(I)에 형성된 상기 제1 핀형 활성 영역(FA)의 높이보다 더 크다. 상기 제2 핀형 활성 영역(FB)과 상기 제1 핀형 활성 영역(FA)과의 높이 차이(ΔH)는 약 1 ∼ 5 nm 일 수 있으나, 상기 높이 차이(ΔH)가 예시된 범위에 한정되는 것은 아니다.
상기 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 예에서, 상기 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 상기 복수의 제1 핀형 활성 영역(FA) 및 제2 핀형 활성 영역(FB)은 상기 기판(110)의 일부를 식각하여 얻어진 것으로서, 상기 기판(110)과 동일한 물질로 이루어질 수 있다.
상기 제1 및 제2 소자분리막(112, 114)은 각각 산화막, 질화막, 또는 이들의 조합을 포함할 수 있다.
제1 영역(I)에 형성된 제1 핀형 활성 영역(FA)의 제1 베이스 부분(B1)과, 제2 영역(II)에 형성된 제2 핀형 활성 영역(FB)의 제2 베이스 부분(B2)은 대략 동일한 형상을 가질 수 있다. 예를 들면, 제1 영역(I)에 형성된 제1 핀형 활성 영역(FA)의 제1 베이스 부분(B1)의 저면의 폭(BW1)은 제2 영역(II)에 형성된 제2 핀형 활성 영역(FB)의 제2 베이스 부분(B2)의 저면의 폭(BW2)과 대략 동일할 수 있다. 또한, 제1 영역(I)에 형성된 제1 핀형 활성 영역(FA)의 제1 베이스 부분(B1)의 높이(BH1)는 제2 영역(II)에 형성된 제2 핀형 활성 영역(FB)의 제2 베이스 부분(B2)의 높이(BH2)와 대략 동일할 수 있다.
도 3a는 도 1 및 도 2를 참조하여 설명한 제1 핀형 활성 영역(FA)의 구성을 보다 상세히 설명하기 위한 도면으로, 상기 제1 핀형 활성 영역(FA)의 확대 단면도이다.
도 3a에는 복수의 제1 핀형 활성 영역(FA) 중 하나의 제1 핀형 활성 영역(FA)이 예시되어 있다. 그러나, 도 3a를 참조하여 설명하는 하나의 제1 핀형 활성 영역(FA)에 대한 상세한 구성들은 도 1에 예시한 복수의 제1 핀형 활성 영역(FA)에 대하여 동일하게 적용될 수 있다.
도 3a를 참조하면, 제1 영역(I)에 형성된 제1 핀형 활성 영역(FA)의 제1 탑 부분(T1)은 상기 제1 베이스 부분(B1)으로부터 상기 제1 방향 (Z 방향)을 따라 순차적으로 배치되고 상호 일체로 연결되는 제1 하부 섹션 활성 영역(132), 제1 미들 섹션 활성 영역(134), 제1 상부 섹션 활성 영역(136), 및 제1 팁 활성 영역(138)을 포함한다.
상기 제1 하부 섹션 활성 영역(132)은 상기 제1 베이스 부분(B1)으로부터 제1 방향 (Z 방향)으로 돌출되고, 제1 경사각(θA1)을 가지도록 연장되는 제1 경사 측벽(SA1)을 가진다. 여기서, 제1 영역(I)에서의 "경사각"이라 함은 기판(110)의 주면(110M)에 수직인 면으로서 상기 제1 핀형 활성 영역(FA)의 연장 방향과 동일하게 연장되는 면, 예를 들면 X-Z 평면과 상기 제1 핀형 활성 영역(FA)의 측벽이 이루는 각도를 의미한다. 상기 제1 하부 섹션 활성 영역(132)은 제1 높이(HA1)를 가질 수 있다.
상기 제1 미들 섹션 활성 영역(134)은 상기 제1 하부 섹션 활성 영역(132)으로부터 제1 방향 (Z 방향)으로 돌출되고, 제1 경사각(θA1)보다 작은 제2 경사각(θA2)을 가지도록 연장되는 제2 경사 측벽(SA2)을 가진다. 상기 제1 미들 섹션 활성 영역(134)은 제2 높이(HA2)를 가진다. 일부 실시예들에서, 상기 제1 미들 섹션 활성 영역(134)의 제2 높이(HA2)는 상기 제1 하부 섹션 활성 영역(132)의 제1 높이(HA1)보다 더 클 수 있다 (HA1 < HA2).
상기 제1 상부 섹션 활성 영역(136)은 상기 제1 미들 섹션 활성 영역(134)으로부터 제1 방향 (Z 방향)으로 돌출되고, 상기 제2 경사각(θA2)보다 큰 제3 경사각(θA3)으로 연장되는 제3 경사 측벽(SA3)을 가진다. 상기 제1 상부 섹션 활성 영역(136)은 제3 높이(HA3)를 가진다. 일부 실시예들에서, 상기 제1 상부 섹션 활성 영역(136)의 제3 높이(HA3)는 상기 제1 미들 섹션 활성 영역(134)의 제2 높이(HA2)보다 더 작을 수 있다 (HA3 < HA2).
상기 제1 팁 활성 영역(138)은 상기 제1 상부 섹션 활성 영역(136)으로부터 제1 방향 (Z 방향)으로 돌출되고, 라운딩된 외측 표면(RA)을 가진다. 상기 제1 팁 활성 영역(138)은 제4 높이(HA4)를 가진다. 상기 제1 팁 활성 영역(138)의 라운딩된 외측 표면(RA)은 상기 제1 팁 활성 영역(138)의 제1 팁 폭(TW1) 및 제4 높이(HA4)에 따라 결정되는 소정의 곡률 반경을 가질 수 있다.
일부 실시예들에서, 상기 제1 미들 섹션 활성 영역(134)에서, 상기 제2 경사 측벽(SA2)은 0 도와 같거나 더 크고 상기 제1 경사각(θA1)보다 작은 범위 내에서 선택되는 상기 제2 경사각(θA2)을 가질 수 있다 (0° ≤ θA2 < θA1). 여기서, 상기 제2 경사각(θA2)이 0 도인 경우는 상기 제2 경사 측벽(SA2)이 기판(110)의 주면(110M)에 수직인 평면, 예를 들면 X-Z 평면상에서 상기 제1 방향 (Z 방향)과 평행하게 연장되는 것을 의미한다.
상기 제1 베이스 부분(B1)은 제1 방향 (Z 방향)에 대하여 제1 경사각(θA1)보다 작은 제4 경사각(θA4)으로 연장되는 제4 경사 측벽(SA4)을 포함할 수 있다 (θA4 < θA1). 도 2에 예시한 바와 같이, 상기 제1 베이스 부분(B1)의 제4 경사 측벽(SA4)은 제1 소자분리막(112)으로 덮일 수 있다.
제1 영역(I)에 있는 상기 제1 핀형 활성 영역(FA)에서, 상기 제1 하부 섹션 활성 영역(132)의 저면(132L)은 상기 제1 핀형 활성 영역(FA)의 폭 방향 (Y 방향)에서 제1 폭(WA1)을 가질 수 있다. 상기 제1 폭(WA1)은 상기 제1 베이스 부분(B1)의 저면의 폭(BW1)보다 더 작을 수 있다 (WA1 < BW1). 상기 제1 미들 섹션 활성 영역(134)의 저면(134L)은 상기 제1 핀형 활성 영역(FA)의 폭 방향 (Y 방향)에서 상기 제1 폭(WA1)보다 작은 제2 폭(WA2)을 가질 수 있다 (WA2 < WA1). 상기 제1 상부 섹션 활성 영역(136)의 저면(136L)은 상기 제1 핀형 활성 영역(FA)의 폭 방향 (Y 방향)에서 상기 제2 폭(WA2)과 같거나 더 작은 제3 폭(WA3)을 가질 수 있다 (WA3 ≤ WA2). 상기 제1 팁 활성 영역(138)의 저면(138L)은 상기 제1 핀형 활성 영역(FA)의 폭 방향 (Y 방향)에서 상기 제3 폭(WA3)보다 더 작은 제1 팁 폭(TW1)을 가질 수 있다 (TW1 < WA3).
일부 실시예들에서, 상기 제1 핀형 활성 영역(FA)은 비교적 큰 아스펙트비(aspect ratio)를 가지는 것으로서, 상기 제1 핀형 활성 영역(FA)의 높이(FH1)는 상기 제1 베이스 부분(B1)의 저면(B1L)의 폭(BW1)의 적어도 4 배일 수 있다. 일부 실시예들에서, 상기 제1 하부 섹션 활성 영역(132)의 저면(132L)으로부터 상기 제1 팁 활성 영역(138)의 꼭지점까지의 높이(TH1)는 상기 제1 하부 섹션 활성 영역(132)의 저면(132L)의 제1 폭(WA1)의 적어도 3 배일 수 있다.
상기 제1 팁 활성 영역(138)의 제4 높이(HA4)는 상기 제1 하부 섹션 활성 영역(132)의 제1 높이(HA1), 상기 제1 미들 섹션 활성 영역(134)의 제2 높이(HA2), 및 상기 제1 상부 섹션 활성 영역(136)의 제3 높이(HA3) 중 적어도 하나의 높이보다 더 작을 수 있다.
도 2에 예시된 바와 같이, 상기 집적회로 소자(100)의 제1 영역(I)에 있는 제1 핀형 트랜지스터(TR1)는 상기 제1 핀형 활성 영역(FA)의 제1 탑 부분(T1)을 덮는 제1 게이트 절연막(152)과, 상기 게이트 절연막(152)을 사이에 두고 상기 제1 핀형 활성 영역(FA)의 제1 탑 부분(T1)을 덮는 제1 게이트 라인(162)을 포함한다. 상기 제1 게이트 라인(162)은 도 1에 예시한 제1 게이트(GA)를 구성할 수 있다.
상기 제1 게이트 절연막(152)은 상기 제1 탑 부분(T1)의 제1 경사 측벽(SA1), 상기 제2 경사 측벽(SA2), 상기 제3 경사 측벽(SA3), 및 상기 라운딩된 외측 표면(RA)을 각각 덮도록 연장된다. 상기 제1 게이트 라인(162)은 상기 제1 게이트 절연막(152)을 사이에 두고 상기 제1 탑 부분(T1)의 제1 경사 측벽(SA1), 상기 제2 경사 측벽(SA2), 상기 제3 경사 측벽(SA3), 및 상기 라운딩된 외측 표면(RA)을 각각 덮는다.
도 3b는 도 1 및 도 2를 참조하여 설명한 제2 핀형 활성 영역(FB)의 구성을 보다 상세히 설명하기 위한 도면으로, 상기 제2 핀형 활성 영역(FB)의 확대 단면도이다.
도 3b에는 복수의 제2 핀형 활성 영역(FB) 중 하나의 제2 핀형 활성 영역(FB)이 예시되어 있다. 그러나, 도 3b를 참조하여 설명하는 하나의 제2 핀형 활성 영역(FB)에 대한 상세한 구성들은 도 1에 예시한 복수의 제2 핀형 활성 영역(FB)에 대하여 동일하게 적용될 수 있다.
도 3b를 참조하면, 제2 영역(II)에 형성된 제2 핀형 활성 영역(FB)의 제2 탑 부분(T2)은 상기 제2 베이스 부분(B2)으로부터 상기 제1 방향 (Z 방향)을 따라 순차적으로 배치되고 상호 일체로 연결된 제2 하부 섹션 활성 영역(142), 제2 미들 섹션 활성 영역(144), 제2 상부 섹션 활성 영역(146), 및 제2 팁 활성 영역(148)을 포함한다.
상기 제2 하부 섹션 활성 영역(142)은 상기 제2 베이스 부분(B2)으로부터 제1 방향 (Z 방향)으로 돌출되고, 제1 경사각(θB1)을 가지도록 연장되는 제1 경사 측벽(SB1)을 가진다. 여기서, 제2 영역(II)에서의 "경사각"이라 함은 기판(110)의 주면(110M)에 수직인 면으로서 상기 제2 핀형 활성 영역(FB)의 연장 방향과 동일하게 연장되는 면, 예를 들면 X-Z 평면과 상기 제2 핀형 활성 영역(FB)의 측벽이 이루는 각도를 의미한다. 상기 제2 하부 섹션 활성 영역(142)은 제1 높이(HB1)를 가질 수 있다. 일부 실시예들에서, 상기 제2 하부 섹션 활성 영역(142)의 제1 높이(HB1)는 제1 영역(I)에 형성된 상기 제1 하부 섹션 활성 영역(13)의 제1 높이(HA1)보다 더 클 수 있다 (HB1 < HA1). 상기 제2 하부 섹션 활성 영역(142)에 포함된 제1 경사 측벽(SB1)의 제1 경사각(θB1)은 제1 영역(I)에 형성된 제1 하부 섹션 활성 영역(132)에 포함된 제1 경사 측벽(SA1)의 제1 경사각(θA1)(도 3a 참조)보다 더 클 수 있다 (θA1 < θB1).
상기 제2 미들 섹션 활성 영역(144)은 상기 제2 하부 섹션 활성 영역(142)으로부터 제1 방향 (Z 방향)으로 돌출되고, 제1 경사각(θB1)보다 작은 경사각을 가지도록 연장되는 제2 측벽(SB2)을 가진다. 일부 실시예들에서, 상기 제2 미들 섹션 활성 영역(144)에 포함된 제2 측벽(SB2)은 경사각이 0 도 일수 있다. 이에 따라, 상기 제2 측벽(SB2)은 기판(110)의 주면(110M)에 수직인 평면, 예를 들면 X-Z 평면상에서 제1 방향 (Z 방향)을 따라 연장될 수 있다. 상기 제2 미들 섹션 활성 영역(144)은 제2 높이(HB2)를 가진다. 일부 실시예들에서, 상기 제2 미들 섹션 활성 영역(144)의 제2 높이(HB2)는 상기 제2 하부 섹션 활성 영역(142)의 제1 높이(HB1)보다 더 클 수 있다 (HB1 < HB2). 일부 실시예들에서, 상기 제2 미들 섹션 활성 영역(144)의 제2 높이(HB2)는 제1 영역(I)에 형성된 제1 미들 섹션 활성 영역(134)의 높이(HA2)보다 더 클 수 있다 (HA2 < HB2).
상기 제2 상부 섹션 활성 영역(146)은 상기 제2 미들 섹션 활성 영역(144)으로부터 제1 방향 (Z 방향)으로 돌출되고, 제3 경사각(θB3)으로 연장되는 제3 경사 측벽(SB3)을 가진다. 일부 실시예들에서, 상기 제3 경사 측벽(SB3)의 제3 경사각(θB3)은 상기 제1 경사 측벽(SB1)의 제1 제1 경사각(θB1)보다 더 작을 수 있다 (θB3 < θB1). 상기 제2 상부 섹션 활성 영역(146)은 제3 높이(HB3)를 가진다. 일부 실시예들에서, 상기 제2 상부 섹션 활성 영역(146)의 제3 높이(HB3)는 상기 제2 미들 섹션 활성 영역(144)의 제2 높이(HB2)보다 더 작을 수 있다 (HB3 < HB2).
상기 제2 팁 활성 영역(148)은 상기 제2 상부 섹션 활성 영역(146)으로부터 제1 방향 (Z 방향)으로 돌출되고, 라운딩된 외측 표면(RB)을 가진다. 상기 제2 팁 활성 영역(148)은 제4 높이(HB4)를 가진다. 상기 제2 팁 활성 영역(148)의 라운딩된 외측 표면(RB)은 상기 제2 팁 활성 영역(148)의 제2 팁 폭(TW2) 및 제4 높이(HB4)에 따라 결정되는 소정의 곡률 반경을 가질 수 있다. 일부 실시예들에서, 상기 제2 팁 활성 영역(148)의 라운딩된 외측 표면(RB)의 곡률 반경은 제1 영역(I)에 형성된 제1 팁 활성 영역(138)의 라운딩된 외측 표면(RA)의 곡률 반경과 같거나 더 작을 수 있다.
상기 제2 베이스 부분(B2)은 제1 방향 (Z 방향)에 대하여 제1 경사각(θB1)보다 작은 제4 경사각(θB4)으로 연장되는 제4 경사 측벽(SB4)을 포함할 수 있다 (θB4 < θB1). 도 2에 예시한 바와 같이, 상기 제2 베이스 부분(B2)의 제4 경사 측벽(SB4)은 제2 소자분리막(114)으로 덮일 수 있다.
상기 제2 핀형 활성 영역(FB)에서, 상기 제2 하부 섹션 활성 영역(142)의 저면(142L)은 상기 제2 핀형 활성 영역(FB)의 폭 방향 (Y 방향)에서 제1 폭(WB1)을 가질 수 있다. 상기 제1 폭(WB1)은 상기 제2 베이스 부분(B2)의 저면의 폭(BW2)보다 더 작을 수 있다 (WB1 < BW2).
상기 제2 핀형 활성 영역(FB)에서, 상기 제2 미들 섹션 활성 영역(144)의 저면(144L)은 상기 제2 핀형 활성 영역(FB)의 폭 방향 (Y 방향)에서 상기 제1 폭(WB1)보다 작은 제2 폭(WB2)을 가질 수 있다 (WB2 < WB1). 상기 제2 핀형 활성 영역(FB)에 포함된 제2 미들 섹션 활성 영역(144)의 제2 폭(WB2)은 제1 영역(I)에 형성된 상기 제1 핀형 활성 영역(FA)의 제1 미들 섹션 활성 영역(134)의 제2 폭(WA2)보다 더 작을 수 있다 (WB2 < WA2). 일부 실시예들에서, 상기 제2 미들 섹션 활성 영역(144)의 제2 폭(WB2)은 제1 영역(I)에 형성된 상기 제1 미들 섹션 활성 영역(134)의 제2 폭(WA2)보다 약 1 nm만큼 더 작을 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 핀형 활성 영역(FB)에서, 상기 제2 상부 섹션 활성 영역(146)의 저면(146L)은 상기 제2 핀형 활성 영역(FB)의 폭 방향 (Y 방향)에서 상기 제2 폭(WB2)과 같거나 더 작은 제3 폭(WB3)을 가질 수 있다 (WB3 ≤ WB2). 상기 제2 상부 섹션 활성 영역(146)의 제3 폭(WB3)은 제1 영역(I)에 형성된 제1 상부 섹션 활성 영역(136)의 제3 폭(WA3)보다 더 작을 수 있다 (WB3 < WA3).
상기 제2 핀형 활성 영역(FB)에서, 상기 제2 팁 활성 영역(148)의 저면(148L)은 상기 제2 핀형 활성 영역(FB)의 폭 방향 (Y 방향)에서 상기 제3 폭(WB3)보다 더 작은 제2 팁 폭(TW2)을 가질 수 있다. 상기 제2 팁 활성 영역(148)의 제2 팁 폭(TW2)은 제1 영역(I)에 형성된 제1 팁 활성 영역(138)의 제1 팁 폭(TW1) (도 3a 참조)보다 더 작을 수 있다 (TW2 < TW1).
일부 실시예들에서, 상기 제2 핀형 활성 영역(FB)은 비교적 큰 아스펙트비를 가지는 것으로서, 상기 제2 핀형 활성 영역(FB)의 높이(FH2)는 상기 제2 베이스 부분(B2)의 저면(B2L)의 폭(BW2)의 적어도 4 배일 수 있다. 일부 실시예들에서, 상기 제2 하부 섹션 활성 영역(142)의 저면(142L)으로부터 상기 제2 팁 활성 영역(148)의 꼭지점까지의 높이(TH2)는 상기 제2 하부 섹션 활성 영역(142)의 저면(142L)의 폭(WB1)의 적어도 3 배일 수 있다. 상기 제2 핀형 활성 영역(FB)의 아스펙트비는 제1 영역(I)에 형성된 제1 핀형 활성 영역(FA)의 아스펙트비보다 더 클 수 있다. 즉, 제1 영역(I)에 형성된 제1 베이스 부분(B1)의 저면(B1L)의 폭(BW1)과 제2 영역(II)에 형성된 제2 베이스 부분(B2)의 저면(B2L)의 폭(BW2)이 동일할 때, 제1 영역(I)에 형성된 제1 핀형 활성 영역(FA)의 높이(FH1)보다 제2 영역(II)에 형성된 제2 핀형 활성 영역(FB)의 높이(FH2)가 더 클 수 있다. 또한, 제1 영역(I)에 형성된 제1 하부 섹션 활성 영역(132)의 저면(132L)의 제1 폭(WA1)과 제2 영역(II)에 형성된 제2 하부 섹션 활성 영역(142)의 저면(142L)의 제1 폭(WB1)이 동일할 때, 제1 영역(I)에 형성된 제1 핀형 활성 영역(FA)의 제1 탑 부분(T1)의 높이(TH1)보다 제2 영역(II)에 형성된 제2 핀형 활성 영역(FB)의 제2 탑 부분(T2)의 높이(TH2)가 더 클 수 있다.
일부 실시예들에서, 제1 방향 (Z 방향)에서 상기 제2 팁 활성 영역(148)의 제4 높이(HB4)는 상기 제2 하부 섹션 활성 영역(142)의 제1 높이(HB1), 상기 제2 미들 섹션 활성 영역(144)의 제2 높이(HB2), 및 상기 제2 상부 섹션 활성 영역(146)의 제3 높이(HB3) 중 적어도 하나의 높이보다 더 작을 수 있다. 일부 실시예들에서, 상기 제2 팁 활성 영역(148)의 제4 높이(HB4)는 제1 영역(I)에 형성된 제1 팁 활성 영역(138)의 제4 높이(HA4)보다 더 작을 수 있으나, 이에 한정되는 것은 아니다.
도 2에 예시된 바와 같이, 상기 집적회로 소자(100)의 제2 영역(II)에 있는 제2 핀형 트랜지스터(TR2)는 상기 제2 핀형 활성 영역(FB)의 제2 탑 부분(T2)을 덮는 제2 게이트 절연막(154)과, 상기 제2 게이트 절연막(154)을 사이에 두고 상기 제2 핀형 활성 영역(FB)의 제2 탑 부분(T2)을 덮는 제2 게이트 라인(164)을 포함한다. 상기 제2 게이트 라인(164)은 도 1에 예시한 제2 게이트(GB)를 구성할 수 있다.
상기 제2 게이트 절연막(154)은 상기 제2 탑 부분(T2)의 제1 경사 측벽(SB1), 상기 제2 측벽(SB2), 상기 제3 경사 측벽(SB3), 및 상기 라운딩된 외측 표면(RB)을 각각 덮도록 연장된다. 상기 제2 게이트 라인(164)은 상기 제2 게이트 절연막(154)을 사이에 두고 상기 제2 탑 부분(T2)의 제1 경사 측벽(SB1), 상기 제2 측벽(SB2), 상기 제3 경사 측벽(SB3), 및 상기 라운딩된 외측 표면(RB)을 각각 덮는다.
일부 실시예들에서, 상기 제1 및 제2 게이트 절연막(152, 154)은 각각 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 제1 및 제2 게이트 절연막(152, 154)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 고유전막을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 상기 제1 및 제2 게이트 절연막(152, 154)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 제1 및 제2 게이트 절연막(152, 154)은 서로 동일한 적층 구조를 가질 수 있다. 다른 일부 실시예들에서, 상기 제1 및 제2 게이트 절연막(152, 154)은 서로 다른 적층 구조를 가질 수 있다.
상기 제1 및 제2 게이트 라인(162, 164)은 각각 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부에 형성된 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다. 일부 실시예들에서, 상기 제1 및 제2 게이트 라인(162, 164)은 각각 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 도전성 캡핑층의 상면에서의 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다.
도 1에 예시한 바와 같이, 제1 영역(I)에서, 상기 복수의 제1 핀형 활성 영역(FA) 중 상기 제1 게이트(GA)의 양 측에는 각각 제1 소스/드레인 영역(172)이 형성될 수 있다. 또한, 제2 영역(II)에서, 상기 제2 핀형 활성 영역(FB) 중 상기 제2 게이트(GB)의 양 측에는 제2 소스/드레인 영역(174)이 형성될 수 있다.
일부 실시예들에서, 상기 제1 및 제2 소스/드레인 영역(172, 174) 중 적어도 하나는 상기 제1 및 제2 핀형 활성 영역(FA, FB)의 일부에 형성된 불순물 이온주입 영역을 포함할 수 있다. 다른 일부 실시예들에서, 상기 제1 및 제2 소스/드레인 영역(172, 174) 중 적어도 하나는 상기 제1 및 제2 핀형 활성 영역(FA, FB)으로부터 에피텍셜 성장된 반도체층을 포함할 수 있다. 상기 제1 및 제2 소스/드레인 영역(172, 174) 중 적어도 하나는 에피텍셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조, 에피텍셜 성장된 Si 층, 또는 에피텍셜 성장된 SiC 층을 포함할 수 있다.
도 1 내지 도 3b를 참조하여 설명한 바와 같이, 상기 집적회로 소자(100)는 제1 영역(I) 및 제2 영역(II)에서 서로 다른 형상을 가지는 핀형 활성 영역을 포함함으로써, 고도로 스케일링된 핀 전계효과 트랜지스터에서 누설 전류의 제어가 용이하고, 트랜지스터의 퍼포먼스(performance)를 향상시킬 수 있으며, 제1 영역(I) 및 제2 영역(II)에서 서로 다른 기능을 수행하는 멀티게이트 트랜지스터들을 용이하게 구현할 수 있다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(200)의 주요 구성을 도시한 평면 레이아웃 다이어그램이다. 도 4에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4를 참조하면, 집적회로 소자(200)는 제1 영역(I) 및 제2 영역(II)을 포함한다.
상기 집적회로 소자(200)는 제1 영역(I)에서 하나의 제1 핀형 활성 영역(FA) 위에 하나의 제1 게이트(GA)가 교차하도록 연장되어 있고, 제2 영역(II)에서 하나의 제2 핀형 활성 영역(FB) 위에 하나의 제2 게이트(GB)가 교차하도록 연장되어 있다.
그러나, 본 발명의 기술적 사상은 도 1 및 도 5에 예시된 바에 한정되는 것은 아니다. 예를 들면, 제1 영역(I) 및 제2 영역(II)에서 각각 적어도 하나의 1 개의 게이트가 적어도 하나의 핀형 활성 영역을 교차하여 연장되도록 형성될 수 있으며, 상호 교차하는 게이트 및 핀형 활성 영역 각각의 개수가 특별히 제한되는 것은 아니다.
도 5는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(300)의 블록 다이어그램이다.
도 5를 참조하면, 집적회로 소자(300)는 로직 영역(310) 및 메모리 영역(320)을 포함한다.
상기 로직 영역(310)은 도 1을 참조하여 설명한 제1 영역(I)에 대응할 수 있으며, 도 1, 도 2 및 도 3a를 참조하여 설명한 제1 핀형 활성 영역(FA)을 포함할 수 있다. 상기 로직 영역(310)은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)로서, 트랜지스터, 레지스터 등과 같은 복수의 회로 소자 (circuit elements)를 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 상기 논리 셀은 예를 들면, AND, NAND, OR, NOR, XOR (exclusive OR), XNOR (exclusive NOR), INV (inverter), ADD (adder), BUF (buffer), DLY (delay), FILL (filter), 멀티플렉서 (MXT/MXIT). OAI (OR/AND/INVERTER), AO (AND/OR), AOI (AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다. 그러나, 상기 예시한 셀들은 단지 예시에 불과하며, 본 발명의 기술적 사상에 따른 논리 셀이 위에서 예시된 셀에만 한정되는 것은 아니다.
상기 메모리 영역(320)은 도 1을 참조하여 설명한 제2 영역(II)에 대응할 수 있으며, 도 1, 도 2 및 도 3b를 참조하여 설명한 제2 핀형 활성 영역(FB)을 포함할 수 있다. 상기 메모리 영역(320)은 SRAM, DRAM, MRAM, RRAM, 및 PRAM 중 적어도 하나를 포함할 수 있다.
도 6a는 도 5에 예시한 집적회로 소자(300)의 로직 영역(310)에 포함될 수 있는 예시적인 논리 소자(400)의 주요 구성을 도시한 평면도이다. 도 6b는 도 6a의 6B - 6B' 선 단면도이다. 도 6a 및 도 6b에 있어서, 도 1 내지 도 5에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6a 및 도 6b를 참조하면, 논리 소자(400)는 기판(110)상에 형성되고, 각각 셀 바운더리(cell boundary)(410)를 가지고 적어도 하나의 논리 함수 (logic function) 회로를 포함하는 셀(LC)을 가질 수 있다.
상기 셀(LC)은 제1 소자 영역(420A) 및 제2 소자 영역(420B)을 포함한다. 상기 제1 소자 영역(420A) 및 제2 소자 영역(420B) 내에는 복수의 제1 핀형 활성 영역(FA)이 일 방향 (X 방향)으로 연장되어 있다.
상기 기판(110)상에서 상기 복수의 제1 핀형 활성 영역(FA) 각각의 사이에는 제1 소자분리막(112)이 형성되어 있다. 상기 복수의 제1 핀형 활성 영역(FA)은 상기 제1 소자분리막(112) 위로 핀(fin) 형상으로 돌출되어 있다.
상기 제1 소자 영역(420A) 및 제2 소자 영역(420B) 내에서 복수의 제1 핀형 활성 영역(FA)은 일정한 피치로 형성될 수 있다. 이에 따라, 상기 복수의 제1 핀형 활성 영역(FA) 각각의 사이의 이격 거리(L1)는 일정할 수 있다.
상기 셀(LC) 내에는 복수의 제1 게이트 라인(162)이 복수의 제1 핀형 활성 영역(FA)과 교차하도록 제2 방향(Y 방향)으로 연장되어 있다. 상기 복수의 제1 게이트 라인(162)과 상기 복수의 제1 핀형 활성 영역(FA)이 교차하는 교차점에는 각각 트랜지스터가 형성될 수 있다. 상기 복수의 제1 게이트 라인(162)은 각각 기판(110)상에 형성된 복수의 FinFET 소자에 의해 공유될 수 있다.
상기 논리 소자(400)는 도 1, 도 2 및 도 3a를 참조하여 집적회로 소자(100)의 제1 핀형 활성 영역(FA) 및 제1 게이트 라인(162)에 대하여 설명한 특징들을 포함할 수 있다.
도 7a는 도 5에 예시한 집적회로 소자(300)의 메모리 영역(320)에 포함될 수 있는 예시적인 메모리 소자(500)의 회로도이다. 도 7a에는 6 개의 트랜지스터를 포함하는 6T SRAM 셀의 회로도를 예시하였다. 도 7b는 도 7a에 예시한 메모리 소자(500)의 주요 구성들의 예시적인 평면도이다. 도 7c는 도 7b의 7C - 7C' 선 단면도이다. 도 7a 내지 도 7c에 있어서, 도 1 내지 도 5에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7a를 참조하면, 메모리 소자(500)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL) 및 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)의 게이트는 각각 워드 라인(WL)과 연결될 수 있다.
상기 제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터로 이루어지고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터로 이루어질 수 있다.
상기 제1 인버터(INV1) 및 제2 인버터(INV2)가 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
도 7b는 도 7a에 예시한 메모리 소자(500)의 주요 구성을 도시한 평면도이다. 도 7c는 도 7b의 7C - 7C' 선 단면도이다. 도 7b 및 도 7c에 있어서, 도 1a 내지 도 5에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7b 및 도 7c를 참조하면, 메모리 소자(500)는 기판상에 행렬로 배열된 복수의 SRAM 셀(510A, 510B, 510C, 510D)을 포함하는 SRAM 어레이(510)를 포함한다. 도 7b 및 도 7c에는 1 개의 메모리 셀 당 6 개의 FinFET을 포함하는 4 개의 SRAM 셀(510A, 510B, 510C, 510D)이 예시되어 있다.
상기 복수의 SRAM 셀(510A, 510B, 510C, 510D)은 도 7a에 예시한 회로 구성을 가질 수 있다.
상기 복수의 SRAM 셀(510A, 510B, 510C, 510D)은 각각 기판(110)으로부터 돌출되고 일 방향 (X 방향)을 따라 서로 평행하게 연장되는 복수의 제2 핀형 활성 영역(FB)을 포함한다.
상기 기판(110)상에서 상기 복수의 제2 핀형 활성 영역(FB) 각각의 사이에는 제2 소자분리막(114)이 형성되어 있다. 상기 복수의 제2 핀형 활성 영역(FB)은 상기 제2 소자분리막(114) 위로 핀(fin) 형상으로 돌출되어 있다.
또한, 상기 복수의 SRAM 셀(510A, 510B, 510C, 510D)에는 복수의 제2 게이트 라인(164)이 상기 복수의 제2 핀형 활성 영역(FB)의 제2 탑 부분(T2)을 덮으면서 상기 복수의 제2 핀형 활성 영역(FB)과 교차하는 방향 (Y 방향)으로 연장되어 있다.
상기 복수의 SRAM 셀(510A, 510B, 510C, 510D)에서, 상기 복수의 제2 핀형 활성 영역(FB)은 가변적인 피치(pitch)로 형성되어 있다. 이에 따라, 상기 복수의 제2 핀형 활성 영역(FB) 각각의 사이의 이격 거리(L2)는 위치에 따라 다를 수 있다. 일부 실시예들에서, 상기 복수의 제2 핀형 활성 영역(FB) 각각의 사이의 이격 거리(L2)는 도 5에 예시한 집적회로 소자(300)의 로직 영역(310)에 형성되는 복수의 제1 핀형 활성 영역(FA), 예를 들면 도 6a 및 도 6b에 예시한 논리 소자(400)에 포함된 복수의 제1 핀형 활성 영역(FA) 각각의 사이의 이격 거리(L1)보다 더 클 수 있다.
상기 복수의 SRAM 셀(510A, 510B, 510C, 510D)을 구성하는 제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 및 제2 패스 트랜지스터(PS2)는 각각 상기 복수의 제2 게이트 라인(162)과 상기 복수의 제2 핀형 활성 영역(FB)이 교차하는 교차점에 형성되는 복수의 FinFET 소자로 구현될 수 있다.
예를 들면, SRAM 셀(410A) 내에서는 복수의 제2 핀형 활성 영역(FB)과 복수의 제2 게이트 라인(164)과의 사이의 6 개의 교차점에 각각 트랜지스터가 형성되고, 이들은 제1 패스 트랜지스터(PS1), 제2 패스 트랜지스터(PS2), 제1 풀다운 트랜지스터(PD1), 제2 풀다운 트랜지스터(PD2), 제1 풀업 트랜지스터(PU1), 및 제2 풀업 트랜지스터(PU2)를 포함할 수 있다.
상기 제1 풀업 트랜지스터(PU1) 및 제2 풀업 트랜지스터(PU2)는 각각 PMOS 트랜지스터로 이루어지고, 상기 제1 풀다운 트랜지스터(PD1), 제2 풀다운 트랜지스터(PD2), 제1 패스 트랜지스터(PS1), 및 제2 패스 트랜지스터(PS2)는 각각 NMOS 트랜지스터로 이루어질 수 있다.
상기 메모리 소자(500)는 도 1, 도 2 및 도 3b를 참조하여 집적회로 소자(100)의 제2 핀형 활성 영역(FB) 및 제2 게이트 라인(164)에 대하여 설명한 특징들을 포함할 수 있다.
도 8a 내지 도 8d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 8a 내지 도 8d에는 도 1의 2A - 2A' 선 단면 및 2B - 2B' 선 단면에 대응하는 부분들의 주요 구성들이 예시되어 있다. 도 8a 내지 도 8d를 참조하여, 도 1 및 도 2에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명한다. 도 8a 내지 도 8d에 있어서, 도 1 내지 도 3b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8a를 참조하면, 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(110)을 준비한다. 그 후, 상기 기판(110)의 일부를 제거하여, 상기 기판(110)의 제1 영역(I)에는 복수의 제1 트렌치(R1)를 형성하고, 제2 영역(II)에는 복수의 제2 트렌치(R2)를 형성하여, 상기 복수의 제1 및 제2 트렌치(R1, R2)에 의해 정의되는 복수의 예비 활성 영역(F1, F2)을 형성한다. 상기 복수의 예비 활성 영역(F1, F2)은 제1 영역(I)에 형성되는 제1 예비 활성 영역(F1)과, 제2 영역(II)에 형성되는 제2 예비 활성 영역(F2)을 포함한다.
상기 제1 예비 활성 영역(F1) 및 제2 예비 활성 영역(F2)은 상기 기판(110)의 주면(110M)에 수직인 방향 (Z 방향)을 따라 상부로 돌출되고 일 방향 (X 방향)으로 연장되며 핀(fin) 형상을 가진다.
제1 영역(I)은 도 6a에 예시한 바와 같이 일정한 피치로 배치되는 복수의 제1 핀형 활성 영역(FA)을 형성하기 위한 영역으로서, 제1 영역(I)에서는 일정한 피치로 배치되는 복수의 제1 예비 활성 영역(F1)이 형성될 수 있다. 반면, 제2 영역(II)은 도 7b에 예시한 바와 같이 가변적인 피치로 배치되는 복수의 제2 핀형 활성 영역(FB)을 형성하기 위한 영역으로서, 제2 영역(II)에서는 가변적인 피치로 배치되는 복수의 제2 예비 활성 영역(F2)이 형성될 수 있다.
일부 실시예들에서, 상기 복수의 제1 및 제2 트렌치(R1, R2)를 형성하기 위하여, 먼저 상기 기판(110)의 상면 중 활성 영역이 될 부분을 덮는 복수의 마스크 패턴(도시 생략)을 형성하고, 상기 복수의 마스크 패턴을 식각 마스크로 이용하여 상기 기판(110)을 식각할 수 있다. 상기 복수의 마스크 패턴은 각각 패드산화막 패턴 및 질화막 패턴이 차례로 적층된 구조를 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 8b를 참조하면, 기판(110)의 제1 영역(I) 및 제2 영역(II)에서 복수의 제1 및 제2 트렌치(R1, R2)를 각각 채우는 제1 및 제2 소자분리막(112, 114)을 형성한다.
상기 제1 소자분리막(112) 및 제2 소자분리막(114)은 각각 평탄화된 상면을 가질 수 있다. 제1 영역(I)에서 상기 제1 소자분리막(112)의 상면이 제1 예비 활성 영역(F1)의 상면과 동일 레벨 상에 위치되고, 제2 영역(II)에서 상기 제2 소자분리막(114)의 상면이 제2 예비 활성 영역(F2)의 상면과 동일 레벨 상에 위치될 수 있다.
일부 실시예들에서, 상기 제1 소자분리막(112) 및 제2 소자분리막(114)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 8c를 참조하면, 제1 영역(I)과 제2 영역(II)에서 도 8b의 결과물로부터 제1 및 제2 소자분리막(112, 114)을 이들의 상면으로부터 일부 제거하는 방법으로 상기 제1 및 제2 소자분리막(112, 114)에 대한 리세스(recess) 공정을 동시에 수행한다.
일부 실시예들에서, 상기 제1 및 제2 소자분리막(112, 114)에 대한 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다. 상기 제1 및 제2 소자분리막(112, 114)에 대한 리세스 공정을 수행하기 위하여 제1 영역(I) 및 제2 영역(II)에서 동일한 조건의 식각 공정을 수행할 수 있다.
상기 제1 및 제2 소자분리막(112, 114)에 대한 리세스 공정을 수행하는 동안, 제1 영역(I)과 제2 영역(II)에서 노출되는 제1 예비 활성 영역(F1) 및 제2 예비 활성 영역(F2)의 상부가 일부 소모될 수 있다. 상기 제1 예비 활성 영역(F1) 및 제2 예비 활성 영역(F2)의 일부가 소모되는 원인은, 상기 제1 예비 활성 영역(F1) 및 제2 예비 활성 영역(F2)의 상부가 식각 분위기 및/또는 세정 분위기에 노출되고, 이에 따라 식각, 산화 및/또는 세정에 의해 소모됨으로써 야기될 수 있다.
예를 들면, 상기 제1 및 제2 소자분리막(112, 114)의 리세스 공정을 수행하기 위하여, RIE (reactive ion etching) 공정을 이용할 수 있다. 그 결과, 제1 영역(I)에서는 점선으로 표시한 바와 같은 제1 예비 활성 영역(F1)의 표면으로부터 일부가 소모되어, 도 1, 도 2 및 도 3a를 참조하여 설명한 바와 같은 제1 핀형 활성 영역(FA)이 얻어지고, 상기 제1 핀형 활성 영역(FA)의 제1 탑 부분(T1)이 노출될 수 있다. 제2 영역(II)에서는 점선으로 표시한 바와 같은 제2 예비 활성 영역(F2)의 표면으로부터 일부가 소모되어, 도 1, 도 2 및 도 3b를 참조하여 설명한 바와 같은 제2 핀형 활성 영역(FB)이 얻어지고, 상기 제2 핀형 활성 영역(FB)의 제2 탑 부분(T2)이 노출될 수 있다.
보다 상세히 설명하면, 도 8a를 참조하여 설명한 바와 같이, 제1 영역(I)에서는 일정한 피치로 형성된 복수의 제1 예비 활성 영역(F1)을 포함하는 반면, 제2 영역(II)에서는 가변적인 피치로 형성된 복수의 제2 예비 활성 영역(F2)을 포함할 수 있다. 이에 따라, 제1 영역(I)에서는 복수의 제1 예비 활성 영역(F1) 각각의 이격 거리가 일정하며 제2 영역(II)에서의 이격 거리에 비하여 작을 수 있다. 반면, 제2 영역(II)에서는 복수의 제2 예비 활성 영역(F2) 각각의 이격 거리가 가변적이며 제1 영역(I)에서의 이격 거리에 비하여 큰 영역들을 포함할 수 있다.
도 8b의 결과물로부터 상기 제1 및 제2 소자분리막(112, 114) 각각의 일부를 제거하여 리세스 공정을 수행하는 동안, 제1 영역(I)에서는 제1 소자분리막(112)의 제거량이 증가함에 따라 상기 제1 예비 활성 영역(F1) 중 제1 탑 부분(T1)의 노출 부분이 점차 증가하고, 상기 제1 탑 부분(T1)의 상부 측은 상기 제1 탑 부분(T1)의 하부에 비해 제1 영역(I)의 식각 분위기(850)에 노출되는 시간이 더 길다. 상기 제1 탑 부분(T1) 중 제1 영역(I)의 식각 분위기(850)에 노출되는 부분은 그 외측 표면으로부터 소정 두께만큼 상기 제1 영역(I)의 식각 분위기(850)에 의해 소모될 수 있다. 특히, 제1 소자분리막(112)의 식각 분위기(850) 중에서 스캐터링(scattering)되는 반응성 이온들이 상기 제1 예비 활성 영역(F1) 중 제1 소자분리막(112) 위로 돌출되는 상부에 충돌할 수 있으며, 이로 인해 제1 영역(I)의 식각 분위기(850)에 의해 상기 제1 예비 활성 영역(F1) 중 제1 소자분리막(112) 위로 돌출되는 상부 표면이 소모될 수 있다. 그 결과, 상기 제1 예비 활성 영역(F1) 중 제1 소자분리막(112) 위로 돌출되는 상부 표면으로부터 식각 분위기(850)에 의해 소모되는 양 또는 두께는 상기 제1 탑 부분(T1)의 측벽 부분들보다 정상부에서 더 클 수 있으며, 제1 베이스 부분(B1)에 가까울수록 작아질 수 있다.
또한, 제1 영역(I)에서는 복수의 제1 예비 활성 영역(F1)이 일정한 피치로 형성되고 복수의 제1 예비 활성 영역(F1) 각각의 사이의 이격 거리가 비교적 작기 때문에 상기 복수의 제1 예비 활성 영역(F1) 각각의 사이의 공간이 비교적 좁을 수 있다. 이에 따라, 상기 제1 예비 활성 영역(F1) 중 제1 소자분리막(112) 위로 돌출되는 부분들은 이들의 측벽에서보다는 정상 부분에서 식각 분위기(850)에 의한 영향을 더 많이 받을 수 있다. 그 결과, 도 7b에 예시한 바와 같이 가변적인 피치로 형성되는 복수의 제2 예비 활성 영역(F2)을 포함하는 제2 영역(II)과 비교할 때, 제1 영역(I)에서는 비교적 큰 폭 및 작은 높이를 가지는 제1 핀형 활성 영역(FA)이 얻어질 수 있다.
제1 영역(I)과는 달리, 제2 영역(II)에서는 도 8a를 참조하여 설명한 바와 같이, 가변적인 피치로 형성된 복수의 제2 예비 활성 영역(F2)을 포함할 수 있다. 이에 따라, 도 8b의 결과물로부터 상기 제1 및 제2 소자분리막(112, 114) 각각의 일부를 제거하여 리세스 공정을 수행하는 동안, 제2 영역(II)에서는 제2 소자분리막(114)의 제거량이 증가함에 따라 상기 제2 예비 활성 영역(F2) 중 제2 탑 부분(T2)의 노출 부분이 점차 증가하고, 상기 제2 탑 부분(T2)의 상부 측은 상기 제2 탑 부분(T2)의 하부에 비해 제2 영역(II)의 식각 분위기(860)에 노출되는 시간이 더 길다. 상기 제2 탑 부분(T2) 중 제2 영역(II)의 식각 분위기(860)에 노출되는 부분은 그 외측 표면으로부터 소정 두께만큼 상기 제2 영역(II)의 식각 분위기(860)에 의해 소모될 수 있다. 특히, 제2 소자분리막(114)의 식각 분위기(860) 중에서 스캐터링되는 반응성 이온들이 상기 제2 예비 활성 영역(F2) 중 제2 소자분리막(114) 위로 돌출되는 상부에 충돌할 수 있으며, 이로 인해 제2 영역(II)의 식각 분위기(860)에 의해 상기 제2 예비 활성 영역(F2) 중 제2 소자분리막(114) 위로 돌출되는 상부 표면이 소모될 수 있다. 그 결과, 상기 제2 예비 활성 영역(F2) 중 제2 소자분리막(114) 위로 돌출되는 상부 표면으로부터 식각 분위기(860)에 의해 소모되는 양 또는 두께는 상기 제2 탑 부분(T1)의 측벽 부분들보다 정상부에서 더 클 수 있으며, 제1 베이스 부분(B1)에 가까울수록 작아질 수 있다.
또한, 제2 영역(II)에서는 복수의 제2 예비 활성 영역(F2)이 가변적인 피치로 형성되고 복수의 제2 예비 활성 영역(F2) 각각의 사이의 공간이 비교적 큰 부분들을 포함할 수 있다. 이에 따라, 식각 분위기(860)에 의한 영향이 상기 제2 예비 활성 영역(F2) 각각의 사이의 공간으로 충분히 유입될 수 있고, 상기 제2 예비 활성 영역(F2) 중 제2 소자분리막(114) 위로 돌출되는 부분들 중 측벽에서는 제1 영역(I)에 있는 제1 예비 활성 영역(F1)에 비해 식각 분위기(860)에 의한 영향을 더 많이 받을 수 있으며, 상기 제2 예비 활성 영역(F2)의 정상부에서는 제1 영역(I)에 있는 제1 예비 활성 영역(F1)에 비해 식각 분위기(860)에 의한 영향을 덜 받을 수 있다. 그 결과, 일정한 피치로 형성된 복수의 제1 예비 활성 영역들(F1)을 포함하는 제1 영역(I)과 비교할 때, 제2 영역(II)에서 비교적 작은 폭 및 큰 높이를 가지는 제2 핀형 활성 영역(FB)이 얻어질 수 있다.
제1 영역(I) 및 제2 영역(II)에서 상기 제1 및 제2 핀형 활성 영역(FA, FB)이 형성된 후, 상기 제1 핀형 활성 영역(FA)의 최상부의 높이와 상기 제2 핀형 활성 영역(FB)의 최상부와의 사이에 높이 차이(ΔH)가 발생될 수 있다. 또한, 도 3a 및 도 3b를 참조하여 설명한 바와 같이, 상기 제1 핀형 활성 영역(FA)의 제1 탑 부분(T1)의 폭보다 상기 제2 핀형 활성 영역(FB)의 제2 탑 부분(T2)의 폭이 더 작아질 수 있다. 특히, 상기 제1 핀형 활성 영역(FA)의 제1 미들 섹션 활성 영역(134)의 제2 폭(WA2)보다 상기 제2 핀형 활성 영역(FB)의 제2 미들 섹션 활성 영역(144)의 제2 폭(WB2)이 더 작아질 수 있다.
제1 영역(I) 및 제2 영역(II)에서 제1 및 제2 핀형 활성 영역(FA, FB)의 제1 및 제2 탑 부분(T1, T2)이 노출된 후, 상기 제1 및 제2 탑 부분(T1, T2)에 문턱 전압 조절용 불순물 이온 주입 공정이 수행될 수 있다. 상기 문턱 전압 조절용 불순물 이온 주입 공정시, 상기 제1 및 제2 탑 부분(T1, T2) 중 NMOS 트랜지스터가 형성되는 영역에는 불순물로서 붕소(B) 이온을 주입하고, PMOS 트랜지스터가 형성되는 영역에는 불순물로서 인(P) 또는 비소(As)를 이온주입할 수 있다.
도 8d를 참조하면, 제1 영역(I)에서 노출된 제1 핀형 활성 영역(FA)의 제1 탑 부분(T1)을 차례로 덮는 제1 게이트 절연막(152) 및 제1 게이트 라인(162)과, 제2 영역(II)에서 노출된 제2 핀형 활성 영역(FB)의 제2 탑 부분(T2)을 차례로 덮는 제2 게이트 절연막(154) 및 제2 게이트 라인(164)을 형성한다.
상기 제1 게이트 라인(162) 및 상기 제2 게이트 라인(164)은 각각 도 1에 예시한 제1 게이트(GA) 및 제2 게이트(GB)를 구성할 수 있다.
제1 영역(I)에서 상기 제1 핀형 활성 영역(FA) 중 상기 제1 게이트 라인(162)의 양측에 제1 소스/드레인 영역(172)(도 1 참조)을 형성하고, 제2 영역(II)에서 상기 제2 핀형 활성 영역(FB) 중 상기 제2 게이트 라인(164)의 양측에 제2 소스/드레인 영역(174)(도 1 참조)을 형성하여, 도 1 내지 도 3b에 예시한 집적회로 소자(100)를 제조할 수 있다.
일부 실시예들에서, 상기 제1 및 제2 게이트 라인(162, 164)은 게이트-라스트 (gate-last) 공정 (또는, RPG (replacement poly-gate) 공정이라 칭해질 수 있음)에 의해 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 상기 제1 및 제2 핀형 활성 영역(FA, FB)의 제1 및 제2 탑 부분(T1, T2)은 각각 제1 및 제2 핀형 트랜지스터(TR1, TR2) (도 1 참조)의 채널 영역으로 제공될 수 있다.
일부 실시예들에서, 상기 제1 및 제2 게이트 라인(162, 164)을 RPG 공정에 의해 형성하기 위하여, 먼저 상기 제1 및 제2 탑 부분(T1, T2)과 상기 제1 및 제2 소자분리막(112, 114) 위에 복수의 게이트 공간을 제공하는 복수의 절연 스페이서(도시 생략) 및 게이트간 절연막(도시 생략)을 형성할 수 있다. 그 후, 상기 복수의 절연 스페이서에 의해 한정되는 복수의 게이트 공간 내에 상기 제1 및 제2 게이트 절연막(152, 154)과 상기 제1 및 제2 게이트 라인(162, 164)을 차례로 형성할 수 있다.
도 8a 내지 도 8d를 참조하여 설명한 집적회로 소자(100)의 제조 방법에 따르면, 제1 영역(I) 및 제2 영역(II)에서 서로 다른 형상을 가지는 핀형 활성 영역을 형성함으로써, 고도로 스케일링된 핀 전계효과 트랜지스터에서 누설 전류의 제어가 용이하고, 트랜지스터의 퍼포먼스를 향상시킬 수 있으며, 제1 영역(I) 및 제2 영역(II)에서 서로 다른 기능을 수행하는 멀티게이트 트랜지스터들을 용이하게 형성할 수 있다.
이상, 도 8a 내지 도 8d를 참조하여 도 1 내지 도 3b에 예시한 집적회로 소자(100)의 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여 도 4에 예시한 집적회로 소자(200), 도 5에 예시한 집적회로 소자(300), 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 집적회로 소자들을 제조할 수 있음을 당 업자들은 잘 알 수 있을 것이다.
도 9는 본 발명의 기술적 사상에 의한 메모리 모듈(1400)의 평면도이다.
메모리 모듈(1400)은 모듈 기판(1410)과, 상기 모듈 기판(1410)에 부착된 복수의 반도체 칩(1420)을 포함한다.
상기 반도체 칩(1420)은 본 발명의 기술적 사상에 의한 집적회로 소자를 포함한다. 상기 반도체 칩(1420)은 도 1 내지 도 7c를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300), 논리 소자(400) 및/또는 메모리 소자(500)를 포함하는 집적회로 소자, 및 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
상기 모듈 기판(1410)의 일측에는 마더 보드의 소켓에 끼워질 수 있는 접속부(1430)가 배치된다. 상기 모듈 기판(1410) 상에는 세라믹 디커플링 커패시터(1440)가 배치된다. 본 발명이 기술적 사상에 의한 메모리 모듈(1400)은 도 9에 예시된 구성에만 한정되지 않고 다양한 형태로 제작될 수 있다.
도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 구동 집적회로 (display driver IC: DDI)(1500) 및 상기 DDI(1500)를 구비하는 디스플레이 장치(1520)의 개략적인 블록 다이어그램이다.
도 10을 참조하면, DDI(1500)는 제어부 (controller)(1502), 파워 공급 회로부 (power supply circuit)(1504), 드라이버 블록 (driver block)(1506), 및 메모리 블록 (memory block)(1508)을 포함할 수 있다. 제어부(1502)는 중앙 처리 장치 (main processing unit: MPU)(1522)로부터 인가되는 명령을 수신하여 디코딩하고, 상기 명령에 따른 동작을 구현하기 위해 DDI(1500)의 각 블록들을 제어한다. 파워 공급 회로부(1504)는 제어부(1502)의 제어에 응답하여 구동 전압을 생성한다. 드라이버 블록(1506)은 제어부(1502)의 제어에 응답하여 파워 공급 회로부(1504)에서 생성된 구동 전압을 이용하여 디스플레이 패널(1524)를 구동한다. 디스플레이 패널(1524)은 액정 디스플레이 패널 (liquid crystal display pannel), 플라즈마 디스플레이 패널, 또는 OLED (organic light emitting diodes) 디스플레이 패널일 수 있다. 메모리 블록(1508)은 제어부(1502)로 입력되는 명령 또는 제어부(1502)로부터 출력되는 제어 신호들을 일시적으로 저장하거나, 필요한 데이터들을 저장하는 블록으로서, RAM, ROM 등의 메모리를 포함할 수 있다. 파워 공급 회로부(1504) 및 드라이버 블록(1506) 중 적어도 하나는 도 1 내지 도 7c를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300), 논리 소자(400) 및/또는 메모리 소자(500)를 포함하는 집적회로 소자, 및 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(1900)을 도시한 블록 다이어그램이다.
상기 전자 시스템(1900)은 메모리(1910) 및 메모리 콘트롤러(1920)를 포함한다. 상기 메모리 콘트롤러(1920)는 호스트(1930)의 요청에 응답하여 상기 메모리(1910)로부터의 데이타 독출 및/또는 상기 메모리(1910)로의 데이타 기입을 위하여 상기 메모리(1910)를 제어한다. 상기 메모리(1910) 및 메모리 콘트롤러(1920) 중 적어도 하나는 도 1 내지 도 7c를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300), 논리 소자(400) 및/또는 메모리 소자(500)를 포함하는 집적회로 소자, 및 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(2000)의 블록 다이어그램이다.
상기 전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
상기 콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 상기 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예에서, 상기 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(2000)은 도 1 내지 도 7c를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300), 논리 소자(400) 및/또는 메모리 소자(500)를 포함하는 집적회로 소자, 및 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 112: 제1 소자분리막, 114: 제2 소자분리막, 152: 제1 게이트 절연막, 154: 제2 제1 게이트 절연막, 162: 제1 게이트 라인, 164: 제2 게이트 라인, B1: 제1 베이스 부분, B2: 제2 베이스 부분, T1: 제1 탑 부분, T2: 제2 탑 부분.

Claims (20)

  1. 비메모리 영역 및 메모리 영역을 가지는 기판과,
    상기 비메모리 영역에서 상기 기판으로부터 제1 방향으로 제1 거리만큼 돌출된 제1 탑 부분(top portion)을 포함하는 제1 핀형 활성 영역과,
    상기 메모리 영역에서 상기 기판으로부터 상기 제1 방향으로 상기 제1 거리보다 더 큰 제2 거리만큼 돌출된 제2 탑 부분을 포함하는 제2 핀형 활성 영역을 포함하고,
    상기 기판의 저면으로부터 상기 제1 핀형 활성 영역의 제1 최상부까지의 제1 높이는 상기 기판의 상기 저면으로부터 상기 제2 핀형 활성 영역의 제2 최상부까지의 제2 높이보다 더 작고, 상기 제1 최상부와 상기 제2 최상부와의 사이의 높이 차이는 0 보다 더 크고,
    상기 제1 탑 부분은
    상기 제1 방향에 대하여 제1 경사각으로 연장되는 제1 경사 측벽을 가지는 제1 하부 섹션 활성 영역과,
    상기 제1 하부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제1 경사각보다 작은 제2 경사각으로 연장되는 제2 경사 측벽을 가지는 제1 미들 섹션 활성 영역과,
    상기 제1 미들 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제2 경사각보다 큰 제3 경사각으로 연장되는 제3 경사 측벽을 가지는 제1 상부 섹션 활성 영역과,
    상기 제1 상부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 제1 라운딩된 외측 표면을 가지는 제1 팁 활성 영역을 포함하고,
    상기 제2 탑 부분은
    상기 제1 방향에 대하여 상기 제1 경사각보다 큰 제4 경사각으로 연장되는 제4 경사 측벽을 가지는 제2 하부 섹션 활성 영역과,
    상기 제2 하부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제4 경사각보다 작은 제5 경사각으로 연장되는 측벽을 가지는 제2 미들 섹션 활성 영역과,
    상기 제2 미들 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제5 경사각보다 큰 제6 경사각으로 연장되는 제5 경사 측벽을 가지는 제2 상부 섹션 활성 영역과,
    상기 제2 상부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 제2 라운딩된 외측 표면을 가지는 제2 팁 활성 영역을 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 제2 탑 부분의 제1 폭은 상기 제1 탑 부분의 제2 폭보다 더 작은 집적회로 소자.
  3. 제1항에 있어서,
    상기 제1 핀형 활성 영역은 제1 곡률 반경을 가지는 제1 라운딩된 외측 표면을 가지는 제1 팁 활성 영역을 포함하고,
    상기 제2 핀형 활성 영역은 상기 제1 곡률 반경보다 더 작은 제2 곡률 반경을 가지는 제2 라운딩된 외측 표면을 가지는 제2 팁 활성 영역을 포함하는 집적회로 소자.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 제1 방향에서 상기 제2 하부 섹션 활성 영역의 제1 두께는 상기 제1 방향에서 상기 제1 하부 섹션 활성 영역의 제2 두께보다 더 큰 집적회로 소자.
  7. 제1항에 있어서,
    상기 제1 방향에서 상기 제2 미들 섹션 활성 영역의 제1 두께는 상기 제1 방향에서 상기 제1 미들 섹션 활성 영역의 제2 두께보다 더 큰 집적회로 소자.
  8. 제1항에 있어서,
    상기 제2 미들 섹션 활성 영역의 제1 폭은 상기 제1 미들 섹션 활성 영역의 제2 폭보다 더 작은 집적회로 소자.
  9. 제1항에 있어서,
    상기 제2 상부 섹션 활성 영역의 제1 폭은 상기 제1 상부 섹션 활성 영역의 제2 폭보다 더 작은 집적회로 소자.
  10. 비메모리 영역 및 메모리 영역을 가지는 기판과,
    상기 비메모리 영역에서 상기 기판으로부터 돌출된 제1 핀형 활성 영역과,
    상기 메모리 영역에서 상기 기판으로부터 돌출된 제2 핀형 활성 영역과,
    게이트를 포함하고,
    상기 제1 핀형 활성 영역은 제1 베이스 부분과, 제1 탑 부분과, 상기 제1 베이스 부분과 상기 제1 탑 부분이 만나는 제1 저면을 포함하고, 상기 제1 베이스 부분의 경사 측벽의 경사각과 상기 제1 탑 부분 중 상기 제1 베이스 부분에 가장 가까운 제1 영역의 경사 측벽의 경사각은 서로 다르고, 상기 제1 탑 부분은 상기 제1 저면으로부터 상기 기판에 수직인 제1 방향으로 제1 거리만큼 돌출되고,
    상기 게이트는 상기 제1 탑 부분의 제1 탑 측벽 위에 배치되고,
    상기 제1 탑 측벽의 경사각은 0 도보다 더 크고,
    상기 제2 핀형 활성 영역은 제2 베이스 부분과, 제2 탑 부분과, 상기 제2 베이스 부분과 상기 제2 탑 부분이 만나는 제2 저면을 포함하고, 상기 제2 베이스 부분의 경사 측벽의 경사각과 상기 제2 탑 부분 중 상기 제2 베이스 부분에 가장 가까운 제2 영역의 경사 측벽의 경사각은 서로 다르고, 상기 제2 탑 부분은 상기 제2 저면으로부터 상기 제1 방향으로 상기 제1 거리보다 더 큰 제2 거리만큼 돌출된 집적회로 소자.
  11. 제10항에 있어서,
    상기 제1 방향에서 상기 기판으로부터 상기 제1 저면까지의 제1 길이는 상기 제1 방향에서 상기 기판으로부터 상기 제2 저면까지의 제2 길이와 동일한 집적회로 소자.
  12. 제11항에 있어서,
    상기 제1 탑 부분은 상기 제1 탑 부분의 제1 레벨에 있는 제1 상부 저면을 가지고, 상기 제1 레벨은 상기 제1 저면의 레벨과 상기 제1 저면으로부터 상기 제1 거리의 레벨과의 사이에 있고,
    상기 제2 탑 부분은 상기 제2 탑 부분의 제2 레벨에 있는 제2 상부 저면을 가지고, 상기 제2 레벨은 상기 제2 저면의 레벨과 상기 제2 저면으로부터 상기 제2 거리의 레벨과의 사이에 있고,
    상기 제1 탑 부분은 상기 제1 레벨에서 제1 폭을 가지고, 상기 제2 탑 부분은 상기 제2 레벨에서 상기 제1 폭보다 더 작은 제2 폭을 가지고, 상기 메모리 영역에 있는 상기 제2 핀형 활성 영역은 상기 비메모리 영역에 있는 상기 제1 핀형 활성 영역보다 더 좁고 더 높은 집적회로 소자.
  13. 제11항에 있어서,
    상기 제1 저면은 상기 제2 저면과 동일한 레벨에 있는 집적회로 소자.
  14. 제11항에 있어서,
    상기 제1 저면까지 연장되는 제1 상면을 가지는 제1 소자분리막과,
    상기 제2 저면까지 연장되고 상기 제1 상면과 동일 평면에 있는 제2 상면을 가지는 제2 소자분리막을 더 포함하는 집적회로 소자.
  15. 제11항에 있어서,
    상기 제2 탑 부분은 상기 제1 탑 부분의 상기 제1 탑 측벽의 경사각보다 더 큰 경사각을 가지는 제2 탑 측벽을 포함하는 집적회로 소자.
  16. 제1 영역 및 제2 영역을 가지는 기판과,
    상기 제1 영역에서 상기 기판을 덮는 제1 소자분리막과,
    상기 제2 영역에서 상기 기판을 덮는 제2 소자분리막과,
    상기 제1 영역에서 일정한 피치(pitch)로 서로 이격되어 있고, 각각 제1 방향을 따라 상기 제1 소자분리막 위로 제1 거리만큼 돌출된 제1 탑 부분을 포함하는 복수의 제1 핀형 활성 영역과,
    상기 제2 영역에서 가변적인 피치로 서로 이격되어 있고, 각각 상기 제1 방향을 따라 상기 제2 소자분리막 위로 상기 제1 거리보다 더 큰 제2 거리만큼 돌출된 제2 탑 부분을 포함하는 복수의 제2 핀형 활성 영역을 포함하고,
    상기 기판의 저면으로부터 상기 복수의 제1 핀형 활성 영역 각각의 제1 최상부까지의 제1 높이는 상기 기판의 상기 저면으로부터 상기 복수의 제2 핀형 활성 영역 각각의 제2 최상부까지의 제2 높이보다 더 작고, 상기 제1 최상부와 상기 제2 최상부와의 사이의 높이 차이는 0 보다 더 크고,
    상기 제1 탑 부분은
    상기 제1 방향에 대하여 제1 경사각으로 연장되는 제1 경사 측벽을 가지는 제1 하부 섹션 활성 영역과,
    상기 제1 하부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제1 경사각보다 작은 제2 경사각으로 연장되는 제2 경사 측벽을 가지는 제1 미들 섹션 활성 영역과,
    상기 제1 미들 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제2 경사각보다 큰 제3 경사각으로 연장되는 제3 경사 측벽을 가지는 제1 상부 섹션 활성 영역과,
    상기 제1 상부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 제1 라운딩된 외측 표면을 가지는 제1 팁 활성 영역을 포함하고,
    상기 제2 탑 부분은
    상기 제1 방향에 대하여 상기 제1 경사각보다 큰 제4 경사각으로 연장되는 제4 경사 측벽을 가지는 제2 하부 섹션 활성 영역과,
    상기 제2 하부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제4 경사각보다 작은 제5 경사각으로 연장되는 측벽을 가지고, 상기 제1 미들 섹션 활성 영역의 폭보다 더 작은 폭을 가지는 제2 미들 섹션 활성 영역과,
    상기 제2 미들 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제5 경사각보다 큰 제6 경사각으로 연장되는 제5 경사 측벽을 가지는 제2 상부 섹션 활성 영역과,
    상기 제2 상부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 제2 라운딩된 외측 표면을 가지는 제2 팁 활성 영역을 포함하는 집적회로 소자.
  17. 제16항에 있어서,
    상기 제1 탑 부분은 제1 폭을 가지고 상기 제2 탑 부분은 상기 제1 폭보다 더 작은 제2 폭을 가지는 집적회로 소자.
  18. 삭제
  19. 삭제
  20. 제16항에 있어서,
    상기 제1 탑 부분은 제1 곡률 반경을 가지는 제1 라운딩된 외측 표면을 가지는 제1 팁 활성 영역을 포함하고,
    상기 제2 탑 부분은 상기 제1 곡률 반경과 같거나 더 작은 제2 곡률 반경을 가지는 제2 라운딩된 외측 표면을 가지는 제2 팁 활성 영역을 포함하는 집적회로 소자.
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