KR102323943B1 - 반도체 장치 제조 방법 - Google Patents

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Abstract

반도체 장치 제조 방법을 제공한다. 반도체 장치 제조 방법은 기판 상에 돌출되고, 제1 방향으로 연장되는 핀을 형성하고, 상기 핀 상에 상기 핀과 교차하고, 서로 이격된 제1 및 제2 희생 게이트 절연막을 형성하고, 상기 제1 및 제2 희생 게이트 절연막 상에 각각 제1 및 제2 희생 게이트 전극을 형성하고, 상기 제1 및 제2 희생 게이트 전극을 덮는 절연막을 형성하고, 상기 절연막의 일부를 제거하여 상기 제2 희생 게이트 전극을 노출시키고, 상기 노출된 제2 희생 게이트 전극을 제1 식각 공정을 통해 제거하여, 상기 제2 희생 게이트 절연막을 노출시키고, 상기 노출된 제2 희생 게이트 절연막을 상기 제1 식각 공정과 다른 제2 식각 공정을 통해 제거하여, 상기 핀을 노출시키는 트렌치를 형성하고, 상기 노출된 핀 내에, 상기 제2 식각 공정과 다른 제3 식각 공정을 통해 리세스를 형성하고, 상기 리세스를 소자 분리막으로 채우는 것을 포함한다.

Description

반도체 장치 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 제조 방법에 관한 것이다. 더욱 상세하게는 소자 분리 공정을 포함하는 반도체 장치 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
한편 반도체 장치의 미세화에 따라, 트랜지스터 간의 분리(isolation) 특성의 중요성이 강조되고 있다. 따라서, 핀 상에 형상되는 복수 개의 트랜지스터들 간의 소자 분리 특성을 향상시킬 수 있는 반도제 제조 방법이 요구된다.
본 발명이 해결하려는 과제는, 신뢰성이 향상된 반도체 장치를 제조할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 핀 상에 형성되는 복수 개의 트랜지스터들 간의 소자 분리 특성을 향상시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 핀 내에 형성되는 리세스(recess)의 절연 특성을 향상시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 기판 상에 돌출되고, 제1 방향으로 연장되는 제1 핀을 형성하고, 상기 제1 핀 상에 상기 제1 핀과 교차하고, 서로 이격된 제1 및 제2 희생 게이트 절연막을 형성하고, 상기 제1 및 제2 희생 게이트 절연막 상에 각각 제1 및 제2 희생 게이트 전극을 형성하고, 상기 제1 및 제2 희생 게이트 전극을 덮는 제1 절연막을 형성하고, 상기 제1 절연막의 일부를 제거하여 상기 제2 희생 게이트 전극을 노출시키고, 상기 노출된 제2 희생 게이트 전극을 제1 식각 공정을 통해 제거하여, 상기 제2 희생 게이트 절연막을 노출시키고, 상기 노출된 제2 희생 게이트 절연막을 상기 제1 식각 공정과 다른 제2 식각 공정을 통해 제거하여, 상기 제1 핀을 노출시키는 제1 트렌치를 형성하고, 상기 노출된 제1 핀 내에, 상기 제2 식각 공정과 다른 제3 식각 공정을 통해 제1 리세스를 형성하고, 상기 제1 리세스를 제1 소자 분리막으로 채우는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제2 식각 공정은 습식 식각 공정이고, 상기 제3 식각 공정은 건식 식각 공정일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제2 희생 게이트 전극을 제1 식각 공정을 통해 제거하는 것은, 상기 제2 희생 게이트 전극의 일부를 제거하여, 상기 제2 희생 게이트 절연막 상에 잔여부를 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 노출된 제2 희생 게이트 절연막을 상기 제2 식각 공정을 통해 제거하기 전에, 상기 잔여부를 제거하는 습식 공정을 수행하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 노출된 제2 희생 게이트 절연막을 상기 제2 식각 공정을 통해 제거하는 것은, 상기 제2 식각 공정을 통해 상기 잔여부를 제거하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 절연막을 형성하기 전에, 상기 제1 및 제2 희생 게이트 전극 각각의 양측벽 상에 제1 및 제2 스페이서를 형성하는 것을 더 포함하되, 상기 제2 스페이서는 상기 제1 트렌치를 정의할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 노출된 제2 희생 게이트 절연막을 상기 제2 식각 공정을 통해 제거하는 것은, 상기 제2 식각 공정을 통해 상기 제2 스페이서의 일부를 제거하여, 상기 기판 상의 동일 높이에서 상기 제2 스페이서의 두께를 상기 제1 스페이서의 두께보다 얇게 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 핀을 노출시키는 제1 트렌치를 형성하는 것은, 상기 제1 핀의 상면에 오목면을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 절연막을 제거하여 제1 희생 게이트 전극을 노출시키고, 상기 제1 희생 게이트 전극과 상기 제1 희생 게이트 절연막을 제1 게이트 구조체로 대체하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 소자 분리막 상에 상기 제1 트렌치를 채우는 더미 게이트 구조체를 형성하는 것을 더 포함할 수 있다.
상술한 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 기판의 제1 영역 및 제2 영역 상에 각각 돌출되고, 서로 이격하여 제1 방향으로 연장되는 제1 및 제2 핀을 형성하고, 상기 제1 핀 상에 상기 제1 핀과 교차하고, 서로 이격된 제1 내지 제3 희생 게이트 절연막을 형성하고, 상기 제2 핀 상에 상기 제2 핀과 교차하고, 서로 이격된 제4 내지 제6 희생 게이트 절연막을 형성하고, 상기 제1 내지 제3 희생 게이트 절연막 상에 각각 제1 내지 제3 희생 게이트 전극을 형성하고, 상기 제4 내지 제6 희생 게이트 절연막 상에 각각 제4 내지 제5 희생 게이트 전극을 형성하고, 상기 제1 내지 제3 희생 게이트 전극을 덮는 제1 절연막을 형성하고, 상기 제4 내지 제6 희생 게이트 전극을 덮는 제2 절연막을 형성하고, 상기 제1 절연막의 일부를 제거하여 상기 제2 희생 게이트 전극을 노출시키고, 상기 제2 절연막의 일부를 제거하여 상기 제5 희생 게이트 전극을 노출시키고, 상기 노출된 제2 희생 게이트 전극을 제1 식각 공정을 통해 제거하여, 상기 제2 희생 게이트 절연막을 노출시키고, 상기 노출된 제5 희생 게이트 전극을 상기 제1 식각 공정과 동일한 식각 공정을 통해 제거하여, 상기 제5 희생 게이트 절연막을 노출시키고, 상기 노출된 제2 희생 게이트 절연막을 상기 제1 식각 공정과 다른 제2 식각 공정을 통해 제거하여, 상기 제1 핀을 노출시키는 제1 트렌치를 형성하고, 상기 노출된 제5 희생 게이트 절연막을 상기 제2 식각 공정과 동일한 식각 공정을 통해 제거하여, 상기 제2 핀을 노출시키는 제2 트렌치를 형성하고, 상기 노출된 제1 핀 내에, 상기 제2 식각 공정과 다른 제3 식각 공정을 통해 제1 리세스 깊이와 제1 리세스 폭을 가지는 제1 리세스를 형성하고, 상기 노출된 제2 핀 내에, 상기 제3 식각 공정과 동일한 식각 공정을 통해 제2 리세스 깊이와 제2 리세스 폭을 가지는 제2 리세스를 형성하는 것을 포함하고, 상기 제1 리세스 깊이는 상기 제2 리세스 깊이와 다를 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제2 식각 공정은 습식 식각 공정이고, 상기 제3 식각 공정은 건식 식각 공정일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 리세스 폭은 상기 제1 리세스가 상기 제1 트렌치와 접하는 접선을 따르는 폭이고, 상기 제2 리세스 폭은 상기 제2 리세스가 상기 제2 트렌치와 접하는 접선을 따르는 폭이되, 상기 제1 리세스 폭과 상기 제2 리세스 폭은 서로 다를 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제2 리세스 폭은 상기 제1 리세스 폭보다 좁고, 상기 제2 리세스 폭은 상기 제2 트렌치 폭보다 좁을 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 리세스를 제1 소자 분리막으로 채우고, 상기 제2 리세스를 제2 소자 분리막으로 채우는 것을 더 포함할 수 있다.
상술한 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 각각 기판 상에 돌출되어 제1 방향으로 연장되고, 상기 제1 방향과 다른 제2 방향으로 이격되어 배치되는 복수 개의 핀을 형성하고, 상기 복수 개의 핀 상에 상기 상기 복수 개의 핀과 상기 제2 방향을 따라 교차하고, 서로 이격된 제1 내지 제3 희생 게이트 절연막을 형성하고, 상기 제1 내지 제3 희생 게이트 절연막 상에 각각 제1 내지 제3 희생 게이트 전극을 형성하고, 상기 제1 내지 제3 희생 게이트 전극 각각의 양측벽 상에 제1 내지 제3 스페이서를 형성하고, 상기 제1 내지 제3 스페이서 각각의 일측에 소오스/드레인 영역을 형성하고, 상기 제1 내지 제3 희생 게이트 전극을 덮는 절연막을 형성하고, 상기 절연막의 일부를 제거하여 상기 제2 희생 게이트 전극을 노출시키고, 상기 노출된 제2 희생 게이트 전극을 제1 식각 공정을 통해 제거하여, 상기 제2 희생 게이트 절연막을 노출시키고, 상기 노출된 제2 희생 게이트 절연막을 상기 제1 식각 공정과 다른 제2 식각 공정을 통해 제거하여, 상기 복수 개의 핀을 노출시키는 트렌치를 형성하고, 상기 노출된 복수 개의 핀 내에, 상기 제2 식각 공정과 다른 제3 식각 공정을 통해 리세스를 형성하고, 상기 리세스를 소자 분리막으로 채우는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제2 식각 공정은 습식 식각 공정이고, 상기 제3 식각 공정은 건식 식각 공정일 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 24는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도와 사시도들이다.
도 25 내지 도 31은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도와 사시도들이다.
도 32 내지 도 44는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도와 사시도들이다.
도 45 내지 도 49은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도와 사시도들이다.
도 50은 본 발명의 몇몇 실시예에 따른 반도체 제조 방법을 설명하기 위한 단면도이다.
도 51 및 도 52은 본 발명의 몇몇 실시예에 따른 반도체 제조 방법을 설명하기 위한 단면도들이다.
도 53 내지 도 58은 본 발명의 몇몇 실시예에 따른 반도체 제조 방법을 설명하기 위한 단면도들이다.
도 59 및 도 60은 몇몇 실시예에 따른 반도체 제조 방법을 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 24를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다.
도 1 내지 도 24는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 사시도 및 단면도들이다.
도 4a는 도 3의 A-A선을 따라 절단한 단면도이고, 도 4b는 도 3의 B-B선을 따라 절단한 단면도이다. 도 7은 도 6의 A-A선을 따라 절단한 단면도이다. 도 9는 도 8의 A-A선을 따라 절단한 단면도이다. 도 22는 도 21의 A-A선을 따라 절단한 단면도이고, 도 23은 도 21의 B-B선을 따라 절단한 단면도이고, 도 24는 도 21의 C-C선을 따라 절단한 단면도이다.
도 1을 참조하면, 기판(101) 상에 제1 내지 제3 핀(F1∼F3)을 형성한다. 제1 내지 제3 핀(F1∼F3)은 기판(101) 상에 형성되며, 제3 방향(Z1)으로 돌출될 수 있다. 제1 내지 제3 핀(F1∼F3)은 길이 방향인 제1 방향(X1)을 따라 길게 연장될 수 있으며, 제1 방향(X1)의 장변과 제2 방향(Y1)의 단변을 가질 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어, 장변 방향이 제2 방향(Y1)이고 단변 방향이 제1 방향(X1)일 수 있다. 제1 내지 제3 핀(F1∼F3)은 서로 이격되어 배치되며, 장변이 서로 나란하도록 배치될 수 있으나, 이에 제한되는 것은 아니다. 따라서, 제1 내지 제3 핀(F1∼F3)은 단변이 서로 나란하도록 이격되어 배치될 수 있다.
한편, 기판(101)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다. 제1 내지 제3 핀(F1∼F3)은 기판(101)의 일부일 수도 있고, 기판(101)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 예를 들어, Si 또는 SiGe 등을 포함할 수 있다.
도 2를 참조하면, 제1 내지 제3 핀(F1∼F3) 측벽을 덮도록 절연막(110a)을 형성한다. 필드 절연막(110a)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 3 내지 도 4b를 참조하면, 절연막(110a)의 상부를 리세스하여 필드 절연막(110)을 형성하고, 제1 내지 제3 핀(F1∼F3)의 상부를 노출시킨다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다.
한편, 필드 절연막(110) 위로 돌출된 제1 내지 제3 핀(F1∼F3)의 일부는, 에피택셜 공정에 의하여 형성될 수도 있다. 예를 들어, 절연막(110a) 형성 후, 리세스 공정없이 절연막(110a)에 의하여 노출된 제1 내지 제3 핀(F1∼F3)의 상면을 씨드로 하는 에피택셜 공정에 의하여 제1 내지 제3 핀(F1∼F3)의 일부가 형성될 수 있다. 또한, 노출된 제1 내지 제3 핀(F1∼F3)에 문턱 전압 조절용 도핑이 수행될 수 있다. 예를 들어, NMOS 트랜지스터를 형성할 경우, 불순물은 붕소(B)일 수 있고, PMOS 트랜지스터를 형성할 경우, 불순물은 인(P) 또는 비소(As)일 수 있다.
이어서, 제1 내지 제3 핀(F1∼F3) 상에 제1 내지 제3 핀(F1∼F3)을 교차하는 제1 내지 제3 희생 게이트 절연막(111a, 111b, 111c)를 형성하고, 제1 내지 제3 희생 게이트 절연막(111a, 111b, 111c) 상에 각각 제1 내지 제3 희생 게이트 전극(112a, 112b, 112c)를 형성한다. 제1 내지 제3 희생 게이트 전극(112a, 112b, 112c)는 서로 이격된다.
도 3에서는 제1 내지 제3 희생 게이트 전극(112a, 112b, 112c)가 직각으로 즉, 제1 방향(X1)으로 제1 내지 제3 핀(F1∼F3)을 교차하는 것으로 도시되어 있지만 본 발명이 이에 제한되는 것은 아니며, 제1 내지 제3 희생 게이트 전극(112a, 112b, 112c)는 제1 방향(X1)과 예각 및/또는 둔각을 이루면서 제1 내지 제3 핀(F1∼F3)을 교차할 수 있다.
제1 내지 제3 희생 게이트 절연막(111a, 111b, 111c)과 제1 내지 제3 희생 게이트 전극(112a, 112b, 112c)는 제1 내지 제3 핀(F1∼F3)의 상면과 측벽의 상부에 형성될 수 있다. 제1 내지 제3 희생 게이트 절연막(111a, 111b, 111c)은 제1 내지 제3 핀(F1∼F3)의 상면과 측벽을 따라 컨포말(conformal)하게 형성될 수 있다. 또한, 제1 내지 제3 희생 게이트 절연막(111a, 111b, 111c)는 필드 절연막(110) 상에 배치될 수 있다.
한편, 제1 내지 제3 희생 게이트 절연막(111a, 111b, 111c) 는 예를 들어, 실리콘 산화막일 수 있다. 제1 내지 제3 희생 게이트 전극(112a, 112b, 112c)는 예를 들어, 폴리 실리콘일 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 내지 제3 하드 마스크막(113a, 113b, 113c)은 각각 제1 내지 제3 희생 게이트 전극(112a, 112b, 112c) 상에 형성될 수 있다. 제1 내지 제3 하드 마스크막(113a, 113b, 113c)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 이어서, 제1 내지 제3 희생 게이트 전극(112a, 112b, 112c)의 양 측벽에 각각 제1 내지 제3 스페이서(115a, 115b, 115c)를 형성한다. 제1 내지 제3 스페이서(115a, 115b, 115c)는 각각 제1 내지 제3 하드 마스크막(113a, 113b, 113c)의 상면을 노출할 수 있다. 제1 내지 제3 스페이서(115a, 115b, 115c)는 실리콘 질화막 또는 실리콘 산질화막일 수 있으며, 도면에 도시된 바와 달리 단층이 아닌 복수층이 적층되어 형성될 수도 있다.
도 5를 참조하면, 제1 내지 제3 핀(F1∼F3)을 식각한다. 제1 내지 제3 더미 게이트 구조체(111a, 111b, 111c)가 덮은 부분을 제외하고 제1 내지 제3 핀(F1∼F3)의 나머지 부분을 식각한다. 따라서, 제1 내지 제3 더미 게이트 구조체(111a, 111b, 111c) 사이에서 노출된 제1 내지 제3 핀(F1∼F3)이 식각될 수 있다. 제1 내지 제3 스페이서(115a, 115b, 115c)와 제1 내지 제3 하드 마스크막(113a, 113b, 113c)을 식각 마스크로 이용하여, 제1 내지 제3 핀(F1∼F3)을 식각할 수 있다.
도 6 및 도 7을 참조하면, 제1 내지 제3 핀(F1∼F3)의 식각된 부분에 제1 내지 제3 소오스/드레인 영역(121, 123, 125)을 형성한다. 제1 핀(F1) 내에 제1 소오스/드레인 영역(123)을, 제2 핀(F2) 내에 제2 소오스/드레인 영역(121)을, 제3 핀(F3) 내에 제3 소오스/드레인 영역(125)을 형성할 수 있다. 제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 상승된(elevated) 소오스/드레인 영역일 수 있다. 따라서, 제1 내지 제3 소오스/드레인 영역(121, 123, 125)의 상면은 제1 내지 제3 핀(F1∼F3)의 상면보다 높을 수 있다.
본 실시예에 따라 제조되는 반도체 장치가 PMOS 트랜지스터인 경우, 제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 및 제2 게이트 구조체(151a, 152b) 하부의 제1 내지 제3 핀(F1~F3), 즉 채널 영역에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
본 실시예에 따라 제조되는 반도체 장치가 NMOS 트랜지스터인 경우, 제1 내지 제3 소오스/드레인 영역(123, 125)은 인장 스트레스 물질을 포함할 수 있다. 제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 기판(101)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(101)이 Si일 때, 제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, SiP)일 수 있다. 제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 에피택셜 성장시켜 형성할 수 있다.
한편, 도 6에서는 제1 내지 제3 소오스/드레인 영역(121, 123, 125)이 서로 접하는 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 서로 이격되어 형성될 수 있다.
도 8 및 도 9를 참조하면, 제1 내지 제3 소오스/드레인 영역(121, 123, 125)을 덮는 제1 층간 절연막(131)을 형성한다. 제1 층간 절연막(131)은 제1 내지 제3 스페이서(115a, 115b, 115c)의 측벽을 덮을 수 있으며, 제1 내지 제3 하드 마스크막(113a, 113b, 113c)의 상면은 노출시킨다. 제1 층간 절연막(131)은 예를 들어, 산화막을 포함할 수 있다.
도 10을 참조하면, 제1 내지 제3 하드 마스크막(113a, 113b, 113c)을 제거하여 제1 내지 제3 희생 게이트 전극(112a, 112b, 112c)의 상면을 노출시킨다. 제1 내지 제3 하드 마스크막(113a, 113b, 113c)을 제거하기 위하여 평탄화 공정(예를 들어, CMP 공정)을 수행할 수 있으며, 평탄화 공정 진행 시 제1 층간 절연막(131)도 일부 식각될 수 있다.
평탄화 공정을 수행한 후, 세정 공정을 진행하면 평탄화 공정에 의해 발생한 잔여물 등을 제거할 수 있다. 제1 층간 절연막(131)의 제1 내지 제3 희생 게이트 전극(112a, 112b, 112c)의 상면과 동일 평면에 위치할 수 있으나, 이에 제한되는 것은 아니다. 즉, 상술한 평탄화 공정 시에, 제1 층간 절연막(131)이 일부 제거되어 제1 층간 절연막(131)의 상면이 제1 내지 제3 희생 게이트 전극(112a, 112b, 112c)의 상면보다 낮아질 수 있다.
도 11을 참조하면, 제1 층간 절연막(131), 제1 내지 제3 희생 게이트 전극 (112a, 112b, 112c)의 상면을 덮는 보호막(133) 및 제1 절연막(135)을 형성한다. 보호막(133)은 후속 공정에서 제1 층간 절연막(131)이 식각되는 것을 방지할 수 있다. 보호막(133)은 예를 들어, 질화막, 산질화막 등을 포함할 수 있다.
제1 절연막(135)은 보호막(133)을 형성하면서 발생한 단차를 상쇄하기 위하여 형성한다. 상술한 평탄화 공정 시에, 제1 층간 절연막(131)의 일부가 제거되는 경우, 제1 층간 절연막(131)의 상면과 제1 내지 제3 희생 게이트 전극 (112a, 112b, 112c)의 상면에 높이 차가 있으므로, 보호막(133)을 형성하면 보호막(133)은 평평하게 형성되지 않고, 제1 층간 절연막(131) 상에 오목한 부분이 발생할 수 있다. 제1 절연막(135)은 보호막(133)의 오목한 부분을 채워, 제1 절연막(135) 상면을 평평하게 만들 수 있다. 제1 절연막(135)은 제1 층간 절연막(131)과 동일한 물질을 포함할 수 있다.
도 12를 참조하면, 보호막(133) 상에 식각 마스크 패턴(137a)을 형성한다. 식각 마스크 패턴(137a)은 제2 희생 게이트 전극(112b)의 상부를 노출시키고, 나머지 부분은 덮을 수 있다.
도 13을 참조하면, 제2 희생 게이트 전극(112b)를 제거하고, 제1 트렌치(141a)를 형성한다. 제1 트렌치(141a)의 바닥면으로 제2 희생 게이트 절연막(111b)가 노출된다. 제2 희생 게이트 전극(112b)는 제1 식각 공정(201)로 제거될 수 있다. 구체적으로, 식각마스크 패턴(137a)을 이용하여 먼저 제2 희생 게이트 전극(112b) 상의 보호막(133)을 제거하고, 이어서 제2 희생 게이트 전극(112b)를 제1 식각 공정(201)로 제거하여 제1 트렌치(141a)를 형성한다. 제1 트렌치(141a)에 의해 제2 희생 게이트 절연막(111b)이 노출될 수 있다.
제1 식각 공정(201)은 이방성 식각(anisotropic etching) 공정 또는 등방성 식각(isotropic etching) 공정일 수 있다. 제1 식각 공정(201)은 습식 식각 공정 또는 건식 식각 공정일 수 있다. 제1 식각 공정(201)이 건식 식각 공정일 경우에, 플라즈마 식각(plasma etching), 반응성 이온 식각(RIE: reactive ion etching) 또는 반응성 이온 빔 식각(reactive ion beam etching)을 수행할 수 있다.
제1 식각 공정(201)은 할로겐화 수소 가스, 예를 들어 브로민화 수소(Hydrogen bromide; HBr) 가스를 이용한 반응성 이온 식각 공정일 수 있으나, 이에 제한되는 것은 아니다. 한편, 제1 식각 공정(201)이 상술한 반응성 이온 식각 공정일 경우, 식각 공정 시, 불화탄소(CF4) 가스가 추가될 수 있다. 불화탄소(CF4) 가스의 추가를 통해, 반응성 이온 식각 공정의 이방성이 증가될 수 있다.
도 14를 참조하면, 제2 희생 게이트 절연막(111b)를 제거하여, 제1 내지 제3 핀(F1~F3)을 노출시킨다.
제1 식각 공정(201)로 노출된 제2 희생 게이트 절연막(111b)은 제2 식각 공정(203)을 통해 제거될 수 있다. 제2 식각 공정(203)은 제1 식각 공정(201)과 다른 식각 공정일 수 있다. 본 실시예에 있어서, 제2 식각 공정(203)은 습식 식각 공정일 수 있다. 제2 식각 공정은 등방성 식각 공정일 수 있다. 다만, 이에 제한되는 것은 아니다. 제2 식각 공정(203)이 습식 식각인 경우에, 플루오린화 수소(Hydrogen fluoride; HF) 또는 완충 플로오린화 수소(Buffered hydrogen fluoride; BHF)를 에천트로 사용할 수 있다.
제2 식각 공정(203)을 통해, 제2 희생 게이트 절연막(111b)이 완전히 제거될 수 있으며, 제2 스페이서(115b)의 일부와 제1 내지 제3 핀(F1~F3)의 일부도 제거될 수 있으나, 이에 제한되는 것은 아니다.
본 발명에 있어서, 제2 식각 공정(203)을 통해, 제2 희생 게이트 절연막(111b)을 완전히 제거할 수 있으므로, 제2 스페이서(115b)의 측벽 상에는 제2 희생 게이트 절연막(111b)가 잔존하지 않는다. 따라서, 이후 공정에서 신뢰성이 향상된 공정 수행이 가능하다. 한편, 도 13 및 도 14를 통해 각각 설명한 제1 및 제2 식각 공정(201, 203)은 모두 습식 공정일 수 있다. 그러나, 이에 제한되는 것은 아니다.
도 15를 참조하면, 제1 내지 제3 핀(F1~F3)의 노출된 부분을 제거하여 제1 리세스(141b)를 형성한다. 제1 리세스(141b)는 제1 내지 제3 소오스/드레인 영역(121, 123, 125)과 이격되어 형성될 수 있다. 제1 리세스(141b)의 하면은 제1 내지 제3 소오스/드레인 영역(121, 123, 125)의 하면보다 낮거나 같다.
제1 내지 제3 핀(F1~F3)의 노출된 부분은 제3 식각 공정(205)를 통해 제거될 수 있다.제3 식각 공정(205)은 이방성 식각(anisotropic etch) 공정 또는 등방성 식각(isotropic etch) 공정일 수 있다. 제3 식각 공정(205)은 습식 식각 공정 또는 건식 식각 공정일 수 있다. 제3 식각 공정(205)는 도 14를 통해 설명한 제2 식각 공정(203)과는 다른 식각 공정일 수 있다. 제3 식각 공정(205)이 건식 식각 공정일 경우에, 플라즈마 식각(plasma etching), 반응성 이온 식각(RIE: reactive ion etching) 또는 반응성 이온 빔 식각(reactive ion beam etching)을 수행할 수 있다.
제3 식각 공정(205)은 할로겐화 수소 가스, 예를 들어 브로민화 수소(Hydrogen bromide; HBr) 가스를 이용한 반응성 이온 식각 공정일 수 있으나, 이에 제한되는 것은 아니다. 한편, 제3 식각 공정(205)이 상술한 반응성 이온 식각 공정일 경우, 식각 공정 시, 불화탄소(CF4) 가스가 추가될 수 있다. 불화탄소(CF4) 가스의 추가를 통해, 반응성 이온 식각 공정의 이방성이 증가될 수 있다.
본 발명에 있어서, 제2 식각 공정(203)으로 제1 내지 제3 핀(F1~F3)의 상면을 노출시킨 후, 제3 식각 공정(205)를 통해 제1 리세스(141b)를 형성하므로, 제1 리세스(141b) 바닥면의 제1 내지 제3 핀(F1~F3)은 펜스(fence)를 형성하지 않거나, 10nm 이하의 높이 차를 가지는 펜스(fence)를 형성할 수 있다. 보다 상세한 설명은 도 23을 통해 설명한다.
도 15에서는 제1 리세스(141b)가 상부에서 하부로 갈수록 폭이 좁아지는 트렌치 형상을 갖는 것으로 도시되어 있으나, 제1 리세스(141b)는 도 16a 내지 도 16e와 같이 다양한 형상을 가질 수 있다. 예를 들어, 제1 리세스(141b)는 도 16a와 같이 V자형, 도 16b와 같이 직사각영, 도 16c와 같이 사다리꼴형, 도 16d와 같이 각진 U자형, 도 16e와 같이 U자형의 형상을 가질 수 있다. 그러나, 본 발명은 이에 제한되는 것은 아니며, 제1 리세스(141b)는 도 15, 도 16a 내지 도 16e가 아닌 다른 형상을 가질 수도 있다.
도 17을 참조하면, 식각 마스크 패턴(137a)을 제거하고, 제1 트렌치 및 리세스(141a, 141b)를 채우는 제1 소자 분리막(143a)을 형성한다. 제1 소자 분리막(143a)은 예를 들어, 산화막, 질화막, 산질화막 등일 수 있다.
도 18을 참조하면, 제1 소자 분리막(143a)을 제거하여 제1 및 제3 희생 게이트 전극(112a, 112c)의 상면을 노출시킨다. 이 때, 제1 및 제3 희생 게이트 전극(112a, 112c)를 덮는 보호막(133)과, 제1 절연막(135)은 평탄화 공정 등을 통해서 같이 제거될 수 있다. 한편, 본 실시예에서 보호막(133)이 전부 제거된 것으로 도시되었지만, 일부 제1 층간 절연막(131) 상에만 남을 수 있다. 소자 분리막(143)은 제1 트렌치(141a)와 제1 리세스(141b) 내에만 남는다.
도 19를 참조하면, 제1 및 제3 희생 게이트 전극(112a, 112c)와 제1 및 제3 희생 게이트 절연막(111a, 111c)를 제거한다. 이 때, 제1 소자 분리막(143)의 일부도 식각될 수 있다. 도 19에서는 제1 소자 분리막(143)이 제1 내지 제3 핀(F1∼F3)의 상면과 동일 평면 상에 위치하는 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 제1 소자 분리막(143)의 상면은 제1 내지 제3 핀(F1∼F3)의 상면보다 높거나 낮을 수 있다.
도 20을 참조하면, 제1 및 제3 희생 게이트 전극(112a, 112c)이 제거된 부분에 제1 및 제2 게이트 구조체(151a, 151b)를 형성하고, 제1 소자 분리막(143) 상에 더미 게이트 구조체(152)를 형성한다. 제1 및 제2 게이트 구조체(151a, 151b)와 더미 게이트 구조체(152)는 동시에 형성될 수 있다. 제1 및 제2 게이트 구조체(151a, 151b)는 각각 제1 및 제2 게이트 절연막(153a, 153b)과 제1 및 제2 게이트 전극(155a, 155b)을 포함할 수 있다.
제1 및 제2 게이트 절연막(153a, 153b) 각각은 제1 내지 제3 핀(F1~F3)과 제1 및 제2 게이트 전극(155a, 155b) 사이에 형성될 수 있다. 제1 및 제2 게이트 절연막(153a, 153b) 각각은 제1 내지 제3 핀(F1~F3)의 상면과 제1 스페이서(115)의 측벽을 따라 형성될 수 있다. 이러한 제1 및 제3 게이트 절연막(153a, 153b)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 게이트 절연막(153a, 153b)은 HfO2, ZrO2, LaO, Al2O3 또는 Ta2O5을 포함할 수 있다.
제1 및 제2 게이트 전극(155a, 155b) 각각은 제1 및 제2 금속층(MG1, MG2)을 포함할 수 있다. 도시된 것과 같이 제1 및 제2 게이트 전극(155a, 155b) 각각은 2층 이상의 제1 및 제2 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 제1 금속층(MG1)은 제1 내지 제3 핀(F1~F3)의 상면과 제1 스페이서(115)의 측벽을 따라 형성될 수 있다. 예를 들어, 제1 금속층(MG1)은 TiN, TaN, TiC, TiAlC 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 제1 및 제2 게이트 전극(155a, 155b)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.
더미 게이트 구조체(152)는 더미 게이트 절연막(153c)과 더미 게이트 전극(155c)을 포함할 수 있다. 더미 게이트 구조체(152)는 제1 및 제2 게이트 구조체(151a, 151b)와 달리 트랜지스터의 게이트로 동작하지 않는다.
더미 게이트 절연막(153c)은 제1 내지 제3 핀(F1~F3)과 더미 게이트 전극(155c) 사이에 형성될 수 있다. 더미 게이트 절연막(153c)은 제1 소자 분리막(143) 상면과 제1 스페이서(115)의 측벽을 따라 형성될 수 있다. 더미 게이트 절연막(153c)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 더미 게이트 절연막(153c)은 HfO2, ZrO2, LaO, Al2O3 또는 Ta2O5을 포함할 수 있다.
더미 게이트 전극(155c)은 제1 및 제2 금속층(MG1, MG2)을 포함할 수 있다. 더미 게이트 전극(155c) 각각은 2층 이상의 제1 및 제2 금속층(MG1, MG2)이 순차적으로 적층될 수 있다. 예를 들어, 제1 금속층(MG1)은 TiN, TaN, TiC, TiAlC 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 더미 게이트 전극(155c)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이어서, 제2 층간 절연막(132)을 형성한다. 제2 층간 절연막(132)은 제1 층간 절연막(131), 제1 및 제2 게이트 구조체(151a, 151b), 더미 게이트 구조체(152)를 덮을 수 있다.
도 21 내지 도 24를 참조하면, 제1 내지 제3 소오스/드레인 영역(121, 123, 125) 상에 실리사이드막(161)을 형성하고 실리사이드막(161) 상에 컨택(163)을 형성하여 반도체 장치(1)를 제조한다. 구체적으로, 실리사이드막(161)은 제1 내지 제3 소오스/드레인 영역(121, 123, 125)의 상면을 따라 형성될 수 있다. 실리사이드막(161)은 제1 내지 제3 소오스/드레인 영역(121, 123, 125)이 컨택(163)과 접할 때의 면 저항, 접촉 저항 등을 감소시키는 역할을 할 수 있으며, 도전 물질, 예를 들어, Pt, Ni, Co 등을 포함할 수 있다. 컨택(163)은 도전 물질로 형성될 수 있으며, 예를 들어, W, Al Cu 등을 포함할 수 있으나, 이에 제한되는 것은 아니다
본 실시예에 따른 반도체 제조 방법으로 제조된 반도체 장치의 핀은 낮은 높이의 펜스(fence)를 포함할 수 있다. 도 23에 도시된 바와 같이, 점선으로 표시된 원 a를 살펴보면, 제2 핀(F2)은 오목부를 포함할 수 있다. 구체적으로, 제2 핀(F2)의 돌출된 펜스(Fence; FL)로 인하여, 제2 핀(F2)의 상면과 필드 절연막(110)의 상면은 동일 평면을 형성하지 못할 수 있다. 그러나, 본 발명에 있어서, 제1 내지 제3 핀(F1~F3)은 제1 내지 제2 식각 공정을 통해 리세스를 형성하므로, 펜스(FL)와 바닥멱(BL)의 높이 차(H1)를 10nm 이하로 형성할 수 있다. 나아가, 높이 차(H1)를 실질적으로 없앨 수 있다. 이에 따라, 소자 분리막(143)으로 인한 소자 분리 특성이 향상될 수 있다.
제2 핀(F2)의 펜스(FL)와 바닥멱(BL)의 높이 차(H1)가 10nm 이상인 경우, 즉, 제2 핀(F2)의 일부가 제1 소자 분리막(143) 내부로 침투한 경우, 제2 핀(F2)은 전기전도성이 제1 소자 분리막(143)보다는 높으므로, 제1 소자 분리막(143)을 이용한 소자 분리 특성이 저하될 수 있다. 따라서, 핀의 펜스(fence)의 높이를 최소화하는 것은 반도체 장치의 소자 분리 특성을 향상시킬 수 있는 방법 중 하나이다.
본 발명에 있어서, 트렌치 및 리세스를 형성하는 것을 3 단계의 식각 공정(제1 내지 제3 식각 공정)을 통해 수행하므로, 핀의 펜스(fence) 높이를 최소화하거나, 펜스를 실질적으로 제거할 수 있다. 본 발명에 있어서, 핀의 펜스를 실질적으로 제거한다는 것은, 소자 분리막을 이용한 소자 분리 특성에 핀의 펜스가 실질적으로 영향을 미치지 못하는 높이 이하로 핀의 펜스 높이를 제어하는 것을 의미하는 것이다. 나아가, 본 발명에 있어서, 리세스는 상술한 제3 식각 공정으로 개별적으로 형성하므로, 리세스의 폭과 깊이를 다양하게 형성할 수 있다. 보다 상세한 내용은 후술한다.
이어서, 도 25 내지 31를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다.
도 25 내지 도 31는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도와 사시도들이다.
본 실시예에 따른 반도체 장치 제조 방법은 도 1 내지 도 24를 통해 설명한 반도체 장치 제조 방법과 비교하여, 이너 스페이서와 캡핑막을 형성하는 것을 더 포함하는 것을 제외하고는 실질적으로 동일하다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 이에 대한 반복되는 설명은 생략한다.
도 25에 도시된 반도체 장치 제조 방법의 중간 단계는 도 13으로 설명한 반도체 장치 제조 방법의 중간 단계 이후의 단계일 수 있다.
도 25를 참조하면, 이너 스페이서(170a)를 형성한다. 이너 스페이서(170a)는 식각 마스크 패턴(137)의 상면과 측벽, 제1 스페이서(115)의 측벽, 제1 내지 제3 핀(F1∼F3)의 상면을 따라 컨포말하게 형성될 수 있다. 이너 스페이서(170a)는 산화막, 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.
도 26을 참조하면, 이너 스페이서(170a)를 식각하여 제1 내지 제3 핀(F1∼F3)을 다시 노출시킨다. 이너 스페이서(170a)는 예를 들어, 에치백 공정 등을 통해서 식각 마스크 패턴(137)의 측벽, 제1 스페이서(115)의 측벽에 남을 수 있다. 이너 스페이서(170a)는 제1 트렌치(141a)의 측벽에 배치될 수 있다.
도 27을 참조하면, 제1 내지 제3 핀(F1∼F3)을 제3 식각 공정(205)으로 식각하여 제1 트렌치(141a) 하부에 제1 리세스(141b)를 형성한다. 제1 리세스(141b)는 식각 마스크 패턴(137a), 제1 스페이서(115) 및 이너 스페이서(170)를 식각 마스크로 이용하여 형성될 수 있다. 이너 스페이서(170)의 프로파일과 제1 리세스(141b)의 프로파일은 서로 이어질 수 있다.
제1 리세스(141b)를 형성하는 동안, 제2 스페이서(115b)의 일부와 이너 스페이서(170)의 일부도 식각될 수 있다. 이에 따라, 이너 스페이서(170)의 높이는 제1 스페이서(115)의 높이보다 낮아질 수 있고, 이너 스페이서(170) 사이의 폭(W3)은 제2 스페이서(115b)가 식각된 부분 사이의 폭(W1)보다 좁을 수 있다.
제1 리세스(141b)의 하면은 제1 내지 제3 소오스/드레인 영역(121, 123, 125)의 하면보다 낮다. 또한, 제1 트렌치 및 리세스(141a, 141b)를 형성하면서 식각 마스크 패턴(137), 제1 절연막(135), 보호막(133)을 제거할 수 있다.
도 28을 참조하면, 순차적으로 캡핑막(142a), 제1 소자 분리막(143a)을 형성한다.
캡핑막(142a)은 제1 트렌치 및 리세스 (141a, 141b)의 내면을 따라 형성될 수 있다. 구체적으로, 캡핑막(142a)은 제2 스페이서(115b)의 상면과 측벽, 이너 스페이서(170)의 상면과 측벽, 제1 리세스(141b)의 내면을 따라 컨포말하게 형성될 수 있다. 제1 소자 분리막(143)은 캡핑막(142a) 상에 형성되고, 제1 트렌치(141a)와 제1 리세스(141b)의 나머지 부분을 채울 수 있다.
예를 들어, 캡핑막(142a)은 산화막, 질화막, 산질화막 중 적어도 하나를 포함할 수 있고, 제1 소자 분리막(143)도 산화막, 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.
도 29를 참조하면, 캡핑막(142), 제1 소자 분리막(143)이 제1 트렌치 및 리세스(141a, 141b) 내에만 배치되도록 제거한다.
이어서, 제1 소자 분리막(143)의 일부를 제거한다. 따라서, 제1 소자 분리막(143)은 제1 트렌치(141a)의 일부만 채울 수 있다. 본 실시예에서, 제1 소자 분리막(143)의 상면이 이너 스페이서(170) 상면보다 높은 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 제1 소자 분리막(143)의 상면은 이너 스페이서(170)의 상면보다 낮을 수 있다.
캡핑막(142)이 제1 소자 분리막(143)과 다른 물질을 포함하는 경우, 제1 소자 분리막(143)을 일부 제거하는 동안 캡핑막(142)은 거의 제거되지 않는다.
도 30 및 도 31를 참조하여, 상술한 도 19 및 도 20의 반도체 제조 방법의 중간 단계에 따라 제1 및 제3 희생 게이트 전극(112a, 112c)과 제1 및 제3 희생 게이트 절연막(111a, 111c)를 제1 및 제2 게이트 구조체(151a, 151b)로 대체하고, 제1 소자 분리막(143) 상에 더미 게이트 구조체(152)를 형성한다. 이어서, 제2 층간 절연막(132)을 형성하고, 실리사이드막(161)과 컨택(163)을 형성하면, 본 실시예에 따른 반도체 제조 방법으로 제조된 반도체 장치(2)을 형성할 수 있다.
이어서, 도 32 내지 도 44을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다.
도 32 내지 도 44은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도와 사시도들이다.
본 실시예에 따른 반도체 장치 제조 방법은 도 1 내지 도 24를 통해 설명한 반도체 장치 제조 방법과 비교하여, 캡핑막을 형성하는 것을 더 포함하는 것을 제외하고는 실질적으로 동일하다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 이에 대한 반복되는 설명은 생략한다.
도 32에 도시된 반도체 장치 제조 방법의 중간 단계는 도 9으로 설명한 반도체 장치 제조 방법의 중간 단계 이후의 단계일 수 있다.
도 32을 참조하면, 도 9의 결과물 상에 제1 식각 마스크막(137a)을 형성하고, 제1 식각 마스크막(137a) 상에 제2 식각 마스크 패턴(139)을 형성한다. 식각 공정을 좀더 세밀하고 정확하게 수행하기 위하여 복수개의 식각 마스크막을 형성할 수 있다.
제2 식각 마스크 패턴(139)을 형성하기 위하여, 제2 식각 마스크막을 형성하고, 제2 식각 마스크막 상에 포토 레지스트 패턴을 형성하고, 포토 레지스트 패턴을 이용하여 제2 식각 마스크막을 패터닝할 수 있다. 제2 식각 마스크막을 패터닝하여 제2 식각 마스크 패턴(139)이 형성될 수 있다.
한편, 도 33과 같이 제2 식각 마스크 패턴(139)을 형성한 후에, 제2 식각 마스크 패턴(139)의 측벽에 제1 마스크 스페이서(1139)을 형성할 수 있다. 제1 마스크 스페이서(1139)를 형성하면, 제1 식각 마스크막(137a)을 패터닝할 때, 제2 식각 마스크 패턴(139)이 무너지지 않는다.
이어서, 도 34과 같이 제2 식각 마스크 패턴(139)을 이용하여 제1 식각 마스크막(137a)을 패터닝한다. 제1 식각 마스크 패턴(137)을 형성하면, 제2 하드 마스크막(113b)이 노출된다. 이어서, 제1 식각 마스크 패턴(137) 상의 제2 식각 마스크 패턴(139)을 제거한다.
한편, 도 35와 같이 제1 식각 마스크 패턴(137)을 형성한 후에, 제1 식각 마스크 패턴(137) 측벽에 제2 마스크 스페이서(1137)를 형성할 수 있다. 제2 마스크 스페이서(1137)를 형성하면, 이후의 공정에서 제1 식각 마스크 패턴(137a)이 무너지지 않는다.
도 36을 참조하면, 제1 식각 마스크 패턴(137)을 이용하여 제2 하드 마스크막(113b)과 제2 희생 게이트 구조체(111b)를 순차적으로 제거한다. 노출된 제2 하드 마스크막(113b)을 먼저 제거하여 제2 희생 게이트 전극구조체(112b)의 상면을 노출시키고, 이어서, 제1 식각 공정(201)을 통해 제2 희생 게이트 전극(112b)를 제거할 수 있다. 이를 통해, 제2 희생 게이트 절연막(111b)가 노출된다.
도 37을 참조하면, 제2 희생 게이트 절연막(111b)를 제2 식각 공정(203)을 통해 제거한다. 이를 통해, 제1 내지 제3 핀(F1~F3)이 노출될 수 있다.
도 38 및 도 39을 참조하면, 제1 트렌치(141a) 내에 이너 스페이서(170a)를 형성한다. 먼저, 도 38과 같이 이너 스페이서(170a)를 제1 식각 마스크 패턴(137)의 상면과 측벽, 제2 스페이서(115b)의 상면과 측벽, 제1 내지 제3 핀(F1∼F3)의 상면을 따라 형성한다. 이어서, 도 39와 같이 에치백 공정 등을 이용하여 제1 식각 마스크 패턴(137) 측벽과 제2 스페이서(115b) 측벽에만 이너 스페이서(170)를 남겨두고 나머지 부분은 제거한다. 이에 따라, 제1 내지 제3 핀(F1∼F3)도 노출된다.
도 40을 참조하면, 노출된 제1 내지 제3 핀(F1∼F3)을 제3 식각 공정(205)을 통해 식각하여 제1 리세스(141b)를 형성한다. 제1 식각 마스크 패턴(137)과 이너 스페이서(170)를 식각 마스크로 하여 제1 리세스(141b)를 형성할 수 있다. 이너 스페이서(170)의 폭을 조절하여 제1 리세스(141b)의 폭을 조절할 수 있다. 제1 리세스(141b)의 하면은 제1 내지 제3 소오스/드레인 영역(121, 123, 125)의 하면보다 낮다.
도 41를 참조하면, 이너 스페이서(170)를 제거하고, 이어서 캡핑막(173a)과 제1 소자 분리막(175a)을 형성한다. 캡핑막(173a)은 제1 식각 마스크 패턴(137) 상면과 측벽, 제1 스페이서(115) 상면과 측벽, 제1 리세스(141b)의 내면을 따라 형성될 수 있다. 제1 소자 분리막(175a)은 제1 트렌치 및 리세스(141a, 141b)의 나머지 부분을 채울 수 있다.
캡핑막(173a)은 예를 들어, 산화막, 질화막, 산질화막 중 적어도 하나를 포함할 수 있고, 제1 소자 분리막(175a)도 산화막, 질화막 산질화막 중 적어도 하나를 포함할 수 있다.
도 42을 참조하면, 제1 소자 분리막(175a)과 캡핑막(173a)의 일부를 제거하고, 제1 트렌치 및 리세스(141a, 141b) 내에만 제1 소자 분리막(175)과 캡핑막(173)을 배치한다. 제1 및 제3 하드 마스크막(113a, 113c)은 노출될 수 있다.
도 43 및 도 44을 참조하면, 평탄화 공정 등을 통해 제1 및 제3 하드 마스크막(113a, 113c)을 제거한다. 그리고, 제1 및 제3 희생 게이트 전극(112a, 112c)과 제1 및 제3 희생 게이트 절연막(111a, 111c)를 제1 및 제2 게이트 구조체(151a, 151b)로 대체한다. 소자 분리막(175) 상에는 더미 게이트 구조체를 형성하지 않는다. 상술한 과정을 통해, 본 실시예에 따른 반도체 제조 방법으로 제조된 반도체 장치(3)를 형성할 수 있다.
이어서, 도 45 내지 도 49을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 제조 방법을 설명한다.
도 45 내지 도 49은 본 발명의 몇몇 실시예에 따른 반도체 제조 방법을 설명하기 위한 단면도와 사시도들이다.
본 실시예에 따른 반도체 장치 제조 방법은 도 32 내지 도 44를 통해 설명한 반도체 장치 제조 방법과 비교하여, 이너 스페이서의 일부를 제거하고, 일부는 유지시키는 것을 더 포함하는 것을 제외하고는 실질적으로 동일하다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 이에 대한 반복되는 설명은 생략한다.
도 45에 도시된 반도체 장치 제조 방법의 중간 단계는 도 39로 설명한 반도체 장치 제조 방법의 중간 단계 이후의 단계일 수 있다.
도 45를 참조하면, 노출된 제1 내지 제3 핀(F1∼F3)을 식각하여 제1 리세스(141b)를 형성한다. 이 때, 제1 트렌치(141a) 양 측의 제2 스페이서(115b)와 이너 스페이서(170)는 일부 식각될 수 있다. 이에 따라, 제2 스페이서(115b)는 서로 마주보는 L 형상을 가질 수 있고, 제2 스페이서(115b) 상부의 폭은 하부의 폭보다 좁다. 이너 스페이서(170)는 제1 리세스(141b)를 덮지 않으며 제2 스페이서(115b) 측벽에 배치된다. 이너 스페이서(170)의 높이는 제2 스페이서(115b)의 높이보다 작을 수 있다.
제2 스페이서(115b)와 이너 스페이서(170)가 일부 식각됨에 따라 제1 트렌치(141a)의 형상도 달라질수 있다. 이너 스페이서(170) 사이의 제1 트렌치(141a)의 폭(W5)은 이너 스페이서(170)가 미배치 부분의 제2 스페이서(115b) 사이의 폭(W6)보다 좁을 수 있다. 식각 마스크 패턴(137)은 제거될 수 있다.
도 46을 참조하면, 제1 트렌치 및 리세스(141a, 141b) 내에 캡핑막(173a)과 제1 소자 분리막(175a)을 순차적으로 형성한다.
도 47을 참조하면, 캡핑막(173a)과 제1 소자 분리막(175a)을 제거하여 제1 층간 절연막(131), 제1 및 제3 하드 마스크막(113a, 113c)을 노출시킨다. 제1 트렌치 및 리세스(141a, 141b) 내에만 캡핑막(173)과 제1 소자 분리막(175)이 배치된다.
이어서, 제1 및 제3 하드 마스크막(113a, 113c)을 제거하여, 제1 및 제3 희생 게이트 전극(112a, 112c) 각각의 상면을 노출시킨다.
도 48 및 도 49을 참조하면, 제1 및 제3 희생 게이트 전극(112a, 112c)과 제1 및 제3 희생 게이트 절연막(111a, 111b)를 각각 제1 및 제2 게이트 구조체(151a, 151b)로 대체하고, 제2 층간 절연막(132), 실리사이드막(161) 컨택(163)을 형성한다.
이를 통해, 본 실시예에 따른 반도체 장치 제조 방법으로 제조된 반도체 장치(4)를 형성할 수 있다.
이어서, 도 50를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다.
도 54는 본 발명의 몇몇 실시예에 따른 반도체 제조 방법을 설명하기 위한 단면도이다.
본 실시예에 따른 반도체 장치 제조 방법은 도 1 내지 도 24를 통해 설명한 반도체 장치 제조 방법과 비교하여, 제1 식각 공정으로 제2 희생 게이트 절연막 상에 제2 희생 게이트 전극의 잔여부가 형성되는 것을 제외하고는 실질적으로 동일하다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 이에 대한 반복되는 설명은 생략한다.
도 50에 도시된 반도체 장치 제조 방법의 중간 단계는 도 12로 설명한 반도체 장치 제조 방법의 중간 단계 이후의 단계일 수 있다. 도 50에 도시된 반도체 장치 제조 방법의 중간 단계는 도 13으로 설명한 반도체 장치 제조방법의 중간 단계와 대응되는 단계일 수 있다.
도 50를 참조하면, 제2 희생 게이트 전극(112b)의 일부를 제1 식각 공정(201)을 통해 제거하여, 잔여부(112d)를 형성한다. 제2 희생 게이트 전극(112b)의 일부가 제거되어 제1 트렌치(141a)가 형성된다.
잔여부(112d)는 제2 스페이서(115b)의 측벽 상에 배치될 수 있다. 잔여부(112d)는 제2 희생 게이트 절연막(111b) 상에 배치될 수 있다. 따라서, 제1 트렌치(141a)의 바닥면으로 제2 희생 게이트 절연막(111b)의 상면 일부가 노출될 수 있다. 잔여부(112d)는 제2 희생 게이트 전극(112b)의 일부이므로, 동일한 물질일 수 있다.
본 실시예에 있어서, 제1 식각 공정(201)은 예를 들어, 반응성 이온 식각(RIE: reactive ion etching)을 이용한 이방성 식각일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 50를 다시 참조하면, 잔여부(112d)는 제2 식각 공정(203)을 통해, 제2 희생 게이트 절연막(111b)와 함께 제거될 수 있다. 한편, 본 실시예에 있어서, 제2 식각 공정(203)은 습식 식각 공정일 수 있다.
본 실시예에 있어서, 제1 식각 공정(201) 이후에, 제2 희생 게이트 절연막(111b) 상에 잔여부(112b)가 남은 경우, 습식 식각 공정인 제2 식각 공정(203)을 통해 제2 희생 게이트 절연막(111b)과 잔여부(112b)을 함께 제거할 수 있으므로, 공정의 신뢰성을 향상시킬 수 있다.
한편, 잔여부(112d)는 제2 식각 공정(203)과 다른 별도의 습식 식각을 통해 제거될 수 있다. 즉, 잔여부(112d)는 제1 및 제2 식각 공정(201, 203)과 다른 습식 식각을 통해 제거된 후, 제2 희생 게이트 절연막(111b)가 제2 식각 공정(203)으로 제거될 수 있다.
이어서, 도 51 및 도 52을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다.
도 51 및 도 52은 본 발명의 몇몇 실시예에 따른 반도체 제조 방법을 설명하기 위한 단면도들이다.
본 실시예에 따른 반도체 장치 제조 방법은 도 1 내지 도 24를 통해 설명한 반도체 장치 제조 방법과 비교하여, 제2 식각 공정으로 제2 스페이서와 핀의 일부가 제거되는 것을 제외하고는 실질적으로 동일하다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 이에 대한 반복되는 설명은 생략한다.
도 51에 도시된 반도체 장치 제조 방법의 중간 단계는 도 13으로 설명한 반도체 장치 제조방법의 중간 단계와 대응되는 단계일 수 있다.
도 51를 참조하면, 제2 희생 게이트 전극(112b)를 제거하고, 제1 트렌치(141a)를 형성한다. 제1 트렌치(141a)의 바닥면으로 제2 희생 게이트 절연막(111b)가 노출된다. 제2 희생 게이트 전극(112b)는 제1 식각 공정(201)로 제거될 수 있다.
제2 스페이서(115b)가 제1 트렌치(141a)를 통해 노출될 수 있으며, 제2 스페이서(115b)는 제7 폭(W7)을 가질 수 있다.
도 52을 참조하면, 제2 희생 게이트 절연막(111b)를 제거하여, 제1 내지 제3 핀(F1~F3)을 노출시킨다. 제1 식각 공정(201)로 노출된 제2 희생 게이트 절연막(111b)은 제2 식각 공정(203)을 통해 제거될 수 있다. 제2 식각 공정(203)은 제1 식각 공정(201)과 다른 식각 공정일 수 있다.
본 실시예에 있어서, 제2 식각 공정(203)은 습식 식각 공정일 수 있다. 제2 식각 공정은 등방성 식각 공정일 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 식각 공정(203)을 통해, 제2 스페이서(115b)는 제8 두께(W8)를 가질 수 있다. 제8 두께(W8)은 도 55의 제7 두께(W7)와 비교하여, 얇은 두께일 수 있다. 즉, 제2 스페이서(115b)는 제2 식각 공정(203) 후, 제2 스페이서(115b)의 두께가 얇아질 수 있다.
또한, 도시된 바와 같이, 제2 스페이서(115b)의 두께는 기판(101) 상의 동일 높이에서, 제1 및 제3 스페이서(115a, 115c)의 두께 보다 얇을 수 있다.
또한, 제2 스페이서(115b)의 두께 변화와 동시에 또는 별도로, 제1 내지 제3 핀(F1~F3)의 일부가 제거될 수 있다. 즉, 제2 식각 공정(203)을 통해, 제2 희생 게이트 절연막(111b)의 제거와 동시에, 제1 내지 제3 핀(F1~F3)의 일부가 제거되어, 제1 내지 제3 핀(F1~F3)의 상면은 오목면(CS)을 형성할 수 있다. 다만, 이에 제한되는 것은 아니다.
본 실시예에 있어서, 제1 트렌치(141a) 내에는 더미 게이트 전극 대신에, 제1 소자 분리막이 형성될 수 있다.
이어서, 도 53 내지 도 58를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 제조 방법을 설명한다.
본 실시예에 따른 반도체 장치 제조 방법은 도 1 내지 도 24를 통해 설명한 반도체 장치 제조 방법과 비교하여, 두 개의 서로 다른 영역에서 공정이 수행되는 점을 제외하고 실질적으로 동일하다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 이에 대한 반복되는 설명은 생략한다.
도 53를 참조하면, 기판(101)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함한다. 제1 영역(Ⅰ)과 제2 영역(Ⅱ)이 서로 연결된 것처럼 도시되었지만, 이는 발명의 설명을 위한 예시적인 배치일 뿐 이에 제한되는 것은 아니다. 따라서, 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 서로 이격된 영역일 수 있다.
제1 영역(Ⅰ)에서, 상술한 도 1 내지 도 15에서 설명한 반도체 제조 공정이 수행될 수 있다. 제2 영역(Ⅱ)에서는, 상술한 도 1 내지 도 14 공정이 수행될 수 있다.
제2 영역(Ⅱ)에 형성된 제4 소오스/ 드레인 영역(2123), 제2 층간 절연막(2131), 제4 내지 제6 스페이서(2115a, 2115b, 2115c), 제2 보호막(2133), 제2 절연막(2135), 제4 및 제6 희생 게이트 절연막(2111a, 2111c) 및 제4 및 제6 희생 게이트 전극(2112a, 2112c) 각각은 제1 영역(Ⅰ)에 형성된 제1 소오스/ 드레인 영역(123), 제1 층간 절연막(131), 제1 내지 제3 스페이서(115a, 115b, 115c), 보호막(133), 제1 절연막(133), 제1 및 제3 희생 게이트 절연막(111a, 2111c) 및 제1 및 제3 희생 게이트 전극(112a, 112c)과 실질적으로 동일한 구성일 수 있다. 따라서, 반복되는 설명은 생략한다.
도 53를 다시 참조하면, 제1 영역(Ⅰ)에 제2 식각 공정(205)를 수행하여 제1 리세스(141b)를 형성한다. 제2 영역(Ⅱ)에는 제2 마스크 패턴(240)이 배치될 수 있으나, 이에 제한되는 것은 아니다. 제2 마스크 패턴(240)은 질화물, 산화물 또는 산질화물일 수 있으나 이에 제한되는 것은 아니며, 제2 식각 공정(205)으로 식각되지 않는 물질을 포함할 수 있다.
도 54을 참조하면, 제2 영역(Ⅱ)에 제2 식각 공정(205)를 수행하여, 제2 리세스(2141b)를 형성한다. 제2 리세스(214b)는 제2 트렌치(2141a) 아래에 형성될 수 있다. 제1 및 제2 리세스(141b, 2141b)를 형성한 후에, 상술한 도 17 내지 도 24에 대응하는 공정을 수행하여 반도체 장치를 제조할 수 있다.
도 55를 참조하면, 상술한 도 53 내지 도 54의 중단 단계 공정을 통하여, 서로 다른 깊이를 가지는 리세스가 형성됨을 확인할 수 있다.
즉, 제1 리세스(141b)는 제1 리세스 폭(w11)과 제1 리세스 깊이(d11)를 가질 수 있고, 제2 리세스(2141b)는 제2 리세스 폭(w22)과 제2 리세스 깊이(d22)를 가질 수 있다. 제1 리세스 폭(w11)과 제2 리세스 폭(w22)은 서로 동일할 수 있으나, 이에 제한되는 것은 아니다. 제1 리세스 깊이(d11)는 제2 리세스 깊이(d22)보다 클 수 있으나, 이에 제한되는 것은 아니다.
본 실시예에 있어서, 트렌치와 리세스를 형성하는 공정을 복수의 식각 공정을 통하여 형성하므로, 서로 다른 폭 또는 깊이를 가지는 복수의 트렌치 및 리세스를 핀 상에 형성할 수 있다. 즉, 본 발명에 따르면, 하나의 식각 공정으로 트렌치와 리세스를 형성하지 않고, 3단계 이상의 식각 공정으로 트렌치 및 리세스를 형성하므로, 형성되는 리세스의 폭과 깊이를 다양하게 형성할 수 있다.
도 56 내지 도 58를 참조하면, 서로 다른 영역에 서로 다른 폭 및/또는 깊이를 가지는 트렌치 및 리세스가 형성됨을 확인할 수 있다.
도 56을 참조하면, 제1 리세스 깊이(d11)과 제2 리세스 깊이(d22)는 동일할 수 있으나, 제1 리세스 폭(w11)과 제2 리세스 폭(w22)는 서로 다를 수 있다. 즉, 제2 리세스 폭(w22)가 제1 리세스 폭(w11)보다 클 수 있다.
도 57을 참조하면, 제1 리세스 깊이(d11)는 제2 리세스 깊이(d22)보다 깊고, 제1 리세스 폭(w11)은 제2 리세스 폭(w22)보다 넓을 수 있다.
도 58를 참조하면, 제1 리세스 깊이(d11)는 제2 리세스 깊이(d22)보다 깊고, 제1 리세스 폭(w11)은 제2 리세스 폭(w22)보다 좁을 수 있다.
한편, 본 실시예에 있어서, 제1 리세스(141b)는 제1 소자 분리막으로, 제2 리세스(141b)는 제2 소자 분리막으로 채워질 수 있다. 상기 제1 소자 분리막과 상기 제2 소자 분리막을 서로 동일한 물질일 수도 있고, 서로 다른 물질일 수도 있다. 한편, 제1 영역(Ⅰ)은 NMOS 영역 또는 PMOS 영역일 수 있고, 제2 영역(Ⅱ)은 NMOS 영역 또는 PMOS 영역일 수 있다. 보다 구체적으로, 도 55, 도 56 및 도 57과 같은 경우에, 제1 영역(Ⅰ)은 NMOS 영역이고, 제2 영역(Ⅱ)은 PMOS 영역일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 59 내지 도 60를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다.
본 실시예에 따른 반도체 장치 제조 방법은 도 53 내지 도 58를 통해 설명한 반도체 장치 제조 방법과 비교하여, 제2 영역에 형성된 제2 트렌치와 제2 리세스의 폭이 서로 다른 점을 제외하고는 실질적으로 동일한다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 이에 대한 반복되는 설명은 생략한다.
도 59을 참조하면, 제2 영역(Ⅱ)에 형성된 제2 리세스(2141b)의 제2 리세스 폭(w22)는 제2 트렌치(2141a)의 폭(wb)보다 좁다. 즉, 제1 영역(Ⅰ)에 형성된 제1 리세스(141b)는 제1 트렌치(141a)와 연결되는 상부 영역에서는, 제1 트렌치(141a)의 폭(wa)와 동일한 제1 리세스 폭(w11)을 가질 수 있으나, 제2 영역(Ⅱ)에 헝셩된 제2 리세스(2141b)는 제2 트렌치(2141a)의 폭(wb)보다 좁은 제2 리세스 폭(w22)을 가질 수 있다.
한편, 제2 리세스 폭(w22)은 제1 리세스 폭(w11)보다 좁을 수 있으나, 이에 제한되는 것은 아니다.
도 60를 참조하면, 도 59에 도시된 경우와 비교하여, 제1 리세스 깊이(d11)는 제2 리세스 깊이(d22)보다 깊을 수 있으나, 이에 제한되는 것은 아니다.
본 발명에 있어서, 제2 리세스(2141b)는 제1 트렌치(2141a)를 형성하는 식각 공정과 별도의 공정으로 형성되므로, 도 59 및 도 60에 도시된 바와 같이, 제2 영역(Ⅱ)에 형성된 제2 리세스(2141b)의 제2 리세스 폭(w22)는 제2 트렌치(2141a)의 폭(wb)보다 좁을 수 있다. 이에 따라, 다양한 형태의 리세스를 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1, 2, 3, 4: 반도체 장치
101: 기판 110: 필드 절연막 111a, 111b, 111c: 희생 게이트 절연막
112a, 112b, 112c: 희생 게이트 전극 113a, 113b, 113c: 하드 마스크막
115, 116, 117: 스페이서 121, 123, 125: 소오스/드레인 영역
131: 제1 층간 절연막 132: 제2 층간 절연막 133: 보호막
135: 절연막 137: 제1 식각 마스크 패턴 138: 식각 정지막
139: 제2 식각 마스크 패턴 141a: 트렌치 141b: 리세스
142, 173: 캡핑막 143, 175: 소자 분리막 151a, 151b: 게이트 구조체
152, 252: 더미 게이트 구조체 161: 실리사이드막 163: 컨택
169: 커버막 170: 이너 스페이서

Claims (10)

  1. 기판 상에 돌출되고, 제1 방향으로 연장되는 제1 핀을 형성하고,
    상기 제1 핀 상에 상기 제1 핀과 교차하고, 서로 이격된 제1 및 제2 희생 게이트 절연막을 형성하고,
    상기 제1 및 제2 희생 게이트 절연막 상에 각각 제1 및 제2 희생 게이트 전극을 형성하고,
    상기 제1 및 제2 희생 게이트 전극 상에 제1 절연막을 형성하고,
    상기 제1 절연막의 일부를 제거하여 상기 제2 희생 게이트 전극을 노출시키고,
    상기 노출된 제2 희생 게이트 전극을 제1 식각 공정을 통해 제거하여, 상기 제2 희생 게이트 절연막을 노출시키고,
    상기 노출된 제2 희생 게이트 절연막을 상기 제1 식각 공정과 다른 제2 식각 공정을 통해 제거하여, 상기 제1 핀을 노출시키는 제1 트렌치를 형성하고,
    상기 노출된 제1 핀 내에, 상기 제1 및 제2 식각 공정과 다른 제3 식각 공정을 통해 제1 리세스를 형성하고,
    상기 제1 리세스 내에 제1 소자 분리막을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  2. 제 1항에 있어서,
    상기 제2 식각 공정은 습식 식각 공정이고, 상기 제3 식각 공정은 건식 식각 공정인 반도체 장치 제조 방법.
  3. 제 1항에 있어서,
    상기 제2 희생 게이트 전극을 제1 식각 공정을 통해 제거하는 것은, 상기 제2 희생 게이트 전극의 일부를 제거하여, 상기 제2 희생 게이트 절연막 상에 잔여부를 형성하는 것을 포함하는 반도체 장치 제조 방법.
  4. 제 3항에 있어서,
    상기 노출된 제2 희생 게이트 절연막을 상기 제2 식각 공정을 통해 제거하기 전에, 상기 잔여부를 제거하는 습식 공정을 수행하는 것을 더 포함하는 반도체 장치 제조 방법.
  5. 제 3항에 있어서,
    상기 노출된 제2 희생 게이트 절연막을 상기 제2 식각 공정을 통해 제거하는 것은, 상기 제2 식각 공정을 통해 상기 잔여부를 제거하는 것을 포함하는 반도체 장치 제조 방법.
  6. 제1 항에 있어서,
    상기 제1 절연막을 형성하기 전에, 상기 제1 및 제2 희생 게이트 전극 각각의 양측벽 상에 제1 및 제2 스페이서를 형성하는 것을 더 포함하되, 상기 제2 스페이서는 상기 제1 트렌치를 정의하는 반도체 장치 제조 방법.
  7. 제 6항에 있어서,
    상기 노출된 제2 희생 게이트 절연막을 상기 제2 식각 공정을 통해 제거하는 것은, 상기 제2 식각 공정을 통해 상기 제2 스페이서의 일부를 제거하여, 상기 기판 상의 동일 높이에서 상기 제2 스페이서의 두께를 상기 제1 스페이서의 두께보다 얇게 형성하는 것을 포함하는 반도체 장치 제조 방법.
  8. 기판의 제1 영역 및 제2 영역 상에 각각 돌출되고, 서로 이격하여 제1 방향으로 연장되는 제1 및 제2 핀을 형성하고,
    상기 제1 핀 상에 상기 제1 핀과 교차하고, 서로 이격된 제1 내지 제3 희생 게이트 절연막을 형성하고,
    상기 제2 핀 상에 상기 제2 핀과 교차하고, 서로 이격된 제4 내지 제6 희생 게이트 절연막을 형성하고,
    상기 제1 내지 제3 희생 게이트 절연막 상에 각각 제1 내지 제3 희생 게이트 전극을 형성하고,
    상기 제4 내지 제6 희생 게이트 절연막 상에 각각 제4 내지 제5 희생 게이트 전극을 형성하고,
    상기 제1 내지 제3 희생 게이트 전극 상에 제1 절연막을 형성하고,
    상기 제4 내지 제6 희생 게이트 전극 상에 제2 절연막을 형성하고,
    상기 제1 절연막의 일부를 제거하여 상기 제2 희생 게이트 전극을 노출시키고,
    상기 제2 절연막의 일부를 제거하여 상기 제5 희생 게이트 전극을 노출시키고,
    상기 노출된 제2 희생 게이트 전극을 제1 식각 공정을 통해 제거하여, 상기 제2 희생 게이트 절연막을 노출시키고,
    상기 노출된 제5 희생 게이트 전극을 상기 제1 식각 공정과 동일한 식각 공정을 통해 제거하여, 상기 제5 희생 게이트 절연막을 노출시키고,
    상기 노출된 제2 희생 게이트 절연막을 상기 제1 식각 공정과 다른 제2 식각 공정을 통해 제거하여, 상기 제1 핀을 노출시키는 제1 트렌치를 형성하고,
    상기 노출된 제5 희생 게이트 절연막을 상기 제2 식각 공정과 동일한 식각 공정을 통해 제거하여, 상기 제2 핀을 노출시키는 제2 트렌치를 형성하고,
    상기 노출된 제1 핀 내에, 상기 제1 및 제2 식각 공정과 다른 제3 식각 공정을 통해 제1 리세스 깊이와 제1 리세스 폭을 가지는 제1 리세스를 형성하고,
    상기 노출된 제2 핀 내에, 상기 제3 식각 공정과 동일한 식각 공정을 통해 제2 리세스 깊이와 제2 리세스 폭을 가지는 제2 리세스를 형성하는 것을 포함하고,
    상기 제1 리세스 깊이는 상기 제2 리세스 깊이와 다른 반도체 장치 제조 방법.
  9. 제 8항에 있어서,
    상기 제2 식각 공정은 습식 식각 공정이고, 상기 제3 식각 공정은 건식 식각 공정인 반도체 장치 제조 방법.
  10. 제 8항에 있어서,
    상기 제1 리세스 폭은 상기 제1 리세스가 상기 제1 트렌치와 접하는 접선을 따르는 폭이고, 상기 제2 리세스 폭은 상기 제2 리세스가 상기 제2 트렌치와 접하는 접선을 따르는 폭이되, 상기 제1 리세스 폭과 상기 제2 리세스 폭은 서로 다른 반도체 장치 제조 방법.
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160141034A (ko) * 2015-05-27 2016-12-08 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
KR20170087634A (ko) 2016-01-21 2017-07-31 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9947756B2 (en) * 2016-02-18 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
CN109148370B (zh) * 2017-06-13 2023-05-26 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
CN109148294B (zh) * 2017-06-13 2021-10-15 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
CN109148371A (zh) * 2017-06-16 2019-01-04 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN109273440B (zh) * 2017-07-18 2021-06-22 联华电子股份有限公司 具伸张应力鳍状结构的制作方法与互补式鳍状晶体管结构
US10038193B1 (en) 2017-07-28 2018-07-31 EnPower, Inc. Electrode having an interphase structure
US10490458B2 (en) 2017-09-29 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of cutting metal gates and structures formed thereof
CN115621319A (zh) * 2017-12-04 2023-01-17 联华电子股份有限公司 半导体元件及其制作方法
US10916478B2 (en) * 2018-02-20 2021-02-09 Globalfoundries U.S. Inc. Methods of performing fin cut etch processes for FinFET semiconductor devices
US10593599B2 (en) * 2018-03-07 2020-03-17 Globalfoundries Inc. Contact structures
KR102472136B1 (ko) * 2018-03-12 2022-11-30 삼성전자주식회사 집적회로 소자
KR102402763B1 (ko) * 2018-03-27 2022-05-26 삼성전자주식회사 반도체 장치
KR102481284B1 (ko) * 2018-04-10 2022-12-27 삼성전자주식회사 반도체 장치의 제조 방법
US10297510B1 (en) * 2018-04-25 2019-05-21 Internationel Business Machines Corporation Sidewall image transfer process for multiple gate width patterning
CN112236861A (zh) * 2018-06-18 2021-01-15 日立汽车***株式会社 半导体装置
KR102574320B1 (ko) 2018-06-20 2023-09-04 삼성전자주식회사 핀펫을 구비하는 반도체 소자
KR102559270B1 (ko) 2018-07-31 2023-07-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11444174B2 (en) 2018-08-17 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with Fin end spacer dummy gate and method of manufacturing the same
US10797174B2 (en) * 2018-08-17 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with fin end spacer dummy gate and method of manufacturing the same
KR102534246B1 (ko) * 2018-08-30 2023-05-18 삼성전자주식회사 반도체 장치
CN110970299B (zh) * 2018-09-28 2024-01-26 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
US11004751B2 (en) * 2019-02-25 2021-05-11 International Business Machines Corporation Vertical transistor having reduced edge fin variation
US11004748B2 (en) * 2019-06-05 2021-05-11 Globalfoundries U.S. Inc. Semiconductor devices with wide gate-to-gate spacing
US10998553B1 (en) 2019-10-31 2021-05-04 EnPower, Inc. Electrochemical cell with integrated ceramic separator
DE102020119859A1 (de) 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bildung von hybrid-isolationsregionen durch aussparen und erneutes abscheiden
US11404323B2 (en) * 2020-04-29 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of hybrid isolation regions through recess and re-deposition
US11594784B2 (en) 2021-07-28 2023-02-28 EnPower, Inc. Integrated fibrous separator
US20230065498A1 (en) * 2021-08-27 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device with CPODE and Related Methods

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015041771A (ja) 2013-08-22 2015-03-02 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 半導体装置及びその製造方法

Family Cites Families (182)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100843244B1 (ko) 2007-04-19 2008-07-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US20070018239A1 (en) 2005-07-20 2007-01-25 International Business Machines Corporation Sea-of-fins structure on a semiconductor substrate and method of fabrication
US7678648B2 (en) 2006-07-14 2010-03-16 Micron Technology, Inc. Subresolution silicon features and methods for forming the same
US7498265B2 (en) 2006-10-04 2009-03-03 Micron Technology, Inc. Epitaxial silicon growth
US7470570B2 (en) 2006-11-14 2008-12-30 International Business Machines Corporation Process for fabrication of FinFETs
US8735990B2 (en) 2007-02-28 2014-05-27 International Business Machines Corporation Radiation hardened FinFET
US8779495B2 (en) 2007-04-19 2014-07-15 Qimonda Ag Stacked SONOS memory
FR2917896B1 (fr) 2007-06-21 2009-11-06 Commissariat Energie Atomique Transistor a effet de champ a contacts electriques alternes.
US8952547B2 (en) 2007-07-09 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with contact structure with first/second contacts formed in first/second dielectric layers and method of forming same
US8541267B2 (en) 2008-03-20 2013-09-24 Nxp B.V. FinFET transistor with high-voltage capability and CMOS-compatible method for fabricating the same
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US8241970B2 (en) 2008-08-25 2012-08-14 International Business Machines Corporation CMOS with channel P-FinFET and channel N-FinFET having different crystalline orientations and parallel fins
US8581317B2 (en) 2008-08-27 2013-11-12 Texas Instruments Incorporated SOI MuGFETs having single gate electrode level
US8153493B2 (en) 2008-08-28 2012-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET process compatible native transistor
US8994112B2 (en) 2008-09-16 2015-03-31 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (finFET)
US8263462B2 (en) 2008-12-31 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric punch-through stoppers for forming FinFETs having dual fin heights
DE102008063429B4 (de) 2008-12-31 2015-03-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Einstellen der Konfiguration eines Mehr-Gatetransistors durch Steuern einzelner Stege
US8912602B2 (en) 2009-04-14 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8053299B2 (en) 2009-04-17 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
US8298925B2 (en) 2010-11-08 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8759943B2 (en) 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US8264032B2 (en) 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8362575B2 (en) 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
CN102034865B (zh) 2009-09-30 2012-07-04 中国科学院微电子研究所 半导体器件及其制造方法
US8946028B2 (en) 2009-10-06 2015-02-03 International Business Machines Corporation Merged FinFETs and method of manufacturing the same
US8519481B2 (en) 2009-10-14 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Voids in STI regions for forming bulk FinFETs
US8592918B2 (en) 2009-10-28 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Forming inter-device STI regions and intra-device STI regions using different dielectric materials
US8872247B2 (en) 2009-11-04 2014-10-28 Micron Technology, Inc. Memory cells having a folded digit line architecture
US8941153B2 (en) 2009-11-20 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with different fin heights
US8373238B2 (en) 2009-12-03 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with multiple Fin heights
US8283653B2 (en) 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
US8362572B2 (en) 2010-02-09 2013-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Lower parasitic capacitance FinFET
US8937353B2 (en) 2010-03-01 2015-01-20 Taiwan Semiconductor Manufacturing Co., Ltd. Dual epitaxial process for a finFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8686492B2 (en) 2010-03-11 2014-04-01 Spansion Llc Non-volatile FINFET memory device and manufacturing method thereof
US8609495B2 (en) 2010-04-08 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid gate process for fabricating finfet device
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US8624320B2 (en) 2010-08-02 2014-01-07 Advanced Micro Devices, Inc. Process for forming fins for a FinFET device
US8062963B1 (en) 2010-10-08 2011-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a semiconductor device having an epitaxy region
US8298913B2 (en) 2010-10-12 2012-10-30 International Business Machines Corporation Devices with gate-to-gate isolation structures and methods of manufacture
US8524546B2 (en) 2010-10-22 2013-09-03 International Business Machines Corporation Formation of multi-height MUGFET
US8524545B2 (en) 2010-10-22 2013-09-03 International Business Machines Corporation Simultaneous formation of FinFET and MUGFET
US8889494B2 (en) 2010-12-29 2014-11-18 Globalfoundries Singapore Pte. Ltd. Finfet
US8598646B2 (en) 2011-01-13 2013-12-03 Spansion Llc Non-volatile FINFET memory array and manufacturing method thereof
US8859389B2 (en) 2011-01-28 2014-10-14 Kabushiki Kaisha Toshiba Methods of making fins and fin field effect transistors (FinFETs)
US8848423B2 (en) 2011-02-14 2014-09-30 Shine C. Chung Circuit and system of using FinFET for building programmable resistive devices
FR2974656B1 (fr) 2011-04-26 2013-05-17 Soitec Silicon On Insulator Amplificateur de detection differentiel sans transistor a grille de passage dedie
US8772860B2 (en) 2011-05-26 2014-07-08 United Microelectronics Corp. FINFET transistor structure and method for making the same
US8637372B2 (en) 2011-06-29 2014-01-28 GlobalFoundries, Inc. Methods for fabricating a FINFET integrated circuit on a bulk silicon substrate
US8618556B2 (en) 2011-06-30 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design and method of fabricating same
US8697522B2 (en) 2011-07-05 2014-04-15 International Business Machines Corporation Bulk finFET with uniform height and bottom isolation
US8685825B2 (en) 2011-07-27 2014-04-01 Advanced Ion Beam Technology, Inc. Replacement source/drain finFET fabrication
US8871584B2 (en) 2011-07-27 2014-10-28 Advanced Ion Beam Technology, Inc. Replacement source/drain finFET fabrication
US8561003B2 (en) 2011-07-29 2013-10-15 Synopsys, Inc. N-channel and P-channel finFET cell architecture with inter-block insulator
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8643108B2 (en) 2011-08-19 2014-02-04 Altera Corporation Buffered finFET device
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8889502B2 (en) 2011-10-07 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Finlike structures and methods of making same
US8541270B2 (en) 2011-10-07 2013-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Finlike structures and methods of making same
US8809918B2 (en) 2011-10-24 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. MOSFETs with multiple dislocation planes
US8969999B2 (en) 2011-10-27 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) based, metal-semiconductor alloy fuse device and method of manufacturing same
KR101964262B1 (ko) 2011-11-25 2019-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8604518B2 (en) 2011-11-30 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Split-channel transistor and methods for forming the same
US8693235B2 (en) 2011-12-06 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for finFET SRAM arrays in integrated circuits
US8835270B2 (en) 2011-12-08 2014-09-16 Texas Instruments Incorporated Dual NSD implants for reduced Rsd in an NMOS transistor
US8625334B2 (en) 2011-12-16 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell
US8609480B2 (en) 2011-12-21 2013-12-17 Globalfoundries Inc. Methods of forming isolation structures on FinFET semiconductor devices
US8815712B2 (en) 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
US9035426B2 (en) 2011-12-28 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like BJT
US8629038B2 (en) 2012-01-05 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with vertical fins and methods for forming the same
US8609499B2 (en) 2012-01-09 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US8759184B2 (en) 2012-01-09 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US8659097B2 (en) 2012-01-16 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Control fin heights in FinFET structures
US8928086B2 (en) 2013-01-09 2015-01-06 International Business Machines Corporation Strained finFET with an electrically isolated channel
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8946027B2 (en) 2012-02-07 2015-02-03 International Business Machines Corporation Replacement-gate FinFET structure and process
US8802510B2 (en) 2012-02-22 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for controlling line dimensions in spacer alignment double patterning semiconductor processing
US8748989B2 (en) 2012-02-28 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistors
US8809178B2 (en) 2012-02-29 2014-08-19 Globalfoundries Inc. Methods of forming bulk FinFET devices with replacement gates so as to reduce punch through leakage currents
US8742509B2 (en) 2012-03-01 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for FinFETs
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8865560B2 (en) 2012-03-02 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design with LDD extensions
US8779517B2 (en) 2012-03-08 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET-based ESD devices and methods for forming the same
US8994002B2 (en) 2012-03-16 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET having superlattice stressor
KR101823105B1 (ko) 2012-03-19 2018-01-30 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
US8872284B2 (en) 2012-03-20 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with metal gate stressor
US8722431B2 (en) 2012-03-22 2014-05-13 Varian Semiconductor Equipment Associates, Inc. FinFET device fabrication using thermal implantation
US8692291B2 (en) 2012-03-27 2014-04-08 International Business Machines Corporation Passive devices for FinFET integrated circuit technologies
US8987835B2 (en) 2012-03-27 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with a buried semiconductor material between two fins
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8618616B2 (en) 2012-04-13 2013-12-31 GlobalFoundries, Inc. FinFET structures and methods for fabricating the same
US8932936B2 (en) 2012-04-17 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a FinFET device
US8853750B2 (en) 2012-04-27 2014-10-07 International Business Machines Corporation FinFET with enhanced embedded stressor
US9041115B2 (en) 2012-05-03 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for FinFETs
US8703553B2 (en) 2012-05-15 2014-04-22 International Business Machines Corporation MOS capacitors with a finFET process
US8603893B1 (en) 2012-05-17 2013-12-10 GlobalFoundries, Inc. Methods for fabricating FinFET integrated circuits on bulk semiconductor substrates
US8921218B2 (en) 2012-05-18 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate finFET device and method of fabricating thereof
US8927966B2 (en) 2012-05-22 2015-01-06 Tsinghua University Dynamic random access memory unit and method for fabricating the same
US8697515B2 (en) 2012-06-06 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8735252B2 (en) 2012-06-07 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US8610241B1 (en) 2012-06-12 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Homo-junction diode structures using fin field effect transistor processing
US8901615B2 (en) 2012-06-13 2014-12-02 Synopsys, Inc. N-channel and P-channel end-to-end finfet cell architecture
US8723268B2 (en) 2012-06-13 2014-05-13 Synopsys, Inc. N-channel and P-channel end-to-end finFET cell architecture with relaxed gate pitch
US8969974B2 (en) 2012-06-14 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US9024387B2 (en) 2012-06-25 2015-05-05 International Business Machines Corporation FinFET with body contact
US8629420B1 (en) 2012-07-03 2014-01-14 Intel Mobile Communications GmbH Drain extended MOS device for bulk FinFET technology
US8617961B1 (en) 2012-07-18 2013-12-31 International Business Machines Corporation Post-gate isolation area formation for fin field effect transistor device
US8932918B2 (en) 2012-08-29 2015-01-13 International Business Machines Corporation FinFET with self-aligned punchthrough stopper
US8703556B2 (en) 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8766364B2 (en) 2012-08-31 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor layout for stress optimization
US8846477B2 (en) 2012-09-27 2014-09-30 Globalfoundries Inc. Methods of forming 3-D semiconductor devices using a replacement gate technique and a novel 3-D device
US8633516B1 (en) 2012-09-28 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain stack stressor for semiconductor device
US8723225B2 (en) 2012-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Guard rings on fin structures
US8785968B2 (en) 2012-10-08 2014-07-22 Intel Mobile Communications GmbH Silicon controlled rectifier (SCR) device for bulk FinFET technology
US8987823B2 (en) 2012-11-07 2015-03-24 International Business Machines Corporation Method and structure for forming a localized SOI finFET
US8674413B1 (en) 2012-11-07 2014-03-18 Globalfoundries Inc. Methods of forming fins and isolation regions on a FinFET semiconductor device
US8766363B2 (en) 2012-11-07 2014-07-01 International Business Machines Corporation Method and structure for forming a localized SOI finFET
US8866235B2 (en) 2012-11-09 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source and drain dislocation fabrication in FinFETs
US9012287B2 (en) 2012-11-14 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Cell layout for SRAM FinFET transistors
US8962421B2 (en) 2012-11-15 2015-02-24 GlobalFoundries, Inc. Methods for fabricating integrated circuits including semiconductive resistor structures in a FinFET architecture
US8946792B2 (en) 2012-11-26 2015-02-03 International Business Machines Corporation Dummy fin formation by gas cluster ion beam
US8697536B1 (en) 2012-11-27 2014-04-15 International Business Machines Corporation Locally isolated protected bulk finfet semiconductor device
US8759874B1 (en) 2012-11-30 2014-06-24 Stmicroelectronics, Inc. FinFET device with isolated channel
US8890249B2 (en) 2012-11-30 2014-11-18 International Business Machines Corporation Bulk FinFET ESD device
US8765533B2 (en) 2012-12-04 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) channel profile engineering method and associated device
US8772117B2 (en) 2012-12-05 2014-07-08 Globalfoundries Inc. Combination FinFET and planar FET semiconductor device and methods of making such a device
US8815684B2 (en) 2012-12-07 2014-08-26 International Business Machines Corporation Bulk finFET with super steep retrograde well
US8969932B2 (en) 2012-12-12 2015-03-03 Globalfoundries Inc. Methods of forming a finfet semiconductor device with undoped fins
US8815742B2 (en) 2012-12-12 2014-08-26 Globalfoundries Inc. Methods of forming bulk FinFET semiconductor devices by performing a liner recessing process to define fin heights and FinFET devices with such a recessed liner
US8956942B2 (en) 2012-12-21 2015-02-17 Stmicroelectronics, Inc. Method of forming a fully substrate-isolated FinFET transistor
US8927377B2 (en) 2012-12-27 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming FinFETs with self-aligned source/drain
US8889497B2 (en) 2012-12-28 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8941156B2 (en) 2013-01-07 2015-01-27 International Business Machines Corporation Self-aligned dielectric isolation for FinFET devices
US8941189B2 (en) 2013-01-07 2015-01-27 International Business Machines Corporation Fin-shaped field effect transistor (finFET) structures having multiple threshold voltages (Vt) and method of forming
US8835262B2 (en) 2013-01-08 2014-09-16 Globalfoundries Inc. Methods of forming bulk FinFET devices by performing a recessing process on liner materials to define different fin heights and FinFET devices with such recessed liner materials
US9000522B2 (en) 2013-01-09 2015-04-07 International Business Machines Corporation FinFET with dielectric isolation by silicon-on-nothing and method of fabrication
US9006786B2 (en) 2013-07-03 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US8614127B1 (en) 2013-01-18 2013-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8691640B1 (en) 2013-01-21 2014-04-08 Globalfoundries Inc. Methods of forming dielectrically isolated fins for a FinFET semiconductor by performing an etching process wherein the etch rate is modified via inclusion of a dopant material
US8815693B2 (en) 2013-01-23 2014-08-26 International Business Machines Corporation FinFET device formation
US8822290B2 (en) 2013-01-25 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8828839B2 (en) 2013-01-29 2014-09-09 GlobalFoundries, Inc. Methods for fabricating electrically-isolated finFET semiconductor devices
US9034716B2 (en) 2013-01-31 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8673723B1 (en) 2013-02-07 2014-03-18 Globalfoundries Inc. Methods of forming isolation regions for FinFET semiconductor devices
US8859372B2 (en) 2013-02-08 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Double channel doping in transistor formation
KR102013842B1 (ko) 2013-02-08 2019-08-26 삼성전자주식회사 반도체 소자의 제조 방법
US8895446B2 (en) 2013-02-18 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Fin deformation modulation
US8785284B1 (en) 2013-02-20 2014-07-22 International Business Machines Corporation FinFETs and fin isolation structures
US9166053B2 (en) 2013-02-22 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device including a stepped profile structure
US8987791B2 (en) 2013-02-27 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US9041125B2 (en) 2013-03-11 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Fin shape for fin field-effect transistors and method of forming
US8932957B2 (en) 2013-03-12 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US9034715B2 (en) 2013-03-12 2015-05-19 International Business Machines Corporation Method and structure for dielectric isolation in a fin field effect transistor
US8936986B2 (en) 2013-03-12 2015-01-20 Globalfoundries Inc. Methods of forming finfet devices with a shared gate structure
US8846490B1 (en) 2013-03-12 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8927373B2 (en) 2013-03-13 2015-01-06 Samsung Electronics Co, Ltd. Methods of fabricating non-planar transistors including current enhancing structures
US9029226B2 (en) 2013-03-13 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for doping lightly-doped-drain (LDD) regions of finFET devices
US8796093B1 (en) 2013-03-14 2014-08-05 International Business Machines Corporation Doping of FinFET structures
US9634000B2 (en) 2013-03-14 2017-04-25 International Business Machines Corporation Partially isolated fin-shaped field effect transistors
US8753940B1 (en) 2013-03-15 2014-06-17 Globalfoundries Inc. Methods of forming isolation structures and fins on a FinFET semiconductor device
US8975712B2 (en) 2013-05-14 2015-03-10 Globalfoundries Inc. Densely packed standard cells for integrated circuit products, and methods of making same
US8993399B2 (en) 2013-05-17 2015-03-31 International Business Machines Corporation FinFET structures having silicon germanium and silicon fins
US9006842B2 (en) 2013-05-30 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning strain in semiconductor devices
US8963259B2 (en) 2013-05-31 2015-02-24 Globalfoundries Inc. Device isolation in finFET CMOS
CN103346086B (zh) 2013-05-31 2016-08-10 上海华力微电子有限公司 嵌入式锗硅结构的制造方法
US8765546B1 (en) 2013-06-24 2014-07-01 United Microelectronics Corp. Method for fabricating fin-shaped field-effect transistor
US8993417B2 (en) 2013-06-28 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET fin bending reduction
US8901492B1 (en) 2013-07-16 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional semiconductor image reconstruction apparatus and method
US9953975B2 (en) 2013-07-19 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming STI regions in integrated circuits
US9048317B2 (en) 2013-07-31 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8981487B2 (en) 2013-07-31 2015-03-17 United Microelectronics Corp. Fin-shaped field-effect transistor (FinFET)
KR102072410B1 (ko) * 2013-08-07 2020-02-03 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9006077B2 (en) 2013-08-21 2015-04-14 GlobalFoundries, Inc. Gate length independent silicon-on-nothing (SON) scheme for bulk FinFETs
US9041062B2 (en) 2013-09-19 2015-05-26 International Business Machines Corporation Silicon-on-nothing FinFETs
US8929130B1 (en) 2013-11-12 2015-01-06 Taiwan Semiconductor Manufacturing Company Limited Two-port SRAM cell structure
US8975129B1 (en) 2013-11-13 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
KR102105363B1 (ko) 2013-11-21 2020-04-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9034723B1 (en) 2013-11-25 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
KR102115552B1 (ko) * 2014-01-28 2020-05-27 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015041771A (ja) 2013-08-22 2015-03-02 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 半導体装置及びその製造方法

Also Published As

Publication number Publication date
KR20170046337A (ko) 2017-05-02
US9564369B1 (en) 2017-02-07

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