KR0172793B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 버리드 채널 구조를 갖는 반도체 소자에 있어서, 버리드 채널 바로 밑 영역의 웰 농도를 높이기 위해 웰과 같은 도전형의 불순물을 이온주입하므로써, 반도체 소자의 숏 채널 특성을 향상시키고, MOSFET의 원할한 온/오프 특성을 얻을 수 있다.
Description
제1도 종래 기술로 버리드 채널(Buried Channel)구조를 갖는 PMOSFET를 도시한 단면도.
제2도는 제1도의 A-A'를 따라 웰을 절단하여 각 부분의 도핑농도를 도시한 그래프도.
제3도는 프로파일드(또는 리트로그레이드)웰과 버리드 채널 구조를 갖는 웰에서 각 부분의 도팡농도를 도시한 그래프도.
제4도 내지 제7도는 본 발명의 실시예에 의해 프로파일드 웰과 버리드 체널 구조를 갖는 PMOSFET제도 단계를 도시한 단면도.
제8도는 본 발명에 의해 제조된 PMOSFET의 A-A'따라 절단한 웰 각 부분의 도핑농도를 도시한 그래프도.
제9도 및 제10도는 종래 기술과 본 발명의 실시예에 의하여 형성된 PMOSFET의 특성을 비교한 그래프도.
* 도면의 주요부분에 대한 부호의 설명
1, 11 : P형의 반도체기판 13 : 필드산화막
3, 16 : 버리드 채널 4, 17 : 게이트 산화막
5, 18 : 게이트 전극 6 : 산화막 스페이서
7 : 소오스/드레인 2, 14 : 웰
본 발명은 DRAM기억소자 또는 ASIC제품에 적용될 수 있는 반도체 소자의 제조 방법에 관한 것으로 특히, 버리드 채널(Buried Channel)구조를 갖는 반도체 소자의 제조방법에 관한 것이다.
통상적으로 FET공정에서는 반도체 기판의 표면에 웰(well)과는 다른 타입의 임플랜트(이하, 카운터 임플랜트(counter implant)라 한다.)로 소오스와 드레인 사이의 채널영역 저부에 버리드 채널을 형성하고, 상기 버리드 채널로 소자의 문턱전압을 제어하여 숏 채널 효과를 최소화 한다.
제1도는 종래의 기술로 제조된 버리드 채널 구조를 갖는 소자의 단면도로서, P형의 반도체 기판(1)의 상부에 확산방식으로 N형의 웰(2)을 형성하고, P형의 이온을 N웰(2) 상부면에 일정깊이까지 불순물을 주입하여 버리드 채널(3)을 형성하고, 반도체 기판(1)의 상부에 게이트산화막(4)과 게이트(5)를 형성하고, 상기 게이트(5)의 측벽에 산화막스페이서(6)를 형성한 후, 상기 게이트(5)와 산화막스페이서(6)를 마스크로 하여 N웰(2)지역에 P형의 이온을 주입하여 드레인/소오스(7)를 형성한 단면도이다.
제2도는 제1도의 A-A'를 따라 절단한 N웰의 N형 불순물의 도핑농도를 도시한 그래프도로서, a는 N웰(2)내부의 N형 도핑농도를 나타내고, b는 P형으로 변환된 버리드 채널(3)의 도핑농도를 나타낸다. 또, 점선으로 표시된 c는 버리드 채널(3)이 형성되지 않는 경우의 N형 도핑농도를 나타낸다.
그러나, 상기와 같은 확산방식에 의하여 웰이 형성되는 것은, 고온에서 장시간의 열처리를 하여야 하는 문제가 있다. 한편, 고온의 공정과 장시간의 열처리가 필요없이 공정이 단순하면서 소자의 성능을 더 향상시키는 프로파일드(profiled)또는 리트로그레이드(retrograde)웰 형성 기술이 개발되었다.
즉, 프로파일드N웰구조를 갖는 반도체 소자에서 카운터 임플랜트로 버리드 채널 PMOSFET의 형성이 가능하다. 이를 제3도를 일례로 들어, 이하에서 구체적으로 설명한다. 제3도는 프로파일드 웰 공정으로 형성된 버리드 채널(3) 구조를 갖는 MOSFET(도시않음)의 A-A'(제1도의 방향과 동일)를 따라 각 부분의 도핑농도에 대한 그래프도이다.
제3도의 d는 N웰(2)내부의 도핑농도, e 는 버리드 채널(3)이 형성된 지역의 도핑농도, g는 버리드 채널(3)저부에 위치하는 N 웰(2)의 도핑농도를 각각 나타낸 것으로, 제2도에 도시된 확산에 의해 형성되는 N웰(2)의 경우보다 도핑농도가 훨씬 낮은 것을 알 수 있다. f는 버리드 채널(3)을 위한 카운터 임플랜트 생략시의 N 웰 상측부의 도핑농도를 나타낸다.
제3도의 그래프에 의하면, 버리드 채널(3)을 형성하기 위해 요구되는 도우즈가 확산에 의해 형성되는 웰의 도우즈보다 작은 것을 볼 수 있다.
그러나, 상기와 같은 프로파일드 또는 리트로그레이드 웰 기술로 형성된 버리드 채널(3)구조의 MOSFET는 g과 같이 버리드 채널(3) 바로 밑의 N형 도핑농도가 낮아져 MOSFT 소자의 숏 채널(3)특성이 저하되는 문제가 있다. 따라서, 본 발명의 목적은 프로파일드 웰과 버리드 채널(3) 구조를 갖는 반도체소자에서 숏 채널(3) 특성을 향상시키기 위하여 버리드 채널(3) 바로 밑의 N형 도핑농도를 증대시킨 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 제1도전형의 반도체 기판에 고에너지 이온주입에 의한 제2도전형의 프로파일드 웰을 형성하는 단계와, 제2도전형의 불순물을 상기 웰 상측으로 이온주입하는 단계와, 제1도전형 불순물을 상기 제2도전형 불순물이 주입된 영역내로 이온주입하여 버리드 채널을 형성하는 단계와, 상기 반도체 기판 상부에 게이트 산화막과 게이트 전극을 형성하는 단계를 포함한다.
또한 , 본 발명의 반도체 소자의 제조 방법은 제1도전형의 반도체 기판에 고에너지 이온주입에 으한 제2도전형의 프로파일드 웰을 형성하는 단계와, 제1도전형 불순물을 상기 웰로 이온주입하여 상기 웰 상측부에 버리드 채널을 형성하는 단계와, 제2도전형의 불순물을 상기 웰로 이온주입하되 상기 버리드 채널 바로 밑 부분까지 주입되도록 하는 단계와, 상기 반도체 기판 상부에 게이트 산화막과 게이트 전극을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.
제4도내지 제6도는 본 발명의 실시예에 의한 반도체 소자의 제조방법을 도시한 단면도이다.
제4도는 P형의 반도체 기판(11)의 상부에 희생산화막(12)을 형성하고, LOCOS공정에 의해서 필드산화막(13)을 형성하고, N형 불순물을 주입시켜 반도체 기판(11)내부에 프로파일드 구조의 N 웰(14)을 형성한 단면도이다.
제5도는 예정된 버리드 채널(16)형성시, 상기 프로파일드 구조의 웰(14)의 상부측이 N형 농도가 낮은것을 보완하기 위하여 전체 기판의 상부에 N형 불순물인 인(P)를 소오스로 하고, 3×1012도우즈 양과 40KeV의 에너지로 반도체 기판(11)으로 이온주입하여 상기 프로파일드 구조의 N웰(14)상부측에 N형농도가 증대된 영역(15)을 도시한 단면도이다.
제6도는 제5도 공정 후 P형 불순물인 BF2를 소오스로 하고, 8×1012의 도우즈양과 20KeV에너지로 반도체 기판(11)으로 이온주입하여, N 웰(14)의 상부측에 N형 농도가 증대된 영역(15) 내부에 카운터 임플랜트가 되는 버리드 채널(16)을 형성한 단면도이다.
제7도는 제6도에서의 상기 희생산화막(12)을 제거하고, 노출된 반도체 기판 상부에 상기 게이트산화막(17)을 형성하고, 그 상부에 다결정실리콘을 증착하고 패터닝하여 게이트전극(18)을 형성한 단면도이다.
선택적으로는, 상기 제5도와 제6도의 공정순서를 바꾸어 실시하여도 동일한 구조를 얻을 수 있다.
제8도는 본 발명의 실시예에 의하여 형성된 PMOSFET의 A-A' 따라 절단된 웰의 각 부분의 도핑농도를 도시한 그래프도이다.
제8도의 h는 N 웰 내부의 도핑농도, i 는 N웰 상측으로 형성된 버리드 채널(3)의 도핑농도, k는 버리드채널 바로 밑에 N웰의 도핑농도를 각각 나타낸다. 또, 점선으로 표시된 j는 버리드 채널을 위한 카운터 임플랜트 생략시의 N웰의 도핑농도를 나타낸다. 제8도의 그래프에 의하면, 도핑농도가 증대된 것을 알 수 있다.
제9도 및 제10도는 종래의 프로파일 웰 기술과 본 발명의 실시예에 의하여 형성된 버리드 채널 구조의 PMOSFET의 특성을 비교한 그래프도이다.
X는 종래기술에 의해 제조된 프로파일드 웰을 갖는 PMOSFET의 VGS에 대하여 ID를 나타내고, Y는 본 발명에 의해 제조된 프로파일드 웰을 갖는 PMOSFET의 VGS에 대하여 ID를 나타낸다. X 의 경우는 게이트 전압을 감소하여도 제대로 오프(off)하지 못하는 데 반하여 Y 의 경우는 원할한 온/오프(on/off)특성을 보인다.
상술한 바와 같이 본 발명은 프로파일드 웰을 갖는 PMOSFET의 버리드 채널 바로 밑에 N형 농도가 증대되도록 하여 숏 채널 특성과 온/오프 특성을 향상시킬 수 있다.
Claims (8)
- 제1도전형의 반도체 기판에 고에너지 이온주입에 의한 제2도전형의 프로파일드 웰을 형성하는 단계와, 제2도전형의 불순물을 상기 웰 상측으로 이온주입하는 단계와, 제1도전형 불순물을 상기 제2도전형 불순물이 주입된 영역내의 이온주입하여 버리드 채널을 형성하는 단계와 상기 반도체 기판 상부에 게이트 산화막과 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 제1도전형이 P형이고, 제2도전형이 N형인 것을 특징으로 하는 반도 체 소자의 제조 방법.
- 제1항에 있어서, 상기 제2도전형 불순물로 N형 불순물인 인(P)을 소오스로 하고, 3×1012도우즈양과 40KeV의 에너지에서 진행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 버리드 채널은 P형 불순물인 BF2를 소오스로 하고 8×1012의 도우즈양과, 20KeV에너지에서 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1도전형의 반도체 기판에 고에너지 이온주입에 의한 제2도전형의 프로파일드 웰을 형성하는 단계와, 제1도전형 불순물을 상기 웰로 이온주입하여 상기 웰 상측부에 버리드 채널을 형성하는 단계와, 제2도전형의 불순물을 상기 웰로 이온주입하되 상기 버리드 채널 바로 밑 부분까지 주입되도록 하는 단계와, 상기 반도체 기판상부에 게이트 산화막과 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제5항에 있어서, 상기 제1도전형이 P형이고, 제2도전형이 N형인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제5항에 있어서, 상기 제2도전형 불순물로 N형 불순물인 인(P)을 소오스로 하고, 3×1012도우즈양과 40KeV의 에너지에서 진행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제5항에 있어서, 상기 버리드 채널은 P 형 불순물인 BF2를 소오스로 하고, 8×1012의 도우즈양과, 20KeV에너지에서 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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