KR100862113B1 - 공정 변화에 대한 정보를 이용하여 공급전압/공급주파수를제어할 수 있는 장치와 방법 - Google Patents

공정 변화에 대한 정보를 이용하여 공급전압/공급주파수를제어할 수 있는 장치와 방법 Download PDF

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Abstract

공정 변화에 대한 정보를 이용하여 공급전압/공급주파수를 제어할 수 있는 장치가 개시된다. 상기 장치는 상기 장치의 성능을 나타내는 데이터를 저장하기 위한 데이터 저장장치, 상기 데이터 저장장치에 저장된 상기 데이터를 디코딩하고 디코드된 데이터를 출력하기 위한 디코더, 및 상기 디코더로부터 출력된 상기 디코드된 데이터에 응답하여 주파수 제어된 클락을 출력하기 위한 주파수 제어 블락을 포함한다. 상기 장치는 상기 디코드된 데이터에 응답하여 레벨 제어된 공급전압을 출력하기 위한 전압제어 블락을 더 포함한다. 상기 전압제어 블락은 상기 디코드된 데이터에 응답하여 상기 반도체 장치 내에 구현된 적어도 하나의 트랜지스터의 바디 바이어스 전압을 제어하기 위한 바디 바이어스 제어 전압을 출력한다. 상기 성능은 상기 장치의 동작 속도 또는 상기 반도체 장치의 누설 전류이다.
반도체 장치, ATE, 누설전류, DVS

Description

공정 변화에 대한 정보를 이용하여 공급전압/공급주파수를 제어할 수 있는 장치와 방법{Device and method for controlling supply voltage/frequency using information of process variation}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 공급전압과 최대 동작 가능 주파수와의 관계를 나타내는 그래프이다.
도 2는 공정변화에 따른 공급전압과 최대 동작 가능 주파수와의 관계를 나타내는 그래프이다.
도 3은 ATE와 본 발명의 실시예에 따른 반도체 장치를 포함하는 시스템의 블락도를 나타낸다.
도 4는 본 발명의 실시예에 따른 반도체 장치의 블락도를 나타낸다.
도 5는 본 발명의 실시예에 따른 공급전압/주파수 제어방법을 설명하기 위한 흐름도를 나타낸다.
본 발명은 공급전압/공급주파수 제어 스킴(scheme)에 관한 것으로, 특히 반 도체의 공정 변화를 나타내는 정보를 이용하여 공급전압/공급주파수를 제어할 수 있는 장치와 그 방법에 관한 것이다.
정보통신 기술이 발달함에 따라 휴대 전화기, 개인용 휴대 단말기(PDA), 동영상 휴대 전화기, 또는 노트북 컴퓨터와 같은 이동용 시스템(mobile system)의 중요성은 날로 증가하고 있다. 배터리를 한 번 충전했을 때, 상기 배터리를 얼마나 오랫동안 사용할 수 있는지를 나타내는 연속동작 가능시간은 이동용 시스템에 있어서 가장 중요한 성능 척도의 하나이며, 상기 이동용 시스템의 전력 소모를 줄이는 것이 VLSI 시스템 설계 또는 SoC(system on chip) 설계에서 가장 중요한 요소로 부각되고 있다.
특히, VLSI 시스템 또는 SoC가 고성능 고집적화 되어감에 따라, 상기 VLSI 시스템 또는 상기 SoC의 전력 소모는 급격히 증가하는 반면, 배터리의 용량 또는 연속동작 가능시간의 증가는 상기 전력 소모의 증가를 따라가지 못한다. 따라서 배터리 자체의 개량보다는 VLSI 시스템 또는 SoC의 전력 소모를 줄이는 저전력 기법이 중점적으로 연구되는 추세이다.
VLSI 시스템 또는 SoC에서 높은 전력 소모는 상기 VLSI 시스템 또는 상기 SoC 내부에서 많은 열을 발생시켜, 상기 VLSI 시스템 또는 상기 SoC의 성능을 저하시킬 수 있다. 일반적인 VLSI 시스템 또는 SoC의 전력 소모는 상기 VLSI 시스템 또는 상기 SoC에 구현된 CMOS 회로의 동적 전력 소모가 대부분이며, 상기 전력 소모 Pd ∝ CLVDD 2fp로 주어진다.
여기서 CL은 상기 CMOS 회로의 부하 커패시턴스, VDD는 공급 전압, 그리고 fp는 소정의 프로그램이 실행된 사이클 수(또는 동작 주파수)를 의미한다. 상기 전력 소모(Pd)가 공급전압(VDD)의 제곱에 비례하기 때문에, 상기 공급전압(VDD)을 낮추는 것은 상기 전력 소모를 줄이는데 매우 효과적이다.
도 1은 공급전압과 최대동작 가능 주파수와의 관계를 나타내는 그래프이다. 도 1을 참조하면, VLSI 시스템 또는 SoC로 공급되는 공급전압이 낮아지면, 상기 VLSI 시스템 또는 상기 SoC의 최대동작 가능 주파수도 감소한다. 즉, VLSI 시스템 또는 SoC로 공급되는 공급전압이 낮아지면, 상기 VLSI 시스템 또는 상기 SoC의 연산속도는 저하된다. 따라서 상기 VLSI 시스템 또는 상기 SoC의 연산속도의 저하를 피하면서도 상기 VLSI 시스템 또는 상기 SoC의 전력 소모를 줄일 수 있는 DVS (dynamic voltage scaling) 기법이 상기 VLSI 시스템 또는 상기 SoC에 넓게 적용되고 있다.
VLSI 시스템 또는 SoC에 구현된 CMOS 회로의 동작 속도는 최대동작 가능 주파수(또는 동작 속도), 온도, 누설 전류, 또는 공정 변화(process variation) 등에 영향을 많아 받는다.
도 2는 공정변화에 따른 공급전압과 최대 동작 가능 주파수와의 관계를 나타내는 그래프이다. 도 2를 참조하면, 온도의 변화에 따른 프로세서(예컨대, CPU)의 최대동작 가능 주파수(또는 동작 속도) 변화폭보다 공정 변화에 따른 프로세서(예컨대, CPU)의 최대동작 가능 주파수(또는 동작 속도)의 변화폭이 훨씬 큼을 알 수 있다. 또한, 도 2를 참조하면, 공급전압이 낮을 때, 온도에 의한 상기 프로세서의 최대동작 가능 주파수의 변화폭은 크지 않음을 알 수 있다.
따라서, VLSI 시스템 또는 SoC로 공급되는 공급전압을 결정하는데 있어서, 상기 VLSI 시스템 또는 상기 SoC의 온도 변화보다는 상기 VLSI 시스템 또는 상기 SoC를 제작하는 공정 중에서 발생한 공정 변화가 훨씬 더 중요함을 알 수 있다. 그러므로, VLSI 시스템 또는 SoC를 제작하는 공정 중에서 발생한 공정 변화를 최대한 반영하여 공급전압/공급주파수(또는 클락의 주파수)를 제어할 수 있는 장치와 방법이 절실히 요구된다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 공정 변화를 나타내는 데이터(또는 정보)를 반도체 장치에 프로그래밍할 수 있는 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적인 과제는 반도체 장치의 내부에 프로그래밍된 공정 변화를 나타내는 데이터를 이용하여 상기 반도체 장치로 공급되는 공급전압/공급주파수를 제어할 수 있는 장치와 방법을 제공하는 것이다.
그리고, 본 발명이 이루고자 하는 또 다른 기술적인 과제는 상기 반도체 장치를 포함하는 메인 보드를 제공하는 것이다.
그리고, 본 발명이 이루고자 하는 또 다른 기술적인 과제는 상기 반도체 장치를 포함하는 메인 보드를 포함하는 컴퓨터와 이동용 시스템을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 반도체 장치는 상기 반도체 장치의 성능 을 나타내는 데이터를 저장하기 위한 데이터 저장 장치, 상기 데이터 저장 장치에 저장된 상기 데이터를 디코딩하고, 디코드된 데이터를 출력하기 위한 디코더, 및 상기 디코더로부터 출력된 상기 디코드된 데이터에 응답하여 주파수 제어된 클락을 출력하기 위한 주파수 제어 블락을 포함한다.
상기 반도체 장치는 상기 디코드된 데이터에 응답하여 레벨 제어된 공급 전압을 출력하기 위한 전압 제어 블락을 더 포함한다. 상기 전압 제어 블락은 상기 디코드된 데이터에 응답하여 상기 반도체 장치 내에 구현된 적어도 하나의 트랜지스터의 바디 바이어스 전압을 제어하기 위한 바디 바이어스 제어 전압을 출력할 수 있다. 상기 성능은 상기 반도체 장치의 동작 속도 또는 상기 반도체 장치의 누설 전류를 포함한다. 상기 데이터 저장 장치에 저장된 상기 데이터는 상기 반도체 장치의 공정 변화에 대한 정보를 나타내는 데이터 또는 상기 반도체 장치 내에 구현된 적어도 하나의 트랜지스터의 전류에 대한 정보를 나타내는 데이터이다.
상기 데이터 저장 장치는 상기 데이터를 저장하기 위한 적어도 하나의 퓨즈를 포함한다. 메인 보드 또는 이동용 시스템은 상기 반도체 장치를 포함한다.
상기 기술적 과제를 달성하기 위한 컴퓨터는 반도체 장치가 장착된 메인 보드를 포함한다. 상기 메인 보드는 상기 반도체 장치의 성능을 나타내는 데이터를 저장하기 위한 데이터 저장 장치, 상기 데이터 저장 장치에 저장된 상기 데이터를 디코딩하고, 디코드된 데이터를 출력하기 위한 디코더, 및 상기 디코더로부터 출력된 상기 디코드된 데이터에 응답하여 주파수 제어된 클락을 출력하기 위한 주파수 제어 블락을 포함한다.
상기 메인 보드는 상기 디코드된 데이터에 응답하여 레벨 제어된 공급 전압 또는 상기 반도체 장치 내에 구현된 적어도 하나의 트랜지스터의 바디 바이어스 전압을 제어하기 위한 바디 바이어스 제어 전압을 출력한다. 상기 성능은 상기 반도체 장치의 동작 속도 또는 상기 반도체 장치의 누설 전류를 포함한다.
상기 기술적 과제를 달성하기 위한 전압/주파수 제어방법은 프로세서가 데이터 저장 장치로부터 출력된 반도체 장치의 성능을 나타내는 데이터를 수신하여 디코딩하고 디코드된 데이터를 출력하는 단계; 및 제어 블락이 상기 프로세서로부터 출력된 상기 디코드된 데이터에 응답하여 상기 프로세서로 공급되는 클락 신호의 주파수, 상기 프로세서로 공급되는 공급전압의 레벨, 또는 상기 반도체 장치 내에 구현된 적어도 하나의 트랜지스터의 바디 바이어스 전압을 제어하기 위한 바디 바이어스 제어 전압의 레벨 중에서 적어도 하나를 제어하는 단계를 포함한다.
상기 데이터는 상기 데이터 저장 장치에 구현된 다수의 퓨즈들 각각의 절단 여부에 따라 결정된다. 상기 데이터는 상기 반도체 장치의 공정 변화에 대한 정보를 나타내는 데이터 또는 상기 반도체 장치 내에 구현된 적어도 하나의 트랜지스터의 전류에 대한 정보를 나타내는 데이터이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 도면부호는 동일한 부재를 나타낸다.
도 3은 ATE와 본 발명의 실시예에 따른 반도체 장치를 포함하는 시스템의 블락도를 나타낸다.
도 3을 참조하면, 단순 소자들(예컨대, 저항들, 커패시터들, 인덕터들, 또는 트랜지스터들)부터 PCB들, 집적 회로들, 전자 회로들, 또는 모듈들과 같은 전자 장치들(또는 전자 시스템들)을 테스트할 수 있는 ATE(automatic test equipment; 2)는 제작된(fabricated) 반도체 장치(20)를 테스트(예컨대, At-speed scan vector를 통한 테스트, At-speed function vector를 통한 테스트, 또는 test element group을 통한 테스트, 등)하고, 테스트 결과로서 얻어진 상기 반도체 장치(20)의 성능(예컨대, 상기 반도체 장치(20)의 동작 속도, 상기 반도체 장치(20)의 최대동작 가능 주파수, 또는 누설 전류)을 나타내기 위한 데이터(예컨대, 공정 변화(process variation)에 대한 데이터, 최대 동작 가능 주파수, 동작 속도(operational speed)에 대한 데이터, 또는 누설 전류(leakage current)에 대한 데이터 중에서 적어도 하나)을 데이터 저장 장치(21)에 프로그래밍(또는 기록)한다.
상기 데이터 저장 장치(21)는 다수의 퓨즈들(예컨대, 레이저 퓨즈, 또는 e-퓨즈(electrical fuse))로 구현될 수 있다. 예컨대, 상기 다수의 퓨즈들 각각을 컷팅(cutting) 또는 언컷팅(uncutting)하여 상기 반도체 장치(20)의 성능을 나타내기 위한 데이터를 상기 다수의 퓨즈들에 저장할 수 있다.
예컨대, 상기 컷팅은 데이터 "1"과 데이터 "0" 중에서 어느 하나를 나타내고, 상기 언컷팅은 상기 데이터 "1"과 상기 데이터 "0" 중에서 다른 하나를 나타낼 수 있다. 따라서 상기 데이터 저장 장치(21)는 컷팅/언컷팅된 퓨즈들을 이용하여 n(n은 자연수)비트의 데이터를 저장할 수도 있다.
또한, 상기 데이터 저장 장치(21)는 적어도 하나의 레지스터로 구현될 수도 있다. 상기 적어도 하나의 레지스터는 n(n은 자연수)비트의 데이터를 저장할 수도 있다. 상기 데이터 저장 장치(21)는 하드웨어, 소프트웨어, 또는 소프트웨어(또는 펌웨어(firmware))를 저장할 수 있는 하드웨어로 구현될 수도 있다.
예컨대, 상기 반도체 장치(20)가 제조된 공정이 패스트 공정(fast process)인 경우, 상기 ATE(2)는 "000"을 상기 데이터 저장 장치(21)에 프로그래밍(또는 저장)할 수 있다. 또한, 상기 반도체 장치(20)가 제조된 공정이 노멀 공정(normal process)인 경우, 상기 ATE(2)는 "001"을 상기 데이터 저장 장치(21)에 프로그래밍(또는 저장)할 수 있다. 그리고, 상기 반도체 장치(20)가 제조된 공정이 슬로우 공정(slow process)인 경우, 상기 ATE(2)는 "111"을 상기 데이터 저장 장치(21)에 프로그래밍(또는 저장)할 수 있다.
여기서, 상기 패스트 공정은 상기 반도체 장치(20)에 구현된 적어도 하나의 트랜지스터(또는 테스트 대상이 된 적어도 하나의 트랜지스터)에 흐르는 전류 (또는 전류량)이 소정의 기준 전류(또는 기준 전류량)보다 많은 경우를 나타낸다. 상기 노멀 공정은 상기 반도체 장치(20)에 구현된 적어도 하나의 트랜지스터(또는 테스트 대상이 된 적어도 하나의 트랜지스터)에 흐르는 전류가 소정의 기준 전류 비슷한 경우를 나타낸다. 상기 슬로우 공정은 적어도 하나의 트랜지스터(또는 테스트 대상이 된 적어도 하나의 트랜지스터)에 흐르는 전류가 소정의 기준보다 적은 경우를 나타낸다.
또한, 상기 패스트 공정은 적어도 하나 이상의 값(예컨대, n-비트)으로 상기 데이터 저장 장치(21)에 프로그래밍 될 수 있다. ATE(2)에서 측정된 테스트 결과로서 얻어진 상기 반도체 장치(20)의 성능(예컨대, 상기 반도체 장치의 동작 속도, 또는 누설 전류, 등)을 나타내기 위한 데이터(예컨대, 공정 변화(process variation)에 대한 데이터, 최대 동작 가능 주파수, 동작 속도(operational speed)에 대한 데이터, 또는 누설 전류(leakage current)에 대한 데이터 중에서 적어도 하나)의 차이에 따라 각기 서로 다른 값(예컨대, n-비트)이 데이터 저장 장치(21)에 프로그래밍 될 수 있다.
예컨대, ATE(20)에서 측정된 누설전류를 기준으로, 1mA 미만은 "001", 1mA 이상 2mA 미만은 "010", 또는 2mA 이상 3mA이하는 "011" 등으로 상기 각기 서로 다른 값이 상기 데이터 저장 장치(21)에 프로그래밍 될 수 있다.
또한, 상기 패스트 공정뿐만 아니라, 노말 공정, 또는 슬로우 공정도 하나 이상의 값(예컨대, n-비트)으로 상기 데이터 저장 장치(21)에 프로그래밍될 수 있다.
도 2 내지 도 4를 참조하면, G11은 패스트 공정으로 제조된 상기 반도체 장치(20)가 고온(예컨대, 80℃)에서 동작할 때 반도체 장치(20)의 프로세서(예컨대, CPU(23))로 공급되는 공급전압과 상기 프로세서의 동작 속도(또는 클락의 주파수)와의 관계를 나타내는 그래프이다. 또한, G12은 패스트 공정으로 제조된 상기 반도체 장치(20)가 상온(예컨대, 25℃)에서 동작할 때에 상기 프로세서로 공급되는 공급 전압과 상기 프로세서의 동작 속도와의 관계를 나타내는 그래프이다. 그리고, G13은 패스트 공정으로 제조된 상기 반도체 장치(20)가 저온(예컨대, -45℃)에서 동작할 때 상기 프로세서로 공급되는 공급 전압과 상기 프로세서의 동작 속도와의 관계를 나타내는 그래프이다.
또한, G21은 노멀 공정으로 제조된 상기 반도체 장치(20)가 고온(예컨대, 80℃)에서 동작할 때 프로세서(예컨대, CPU(23))로 공급되는 공급전압과 상기 프로세서의 동작 속도와의 관계를 나타내는 그래프이고, G22은 노멀 공정으로 제조된 상기 반도체 장치(20)가 상온(예컨대, 25℃)에서 동작할 때에 상기 프로세서로 공급되는 공급 전압과 상기 프로세서의 동작 속도(또는 클락의 주파수)와의 관계를 나타내는 그래프이고, G23은 노멀 공정으로 제조된 상기 반도체 장치(20)가 저온(예컨대, -45℃)에서 동작할 때 상기 프로세서로 공급되는 공급 전압과 상기 프로세서의 동작 속도와의 관계를 나타내는 그래프이다.
그리고, G31은 슬로우 공정으로 제조된 상기 반도체 장치(20)가 고온(예컨대, 80℃)에서 동작할 때에 프로세서(예컨대, CPU(23))로 공급되는 공급전압과 상기 프로세서의 동작 속도와의 관계를 나타내는 그래프이고, G32은 슬로우 공정으로 제조된 상기 반도체 장치(20)가 상온(예컨대, 25℃)에서 동작할 때 상기 프로세서로 공급되는 공급 전압과 상기 프로세서의 동작 속도와의 관계를 나타내는 그래프이고, G33은 슬로우 공정으로 제조된 상기 반도체 장치(20)가 저온(예컨대, -45℃)에서 동작할 때 상기 프로세서로 공급되는 공급 전압과 상기 프로세서의 동작 속도와의 관계를 나타내는 그래프이다.
도 2를 참조하면, 프로세서(예컨대, CPU(23))로 공급되는 공급전압이 같을 때, 상기 반도체 장치(20)에 구현된 상기 프로세서의 동작 속도는 패스트 공정에서 빠르고 슬로우 공정에서 느리다. 그리고, 상기 프로세서로 공급되는 공급전압이 같을 때, 상기 반도체 장치(20)에 구현된 상기 프로세서의 동작 속도는 온도가 높을수록 빠르고 온도가 낮은 수록 느리다.
예컨대, 프로세서(예컨대, CPU(23))의 동작 속도가 130MHz일 때, 상기 프로세서로 공급되는 공급전압은 슬로우 공정일 때 약 1.05V이고, 노멀 공정일 때 약 0.97V이고, 슬로우 공정일 때 약 0.92V정도이다.
도 4는 본 발명의 실시예에 따른 반도체 장치의 블락도를 나타낸다. 도 4를 참조하면, 상기 시스템(10)은 반도체 장치(20)와 전압 제어 블락(30)을 포함한다. 상기 반도체 장치(20)와 상기 전압 제어 블락(30)은 하나의 반도체 장치(또는, 칩(chip))로 만들어질 수도 있고, 또는 각각(20과 30)이 서로 다른 반도체 장치 (또는, 칩)로 만들어질 수도 있다.
상기 시스템(10)은 마더 보드(mother board)라고도 불리는 메인 보드(10)로 구현될 수 있다. 상기 메인 보드로 상기 시스템(10)이 구현되는 경우, 상기 시스템(10)은 노트북 컴퓨터, 데스크 탑 컴퓨터, 또는 핸드 헬드 컴퓨터(hand held computer) 등에 사용될 수 있다. 또한, 상기 시스템(10)은 휴대 전화기(mobile phone), PDA(personal digital assitant), 또는 PMP(personal multimedia player)와 같이 배터리를 사용하고 발열량이 많은 이동용 시스템에 사용될 수도 있다.
상기 반도체 장치(20)는 데이터 저장 장치(21), 시스템 버스(22), 프로세서(예컨대, CPU(23)), 클락 제어 블락(25), 인터페이스(27), 및 적어도 하나의 주변 장치(PERI, 29)를 포함한다. 상기 적어도 하나의 주변 장치(29)는 상기 프로세서(23)와 연동하여 동작할 수 있다. 또한, 상기 적어도 하나의 주변 장치(29)는 상기 프로세서(23)로 공급되는 공급전압과 클락의 주파수와 서로 다른 공급전압과 클락의 주파수를 이용하여 동작할 수 있는 독립적인 프로세서일 수도 있다.
예컨대, 상기 적어도 하나의 주변 장치(29)는 이미지 데이터를 처리하는 이미지 프로세서, 그래픽 데이터를 처리하기 위한 그래픽 프로세서, 또는 UART(universal asynchronous receiver/transmitter) 등이 될 수도 있다. 시스템 버스(22)는 APB 인터페이스 프로토콜 또는 AHB 인터페이스 프로토콜을 사용하는 버스로 구현될 수도 있다.
상기 데이터 저장 장치(21)에는 상기 반도체 장치(20)의 성능(예컨대, 클락의 주파수, 최대동작 가능 주파수, 동작 속도, 또는 누설 전류, 등)을 나타내는 데이터(예컨대, n-비트, 000, 001, 또는 111)가 저장되어 있다. 상기 데이터는 ATE (2)에 의하여 프로그램된(또는 저장된) 데이터 일수도 있고, 상기 ATE(2)이외의 별도의 테스트 장치(미도시)에 의하여 프로그램된 데이터 일수도 있다.
디코더와 같이 디코딩 기능을 수행할 수 있는 상기 프로세서(23)는 상기 시스템(10) 또는 상기 반도체 장치(20)로 전원이 인가된 후, 또는 동작 중에 상기 데이터 저장 장치(21)에 저장된 상기 데이터를 시스템 버스(22)를 통하여 읽고 디코딩하여, 디코드된 데이터를 출력한다. 상기 프로세서(23)는 상기 클락 제어 블락 (25)과 상기 전압 제어 블락(30)으로 동일한 디코드된 데이터 또는 서로 다른 디코드된 데이터를 출력할 수도 있다.
상기 프로세서(23)는 LUT(lookup table; 미도시)을 포함할 수 있다. 따라서 상기 프로세서(23)는 상기 데이터 저장 장치(21)로부터 출력된 상기 반도체 장치(20)의 성능(예컨대, 클락의 주파수, 최대 동작 가능 주파수, 동작 속도, 또는 누설 전류)을 나타내는 데이터를 상기 LUT를 참조하여 디코딩할 수도 있다. 상기 LUT는 비휘발성 메모리(예컨대, ROM, EPROM, 또는 플레쉬 EEPROM)에 저장될 수도 있다. 또한, 상기 프로세서(23)는 상기 데이터 저장 장치(21)로부터 출력된 상기 반도체 장치(20)의 성능을 나타내는 데이터를 해석하기 위한 소정의 소프트웨어, 또는 펌웨어를 저장하는 소정의 메모리를 포함할 수도 있다.
상기 클락 제어 블락(25)은 상기 프로세서(23)로부터 출력된 상기 디코드된 데이터를 시스템 버스(22)를 통하여 수신하고, 수신된 디코드된 데이터에 응답하여 클락(CLK)의 주파수(또는 동작 주파수)를 제어(또는 조절)할 수 있다. 상기 클락(CLK)은 프로세서(23) 또는 주변 장치(29) 중에서 적어도 하나로 공급될 수 있다.
따라서, 상기 클락 제어 블락(25)은 상기 데이터 저장 장치(21)에 저장된 상기 반도체 장치(20)의 성능(예컨대, 동작 속도, 또는 누설 전류)을 나타내는 데이터에 기초하여 최적의 클락(CLK)의 주파수(또는 동작 주파수)를 출력할 수 있다.
상기 전압 제어 블락(30)의 전압 발생기(33)는 상기 반도체 장치(20)의 인터페이스(27)와 소정의 신호들을 주고받는 상기 전압 제어 블락(30)의 인터페이스(31)를 통하여 입력된 전압 제어신호(Vtar)에 응답하여 상기 데이터 저장 장치 (21)에 저장된 상기 반도체 장치(20)의 성능(예컨대, 동작 속도)을 나타내는 데이 터에 기초하여 레벨 제어된 적어도 하나의 공급전압(VDD1,..., VDDm)을 발생한다. 여기서 m은 자연수이다. 상기 전압 제어 블락(30)은 전압 레귤레이터(voltage regulator)로 구현될 수 있다.
즉, 상기 전압 발생기(33)는 프로세서(23)에 의하여 디코드된 데이터에 응답하여 적어도 하나의 공급 전압의 레벨을 제어하고, 레벨 제어된 적어도 하나의 공급전압 (VDD1,..., VDDm)을 반도체 장치(20)로 출력한다. 상기 프로세서(23)는 레벨 제어된 적어도 하나의 공급전압 (VDD1,..., VDDm) 중에서 어느 하나에 응답하여 동작할 수 있다.
상기 전압 발생기(33)는 벅 컨버터(buck converter)로 구현될 수 있다. 상기 레벨 제어된 적어도 하나의 공급전압 (VDD1,..., VDDm)은 프로세서(23) 또는 클락 제어 블락(25), 또는 주변회로(29) 중에서 적어도 하나로 공급될 수 있다.
상기 전압 제어 블락(30)의 전압 발생기(33)는 인터페이스(31)를 통하여 출력된 전압 제어신호(Vtar)에 응답하여 상기 반도체 장치(20) 내에 구현된 다수의 트랜지스터들(예컨대, MOS FET들) 각각의 바디 바이어스 전압(body bias voltage)을 제어하기 위한 다수의 바디 바이어스 제어 전압들(BBCV1 내지 BBCVk)를 출력할 수 있다. 여기서 k는 자연수이다.
상기 다수의 바디 바이어스 제어 전압들(BBCV1 내지 BBCVk) 각각은 상기 반도체 장치(20) 내에 구현된 적어도 하나의 트랜지스터의 바디 바이어스 전압을 조절할 수 있다.
따라서 본 발명의 실시예에 따른 데이터 저장 장치(21)를 포함하는 반도체 장치(20)의 프로세서(23)는 상기 프로세서(23)가 구현된 반도체 장치(20)가 패스트 공정, 노멀 공정, 또는 슬로우 공정 중에서 어떤 공정으로 제조되었는지를 어느 정도 정확하게 판단할 수 있다.
따라서, 본 발명은 반도체 제조 공정상에서 양품 또는 불량품을 판정하는 기준으로 사용되는 누설전류, 또는 동작 속도 특성 등을 완화시키는 효과를 발생할 수 있다. 따라서 종래에 불량품으로 판정될 수 있던 반도체 장치가 양품으로 판단될 수 있으므로 반도체 장치의 수율(yield)은 증가된다.
도 5는 본 발명의 실시예에 따른 공급전압/공급주파수 제어방법을 설명하기 위한 흐름도를 나타낸다. 도 2 내지 도 5를 참조하여, 반도체 장치의 공정 변화를 나타내는 정보를 이용하여 상기 반도체 장치로 공급되는 공급전압/공급주파수를 제어하는 방법을 설명하면 다음과 같다.
반도체 장치(20)를 테스트하기 위한 테스트 장치의 일 예인 ATE(2)는 상기 반도체 장치(20)의 동작 속도 또는 누설 전류 중에서 적어도 하나를 포함하는 다수의 테스트 항목들을 측정하고, 그 측정결과로서 상기 반도체 장치(20)의 성능을 나타내는 데이터를 데이터 저장 장치(21)에 프로그래밍(또는 저장)한다(S10). 상기 데이터는 상기 반도체 장치(20)가 패스트 공정, 노멀 공정, 및 슬로우 공정 중에서 어떤 공정으로 제조되었는지에 대한 정보를 나타내는 데이터일 수 있고, 상기 반도체 장치(20)의 누설 전류에 대한 정보를 나타내는 데이터일 수도 있다.
프로세서(23)는 상기 데이터 저장 장치(21)에 프로그래밍된(또는 저장된) 데 이터를 시스템 버스(22)를 통하여 수신하여 디코딩하고, 디코드된 데이터를 출력한다(S20).
클락 제어 블락(25)은 상기 프로세서(23)로부터 출력된 디코드된 데이터에 기초하여 클락(CLK)의 주파수를 조절하고, 주파수가 조절된 클락(CLK)을 상기 프로세서(23) 또는 주변 장치(29) 중에서 적어도 하나로 출력한다. 도 4에서는 클락 제어 블락(25)이 하나의 클락을 출력하는 것을 도시되어 있으나, 상기 클락 제어 블락(25)은 다수의 클락들 각각을 상기 반도체 장치(20) 내에 구현된 다수의 장치들 중에서 대응되는 적어도 하나의 장치로 출력할 수 있다(S30).
전압 제어 블락(30)은 상기 프로세서(23)로부터 출력된 디코드된 데이터에 기초하여 다수의 공급전압(VDD1-VDDm)들 각각의 레벨을 조절하고, 레벨 조절된 각각의 공급 전압(VDD1-VDDm)을 프로세서(23) 또는 주변 장치(29)로 출력할 수 있다(S30).
또한, 상기 전압 제어 블락(30)은 상기 프로세서(23)로부터 출력된 디코드된 데이터에 기초하여 다수의 바디 바이어스 제어 전압들(BBCV1 내지 BBCVk) 각각을 상기 반도체 장치(20)에 구현된 각각의 트랜지스터의 바디로 출력할 수 있다(S30).
본 발명의 실시예에 따른 클락 제어 블락(25)과 전압 제어 블락(30)은 데이터 저장 장치(21)에 저장된 공정 변화에 대한 정보를 이용하여 반도체 장치(20)로 공급되는 클락의 주파수, 공급전압의 레벨, 또는 바디 바이어스 제어 전압의 레벨 중에서 적어도 하나를 적응적(adaptive)으로 조절할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 장치는 상기 반도체 장치의 공정 변화에 대한 데이터를 저장할 수 있는 효과가 있다. 따라서 상기 반도체 장치는 상기 반도체 장치로 공급되는 공급 전압의 레벨, 클럭의 주파수, 또는 상기 반도체 장치에 구현된 트랜지스터의 바디로 공급되는 바디 바이어스 제어 전압의 레벨 중에서 어느 하나를 정확하게 조절할 수 있다.
또한, 본 발명의 실시예에 따른 데이터 반도체를 이용하는 경우, 반도체 제조 공정상에서 상기 반도체 장치를 포함하는 칩의 수율이 증가하는 효과가 있다.

Claims (18)

  1. 반도체 장치에 있어서,
    상기 반도체 장치의 성능을 나타내는 데이터를 저장하기 위한 데이터 저장 장치;
    상기 데이터 저장 장치에 저장된 상기 데이터를 디코딩하고, 디코드된 데이터를 출력하기 위한 디코더; 및
    상기 디코더로부터 출력된 상기 디코드된 데이터에 응답하여 주파수 제어된 클락을 출력하기 위한 주파수 제어 블락을 포함하며,
    상기 데이터 저장 장치에 저장된 상기 데이터는 상기 반도체 장치의 공정 변화에 대한 정보를 나타내는 데이터 또는 상기 반도체 장치 내에 구현된 적어도 하나의 트랜지스터의 전류에 대한 정보를 나타내는 데이터를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 장치는 상기 디코드된 데이터에 응답하여 레벨 제어된 공급 전압을 출력하기 위한 전압 제어 블락을 더 포함하는 반도체 장치.
  3. 제1항에 있어서, 상기 반도체 장치는 상기 디코드된 데이터에 응답하여 상기 반도체 장치 내에 구현된 적어도 하나의 트랜지스터의 바디 바이어스 전압을 제어하기 위한 바디 바이어스 제어 전압을 출력하기 위한 전압 제어 블락을 더 포함하는 반도체 장치.
  4. 제1항에 있어서, 상기 성능은 상기 반도체 장치의 동작 속도 또는 상기 반도체 장치의 누설 전류를 포함하는 반도체 장치.
  5. 삭제
  6. 제1항에 있어서, 상기 데이터 저장 장치는 상기 데이터를 저장하기 위한 적어도 하나의 퓨즈를 포함하는 반도체 장치.
  7. 제1항, 제2항, 제3항, 제4항, 또는 제6항에 기재된 반도체 장치를 포함하는 메인 보드.
  8. 제1항, 제2항, 제3항, 제4항, 또는 제6항에 기재된 반도체 장치를 포함하는 이동용 시스템.
  9. 반도체 장치가 장착된 메인 보드를 포함하는 컴퓨터에 있어서, 상기 메인 보드는,
    상기 반도체 장치의 성능을 나타내는 데이터를 저장하기 위한 데이터 저장 장치;
    상기 데이터 저장 장치에 저장된 상기 데이터를 디코딩하고, 디코드된 데이터를 출력하기 위한 디코더; 및
    상기 디코더로부터 출력된 상기 디코드된 데이터에 응답하여 주파수 제어된 클락을 출력하기 위한 주파수 제어 블락을 포함하며,
    상기 데이터 저장 장치에 저장된 상기 데이터는 상기 반도체 장치의 공정 변화에 대한 정보를 나타내는 데이터 또는 상기 반도체 장치 내에 구현된 적어도 하나의 트랜지스터의 전류에 대한 정보를 나타내는 데이터를 포함하는 컴퓨터.
  10. 제9항에 있어서, 상기 메인 보드는 상기 디코드된 데이터에 응답하여 레벨 제어된 공급 전압을 출력하기 위한 전압 제어 블락을 더 포함하는 컴퓨터.
  11. 제9항에 있어서, 상기 메인 보드는 상기 디코드된 데이터에 응답하여 상기 반도체 장치 내에 구현된 적어도 하나의 트랜지스터의 바디 바이어스 전압을 제어하기 위한 바디 바이어스 제어 전압을 출력하기 위한 전압 제어 블락을 더 포함하는 컴퓨터.
  12. 제9항에 있어서, 상기 성능은 상기 반도체 장치의 동작 속도 또는 상기 반도체 장치의 누설 전류를 포함하는 컴퓨터.
  13. 삭제
  14. 제9항에 있어서, 상기 데이터 저장 장치는 상기 데이터를 저장하기 위한 적어도 하나의 퓨즈를 포함하는 컴퓨터.
  15. 프로세서가 데이터 저장 장치로부터 출력된 반도체 장치의 성능을 나타내는 데이터를 수신하여 디코딩하고 디코드된 데이터를 출력하는 단계; 및
    제어 블락이 상기 프로세서로부터 출력된 상기 디코드된 데이터에 응답하여 상기 프로세서로 공급되는 클락 신호의 주파수, 상기 프로세서로 공급되는 공급전압의 레벨, 또는 상기 반도체 장치 내에 구현된 적어도 하나의 트랜지스터의 바디 바이어스 전압을 제어하기 위한 바디 바이어스 제어 전압의 레벨 중에서 적어도 하나를 제어하는 단계를 포함하는 전압/주파수 제어방법.
  16. 제15항에 있어서, 상기 데이터는 상기 데이터 저장 장치에 구현된 다수의 퓨즈들 각각의 절단 여부에 따라 결정된 전압/주파수 제어 방법.
  17. 제15항에 있어서, 상기 데이터는 상기 반도체 장치의 공정 변화에 대한 정보를 나타내는 데이터 또는 상기 반도체 장치 내에 구현된 적어도 하나의 트랜지스터의 전류에 대한 정보를 나타내는 데이터인 전압/주파수 제어 방법.
  18. 제15항에 있어서, 상기 반도체 장치의 성능을 나타내는 상기 데이터는 상기 반도체 장치를 측정하기 위한 장치에 의한 테스트 결과로서 얻어진 데이터인 전압/ 주파수 제어 방법.
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US9824773B1 (en) * 2008-05-29 2017-11-21 Microsemi Storage Solutions, Inc. Apparatus and method to adjust power and performance of integrated circuits
US8171187B2 (en) * 2008-07-25 2012-05-01 Freescale Semiconductor, Inc. System and method for arbitrating between memory access requests
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
KR101891373B1 (ko) 2011-08-05 2018-08-24 엠아이이 후지쯔 세미컨덕터 리미티드 핀 구조물을 갖는 반도체 디바이스 및 그 제조 방법
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
US8896455B2 (en) * 2011-08-18 2014-11-25 Microsoft Corporation Intrusion detection and communication
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
CN104854698A (zh) 2012-10-31 2015-08-19 三重富士通半导体有限责任公司 具有低变化晶体管***电路的dram型器件以及相关方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US9117511B2 (en) * 2013-03-08 2015-08-25 Advanced Micro Devices, Inc. Control circuits for asynchronous circuits
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
KR102211167B1 (ko) 2014-08-14 2021-02-02 삼성전자주식회사 바디 바이어스 전압 생성기 및 이를 포함하는 시스템-온-칩
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6411156B1 (en) * 1997-06-20 2002-06-25 Intel Corporation Employing transistor body bias in controlling chip parameters
US6957163B2 (en) * 2002-04-24 2005-10-18 Yoshiyuki Ando Integrated circuits having post-silicon adjustment control
US7120804B2 (en) * 2002-12-23 2006-10-10 Intel Corporation Method and apparatus for reducing power consumption through dynamic control of supply voltage and body bias including maintaining a substantially constant operating frequency
US7299370B2 (en) * 2003-06-10 2007-11-20 Intel Corporation Method and apparatus for improved reliability and reduced power in a processor by automatic voltage control during processor idle states
GB2410344B (en) 2004-01-26 2006-03-15 Toshiba Res Europ Ltd Dynamic voltage controller
US6917237B1 (en) * 2004-03-02 2005-07-12 Intel Corporation Temperature dependent regulation of threshold voltage
US7219245B1 (en) * 2004-06-03 2007-05-15 Advanced Micro Devices, Inc. Adaptive CPU clock management
EP1607835A1 (en) * 2004-06-15 2005-12-21 Koninklijke Philips Electronics N.V. Closed-loop control for performance tuning
US7376849B2 (en) * 2004-06-30 2008-05-20 Intel Corporation Method, apparatus and system of adjusting one or more performance-related parameters of a processor
BRPI0511834A (pt) 2004-07-14 2008-01-08 Ptc Therapeutics Inc métodos por tratar hepatite c
US7324914B2 (en) 2004-10-29 2008-01-29 Texas Instruments Incorporated Timing closure for system on a chip using voltage drop based standard delay formats
US7327185B2 (en) 2004-11-02 2008-02-05 Texas Instruments Incorporated Selectable application of offset to dynamically controlled voltage supply
US7368976B2 (en) * 2004-11-29 2008-05-06 Stmicroelectronics Pvt. Ltd. Method and apparatus for providing compensation against temperature, process and supply voltage variation
US20060226863A1 (en) * 2005-03-31 2006-10-12 Narendra Siva G Method and apparatus to adjust die frequency
US20070266263A1 (en) * 2006-05-11 2007-11-15 Silicon Integrated Systems Corp. Speed adjustment system and method for performing the same
KR100862113B1 (ko) * 2007-01-22 2008-10-09 삼성전자주식회사 공정 변화에 대한 정보를 이용하여 공급전압/공급주파수를제어할 수 있는 장치와 방법
US7683682B1 (en) * 2008-08-28 2010-03-23 Korea Electronics Technology Institute Frequency divider for wireless communication system and driving method thereof

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
M. Nakai, et. al., "Dynamic Voltage and Frequency Management for a Low-Power Embedded Microprocessor," IEEE Journal of Solid-State Circuits, Vol. 40, No. 1, January 2005 (2005.01.31.)*

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