KR20140002236A - 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 금속 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 본 발명에 의한 박막 트랜지스터 기판은, 기판 위에 형성된 게이트 전극; 상기 게이트 전극의 일부를 덮으며, 나머지 타부를 개방하는 게이트 절연막; 상기 게이트 절연막 위에서 상기 게이트 전극의 상기 일부와 중첩하는 반도체 채널 층; 상기 게이트 전극의 노출된 상기 타부에 연결되며 상기 기판 위에서 가로 방향으로 진행하는 게이트 배선; 상기 반도체 채널 층의 일측부 표면에 형성된 소스 전극; 그리고 상기 소스 전극과 일정 거리 이격하여 상기 반도체 채널 층의 타측부 표면에 형성된 드레인 전극을 포함한다. 본 발명에서는 게이트 금속 물질, 게이트 절연막 물질, 그리고 금속 산화물 반도체 물질을 적층하고, 고온 열처리를 수행한 후에 반도체 채널 층을 형성하므로, 기판에 손상 없이 금속 산화물 반도체 채널 층의 소자 특성을 향상하고 안정성을 확보할 수 있다.

Description

금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 {Thin Film Transistor Substrate Having Metal Oxide Semiconductor And Method For Manufacturing The Same}
본 발명은 금속 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 (Thin Film Transistor: TFT) 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 열처리를 통해 반도체 채널 층의 안정성을 향상시킨 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 발전해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED)와 같은 다양한 평판표시장치가 개발되어 활용되고 있다.
평판표시장치를 구성하는 표시패널(DP)은 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 예를 들어, 액정표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다.
수직 전계형 액정표시장치는 상 하부 기판에 대향하게 배치된 화소 전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twistred Nematic) 모드의 액정을 구동한다. 이러한 수직전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.
수평 전계형 액정표시장치는 하부 기판에 평행하게 배치된 화소 전극과 공통전극 사이에 수평 전계를 형성하여 인 플레인 스위치(In Plane Switching: IPS) 모드의 액정을 구동한다. 이러한 IPS 모드의 액정표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 구체적으로 IPS 모드의 액정표시장치는 인 플레인 필드(In Plane Field)를 형성하기 위해서 공통전극과 화소전극간의 간격을 상 하부 기판의 간격보다 넓게 형성하고, 적정한 세기의 전계를 얻기 위해서 공통전극과 화소 전극을 일정한 너비를 갖는 띠 형태로 형성한다. 이와 같은 IPS 모드의 화소 전극 및 공통전극 사이에는 기판과 거의 평행한 전계가 형성되지만, 너비를 갖는 화소 전극 및 공통전극들 상부의 액정에는 전계가 형성되지 않는다. 즉, 화소 전극 및 공통전극 상부에 놓인 액정분자들은 구동되지 않고 초기 배열 상태를 유지한다. 초기상태를 유지하는 액정은 광을 투과시키지 못하여 개구율 및 투과율을 저하하는 요인이 된다.
이러한 IPS 모드의 액정표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정표시장치가 제안되었다. FFS 타입의 액정표시장치는 각 화소 영역에 절연막을 사이에 둔 공통전극과 화소 전극을 구비하고, 그 공통전극과 화소 전극의 간격을 상 하부 기판의 간격보다 좁게 형성하여 공통전극과 화소 전극 상부에 포물선 형태의 프린지 필드를 형성하도록 만든다. 프린지 필드에 의해 상 하부 기판 사이에 개재된 액정 분자들은 모두 동작함으로써 개구율 및 투과율이 향상된 결과를 얻을 수 있다.
도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터(Thin Film Transistor: TFT) 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 평판표시장치의 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역이 정의된다. 이 화소 영역에는 프린지 필드를 형성하도록 보호막(PAS)을 사이에 두고 형성된 화소 전극(PXL)과 공통전극(COM)을 구비한다. 화소 전극(PXL)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통전극(COM)은 평행한 다수 개의 띠 모양으로 형성한다.
공통전극(COM)은 게이트 배선과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기 된 소스 전극(S), 소스 전극(S)과 대향하며 화소 전극(PXL)과 접속된 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하며 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 층(A)을 포함한다. 반도체 층(A)과 소스 전극(S) 사이에 그리고 반도체 층(A)과 드레인 전극(D) 사이에는 오믹 접촉을 위한 오믹 접촉층을 더 포함할 수도 있다.
특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성이 확보되지 않은 상황이다. 따라서, 반도체 채널 층(A)의 상부 표면에 보호를 위한 에치 스토퍼(ES)를 더 포함하는 것이 바람직하다. 예를 들면, 소스 전극(S)과 드레인 전극(D) 사이를 식각공정으로 분리하는 과정에서, 에치 스토퍼(ES)를 형성함으로써, 식각액으로부터 반도체 층(A)을 보호할 수 있다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI)과 보호막(PAS)을 관통하는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 보호막(PAS)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
화소 전극(PXL)은 게이트 절연막(GI) 위에서 드레인 전극(D)과 접속한다. 한편, 공통전극(COM)은 화소 전극(PXL)을 덮는 보호막(PAS)을 사이에 두고 화소전극(PXL)과 중첩되게 형성된다. 이와 같은 화소 전극(PXL)과 공통전극(COM) 사이에서 전계가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
금속 산화물 반도체 물질을 사용하는 박막 트랜지스터 기판은 많은 장점이 예상되지만, 아직까지는 산화물 반도체 물질의 안정성이 확보되지 않아 실용화에 많은 장애가 있는 상황이다. 따라서, 산화물 반도체 물질을 안정성과 신뢰성을 높이기 위한 박막 트랜지스터 기판 및 그 방법에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판을 제공하는 것이 중요하다.
본 발명의 목적은, 상기 종래 기술에 의한 문제점을 극복하기 위한 것으로서, 금속 산화물 반도체 층의 특성을 향상하고, 안정성을 확보한 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 다른 목적은 금속 산화물 반도체 층을 열 처리하되 열 처리 과정에서 기판에 손상을 최소화한 박막 트랜지스터 기판의 제조 방법을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위한 본 발명에 의한 박막 트랜지스터 기판은, 기판 위에 형성된 게이트 전극; 상기 게이트 전극의 일부를 덮으며, 나머지 타부를 개방하는 게이트 절연막; 상기 게이트 절연막 위에서 상기 게이트 전극의 상기 일부와 중첩하는 반도체 채널 층; 상기 게이트 전극의 노출된 상기 타부에 연결되며 상기 기판 위에서 가로 방향으로 진행하는 게이트 배선; 상기 반도체 채널 층의 일측부 표면에 형성된 소스 전극; 그리고 상기 소스 전극과 일정 거리 이격하여 상기 반도체 채널 층의 타측부 표면에 형성된 드레인 전극을 포함한다.
상기 게이트 배선, 상기 게이트 전극, 상기 반도체 채널 층, 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 배선을 덮는 보호막; 상기 소스 전극의 일부를 노출하는 소스 콘택홀 및 상기 드레인 전극의 일부를 노출하는 드레인 콘택홀; 상기 보호막 위에서 상기 소스 콘택홀을 통해 상기 소스 전극과 접촉하는 데이터 배선; 상기 데이터 배선에서 분기하여 상기 게이트 전극, 상기 반도체 채널 층, 상기 소스 전극 및 상기 드레인 전극을 포함하는 박막 트랜지스터 영역을 덮는 광 차단층; 그리고 상기 보호막 위에서 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소 전극을 더 포함하는 것을 특징으로 한다.
상기 보호막 위에 그리고 상기 화소 전극 아래에서 상기 게이트 배선과 상기 데이터 배선으로 둘러싸인 정의된 화소 영역 내부를 채우는 칼라 필터층; 그리고 상기 칼라 필터층을 덮으며 상기 화소 전극 아래에 형성된 오버 코트 층을 더 포함하는 것을 특징으로 한다.
상기 게이트 배선은, 구리를 포함하는 제1 금속층과 몰리브덴을 포함하는 제2 금속층이 적층된 것을 특징으로 한다.
상기 데이터 배선은, 구리를 포함하는 제1 금속층과 몰리브덴을 포함하는 제2 금속층이 적층된 것을 특징으로 한다.
또한, 본 발명에 의한 박막 트랜지스터 기판의 제조 방법은, 기판 위에 게이트 전극용 금속층, 게이트 절연물질, 금속 산화물 반도체 물질을 적층하고 고온 열처리하는 단계; 상기 게이트 절연물질 및 상기 금속 산화물 반도체 물질을 패턴하여 게이트 절연막 및 반도체 채널 층을 형성하는 단계; 그리고 게이트 배선용 금속층을 도포하고 상기 게이트 전극용 금속층과 함께 패턴하여, 상기 반도체 채널 층과 중첩하는 게이트 전극, 상기 기판 위에서 가로 방향으로 진행하며 상기 게이트 전극과 연결되는 게이트 배선, 상기 반도체 채널 층의 일측 표면 위에 접촉하는 소스 전극, 그리고 상기 소스 전극과 일정 거리 이격하여 상기 반도체 채널 층의 타측부 표면 위에 접촉하는 드레인 전극을 형성하는 단계를 포함한다.
상기 게이트 배선, 상기 게이트 전극, 상기 반도체 채널 층, 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 배선을 덮으며, 상기 소스 전극의 일부를 노출하는 소스 콘택홀 및 상기 드레인 전극의 일부를 노출하는 드레인 콘택홀을 포함하는 보호막을 형성하는 단계; 그리고 상기 보호막 위에서, 상기 소스 콘택홀을 통해 상기 소스 전극과 연결하며 상기 기판 위에서 세로 방향으로 진행하는 데이터 배선, 상기 데이터 배선에서 분기하여 상기 반도체 채널 층을 덮는 광 차단막, 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 데이터 배선, 상기 광 차단막 및 상기 화소 전극을 형성하는 단계는, 투명 도전층과 데이터 배선용 금속층을 적층한 후 하프-톤 마스크로 패턴하여, 상기 데이터 배선 및 상기 광 차단막은, 상기 투명 도전층과 상기 데이터 배선용 금속층을 포함하고, 상기 화소 전극은 상기 투명 도전층만 포함하도록 형성하는 것을 특징으로 한다.
상기 데이터 배선용 금속층은, 몰리브덴을 포함하는 제1 금속층과 구리를 포함하는 제2 금속층을 연속으로 적층된 것을 특징으로 한다.
상기 게이트 배선, 상기 게이트 전극, 상기 반도체 채널 층, 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 배선을 덮으며, 상기 소스 전극의 일부를 노출하는 소스 콘택홀 및 상기 드레인 전극의 일부를 노출하는 드레인 콘택홀을 포함하는 보호막을 형성하는 단계; 그리고 상기 보호막 위에서, 상기 소스 콘택홀을 통해 상기 소스 전극과 연결하며 상기 기판 위에서 세로 방향으로 진행하는 데이터 배선, 상기 데이터 배선에서 분기하여 상기 반도체 채널 층을 덮는 광 차단막, 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 중간 드레인 전극을 형성하는 단계; 상기 데이터 배선 및 상기 광 차단막, 상기 중간 드레인 전극을 덮으며, 상기 중간 드레인 전극의 일부를 노출하는 화소 콘택홀을 포함하는 제2 보호막을 형성하는 단계; 상기 제2 보호막 위에서 상기 게이트 배선과 상기 데이터 배선으로 둘러싸인 화소 영역을 채우는 칼라 필터층을 형성하는 단계; 상기 칼라 필터를 덮는 오버 코트 층을 형성하는 단계; 그리고 상기 오버 코트 층 위에서 상기 화소 콘택홀을 통해 상기 중간 드레인 전극과 접촉하며 상기 화소 영역 내에 화소 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 데이터 배선, 상기 광 차단막 및 상기 중간 드레인 전극은, 몰리브덴을 포함하는 제1 금속층과 구리를 포함하는 제2 금속층을 연속으로 적층된 것을 특징으로 한다.
상기 게이트 배선용 금속층은, 몰리브덴을 포함하는 제1 금속층과 구리를 포함하는 제2 금속층이 차례로 적층되며, 적어도 상기 몰리브덴을 포함하는 제1 금속층은 건식 식각법으로 패턴하는 것을 특징으로 한다.
본 발명에서는 게이트 전극 물질, 게이트 절연막 물질, 그리고 금속 산화물 반도체 물질을 기판의 상부 표면 전체에 적층 도포하고, 고온 열처리를 수행한 후에 게이트 전극 및 반도체 층의 패턴을 형성하는 것을 특징으로 한다. 따라서, 금속 산화물 반도체 채널 층의 소자 특성을 향상하고 안정성을 확보할 수 있다. 따라서, 본 발명에 의한 박막 트랜지스터 기판은 반도체 채널 층을 보호하기 위한 에치 스토퍼를 필요로 하지 않는다. 또한, 데이터 배선을 소스-드레인 전극과 다른 공정에서 형성하는데, 데이터 배선을 형성하는 과정에서 반도체 채널 층을 덮도록 형성함으로써, 추가 마스크 공정 없이도, 외부에서 침투하는 빛으로부터 반도체 채널 층을 보호할 수 있다.
도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 평판 표시장치용 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 평판 표시장치의 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도.
도 3은 본 발명에 의한 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 4a 내지 4e는 도 3에서 절취선 II-II'로 자른 본 발명의 제1 실시 예에 의한 금속 산화물 반도체를 포함하는 액정 표시장치용 박막 트랜지스터 기판의 제조 공정을 나타내는 단면도들.
도 5a 내지 5f는, 도 3에서 절취선 II-II'로 자른, 본 발명의 제2 실시 예에 의한 금속 산화물 반도체를 포함하는 유기발광 표시장치용 박막 트랜지스터 기판의 제조 공정을 나타내는 단면도들.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하, 도 3 및 도 4a 내지 4e를 참조하여 본 발명의 제1 실시 예에 의한 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법을 설명한다. 도 3은 본 발명에 의한 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 4a 내지 4e는 도 3에서 절취선 II-II'로 자른 본 발명의 제1 실시 예에 의한 금속 산화물 반도체를 포함하는 액정 표시장치용 박막 트랜지스터 기판의 제조 공정을 나타내는 단면도들이다.
먼저, 도 3 및 도 4e를 참조하여 본 발명의 제1 실시 예에 의한 액정표시장치용 박막 트랜지스터 기판을 먼저 설명한다. 액정표시장치는 화소 전극(PXL)과 공통 전극(COM)의 배치 관계에 의해 수직 전계형과 수평 전계형으로 구분된다. 본 발명에서는 수직 전계형 및 수평 전계형 모두에 적용할 수 있는 박막 트랜지스터 기판을 제공한다. 따라서, 평면도인 도 3에서는 공통 전극(COM)을 도시하지 않았으며, 공통 전극(COM)의 구조에 대해서는 별도로 설명한다.
제1 실시 예에 의한 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판은, 기판(SUB)의 가로 방향으로 진행하는 게이트 배선(GL)과 세로 방향으로 진행하는 데이터 배선(DL)이 교차하여 정의된 화소 영역을 포함한다. 화소 영역의 한쪽 구석에는 박막 트랜지스터(T)가 배치되며, 화소 영역의 대부분 면적에는 박막 트랜지스터(T)에 의해 구동되는 화소 전극(PXL)이 배치된다. 박막 트랜지스터(T)는 게이트 전극(G), 게이트 전극(G) 위에서 게이트 절연막(GI)을 사이에 두고 중첩하는 반도체 채널 층(A), 반도체 채널 층(A)의 일측부 위에 직접 형성된 소스 전극(S), 그리고 소스 전극(S)과 일정 거리 이격하여 대향하며 반도체 채널 층(A)의 타측부 위에 직접 형성된 드레인 전극(D)을 포함한다.
게이트 배선(GL)은 한쪽 단부에 배치된 게이트 패드(GP)를 포함하며, 박막 트랜지스터(T)의 게이트 전극(G)과 연결된다. 특히, 게이트 절연막(GI)이 일부 제거되어 노출된 게이트 전극(G)의 일부분과 게이트 배선(GL)이 접촉하여 전기적으로 연결되는 구조를 갖는다. 데이터 배선(DL)은 한쪽 단부에 배치된 데이터 패드(DP)를 포함하며, 박막 트랜지스터(T)의 소스 전극(S)과 연결된다. 특히, 박막 트랜지스터(T)를 덮는 중간 절연막(IN)을 관통하여 소스 전극(S)을 노출하는 소스 콘택홀(SH)을 통해 데이터 배선(DL)과 연결되는 구조를 갖는다.
화소 전극(PXL)은 박막 트랜지스터(T)를 덮는 중간 절연막(IN)을 관통하여 드레인 전극(D)을 노출하는 화소 콘택홀(PH)을 통해 데이터 배선(DL)과 연결되는 구조를 갖는다.
또한, 데이터 배선(DL)은 소스 전극(S)과 접촉하는 소스 콘택홀(SH)을 지나 반도체 채널 층(A) 영역까지 연장할 수 있다. 단, 드레인 전극(D)과 접촉하는 화소 전극(PXL)과는 일정 거리 이격하는 것이 바람직하다. 이와 같이, 데이터 배선(DL)이 중간 절연막(IN)을 사이에 두고 반도체 채널 층(A)을 덮는 구조를 가짐으로써, 외부에서 침투하는 빛으로부터 반도체 채널 층(A)을 보호할 수 있다. 따라서, 박막 트랜지스터(T)의 특성 신뢰도를 확보할 수 있다.
이하, 도 4a 내지 4e를 더 참조하여, 제1 실시 예에 의한 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판의 제조 공정을 설명한다.
투명 기판(SUB) 위에 게이트 전극(G)용 금속층(MT), 게이트 절연막(GI), 그리고 금속 산화물 반도체 층(SE)을 연속으로 도포한다. 게이트 절연막(GI)은 제조 공정상 수소 물질이 덜 발생하는 산화 실리콘(SiOx)을 포함하는 것이 바람직하다. 금속 산화물 반도체 층(SE)은 IGZO(Indium Galium Zinc Oxide) 혹은 ITZO(Indium Thin Zinc Oxide)를 포함하는 것이 바람직하다. 이와 같이 세 층이 기판(SUB) 상부 표면 전체 면적에 차례로 적층 된 상태에서, 적어도 300℃ 이상의 고온에서 열처리를 수행한다. 그 결과, 금속 산화물 반도체 층(SE)의 물성을 안정화시킬 수 있고 신뢰성을 확보할 수 있다. (도 4a)
게이트 전극(G)용 금속층(MT) 위에 차례로 적층된, 게이트 절연막(GI) 및 금속 산화물 반도체 층(SE)을 제1 마스크 공정으로 패턴하여 게이트 절연막(GI)과, 반도체 채널 층(A)을 형성한다. 이 상태에서는 게이트 전극(G)이 완성되지 않았지만, 게이트 절연막(GI)의 형상이 나중에 게이트 전극(G)의 형상을 정의한다. 게이트 절연막(GI)의 상부에는 반도체 채널 층(A)이 형성된다. 게이트 전극(G)용 금속층(MT)은 아직 패턴이 완성되지 않아 기판(SUB) 전체에 도포된 상태이다. 다만, 반도체 채널 층(A)과 게이트 절연막(GI)이 형성되는데, 반도체 채널 층(A)이 게이트 절연막(GI)보다 작은 크기를 갖는다. 따라서 제1 마스크 공정은 하프-톤(Half-tone) 마스크를 사용하는 것이 바람직하다. (도 4b)
게이트 전극(G)을 형성하기 전에 기판(SUB)의 상부 표면 전체에 게이트 전극(G)용 금속층(MT)과 금속 산화물 반도체 층(SE)이 도포된 상태에서 열처리를 수행하기 때문에, 기판(SUB)의 균일성이 유지된다. 만일, 게이트 전극(G)이 패턴된 후에 반도체 층(A)의 안정화를 위해 열처리를 수행하면, 금속 물질인 게이트 전극(G)이 기판(SUB) 표면 전체에 분포되어 있지 않으므로, 열팽창 계수의 차이로 인해 기판(SUB)이 손상될 수 있다.
게이트 절연막(GI)과 반도체 채널 층(A)이 완성된 기판(SUB) 표면에 게이트 배선(GL)용 금속층을 도포하고, 제2 마스크 공정으로 패턴하여 기판(SUB)의 가로 방향으로 진행하는 게이트 배선(GL) 및 게이트 배선(GL)의 일측 단부에는 게이트 패드(GP)를 형성한다. 이때, 게이트 전극(G)용 금속층(MT)을 게이트 배선(GL) 및 게이트 절연막(GI)의 패턴과 동일하게 패턴하여 게이트 배선(GL)에 연결된 게이트 전극(G)을 완성한다. 즉, 게이트 배선(DL) 및 게이트 패드(GP)는 게이트 전극(D)용 금속층(MT)과 게이트 배선(DL)용 금속층이 적층된 구조를 갖는다.
이와 함께, 반도체 채널 층(A)의 일측부에 소스 전극(S)을, 타측부에 드레인 전극(D)을 형성하여, 박막 트랜지스터(T)를 완성한다. 한편, 필요하다면, 나중에 형성하는 데이터 배선(DL)의 일측 단부 위치에 데이터 패드(DP)를 형성할 수 있다. 데이터 패드(DP)는 보호막(PAS) 위에 데이터 배선(DL)을 형성할 때 같이 형성할 수도 있으나, 본 실시 예에서는 데이터 패드(DP)를 게이트 배선(GL)용 금속층으로 소스-드레인 전극(S, D)과 같이 형성하는 경우를 예로 설명한다. 즉, 실시 예 1에서, 데이터 패드(DP)는 게이트 전극(D)용 금속층(MT)과 게이트 배선(DL)용 금속층이 적층된 구조를 갖는다.
게이트 배선(GL)용 금속층은 구리(Cu) 혹은 구리 합금을 포함할 수 있다. 예를 들어, 게이트 배선(GL)용 금속층은 구리 / 몰리브덴-티타늄, 구리 합금 / 몰리브덴, 혹은 구리 합금 / 몰리브덴-티타늄과 같이 이중 금속층으로 형성할 수 있다. 또는, 몰리브덴 / 구리 / 몰리브덴, 몰리브덴-티타늄 / 구리 / 몰리브덴-티타늄, 혹은 몰리브덴-티타늄 / 구리 합금 / 몰리브덴-티타늄과 같이 삼중 금속층으로 형성할 수도 있다.
구리는 고온 환경에 취약할 수 있다. 따라서, 게이트 배선(GL)용 금속층이 형성된 이후에는 400℃ 이상의 고온 작업 환경을 수행하지 않는 것이 바람직하다. 본 발명에서, 게이트 배선(GL)은 게이트 전극(G)과 반도체 채널 층(A)을 열처리한 후에 형성하기 때문에, 게이트 배선(GL)에 구리를 사용하여도 구리 물질층의 안정성을 확보할 수 있다.
한편, 게이트 배선(DL)용 금속층을 패턴하여 반도체 채널 층(A) 위에 직접 접촉하는 소스-드레인 전극(S, D)을 형성하는 과정에서, 반도체 채널 층(A)이 식각 물질에 의해 노출된다. 하지만, 반도체 채널 층(A)이 도 4a의 공정에서 열처리 과정을 통해 안정화가 향상되고 신뢰성을 확보하였기 때문에, 노출이 되더라도 이후 공정에 의해 신뢰성이 저하되지는 않는다. 앞에서 설명했듯이, 게이트 배선(DL)용 금속층이 몰리브덴(Mo) 혹은 몰리브덴-티타늄(MoTi) 합금을 포함하는 보호층과 구리를 포함하는 저 저항층이 2층 혹은 3층으로 적층된 구조를 갖는다.
이와 같이 몰리브덴을 포함하는 보호층이 금속 산화물 반도체 채널 층(A)과 접촉하는 구조에서는, 게이트 배선(DL)용 금속층을 패턴할 때, 보호층은 건식 식각법으로 패턴하는 것이 바람직하다. 도 4a에서와 같이 열처리를 수행하여, 반도체 층의 신뢰도와 안전성이 향상된 상태이지만, 게이트 배선(DL)용 금속층을 식각하는 과정에서 적어도 보호층을 건식 식각으로 패턴하면, 반도체 채널 층(A)의 특성 및 안정성을 더욱 확보할 수 있다. 이와 같이, 반도체 채널 층(A)의 특성 및 안정성을 보장하는 제조 공법을 사용함으로써, 에치 스토퍼를 사용하지 않고도 반도체 소자의 특성을 확보할 수 있다.(도 4c)
게이트 배선(GL), 게이트 패드(GP), 데이터 패드(DP) 및 박막 트랜지스터(T)가 완성된 기판(SUB)의 표면 위에 산화 실리콘(SiOx)을 도포하여 보호막(PAS)을 형성한다. 제3 마스크 공정으로 보호막(PAS)을 패턴하여 소스 전극(S)의 일부를 노출하는 소스 콘택홀(SH), 그리고 드레인 전극(D)의 일부를 노출하는 드레인 콘택홀(DH)을 형성한다. 이와 동시에, 게이트 패드(GP)의 일부를 노출하는 게이트 패드 콘택홀(GPH), 그리고 데이터 패드(DP)의 일부를 노출하는 데이터 패드 콘택홀(DPH)을 형성한다. (도 4d)
보호막(PAS)을 패턴하여 콘택홀들(SH, DH, GPH, DPH)이 형성된 기판(SUB) 표면 위에 투명 도전층과 데이터 배선(DL)용 금속층을 연속으로 도포한다. 투명 도전층은 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)를 포함한다. 데이터 배선(DL)용 금속층은 몰리브덴(Mo) 혹은 몰리브덴-티타늄(MoTi) 합금을 포함하는 보호층과 구리를 포함하는 저 저항층이 2층 혹은 3층으로 적층된 구조를 가질 수 있다. 예를 들어, 몰리브덴-티타늄 / 구리 / 몰리브덴-티타늄이 적층된 3 중층 구조를 가질 수도 있고, 구리 / 몰리브덴-티타늄이 적층된 2 중층 구조를 가질 수도 있다. 제4 마스크 공정으로 투명 도전층과 데이터 배선(DL)용 금속층을 패턴하여, 기판(SUB)의 세로 방향으로 진행하며 소스 콘택홀(SH)을 통해 소스 전극(D)과 연결되며, 일측 단부는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드(DP)와 연결되는 데이터 배선(DL)을 형성한다.
이와 동시에, 게이트 배선(GL)과 데이터 배선(DL)이 교차하여 정의하는 화소 영역 내에, 드레인 콘택홀(DH)을 통해 드레인 전극(D)과 연결하는 화소 전극(PXL)을 형성한다. 화소 전극(PXL)은 데이터 배선(DL)과는 분리되어야 한다. 또한, 화소 전극(PXL)은 투명도가 확보되어야 하므로, 투명 도전층으로만 형성하는 것이 바람직하다. 좀 더 구체적으로 설명하면, 데이터 배선(DL)은 투명 도전층과 데이터 배선(DL)용 금속층을 모두 포함하고, 화소 전극(PXL)은 투명 도전층만 포함한다. 따라서, 제4 마스크 공정은 하프-톤(Half-tone) 마스크를 사용하는 것이 바람직하다.
한편, 데이터 배선(DL)을 소스 전극(S)과 접촉하도록 형성할 때, 소스 전극(S) 영역을 지나 반도체 채널 층(A) 전체를 가릴 수 있도록 광 차단층(LH)을 형성하는 것이 바람직하다. 이때, 데이터 배선(DL)에서 분기하는 광 차단층(LH)이 화소 전극(PXL)과 접촉하지 않도록 분리하되, 반도체 채널 층(A)의 상부를 충분히 덮는 구조를 갖는 것이 바람직하다. 이를 위해, 드레인 콘택홀(DH)은 드레인 전극(D)에서 소스 전극(S)과 가급적 멀리 떨어진 일측부를 노출하도록 형성하는 것이 바람직하다.
또한, 데이터 배선(DL)은 데이터 패드 콘택홀(DPH)을 전체적으로 덮으면서 데이터 패드(DP)와 연결하는 것이 바람직하다. 이때, 데이터 패드(DP) 상부에는 투명 도전층만 포함하는 데이터 패드 단자(DPT)를 형성할 수 있다. 도면으로 나타내지 않았지만, 필요하다면, 데이터 패드 단자(DPT)를 투명 도전층과 데이터 배선(DL)용 금속층을 모두 포함하도록 형성할 수도 있다. 마찬가지로, 게이트 패드 콘택홀(GPH)을 통해 게이트 패드(GP)와 접촉하는 게이트 패드 단자(GPT)를 형성한다. 게이트 패드 단자(GPT)는 데이터 패드 단자(DPT)와 동일한 구조를 갖는 것이 바람직하다. (도 4e)
도면으로 나타내지 않았지만, 수직 전계형 액정 표시장치인 경우에는 도 4e에 의한 박막 트랜지스터 기판과 일정 거리 이격하여 액정층을 사이에 두고 합착하는 상부 기판에 공통 전극을 더 형성한다. 반면에, 수평 전계형 액정 표시장치인 경우에는 화소 전극(PXL)이 형성된 기판(SUB)의 상부 표면에 추가 보호막을 더 형성하고 추가 보호막 위에 화소 전극(PXL)과 중첩하는 공통 전극을 더 형성할 수 있다.
본 발명의 제1 실시 예는, 금속 산화물 반도체 물질을 포함하는 액정 표시장치용 박막 트랜지스터 기판을 제조하는 방법을 설명하였다. 본 발명은 유기발광표시장치용 박막 트랜지스터 기판에도 적용할 수 있으며, 대부분의 제조 공정은 제1 실시 예와 동일하다. 이하, 도 4a 내지 4c 및 도 5a 내지 5f를 참조하여, 제2 실시 예에 의한 유기발광 표시장치용 박막 트랜지스터 기판을 제조하는 방법을 설명한다. 도 5a 내지 5f는, 도 3에서 절취선 II-II'로 자른, 본 발명의 제2 실시 예에 의한 금속 산화물 반도체를 포함하는 유기발광 표시장치용 박막 트랜지스터 기판의 제조 공정을 나타내는 단면도들이다.
도 4a 내지 4c를 참조하여 설명한 제1 실시 예에서와 같이, 제1 및 제2 마스크 공정을 통해, 기판(SUB) 위에 게이트 배선(GL), 게이트 패드(GP), 데이터 패드(DP), 그리고 박막 트랜지스터(T)를 완성한다. 게이트 배선(GL), 게이트 패드(GP), 데이터 패드(DP) 및 박막 트랜지스터(T)가 완성된 기판(SUB)의 표면 위에 산화 실리콘(SiOx)을 도포하여 보호막(PAS)을 형성한다. 제3 마스크 공정으로 보호막(PAS)을 패턴하여 소스 전극(S)의 일부를 노출하는 소스 콘택홀(SH), 그리고 드레인 전극(D)의 일부를 노출하는 드레인 콘택홀(DH)을 형성한다. 제2 실시 예에서는, 패드부를 노출하는 콘택홀들은 형성하지 않는다. (도 5a)
콘택홀들(SH, DH)이 형성된 보호막(PAS) 위에 데이터 배선(DL)용 금속층을 도포한다. 데이터 배선(DL)용 금속층은 몰리브덴(Mo) 혹은 몰리브덴-티타늄(MoTi) 합금을 포함하는 보호층과 구리를 포함하는 저 저항층이 2층 혹은 3층으로 적층된 구조를 가질 수 있다. 예를 들어, 몰리브덴-티타늄 / 구리 / 몰리브덴-티타늄이 적층된 3 중층 구조를 가질 수도 있고, 구리 / 몰리브덴-티타늄이 적층된 2 중층 구조를 가질 수도 있다. 제4 마스크 공정으로 데이터 배선(DL)용 금속층을 패턴하여, 기판(SUB)의 세로 방향으로 진행하며 소스 콘택홀(SH)을 통해 소스 전극(S)과 연결되며 소스 패트 콘택홀(DPH)을 통해 데이터 패드(DP)와 연결되는 데이터 배선(DL)을 형성한다. 이와 동시에, 드레인 콘택홀(DH)을 통해 드레인 전극(D)과 연결되는 중간 드레인 전극(ID)을 형성한다.
한편, 데이터 배선(DL)을 소스 전극(S)과 접촉하도록 형성할 때, 소스 전극(S) 영역을 지나 반도체 채널 층(A) 전체를 가릴 수 있도록 광 차단층(LH)을 형성하는 것이 바람직하다. 이때, 데이터 배선(DL)에서 분기하는 광 차단층(LH)이 중간 드레인 전극(ID)과 접촉하지 않도록 분리하되, 반도체 채널 층(A)의 상부를 충분히 덮는 구조를 갖는 것이 바람직하다. 이를 위해, 드레인 콘택홀(DH)은 드레인 전극(D)에서 소스 전극(S)과 가급적 멀리 떨어진 일측부를 노출하도록 형성하는 것이 바람직하다. (도 5b)
데이터 배선(DL)과 중간 드레인 전극(ID)이 형성된 기판(SUB) 위에 제2 보호막(PA2)을 도포한다. 제6 마스크 공정으로 제2 보호막(PA2)을 패턴하여, 중간 드레인 전극(ID)을 노출하는 화소 콘택홀(PH)을 형성한다. 이와 동시에, 제2 보호막(PA2) 및 보호막(PA)을 패턴하여, 게이트 패드(GP)를 노출하는 게이트 패드 콘택홀(GPH), 그리고 데이터 패드(DP)를 노출하는 데이터 패드 콘택홀(DPH)을 형성한다. (도 5c)
제2 보호막(PA2) 표면 위에 염료층을 도포하고, 제5 마스크 공정으로 패턴하여, 칼라 필터(CF)를 형성한다. 칼라 필터(CF)는 게이트 배선(GL)과 데이터 배선(DL)이 교차함으로써 정의되는 화소 영역 내부의 대부분을 차지하도록 형성하는 것이 바람직하다. 칼라 필터(CF)는 각 화소 영역마다 적색, 녹색, 청색 중 어느 한 색상이 배정된다. 따라서, 전체 칼라 필터(CF)를 형성하기 위해서는 3회의 동일한 마스크 공정을 수행할 수도 있다. (도 5d)
마스크 공정 수를 줄이기 위해, 칼라 필터(CF)를 패턴하는 과정에서 제2 보호막(PA2) 및 보호막(PAS)을 패턴하여 콘택홀들(PH, GPH, DPH)을 형성할 수도 있다. 하지만, 칼라 필터(CF)가 보호막(PAS)보다 두꺼운 경우, 칼라 필터(CF), 제2 보호막(PA2), 보호막(PAS)을 동시에 패턴하는 것에 어려움이 있으므로, 별도의 공정으로 제2 보호막(PA2) 및 보호막(PAS)을 패턴하여 콘택홀들(PH, GPH, DPH)을 먼저 형성하고 칼라 필터(CF)를 패턴할 때, 콘택홀들(PH, GPH, DPH)의 영역을 같이 개방하는 것이 바람직하다.
칼라 필터(CF)가 완성된 기판(SUB) 표면 위에 오버 코트 물질을 도포한다. 제6 마스크 공정으로 오버 코트 물질을 패턴하여 콘택홀들(PH, GPH, DPH)이 형성된 부분을 개방하는 오버 코트층(OC)을 형성한다. (도 5e)
오보 코트층(OC)이 형성된 기판(SUB) 표면 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명 도전 물질을 도포한다. 제7 마스크 공정으로 투명 도전 물질을 패턴하여 화소 콘택홀(PH)을 통해 중간 드레인 전극(ID)과 접촉하며 화소 영역의 대부분을 채우는 화소 전극(PXL)을 형성한다. 또한, 게이트 패드 콘택홀(GPH)을 통해 게이트 패드(GP)와 접촉하는 게이트 패드 단자(GPT), 그리고 데이터 패드 콘택홀(DPH)을 통해 데이터 패드(DP)와 접촉하는 데이터 패드 단자(DPT)를 더 형성한다. 도면으로 도시하지 않았지만, 데이터 패드 콘택홀(DPH)을 형성할 때 데이터 배선(DL)의 끝 단부를 노출하고, 데이터 패드 단자(DPT)를 이용하여 데이터 배선(DL)과 데이터 패드(DP)를 연결할 수 있다. (도 5f)
이후, 도면으로 도시 하지 않았지만, 뱅크를 형성하고, 유기발광층과 제2 전극층을 적층하여 유기발광 표시장치를 완성한다.
이와 같이, 본 발명에서는 게이트 전극 물질, 게이트 절연막 물질, 그리고 금속 산화물 반도체 물질을 기판의 상부 표면 전체에 적층 도포하고, 고온 열처리를 수행한 후에 게이트 전극 및 반도체 층의 패턴을 형성하는 것을 특징으로 한다. 따라서, 금속 산화물 반도체 채널 층의 소자 특성을 향상하고 안정성을 확보할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
COM: 공통 전극 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 GPH: 게이트 패드 콘택홀
DPH: 데이터 패드 콘택홀 ES: 에치 스토퍼
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 A: 반도체 채널 층
GI: 게이트 절연막 PAS: 보호막
PH: 화소 콘택홀 PA2: 제2 보호막
SH: 소스 콘택홀 DH: 드레인 콘택홀
MT: 게이트 전극용 금속층 SE: 금속 산화물 반도체 층
CF: 칼라 필터 OC: 오버 코트 층
LH: 광 차단층

Claims (12)

  1. 기판 위에 형성된 게이트 전극;
    상기 게이트 전극의 일부를 덮으며, 나머지 타부를 개방하는 게이트 절연막;
    상기 게이트 절연막 위에서 상기 게이트 전극의 상기 일부와 중첩하는 반도체 채널 층;
    상기 게이트 전극의 노출된 상기 타부에 연결되며 상기 기판 위에서 가로 방향으로 진행하는 게이트 배선;
    상기 반도체 채널 층의 일측부 표면에 형성된 소스 전극; 그리고
    상기 소스 전극과 일정 거리 이격하여 상기 반도체 채널 층의 타측부 표면에 형성된 드레인 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 게이트 배선, 상기 게이트 전극, 상기 반도체 채널 층, 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 배선을 덮는 보호막;
    상기 소스 전극의 일부를 노출하는 소스 콘택홀 및 상기 드레인 전극의 일부를 노출하는 드레인 콘택홀;
    상기 보호막 위에서 상기 소스 콘택홀을 통해 상기 소스 전극과 접촉하는 데이터 배선;
    상기 데이터 배선에서 분기하여 상기 게이트 전극, 상기 반도체 채널 층, 상기 소스 전극 및 상기 드레인 전극을 포함하는 박막 트랜지스터 영역을 덮는 광 차단층; 그리고
    상기 보호막 위에서 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제 2 항에 있어서,
    상기 보호막 위에 그리고 상기 화소 전극 아래에서 상기 게이트 배선과 상기 데이터 배선으로 둘러싸인 정의된 화소 영역 내부를 채우는 칼라 필터층; 그리고
    상기 칼라 필터층을 덮으며 상기 화소 전극 아래에 형성된 오버 코트 층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 게이트 배선은, 구리를 포함하는 제1 금속층과 몰리브덴을 포함하는 제2 금속층이 적층된 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제 1 항에 있어서,
    상기 데이터 배선은, 구리를 포함하는 제1 금속층과 몰리브덴을 포함하는 제2 금속층이 적층된 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 기판 위에 게이트 전극용 금속층, 게이트 절연물질, 금속 산화물 반도체 물질을 적층하고 고온 열처리하는 단계;
    상기 게이트 절연물질 및 상기 금속 산화물 반도체 물질을 패턴하여 게이트 절연막 및 반도체 채널 층을 형성하는 단계; 그리고
    게이트 배선용 금속층을 도포하고 상기 게이트 전극용 금속층과 함께 패턴하여, 상기 반도체 채널 층과 중첩하는 게이트 전극, 상기 기판 위에서 가로 방향으로 진행하며 상기 게이트 전극과 연결되는 게이트 배선, 상기 반도체 채널 층의 일측 표면 위에 접촉하는 소스 전극, 그리고 상기 소스 전극과 일정 거리 이격하여 상기 반도체 채널 층의 타측부 표면 위에 접촉하는 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  7. 제 6 항에 있어서,
    상기 게이트 배선, 상기 게이트 전극, 상기 반도체 채널 층, 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 배선을 덮으며, 상기 소스 전극의 일부를 노출하는 소스 콘택홀 및 상기 드레인 전극의 일부를 노출하는 드레인 콘택홀을 포함하는 보호막을 형성하는 단계; 그리고
    상기 보호막 위에서, 상기 소스 콘택홀을 통해 상기 소스 전극과 연결하며 상기 기판 위에서 세로 방향으로 진행하는 데이터 배선, 상기 데이터 배선에서 분기하여 상기 반도체 채널 층을 덮는 광 차단막, 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  8. 제 7 항에 있어서,
    상기 데이터 배선, 상기 광 차단막 및 상기 화소 전극을 형성하는 단계는, 투명 도전층과 데이터 배선용 금속층을 적층한 후 하프-톤 마스크로 패턴하여,
    상기 데이터 배선 및 상기 광 차단막은, 상기 투명 도전층과 상기 데이터 배선용 금속층을 포함하고, 상기 화소 전극은 상기 투명 도전층만 포함하도록 형성하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  9. 제 8 항에 있어서,
    상기 데이터 배선용 금속층은, 몰리브덴을 포함하는 제1 금속층과 구리를 포함하는 제2 금속층을 연속으로 적층된 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  10. 제 6 항에 있어서,
    상기 게이트 배선, 상기 게이트 전극, 상기 반도체 채널 층, 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 배선을 덮으며, 상기 소스 전극의 일부를 노출하는 소스 콘택홀 및 상기 드레인 전극의 일부를 노출하는 드레인 콘택홀을 포함하는 보호막을 형성하는 단계; 그리고
    상기 보호막 위에서, 상기 소스 콘택홀을 통해 상기 소스 전극과 연결하며 상기 기판 위에서 세로 방향으로 진행하는 데이터 배선, 상기 데이터 배선에서 분기하여 상기 반도체 채널 층을 덮는 광 차단막, 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 중간 드레인 전극을 형성하는 단계;
    상기 데이터 배선 및 상기 광 차단막, 상기 중간 드레인 전극을 덮으며, 상기 중간 드레인 전극의 일부를 노출하는 화소 콘택홀을 포함하는 제2 보호막을 형성하는 단계;
    상기 제2 보호막 위에서 상기 게이트 배선과 상기 데이터 배선으로 둘러싸인 화소 영역을 채우는 칼라 필터층을 형성하는 단계;
    상기 칼라 필터를 덮는 오버 코트 층을 형성하는 단계; 그리고
    상기 오버 코트 층 위에서 상기 화소 콘택홀을 통해 상기 중간 드레인 전극과 접촉하며 상기 화소 영역 내에 화소 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  11. 제 10 항에 있어서,
    상기 데이터 배선, 상기 광 차단막 및 상기 중간 드레인 전극은, 몰리브덴을 포함하는 제1 금속층과 구리를 포함하는 제2 금속층을 연속으로 적층된 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  12. 제 6 항에 있어서,
    상기 게이트 배선용 금속층은, 몰리브덴을 포함하는 제1 금속층과 구리를 포함하는 제2 금속층이 차례로 적층되며,
    적어도 상기 몰리브덴을 포함하는 제1 금속층은 건식 식각법으로 패턴하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
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