KR20120046555A - 어레이 기판의 제조방법 - Google Patents

어레이 기판의 제조방법 Download PDF

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Abstract

본 발명은, 소자영역을 포함하는 화소영역이 정의된 기판 상에 게이트 금속층을 형성하는 단계와; 상기 게이트 금속층 위로 상기 소자영역에 순차 적층된 아일랜드 형태로 그 측면이 계단 형태를 갖도록 게이트 절연막과, 순수 폴리실리콘의 액티브층을 형성하는 단계와; 상기 게이트 물질층 위로 제 1 금속층을 전면에 형성하고 상기 제 1 금속층 및 상기 게이트 금속층을 패터닝함으로써 다중층 구조를 갖는 게이트 배선과, 상기 소자영역에 상기 게이트 배선과 연결된 게이트 전극을 형성하고, 동시에 상기 액티브층 상부로 에치스토퍼를 형성하는 단계와; 상기 게이트 배선과 상기 에치스토퍼 위로 각 화소영역 내에 상기 에치스토퍼와 상기 에치스토퍼 외측으로 노출된 상기 액티브층을 노출시키는 하나의 개구를 형성함으로서 상기 에치스토퍼와 더불어 이의 양측으로 상기 액티브층을 각각 노출시키는 2개의 반도체층 콘택홀을 구비하는 층간절연막을 형성하는 단계와; 상기 층간절연막과 에치스토퍼 위로 상기 반도체층 콘택홀을 통해 상기 액티브층과 각각 접촉하며 서로 이격하는 불순물 비정질 실리콘의 오믹콘택층과 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 상의 상기 화소영역의 경계에 상기 소스 전극과 연결되며 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계와; 상기 소스 및 드레인 전극 사이로 노출된 상기 에치스토퍼를 제거하는 단계와; 상기 데이터 배선과 소스 및 드레인 전극 위로 투명도전성 물질을 증착하고 패터닝함으로써 각 화소영역 내에 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법을 제공한다.

Description

어레이 기판의 제조방법{Method of fabricating array substrate}
본 발명은 어레이 기판에 관한 것으로, 특히 건식식각 진행에 의해 액티브층의 표면 손상 발생을 원천적으로 억제하며 이동도 특성이 우수한 액티브층을 갖는 박막트랜지스터를 구비하며, 소스 및 드레인 전극과 게이트 전극의 중첩 면적을 최소화함으로써 기생용량을 저감시킬 수 있는 어레이 기판 및 이의 제조 방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on)/오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구비되고 있다.
도 1은 액정표시장치 또는 유기전계 발광소자를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 것이다.
도시한 바와 같이, 어레이 기판(11)에 있어 다수의 게이트 배선(미도시)과 데이터 배선(33)이 교차하여 정의되는 다수의 화소영역(P) 내의 스위칭 영역(TrA)에는 게이트 전극(15)이 형성되어 있으며, 상기 게이트 전극(15) 상부로 전면에 게이트 절연막(18)이 형성되어 있다. 또한, 상기 게이트 절연막(18) 위로 순차적으로 순수 비정질 실리콘의 액티브층(22)과 불순물 비정질 실리콘의 오믹콘택층(26)으로 구성된 반도체층(28)이 형성되어 있다. 상기 오믹콘택층(26) 위로는 서로 이격하며 소스 전극(36)과 드레인 전극(38)이 형성되어 있다. 이때 상기 스위칭 영역(TrA)에 순차 적층 형성된 게이트 전극(15)과 게이트 절연막(18)과 반도체층(28)과 소스 및 드레인 전극(36, 38)은 박막트랜지스터(Tr)를 이룬다.
또한, 상기 소스 및 드레인 전극(36, 38) 위로 전면에 상기 드레인 전극(38)을 노출시키는 드레인 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있으며, 상기 보호층(42) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(45)을 통해 상기 드레인 전극(38)과 접촉하는 화소전극(50)이 형성되어 있다. 이때, 상기 데이터 배선(33) 하부에는 상기 오믹콘택층(26)과 액티브층(22)을 이루는 동일한 물질로 제 1 패턴(27)과 제 2 패턴(23)의 이중층 구조를 갖는 반도체 패턴(29)이 형성되어 있다.
전술한 구조를 갖는 종래의 어레이 기판(11)에 있어서 상기 스위칭 영역(TrA)에 구성된 박막트랜지스터(Tr)의 반도체층(28)을 살펴보면, 순수 비정질 실리콘의 액티브층(22)은 그 상부로 서로 이격하는 오믹콘택층(26)이 형성된 부분의 제 1 두께(t1)와 상기 오믹콘택층(26)이 제거되어 노출된 된 부분의 제 2 두께(t2)가 달리 형성됨을 알 수 있다. 이러한, 액티브층(22)의 두께 차이(t1 ≠ t2)는 제조 방법에 기인한 것이며, 상기 액티브층(22)의 두께 차이(t1 ≠ t2)에 의해 상기 박막트랜지스터(Tr)의 특성 저하가 발생하고 있다.
도 2a 내지 도 2e는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 공정 단면도이다. 도면에 있어서는 설명의 편의를 위해 게이트 전극과 게이트 절연막은 생략하였다.
우선, 도 2a에 도시한 바와 같이, 기판(11) 상에 순수 비정질 실리콘층(20)을 형성하고 그 상부로 불순물 비정질 실리콘층(24)과 금속층(30)을 순차적으로 형성한다. 이후 상기 금속층(30) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 이를 노광 마스크를 이용하여 노광하고, 연속하여 현상함으로써 상기 소스 및 드레인 전극이 형성될 부분에 대응하여 제 3 두께를 갖는 제 1 포토레지스트 패턴(91)을 형성하고, 동시에 상기 소스 및 드레인 전극 사이의 이격영역에 대응해서는 상기 제 3 두께보다 얇은 제 4 두께를 갖는 제 2 포토레지스트 패턴(92)을 형성한다.
다음, 도 2b에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(91, 92)에 의해 차폐되지 않은 상기 금속층(도 2a의 30)과 그 하부의 불순물 및 순수 비정질 실리콘층(도 2a의 24, 20)을 식각하여 제거함으로써 최상부에 금속물질로서 소스 드레인 패턴(31)을 형성하고, 그 하부에 불순물 비정질 실리콘 패턴(25)과, 액티브층(22)을 형성한다.
다음, 도 2c에 도시한 바와 같이, 애싱(ashing)을 진행함으로써 상기 제 4 두께의 제 2 포토레지스트 패턴(도 2b의 92)을 제거한다. 이 경우 상기 제 3 두께의 제 1 포토레지스트 패턴(도 2b의 91)은 두께가 줄어든 상태로 제 3 포토레지스트 패턴(93)을 이루며 상기 소스 드레인 패턴(31) 상에 남아있게 된다.
다음, 도 2d에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴(93) 외측으로 노출된 상기 소스 드레인 패턴(도 2c의 31)을 식각하여 제거함으로써 서로 이격하는 소스 및 드레인 전극(36, 38)을 형성한다. 이때 상기 소스 및 드레인 전극(36, 398) 사이로 상기 불순물 비정질 실리콘 패턴(25)이 노출되게 된다.
다음, 도 2e에 도시한 바와 같이, 상기 소스 및 드레인 전극(36, 38) 사이의 이격영역에 노출된 상기 불순물 비정질 실리콘 패턴(도 2d의 25)에 대해 건식식각을 실시함으로써 상기 소스 및 드레인 전극(36, 38) 외측으로 노출된 상기 불순물 비정질 실리콘 패턴(도 2d의 25)을 제거함으로써 서로 이격하는 오믹콘택층(26)을 상기 소스 및 드레인 전극(36, 38) 하부에 형성한다.
이때, 상기 건식식각은 상기 소스 및 드레인 전극(36, 38) 외측으로 노출된 불순물 비정질 실리콘 패턴(도 2d의 25)을 완전히 없애기 위해 충분히 오랜시간 지속되며, 이러한 과정에서 상기 불순물 비정질 실리콘 패턴(도 2d의 25)이 제거되는 부분에 대해서는 상기 불순물 비정질 실리콘 패턴(도 2d의 25) 하부에 위치한 액티브층(22)까지도 소정 두께 식각이 발생하게 된다. 따라서 액티브층(22)에 있어 그 상부에 오믹콘택층(26)이 형성된 부분과 노출된 부분에 있어 두께 차이(t1 ≠ t2)가 발생하게 된다.
이때, 상기 건식식각을 충분히 오랜시간 실시하지 않으면, 소스 및 드레인 전극(36, 38) 간의 이격영역에 있어 제거되어야 할 상기 불순물 비정질 실리콘 패턴(도 2d의 25)이 상기 액티브층(22) 상부에 남게되므로 이를 방지하기 위함이다.
따라서 전술한 종래의 어레이 기판(11)의 제조 방법에 있어서는 필연적으로 액티브층(22)의 두께 차이가 발생하게 되며, 이로 인해 박막트랜지스터(도 1의 Tr)의 특성 저하가 발생하게 된다.
또한, 액티브층(22)이 오믹콘택층(26) 형성을 위한 건식식각 진행 시 식각되어 제거되는 두께까지 고려하여 충분히 두껍게 상기 액티브층(22)을 이루는 순수 비정질 실리콘층(도 2a의 20)을 1000Å 이상의 두께를 갖도록 충분히 두껍게 증착해야 하는 바, 증착시간이 늘어나 생산성을 떨어뜨리는 결과를 초래하고 있다.
한편, 어레이 기판에 있어서 가장 중요한 구성요소로는 화소영역별로 형성되며, 게이트 배선과 데이터 배선 및 화소전극과 동시에 연결됨으로써 선택적, 주기적으로 신호전압을 상기 화소전극에 인가시키는 역할을 하는 박막트랜지스터를 들 수 있다.
하지만, 종래의 어레이 기판에서 일반적으로 구성하는 박막트랜지스터의 경우, 상기 액티브층은 비정질 실리콘을 이용하고 있음을 알 수 있다. 이러한 비정질 실리콘을 이용하여 액티브층을 형성할 경우, 상기 비정질 실리콘은 원자 배열이 무질서하기 때문에 빛 조사나 전기장 인가 시 준 안정 상태로 변화되어 박막트랜지스터 소자의 액티브층으로 활용할 때 안정성에 문제가 되고 있으며, 액티브층의 채널 내부에서 캐리어의 이동도가 0.1㎠/V?s?1.0㎠/V?s로 낮아 이를 구동회로용 소자로 사용하는 데는 어려움이 있다.
이러한 문제를 해결하고자 레이저 장치를 이용한 결정화 공정 진행에 의해 비정질 실리콘의 반도체층을 폴리실리콘의 반도체층으로 결정화함으로써 폴리실리콘을 액티브층으로 이용한 박막트랜지스터를 제조하는 방법이 제안되고 있다.
하지만 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도인 도 3을 참조하면, 레이저 결정화 공정을 통한 폴리실리콘을 반도체층(55)으로 이용하는 박막트랜지스터(Tr)를 포함하는 어레이 기판(51) 제조에는 상기 폴리실리콘으로 이루어진 반도체층(55) 내에 제 1 영역(55a)의 양측으로 고농도의 불순물을 포함하는 n+영역(55b) 또는 p+영역(미도시)의 형성을 필요로 한다. 따라서, 이들 n+ 영역(55b) 또는 p+ 형성을 위한 도핑 공정이 요구되며, 이러한 도핑공정 진행을 위해 이온 인플란트 장비가 추가적으로 필요하다. 이 경우, 제조비용 상승을 초래하며, 신규 장비 추가에 의한 어레이 기판(51) 제조를 위해 제조 라인을 새롭게 구성해야 하는 문제가 발생하고 있다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 액티브층이 건식식각에 노출되지 않음으로써 그 표면에 손상이 발생하지 않아 박막트랜지스터의 특성이 향상되는 어레이 기판의 제조 방법을 제공하는 것을 그 목적으로 한다.
나아가, 액티브층을 폴리실리콘으로 형성하면서도 도핑 공정을 필요로 하지 않으며, 이동도 특성을 향상시킬 수 있는 박막트랜지스터를 구비한 어레이 기판의 제조 방법을 제공하는 것을 또 다른 목적으로 한다.
또한, 6마스크 공정에 의해 폴리실리콘의 액티브층을 갖는 박막트랜지스터를 구비한 어레이 기판을 제조할 수 있는 제조 방법을 제공하는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 어레이 기판의 제조 방법은, 소자영역을 포함하는 화소영역이 정의된 기판 상에 게이트 금속층을 형성하는 단계와; 상기 게이트 금속층 위로 상기 소자영역에 순차 적층된 아일랜드 형태로 그 측면이 계단 형태를 갖도록 게이트 절연막과, 순수 폴리실리콘의 액티브층을 형성하는 단계와; 상기 게이트 물질층 위로 제 1 금속층을 전면에 형성하고 상기 제 1 금속층 및 상기 게이트 금속층을 패터닝함으로써 다중층 구조를 갖는 게이트 배선과, 상기 소자영역에 상기 게이트 배선과 연결된 게이트 전극을 형성하고, 동시에 상기 액티브층 상부로 에치스토퍼를 형성하는 단계와; 상기 게이트 배선과 상기 에치스토퍼 위로 각 화소영역 내에 상기 에치스토퍼와 상기 에치스토퍼 외측으로 노출된 상기 액티브층을 노출시키는 하나의 개구를 형성함으로서 상기 에치스토퍼와 더불어 이의 양측으로 상기 액티브층을 각각 노출시키는 2개의 반도체층 콘택홀을 구비하는 층간절연막을 형성하는 단계와; 상기 층간절연막과 에치스토퍼 위로 상기 반도체층 콘택홀을 통해 상기 액티브층과 각각 접촉하며 서로 이격하는 불순물 비정질 실리콘의 오믹콘택층과 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 상의 상기 화소영역의 경계에 상기 소스 전극과 연결되며 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계와; 상기 소스 및 드레인 전극 사이로 노출된 상기 에치스토퍼를 제거하는 단계와; 상기 데이터 배선과 소스 및 드레인 전극 위로 투명도전성 물질을 증착하고 패터닝함으로써 각 화소영역 내에 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다.
또한, 상기 다중층 구조를 갖는 게이트 배선과, 상기 소자영역에 상기 게이트 배선과 연결되는 상기 게이트 전극을 형성하는 단계는, 상기 게이트 배선의 일끝단과 연결되며 상기 게이트 배선과 동일한 다중층 구조를 갖는 게이트 패드전극과, 상기 데이트 배선의 일 끝단과 연결되며 상기 게이트 배선과 동일한 다중층 구조를 갖는 데이트 패드전극을 형성하는 단계를 포함하며, 상기 층간절연막을 형성하는 단계는, 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과, 상기 데이터 패드전극의 일 끝단 및 타 끝단을 각각 노출시키는 데이터 패드 콘택홀 및 보조 데이터 패드 콘택홀을 형성하는 단계를 포함하며, 상기 화소전극을 형성하는 단계는, 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극과, 상기 보조 데이터 패드 콘택홀을 통해 상기 데이터 패드전극 및 상기 데이터 배선의 일끝단과 동시에 접촉하는 연결패턴을 형성하는 단계를 포함한다.
또한, 상기 화소전극을 형성하기 전에, 상기 층간절연막 위로 상기 기판 전면에 보호층을 형성하고, 이를 패터닝함으로써 상기 드레인 전극을 노출시키는 드레인 콘택홀을 형성하는 단계를 포함하며, 상기 화소전극은 상기 드레인 콘택홀을 통해 상기 드레이 전극과 접촉하도록 형성하는 것이 특징이다.
또한, 상기 다중층 구조를 갖는 게이트 배선과, 상기 소자영역에 상기 게이트 배선과 연결되는 게이트 전극을 형성하는 단계는, 상기 게이트 배선의 일끝단과 연결되며 상기 게이트 배선과 동일한 다중층 구조를 갖는 게이트 패드전극과, 상기 데이트 배선의 일 끝단과 연결되며 상기 게이트 배선과 동일한 다중층 구조를 갖는 데이트 패드전극을 형성하는 단계를 포함하며, 상기 보호층을 형성하는 단계는, 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과, 상기 데이터 패드전극의 일 끝단 및 타 끝단을 각각 노출시키는 데이터 패드 콘택홀 및 보조 데이터 패드 콘택홀과 상기 데이터 배선의 일 끝단을 노출시키는 데이터 배선 콘택홀을 형성하는 단계를 포함하며, 상기 화소전극을 형성하는 단계는, 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극과, 상기 보조 데이터 패드 콘택홀과 데이터 배선 콘택홀을 통해 상기 데이터 패드전극 및 상기 데이터 배선의 일끝단과 동시에 접촉하는 연결패턴을 형성하는 단계를 포함한다.
또한, 상기 게이트 금속층은 800℃ 이상의 고용융점을 갖는 금속물질로 이루어지는 것이 특징이며, 이때, 상기 고 용융점을 갖는 금속물질은 몰리브덴(Mo), 몰리 티타늄(MoTi)을 포함하는 몰리브덴 합금(Mo alloy), 구리(Cu), 구리 합금(Cu Alloy) 중 어느 하나인 것이 특징이다.
또한, 상기 게이트 금속층 위로 상기 소자영역에 순차 적층된 아일랜드 형태로 그 측면이 계단 형태를 갖도록 상기 게이트 절연막과, 순수 폴리실리콘의 액티브층을 성하는 단계는, 상기 게이트 금속층 위로 전면에 제 1 절연층과 순수 비정질 실리콘층을 순차적으로 형성하는 단계와; 결정화 공정을 진행하여 상기 순수 비정질 실리콘층을 순수 폴리실리콘층으로 결정화 하는 단계와; 상기 순수 폴리실리콘층 위로 제 1 두께를 갖는 제 1 포토레지스트 패턴과 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 2 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘층과 제 1 절연층을 제거함으로써 상기 게이트 금속층 상에 순차적으로 아일랜트 형태로 게이트 절연막과 순수 폴리실리콘 패턴을 형성하는 단계와; 애싱(ashing)을 진행하여 상기 제 2 두께의 제 2 포토레지스트 패턴을 제거함으로서 상기 순수 폴리실리콘 패턴의 일측 표면을 노출시키는 단계와; 상기 제 2 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘 패턴을 제거함으로써 상기 게이트 절연막 상에 상기 순수 폴리실리콘의 액티브층 형성하는 단계와; 상기 제 2 포토레지스트 패턴을 제거하는 단계를 포함한다.
또한, 상기 개구는 상기 에치스토퍼보다 넓은 폭을 가지며, 상기 에치스토퍼와 상기 층간절연막에 의해 구현되는 상기 반도체층 콘택홀은 그 폭이 5㎛보다 작은 것이 특징이다.
또한, 상기 층간절연막 위로 상기 오믹콘택층 하부에 순수 비정질 실리콘으로 이루어지며, 50Å 내지 300Å의 두께를 가지며, 상기 반도체층 콘택홀을 통해 상기 액티브층과 각각 접촉하며, 서로 이격하는 배리어층을 형성하는 단계를 포함한다.
또한, 상기 오믹콘택층을 형성하기 이전에 상기 반도체층 콘택홀을 통해 노출된 상기 액티브층 표면의 산화막 제거를 위한 BOE(Buffered Oxide Etchant) 세정을 실시하는 단계를 포함한다.
또한, 상기 게이트 금속층을 형성하기 전에 상기 기판 전면에 버퍼층을 형성하는 단계를 포함한다.
본 발명에 따른 어레이 기판 제조방법에 의해 액티브층이 건식식각에 노출되지 않음으로써 그 표면 손상이 발생하지 않아 박막트랜지스터 특성이 저하되는 것을 방지하는 효과가 있다.
액티브층이 건식식각에 영향을 받지 않게 되므로 식각되어 없어지는 두께를 고려하지 않아도 되므로 상기 액티브층의 두께를 줄임으로써 증착 시간을 단축시켜 생산성을 향상시키는 효과가 있다.
본 발명에 따른 제조 방법에 의해 제조된 어레이 기판은 비정질 실리콘층을 결정화 공정에 의해 폴리실리콘층으로 결정화하고 이를 반도체층으로 하여 박막트랜지스터를 구성함으로써 비정질 실리콘층의 반도체층을 포함하는 박막트랜지스터를 구비한 어레이 기판 대비 이동도 특성을 수십 내지 수 백배 향상시키는 효과가 있다.
폴리실리콘의 액티브층을 박막트랜지스터의 반도체층으로 이용하면서도 불순물의 도핑은 필요로 하지 않으므로 도핑 공정 진행을 위한 신규 장비 투자를 실시하지 않아도 되므로 초기 투자 비용을 절감할 수 있는 장점이 있다.
또한, 폴리실리콘의 액티브층을 갖는 박막트랜지스터를 포함하는 어레이기판을 총 6회 또는 5회의 마스크 공정을 통해 제조함으로써 도핑 공정을 포함하는 8회 내지 9회의 마스크 공정을 필요로 하는 종래의 폴리실리콘의 액티브층을 갖는 어레이 기판의 제조 대비 공정을 단순화하며, 이를 통해 제조 비용을 저감하고 생산성을 향상시키는 효과가 있다.
또한, 소스 및 드레인 전극과 게이트 전극의 중첩에 의해 발생하는 기생용량을 최소화함으로서 박막트랜지스터의 특성을 향상시키며, 나아가 반도체층 콘택홀의 크기를 줄일 수 있으므로 박막트랜지스터의 면적을 줄여 화소영역의 개구율을 향상시키는 효과가 있다.
도 1은 액정표시장치 또는 유기전계 발광소자를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 도면.
도 2a 내지 도 2e는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 공정 단면도.
도 3은 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.
도 4a 내지 도 4l은 본 발명의 제 1 실시예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역과 게이트 패드부 및 데이터 패드부에 대한 제조 단계별 공정 단면도.
도 5는 비교예로서 층간절연막에 제 1 및 제 2 반도체층 콘택홀이 구비된 것을 특징으로 하는 어레이 기판의 박막트랜지스터에 대한 평면도.
도 6은 본 발명의 실시예에 따른 어레이 기판의 박막트랜지스터의 평면도.
도 7a 내지 도 7c는 본 발명의 제 2 실시예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역과 게이트 패드부 및 데이터 패드부에 대한 제조 단계별 공정 단면도.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 4a 내지 도 4l은 본 발명의 제 1 실시예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역과 게이트 패드부 및 데이터 패드부에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내의 박막트랜지스터(Tr)가 형성되는 부분을 소자영역(TrA), 게이트 패드전극이 형성되는 부분을 게이트 패드부(GPA), 데이터 패드전극이 형성되는 부분을 데이터 패드부(DPA)라 정의한다.
도 4a에 도시한 바와 같이, 투명한 절연기판(101) 예를들면 유리 기판 상에 절연물질 더욱 정확히는 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나, 또는 유기절연물질 예를들면 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포함으로써 절연기판(101) 상에 1000Å 내지 5000Å 정도의 두께를 갖는 버퍼층(102)을 형성 한다.
본 발명의 특성 상 추후 공정에서 결정화 공정을 진행하는데, 이러한 결정화 공정은 600℃ 내지 800℃의 고온의 분위기가 요구되고 있으며, 이 경우 상기 기판(101)이 고온의 분위기에 노출됨으로써 기판(101)의 표면으로부터 알카리 이온이 용출되어 폴리실리콘으로 이루어진 구성요소의 특성을 저하시킬 수 있다. 따라서 이러한 문제를 방지하기 위해 상기 버퍼층(102)을 형성하는 것이다.
다음, 상기 버퍼층(102) 위로 800℃ 이상의 고 용융점을 갖는 금속물질 예를 들면 몰리브덴(Mo), 몰리 티타늄(MoTi)을 포함하는 몰리브덴 합금(Mo alloy), 구리(Cu), 구리 합금(Cu Alloy) 중 어느 하나를 증착하여 100Å 내지 1000Å 정도의 두께를 갖는 게이트 금속층(105)을 형성 한다.
몰리브덴(Mo) 및 이를 포함하는 몰리브덴 합금(MoTi)과 구리(Cu) 및 구리합금의 경우, 저저항 금속물질보다 단위 면적당 저항값을 높지만, 결정화 온도보다 높고 용융점 이하의 온도 범위 내에서는 그 변형의 정도가 매우 작고, 그 내부에 공극 등이 발생하지 않고, 급격한 온도 변화에 대해 팽창 및 수축의 정도가 상대적으로 작은 것을 실험을 통해 알 수 있었다.
이후, 상기 게이트 금속층(105) 위로 순차적으로 절연물질과 순수 비정질 실리콘을 연속하여 증착 또는 도포함으로써 제 1 절연층(108)과, 순수 비정질 실리콘층(111)을 형성 한다.
이때, 상기 순수 비정질 실리콘층(111)은, 종래의 경우 서로 이격하는 오믹콘택층 형성을 위해 진행하는 건식식각에 노출됨으로써 식각되어 그 표면으로부터 일부 두께가 제거되는 것을 고려하여 1000Å 이상의 두께로 형성하였지만, 본 발명의 경우, 상기 순수 비정질 실리콘층(111)을 통해 최종적으로 구현되는 순수 폴리실리콘의 액티브층(도 4l의 115)의 채널이 형성되는 영역은 건식식각을 진행하여 반도체층 콘택홀(126)을 형성하는 단계에서는 에치스토퍼(도 4의 124)가 구비됨으로써 건식식각에 노출되지 않는다.
따라서, 상기 건식식각에 의해 액티브층(도 4l의 115) 내의 채널이 형성되는 부분의 두께가 얇아지게 되는 등의 문제는 발생하지 않으므로 추후 액티브층으로서의 역할을 할 수 있는 두께인 300Å 내지 1000Å로 형성하는 것이 특징이다.
이때, 상기 제 1 절연층(108)은 절연물질 예를들면 무기절연물질인 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어지며, 그 두께는 500Å 내지 4000Å인 것이 바람직하다.
다음, 도 4b에 도시한 바와 같이, 상기 순수 비정질 실리콘층(도 4a의 111)의 이동도 특성 등을 향상시키기 위해 결정화 공정을 진행함으로써 상기 순수 비정질 실리콘층(도 4a의 111)이 결정화되어 순수 폴리실리콘층(113)을 이루도록 한다.
이때, 상기 결정화 공정은 고상 결정화(Solid Phase Crystallization : SPC) 또는 레이저를 이용한 결정화 공정인 것이 바람직하다.
상기 고상 결정화(SPC) 공정은 일례로 600℃ 내지 800℃의 분위기에서 열처리를 통한 써말 결정화(Thermal Crystallization) 또는 교번자장 결정화 장치를 이용한 600℃ 내지 700℃의 온도 분위기에서의 교번자장 결정화(Alternating Magnetic Field Crystallization) 공정인 것이 바람직하며, 레이저를 이용한 결정화는 일례로 ELA(Excimer Laser Annealing)인 것이 바람직하다.
다음, 도 4c에 도시한 바와 같이, 상기 결정화 공정 진행에 의해 결정화된 순수 폴리실리콘층(113) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층(미도시)에 대해 빛의 투과영역과 차단영역(미도시), 그리고 슬릿형태로 구성되거나, 또는 다중의 코팅막을 더욱 구비하여 통과되는 빛량을 조절함으로써 그 빛 투과도가 상기 투과영역(미도시)보다는 작고 상기 차단영역(미도시)보다는 큰 반투과영역(미도시)으로 구성된 노광 마스크(미도시)를 이용하여 회절노광 또는 하프톤 노광을 실시한다.
이후, 노광된 포토레지스트층(미도시)을 현상함으로써 상기 순수 폴리실리콘(113) 위로 상기 소자영역(TrA)에 대응하여 게이트 전극(도 4l의 105)이 형성되어야 할 부분 중 일부(추후 형성되는 순수 폴리실리콘의 액티브층(도 4l의 115)과 중첩하지 않는 부분)에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴(191a)을 형성하고, 상기 게이트 전극(도 4l의 105)이 형성되어야 할 부분 중 액티브층(도 4l의 115)이 형성되어야 할 부분에 대응해서는 상기 제 1 두께보다 더 두꺼운 제 2 두께를 갖는 제 2 포토레지스트 패턴(191b)을 형성 한다.
따라서, 게이트 전극(도 4l의 105)이 형성될 부분 중 상기 액티브층(도 4l의 115)과 중첩하며 형성되는 부분에 대응해서는 제 2 두께의 제 2 포토레지스트 패턴(191b)이 형성되고, 상기 게이트 전극(도 4l의 105)이 형성될 부분 중 액티브층(도 4l의 115)이 형성되지 않는 영역은 상기 제 1 두께의 제 1 포토레지스트 패턴(191a)이 형성되며, 상기 게이트 전극(도 4l의 105)이 형성되지 않는 기판(101)상의 모든 영역에 대해서는 상기 포토레지스트층(미도시)이 제거됨으로써 상기 순수 폴리실리콘층(112)을 노출시킨 상태를 이룬다.
다음, 도 4d에 도시한 바와 같이, 상기 제 1 및 2 포토레지스트 패턴(191a, 191b) 외부로 노출된 상기 순수 폴리실리콘층(도 4c의 1123과 상기 제 1 절연층(도 4c의 108)을 순차적으로 식각하여 제거함으로써 상기 소자영역(TrA)에 상기 게이트 금속층(105) 위로 아일랜드 형태로서 순차적으로 게이트 절연막(109)과 순수 폴리실리콘 패턴(114)을 형성한다. 이때, 상기 순수 폴리실리콘층(도 4c의 113)은 건식식각을 진행함으로써 패터닝되며, 상기 제 1 절연층(도 4c의 108)은 특히 산화실리콘(SiO2)로 형성된 경우 BOE(buffered oxide etchant)를 이용한 습식식각을 진행함으로써 패터닝 된다. 제 1 절연층(도 4c의 108)이 질화실리콘(SiNx)로 이루어진 경우, 반응가스를 이용한 건식식각 또는 현상액을 이용한 습식식각 공정에 의해 상기 산화실리콘(SiO2)으로 이루어진 게이트 절연막(109)과 동일한 형태를 갖도록 패터닝 될 수 있다.
다음, 도 4e에 도시한 바와 같이, 상기 순수 폴리실리콘 패턴(113) 및 게이트 절연막(109)이 형성된 기판(101)에 대해 애싱(ashing)을 진행하여 상기 제 1 두께를 갖는 제 1 포토레지스트 패턴(도 4d의 191a)을 제거함으로써 상기 소자영역(TrA)에 있어 상기 제 2 포토레지스트 패턴(191b) 외측으로 상기 순수 폴리실리콘 패턴(114)의 일측 표면을 노출시킨다. 이때, 상기 애싱(ashing) 진행에 의해 상기 제 2 포토레지스트 패턴(191b) 또한 그 두께가 줄어들지만 여전히 상기 순수 폴리실리콘 패턴(114) 상부에 남아있게 된다.
다음, 도 4f에 도시한 바와 같이, 상기 제 2 포토레지스트 패턴(191b) 외부로 노출된 상기 순수 폴리실리콘 패턴(도 4e의 114)을 건식식각을 진행하여 제거함으로써 상기 제 2 포토레지스트 패턴(119b)에 가려진 부분은 순수 폴리실리콘의 액티브층(115)을 형성하도록 하며, 동시에 순수 폴리실리콘의 액티브층(115) 외측으로 상기 게이트 절연막(109)의 테두리부를 노출시킨다.
다음, 도 4g에 도시한 바와 같이, 스트립(strip)을 진행하여 상기 순수 폴리실리콘의 액티브층(115) 상부에 남아있는 상기 제 2 포토레지스트 패턴(도 4f의 191b)을 제거함으로써 상기 순수 폴리실리콘의 액티브층(115)을 노출시킨다.
이후, 상기 노출된 순수 폴리실리콘의 액티브층(115) 위로 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 크롬(Cr) 중 어느 하나 또는 2개 이상을 연속 증착하여 제 1 금속층(미도시)을 형성하고, 이를 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 식각 및 스트립 등 일련의 단위공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 상기 게이트 물질층(105) 상부로 각 화소영역(P)의 경계에 일방향으로 연장하는 게이트 배선(118)을 형성 한다.
동시에, 본 발명의 실시예에 있어서 가장 특징적인 것으로, 상기 순수 폴리실리콘의 액티브층(115)의 중앙부에 대응하여 아일랜드 형태의 에치스토퍼(120)를 형성한다. 이러한 게이트 배선(118)을 이루는 동일한 금속물질로 이루어지는 에치스토퍼(120)는 실질적으로 에치스토퍼(120)의 역할을 할 뿐 아니라 추후 형성되는 층간절연막(도 4l의 125)에 구비되는 반도체층 콘택홀(126)의 면적을 줄이는 수단이 되는 것이 특징이다.
한편, 상기 게이트 배선(118)과 에치스토퍼(120)를 형성함과 더불어 상기 게이트 패드부(GPA)에 있어서는 상기 게이트 금속층(105) 위로 상기 게이트 배선(118)의 일끝단과 연결된 게이트 패드전극(119)을 형성하고, 상기 데이터 패드부(DPA)에 있어서는 상기 게이트 금속층(105) 위로 상기 게이트 배선(118)을 이루는 동일한 물질로서 데이터 패드전극(121)을 형성한다.
이때, 상기 게이트 배선(118)과 에치스토퍼(120)와 게이트 및 데이터 패드전극(119, 121)은 전술한 금속물질 중 하나의 금속물질만으로 이루어져 단일층 구조를 이룰 수도 있으며, 또는 서로 다른 2개 이상의 금속물질을 증착함으로서 이중층 또는 3중층 구조를 이룰 수도 있다. 일례로 이중층 구조의 경우 알루미늄 합금(AlNd)/몰리브덴(Mo)로 이루어질 수 있으며, 3중층의 경우 몰리브덴(Mo)/알루미늄 합금(AlNd)/몰리브덴(Mo)로 이루어질 수 있다. 도면에 있어서는 편의상 단일층 구조의 게이트 배선(118)과 에치스토퍼(120)와 게이트 및 데이터 패드전극(119, 121)을 도시하였다.
다음, 도 4h에 도시한 바와 같이, 상기 게이트 배선(118)과 게이트 및 데이터 패드전극(119, 121) 외측으로 노출된 상기 게이트 물질층(도 4g의 105)을 제거한다. 따라서, 상기 게이트 금속층(도 4g의 105)이 패터닝 됨으로써 각 화소영역(P) 내에서 게이트 전극(107)을 이루며, 상기 게이트 배선(118)과 게이트 및 데이터 패드전극(119, 121) 하부에 남게되는 부분은 각각 게이트 배선(118)과 게이트 및 데이터 패드전극(119, 121)의 하부층(118b, 119b, 121b)을 이루며, 상기 제 1 금속물질로 이루어진 상기 게이트 배선과 게이트 및 데이터 패드전극 부분은 각각 상부층(118a, 119a, 121a)을 이룬다.
전술한 바와같이, 진행되는 본 발명의 특성 상 상기 게이트 배선(118)과 게이트 및 데이터 패드전극(119, 121)은 이중층 이상의 다중층 구조를 갖는 것이 특징이다.
다음, 도 4i에 도시한 바와 같이, 상기 순수 폴리실리콘의 액티브층(118) 및 이의 상부에 형성된 에치스토퍼(120)와 상기 게이트 배선(118)과 게이트 및 데이터 패드전극(119, 121) 위로 상기 기판(101) 전면에 절연물질 예를 들면 무기절연물질로서 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 중 하나를 증착하거나 또는 유기절연물질로서 포토아크릴(photo acryl) 또는 벤조사이클로부텐(BCB) 중 하나를 도포함으로써 제 2 절연층(미도시)을 형성한다.
이후, 상기 기판(101) 전면에 형성된 상기 제 2 절연층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 상기 각 소자영역(TrA)에 있어서는 순수 폴리실리콘의 액티브층(115)의 중앙부에 위치하는 상기 에치스토퍼(120)와 각각 이격하여 상기 폴리실리콘의 액티브층(115)을 노출시키는 제 1 및 제 2 반도체층 콘택홀(126a, 126b)을 구비한 층간절연막(125)을 형성 한다.
이러한 방법에 의해 층간절연막(125)을 형성함으로서 실질적으로 상기 층간절연막(125)은 상기 소자영역(TrA)에 대해 실질적으로 상기 순수 폴리실리콘의 액티브층(115) 및 이의 중앙부에 위치하는 에치스토퍼(120)에 대응하여 하나의 개구(oa)를 갖는 형태가 되므로, 종래의 액티브층에 대응하여 상기 액티브층의 중앙부를 기준으로 이격하는 형태로 2개의 개구를 갖도록 형성하는 것 대비 안정적으로 그리고 그 개구의 면적을 작게 형성할 수 있는 것이 특징이다.
도 5는 비교예로서 층간절연막에 제 1 및 제 2 반도체층 콘택홀이 구비된 것을 특징으로 하는 어레이 기판의 박막트랜지스터에 대한 평면도이며, 도 6은 본 발명의 제 1 실시예에 따른 어레이 기판의 박막트랜지스터가 형성된 부분에 대한 평면도이다.
절연층을 내에 홀 또는 개구를 형성하기 위해서는 그 상부에 포토레지스트 패턴을 형성하고 포토레지스트 패턴 외부로 노출된 절연층 부분을 식각함으로써 이루어지게 되는데, 포토레지스트 패턴 형성의 오차 그리고 식각 공정 진행시 식각률 등을 고려할 때, 개구 또는 홀을 안정적으로 형성하기 위해서는 최소 개구의 폭은 5㎛ 이상이 되어야 한다.
따라서, 비교예에서와 같이 층간절연막이 액티브층(315)에 대해 이격하는 형태로 각각 2개의 반도체층 콘택홀(323a, 323b)이 구비된 구조를 갖는 경우, 상기 반도체층 콘택홀(323a, 323b)은 안정적으로 형성되기 위해 각각 최소 5㎛ 정도의 폭(w1)을 갖도록 해야 한다.
하지만, 본 발명에 따른 제조 방법에 있어서는 이미 액티브층(115)의 중앙부에 대응해서 에치스토퍼(미도시)가 형성되어 있으므로 상기 에치스토퍼(120)와 중첩하여 이의 양측에 대해서 상기 액티브층(115)을 노출시키는 형태로 하나의 개구(op)만을 형성하게 되면 자연적으로 상기 에치스토퍼(미도시)와 더불어 이의 양측으로 제 1 및 제 2 반도체층 콘택홀(126a, 126b)이 구비될 수 있으며, 이때 상기 에치스토퍼(미도시)를 노출시키는 개구(op)는 안정적인 홀 형성을 위해 요구되는 최소폭인 5㎛ 이상이 되므로 이후 이의 크기는 자유롭게 설계될 수 있다.
따라서, 만약 상기 에치스토퍼(미도시)의 폭이 10㎛라 가정하면 상기 제 2 절연층(미도시) 내에 형성되는 개구(op)를 14㎛ 정도의 폭(w2)을 갖도록 형성하게 되면 상기 에치스토퍼(미도시) 양측으로 각각 2㎛의 폭(w3)을 갖는 반도체층 콘택홀(126a, 126b)이 형성됨을 알 수 있다. 이 경우 상기 반도체층 콘택홀(126a, 126b)은 그 폭(w3)이 비교예의 각각 형성하는 반도체층 콘택홀(도 5의 323a, 323b)의 폭(w1) 대비 월등히 작아지게 된다.
이러한 이유로서, 본 발명에 따른 어레이 기판은 상기 반도체층 콘택홀(126a, 126b) 형성을 위해 요구되는 최소폭이 줄어들게 되므로 이러한 반도체층 콘택홀(126a, 126b)과 중첩하도록 형성되는 게이트 전극(107)과 소스 및 드레인 전극(133, 136)의 폭 또한 줄일 수 있으며, 이로 인해 박막트랜지스터의 면적을 줄일 수 있으므로 개구율을 향상시키는 효과가 있다.
나아가 게이트 전극(107)과 소스 및 드레인 전극(133, 136)의 폭이 줄어들게 되므로 자연적으로 게이트 전극(107)과 소스 전극(133), 게이트 전극(107)과 드레인 전극(136)간 서로 중첩되는 면적 또한 줄어들게 된다.
비교예의 경우, 도 5를 참조하며, 소스 및 드레인 전극(333, 336) 각각과 게이트 전극(307)의 중첩영역의 면적은 11700㎛2 정도가 되었지만, 본 발명의 실시예의 경우, 도 6을 참조하면, 소스 및 드레인 전극(133, 136) 각각과 게이트 전극(107)의 중첩영역의 면적은 6000㎛2가 되었음을 알 수 있었다.
따라서, 이들 중첩하는 소스 전극(133)과 게이트 전극(107), 드레인 전극(136)과 게이트 전극(107)간 발생되는 기생용량 또한 줄어들게 되므로 박막트랜지스터의 스위칭 특성을 향상시키는 효과가 있다.
다음, 도 4j에 도시한 바와 같이, 상기 순수 폴리실리콘의 액티브층(115)의 양측 표면을 각각 노출시키는 제 1 및 제 2 반도체층 콘택홀(126a, 126b)이 구비된 기판(101)에 있어 상기 층간절연막(125)과 에치스토퍼(120) 위로 전면에 불순물 비정질 실리콘을 증착하여 100Å 내지 300Å 정도의 두께를 갖는 제 2 불순물 비정질 실리콘층(미도시)을 형성한다.
이때, 상기 층간절연막(125)과 에치스토퍼(120) 위로 상기 제 2 불순물 비정질 실리콘층(미도시)을 형성하기 전에 BOE(buffered oxide etchant) 세정을 실시할 수도 있다. 이는 상기 제 1 및 제 2 반도체층 콘택홀(126a, 126b)을 통해 노출된 상기 순수 폴리실리콘의 액티브층(115) 표면이 공기 중에 노출됨으로서 형성될 수 있는 자연 산화막(미도시)을 완전히 제거하기 위함이다.
한편, 상기 층간절연막(125)과 에치스토퍼(120) 위로 상기 제 2 불순물 비정질 실리콘층(미도시)을 형성하기 전에 상기 기판(101) 전면에 순수 비정질 실리콘을 우선적으로 증착하여 50Å 내지 300Å 정도 두께의 배리어층(미도시)을 더욱 형성할 수도 있다. 이때, 순수 비정질 실리콘으로 이루어진 배리어층(미도시)을 형성하는 이유는 상기 배리어층(미도시)이 상기 순수 폴리실리콘의 액티브층(115)과 상기 제 2 불순물 비정질 실리콘층(미도시)의 사이에 개재됨으로써 이들 두 층(115, 미도시)간의 접합력을 향상시키기 위함이다. 즉, 상기 순수 폴리실리콘의 액티브층(115)과의 접합력은 불순물 비정질 실리콘보다는 순수 비정질 실리콘이 더욱 우수하기 때문이다. 하지만, 상기 순수 비정질 실리콘으로 이루어진 배리어층(미도시)은 반드시 형성할 필요는 없으며, 생략할 수 있다.
다음, 상기 제 2 불순물 비정질 실리콘층(미도시) 위로 제 2 금속물질 예를 들면, 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 크롬(Cr), 몰리브덴(Mo) 또는 몰리티타늄(MoTi)을 포함하는 몰리브덴 합금 중 어느 하나 또는 둘 이상을 연속하여 증착함으로써 단일층 또는 이중층 이상의 구조를 갖는 제 2 금속층(미도시)을 형성한다. 도면에 있어서는 편의상 상기 제 2 금속층(미도시)이 단일층 구조를 갖는 것을 도시하였다.
다음, 상기 제 2 금속층(미도시)과 그 하부에 위치한 제 2 불순물 비정질 실리콘층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 상기 층간절연막(125) 위로 각 화소영역(P)의 경계에 데이터 배선(130)을 형성한다.
동시에 상기 소자영역(TrA)에 있어서는 상기 층간절연막(125)과 에치스토퍼(120) 위로 상기 에치스토퍼(120) 상에서 서로 이격하는 소스 및 드레인 전극(133, 136)을 형성하고, 상기 소스 및 드레인 전극(133, 136)의 하부에 불순물 비정질 실리콘으로 이루어진 오믹콘택층(127)을 형성한다. 이때, 상기 오믹콘택층(127)은 각각 상기 제 1 및 제 2 반도체층 콘택홀(123)을 통해 상기 순수 폴리실리콘의 액티브층(115)과 접촉하도록 한다.
한편, 순수 비정질 실리콘으로 이루어진 상기 배리어층(미도시)을 형성한 경우는 상기 서로 이격하는 오믹콘택층(127)과 상기 순수 폴리실리콘의 액티브층(115) 사이에 상기 오믹콘택층(127)과 동일한 평면적을 가지며 완전 중첩된 형태로 배리어 패턴(미도시)이 형성되게 된다.
상기 소자영역(TrA)에 형성된 상기 소스 전극(133)과 상기 데이터 배선(130)은 서로 연결되도록 형성하며, 서로 이격하는 상기 소스 및 드레인 전극(133, 136) 각각의 하부에 형성되는 상기 오믹콘택층(127)은 상기 소스 및 드레인 전극(133, 136) 각각과 동일한 평면형태 및 평면적을 가지고 완전 중첩하며 형성되는 것이 특징이다.
전술한 바와 같은 공정 진행에 의해 상기 데이터 배선(130)의 하부에는 불순물 비정질 실리콘으로 이루어진 더미패턴(128)이 형성되는 것이 특징이다.
한편, 본 발명의 제 1 실시예의 경우, 상기 데이터 배선(130)과 소스 및 드레인 전극(133, 136)과 오믹콘택층(127)을 형성하는 과정에서 박막트랜지스터(도 4l의 Tr)의 온(on) 상태에서 채널이 형성되는 순수 폴리실리콘의 액티브층(115)의 중앙부에 대응해서는 에치스토퍼(120)가 형성되어 있으므로 상기 소스 및 드레인 전극(133, 136) 형성 후, 상기 오믹콘택층(127)의 패터닝을 위한 건식식각 진행 시 상기 순수 폴리실리콘의 액티브층(115)은 전혀 영향을 받지 않게 되는 것이 특징이다.
따라서, 종래기술에서 언급한 문제점인 오믹콘택층 패터닝을 위한 건식식각 진행에 의한 채널이 형성되는 부분의 액티브층(115)의 표면 손상 등은 발생하지 않음을 알 수 있다.
이후, 상기 소스 및 드레인 전극(133, 136) 사이로 노출된 에치스토퍼(120)를 습식식각을 진행하여 제거함으로써 상기 소스 및 드레인 전극(133, 136) 사이로 순수 폴리실리콘의 액티브층(115)을 노출시킨다. 이때, 상기 에치스토퍼(120)는 금속물질로 이루어진 것이 특징이므로 상기 에치스토퍼(120)를 이루는 금속물질과 반응하는 식각액을 이용하여 습식식각을 진행함으로써 상기 에치스토퍼(120)가 부분적으로 제거되어 노출되는 순수 폴리실리콘의 액티브층(115)은 전혀 영향을 받지 않으므로 건식식각을 진행함으로써 발생되는 액티브층 표면 손상 및 두께 줄어듦에 의한 소자 특성 저하 등의 문제는 발생하지 않는 것이 특징이다.
상기 에치스토퍼(120)의 식각 시 소스 및 드레인 전극(133, 136)과 데이터 배선(130) 상부에는 마스크 공정 특성 상 포토레지스트 패턴(미도시)이 위치한 상태이므로 이들 구성요소가 함께 식각되는 등의 문제는 발생되지 않는다.
이때, 상기 에치스토퍼(120)는 상기 소스 및 드레인 전극(133, 136)과 중첩하는 부분에는 여전히 남아있게 되지만, 상기 액티브층(115)의 중앙부를 노출시키며 서로 이격하는 상태이므로 전기적 연결은 이루어지지 않으므로 문제되지 않는다.
이후, 상기 소스 및 드레인 전극(133, 136)과 데이터 배선(130) 상부에 남아있는 포토레지스트 패턴(미도시)을 스트립(strip)을 진행하여 제거함으로써 상기 데이터 배선(130)과 소스 및 드레인 전극(133, 136)을 노출시킨다.
한편, 전술한 단계까지의 공정 진행에 의해 상기 소자영역(TrA)에 순차 적층된 상기 게이트 전극(105)과, 게이트 절연막(109)과, 순수 폴리실리콘의 액티브층(115)과, 층간절연막(125)과, 서로 이격하는 에치스토퍼(120)와, 불순물 비정질 실리콘의 오믹콘택층(127)과, 소스 및 드레인 전극(133, 136)은 박막트랜지스터(Tr)를 이룬다. 이때, 상기 오믹콘택층(127)과 순수 폴리실리콘의 액티브층(115) 사이에 배리어층(미도시)까지 함께 형성되는 경우, 상기 배리어층(미도시)까지 더불어 박막트랜지스터를 이루게 된다.
한편, 도면에 나타나지는 않았지만, 전술한 어레이 기판(101)을 유기전계 발광소자용 어레이 기판으로 제조하는 경우, 상기 데이터 배선(130)과 나란하게 상기 데이터 배선(130)이 형성된 동일한 층에 상기 데이터 배선(130)과 소정간격 이격하며 전원배선(미도시)을 더욱 형성할 수도 있으며, 각 화소영역(P)에는 상기 데이터 배선(130) 및 게이트 배선(118)과 연결된 상기 박막트랜지스터(Tr)(이는 스위칭 박막트랜지스터를 이룸) 이외에 이와 동일한 구조를 가지며 상기 전원배선(미도시) 및 상기 스위칭 박막트랜지스터(Tr)와 연결된 구동 박막트랜지스터(미도시)를 더욱 형성할 수도 있다.
다음, 도 4k에 도시한 바와 같이, 상기 데이터 배선(130)과 소스 및 드레인 전극(133, 136)과 오믹콘택층(127)이 형성된 기판(101)에 대해 상기 소스 및 드레인 전극(133, 136) 위로 절연물질 일례로 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 등의 무기절연물질을 증착하거나 또는 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl) 등의 유기절연물질을 도포함으로서 상기 기판(101) 전면에 보호층(140)을 형성 한다.
이후, 상기 보호층(140)에 대해 마스크 공정을 진행함으로써 이를 패터닝하여 상기 박막트랜지스터(Tr)의 드레인 전극(136)을 노출시키는 드레인 콘택홀(143)을 형성 한다.
이때, 상기 보호층(140)의 패터닝 시, 상기 드레인 콘택홀(143) 이외에 상기 게이트 및 데이터 패드부(GPA, DPA)에 있어서 상기 층간절연막(125)까지 함께 패터닝함으로써 상기 게이트 패드전극(119)을 노출시키는 게이트 패드 콘택홀(145)과, 상기 데이터 패드전극(121)의 양 끝단을 각각 노출시키는 데이터 패드 콘택홀(146) 및 보조 데이터 패드 콘택홀(147)과 상기 데이터 배선(130)의 일 끝단을 데이터 배선 콘택홀(148)을 형성 한다.
다음, 도 4l에 도시한 바와 같이, 상기 보호층(140) 위로 도전성 물질 예를 들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO) 등의 투명 도전성 물질을 증착하거나 또는 금속물질 일례로 몰리티타늄(MoTi) 등의 몰리브덴 합금(Mo Alloy)을 증착함으로써 도전성 물질층(미도시)을 형성하고, 이에 대해 마스크 공정을 진행함으로써 각 화소영역(P) 내에 상기 드레인 콘택홀(145)을 통해 상기 드레인 전극(136)과 접촉하는 화소전극(150)을 형성 한다.
동시에, 상기 게이트 패드부(GPA)에 있어서는 상기 보호층(140) 위로 상기 게이트 패드 콘택홀(145)을 통해 상기 게이트 패드전극(119)과 접촉하는 게이트 보조 패드전극(153)을 형성하고, 상기 데이터 패드부(DPA)에 있어서도 상기 보호층(140) 위로 상기 데이터 패드 콘택홀(146)을 통해 상기 데이터 패드전극(121)과 접촉하는 데이터 보조 패드전극(156)을 형성하고 동시에 상기 데이터 패드전극(121)을 노출시키는 보조 데이터 패드 콘택홀(147)과 상기 데이터 배선(130)의 일 끝단을 노출시키는 데이터 배선 콘택홀(148)을 통해 상기 데이터 패드전극(121) 및 상기 데이터 배선(130)과 동시에 접촉하는 데이터 연결패턴(159)을 형성함으로써 본 발명의 제 1 실시예에 따른 어레이 기판(101)을 완성한다.
한편, 이러한 본 발명의 제 1 실시예에 있어서는 상기 데이터 패드전극(121)과 데이터 배선(130)을 이원화하여 각각 다른 층에 형성되며, 이들 두 구성요소(121, 130)를 전기적으로 연결시키는 데이터 연결패턴(159)을 형성하는 것을 보이고 있지만, 변형예로서 상기 데이터 패드전극(121)은 상기 데이터 배선(130)을 형성하는 단계에서 상기 데이터 배선(130)과 연결되도록 형성함으로써 상기 데이터 연결패턴(159)을 생략할 수도 있다.
한편, 도면에 나타나지 않았지만, 상기 각 화소영역(P)에 구동 박막트랜지스터(미도시)가 구성되는 경우, 상기 소자영역 (TrA)에 형성되는 상기 박막트랜지스터(Tr)(스위칭 박막트랜지스터를 이룸)의 드레인 전극(136)은 상기 화소전극(170)과 접촉하지 않고, 대신 상기 구동 박막트랜지스터(미도시)의 드레인 전극(미도시)이 상기 화소전극(170)과 접촉하여 전기적으로 연결되도록 형성한다. 이렇게 소자영역(TrA)에 상기 게이트 및 데이터 배선(118, 130)과 연결된 박막트랜지스터(Tr)(스위칭 박막트랜지스터를 이룸)와 화소영역(P)에 구동 박막트랜지스터(미도시)가 형성되는 경우, 이러한 구성을 갖는 어레이 기판은 유기전계 발광 소자용 어레이 기판을 이루게 된다.
또한, 유기전계 발광소자용 어레이 기판으로 제조되는 경우, 도면에 나타내지 않았지만, 상기 화소전극(150)과 상기 박막트랜지스터(Tr) 위로 유기절연물질을 도포하여 유기절연층(미도시)을 형성하고, 이에 대해 마스크 공정을 진행하여 패터닝함으로써 상기 각 화소영역(P)의 경계를 따라 상기 화소전극(150)의 테두리와 중첩하는 형태로 뱅크(미도시)를 형성하는 공정을 더욱 진행할 수 있다.
전술한 본 발명의 제 1 실시예에 따라 제조된 어레이 기판은 총 6회의 패터닝 공정을 진행함으로써 총 6회의 마스크 공정을 통해 제조됨을 특징으로 함으로서 8 또는 9 마스크 공정을 진행하는 종래의 폴리실리콘을 액티브층으로 하는 박막트랜지스터를 구비한 어레이 기판의 제조 방법 대비 2회 내지 3회의 마스크 공정수를 줄일 수 있는 것이 특징이다.
나아가, 각 화소영역 내에 소자영역에 있어서 층간 절연막에 구비되는 반도체 콘택홀의 면적을 줄임으로써 박막트랜지스터의 면적을 줄여 화소영역의 개구율을 향상시킬 수 있으며, 반도체층 콘택홀의 면적이 줄어듬으로서 해서 상기 반도체층 콘택홀을 충분히 덮을 수 있도록 형성되는 소스 및 드레인 전극의 면적을 줄일 수 있으므로 소스 및 드레인 전극과 게이트 전극의 중첩에 의해 발생하는 기생용량을 최소화하여 박막트랜지스터의 특성을 향상시킬 수 있는 것이 특징이다.
도 7a 내지 도 7c는 본 발명의 제 2 실시예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역과 게이트 패드부 및 데이터 패드부에 대한 제조 단계별 공정 단면도이다.
본 발명의 제 2 실시예에 따른 어레이 기판의 제조 방법은 데이터 배선과 소스 및 드레인 전극을 형성하는 단계까지는 제 1 실시예와 거의 동일하므로 상기 데이터 배선과 소스 및 드레인 전극을 형성하는 단계까지는 차별점이 있는 부분에 대해 간단히 설명하고, 마스크 공정 차이가 발생하는 상기 데이터 배선과 소스 및 드레인 전극을 형성한 이후의 단계를 위주로 하여 설명한다. 편의를 위해 제 1 실시예와 동일한 구성요소에 대해서는 100을 더하여 도면부호를 부여하였다.
우선, 도 7a에 도시한 바와 같이, 제 1 실시예에 제시된 도 4a 내지 도 4h까지의 단계를 동일하게 진행하여 순수 폴리실리콘의 액티브층(215)과 에치스토퍼(220)와 다중층 구조의 게이트 배선(218)과 게이트 및 데이터 패드전극(219, 221)을 형성한다.
이후, 상기 순수 폴리실리콘의 액티브층(215)과 에치스토퍼(220)와 게이트 배선(218)과 게이트 및 데이터 패드전극(219, 221) 위로 상기 기판(201) 전면에 절연물질 예를 들면 무기절연물질로서 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 중 하나를 증착하거나 또는 유기절연물질로서 포토아크릴(photo acryl) 또는 벤조사이클로부텐(BCB) 중 하나를 도포함으로써 제 2 절연층(미도시)을 형성한다.
이후, 상기 제 2 절연층(미도시)을 마스크 공정을 진행하여 패터닝하여 각 소자영역(TrA)에 상기 에치스토퍼(220)를 포함하여 이의 외측으로 노출된 상기 순수 폴리실리콘의 액티브층(215)을 노출시키는 하나의 개구(oa)를 형성함으로써 상기 제 1 및 제 2 반도체층 콘택홀(226a, 226b)을 구비함과 동시에 게이트 패드부(GPA)에 있어서는 상기 게이트 패드전극(219)을 노출시키는 게이트 패드 콘택홀(245)과, 상기 데이터 패드부(DPA)에 있어서는 상기 데이터 패드전극(221) 일 끝단 및 타끝단을 각각 노출시키는 데이터 패드 콘택홀(246) 및 보조 데이터 패드 콘택홀(247)을 갖는 층간절연막(225)을 형성한다.
이렇게 층간절연막(225)에 상기 에치스토퍼(220)와 더불어 상기 제 1 및 제 2 반도체층 콘택홀(226a, 226b)을 형성함과 동시에 상기 게이트 패드 콘택홀(245), 데이터 패드 콘택홀(246) 및 보조 데이터 패드 콘택홀(247)을 형성하는 것은 본 발명의 제 2 실시예에 따른 어레이 기판의 제조 특성 상 이후 단계에서 보호층을 형성하지 않기 때문이다.
다음, 도 7b에 도시한 바와 같이, 상기 에치스토퍼(220)와 더불어 제 1 및 제 2 반도체층 콘택홀(226a, 226b)이 구비됨과 동시에 상기 게이트 패드 콘택홀(245), 데이터 패드 콘택홀(246) 및 보조 데이터 패드 콘택홀(247)이 구비된 상기 층간절연막(225) 위로 불순물 비정질 실리콘과 제 2 금속물질을 순차적으로 증착하여 제 2 불순물 비정질 실리콘층(미도시) 및 제 2 금속층(미도시)을 형성하고, 이를 마스크 공정을 진행하여 패터닝함으로써 제 1 실시예와 동일하게 상기 게이트 배선(218)과 교차하여 화소영역(P)을 정의하는 데이터 배선(230)을 형성하고, 동시에 상기 소자영역(TrA)에 서로 이격하며 상기 제 1 및 제 2 반도체층 콘택홀(226a, 226b)을 통해 상기 순수 폴리실리콘의 액티브층(215)과 접촉하는 오믹콘택층(227)과 이의 상부로 서로 이격하는 소스 및 드레인 전극(233, 236)을 형성한다. 이때, 상기 오믹콘택층(227)과 상기 액티브층(215) 사이에 순수 비정질 실리콘으로 이루어진 배리어층(미도시)을 더욱 형성할 수도 있다.
이후, 상기 소스 및 드레인 전극(233, 236) 사이로 노출된 상기 에치스토퍼(220)를 습식식각을 진행하여 제거함으로써 상기 순수 폴리실리콘의 액티브층(215)을 노출시킨다.
다음, 도 7c에 도시한 바와 같이, 상기 소스 및 드레인 전극(233, 236)과 데이터 배선(230) 위로 도전성 물질 예를 들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO) 등의 투명 도전성 물질을 증착하거나, 또는 상기 소스 및 드레인 전극(233, 236)을 이루는 금속물질과 선택비가 매우 차이가 있어 상기 소스 및 드레인 전극(233, 236)에 별 영향없이 식각될 수 있는 금속물질)을 증착하여 도전성 물질층(미도시)을 형성 한다.
일례로 상기 소스 및 드레인 전극(233, 236)이 알루미늄(Al) 또는 알루미늄 합금(AlNd)으로 이루어진 경우, 습식식각 진행 시 그 식각액 성분이 전혀 다르며 건식식각으로 진행될 수도 있는 몰리브덴(Mo) 또는 몰리티타늄(MoTi)으로 상기 도전성 물질층(미도시)을 이룰 수 있다.
이후, 상기 도전성 물질층(미도시)에 대해 마스크 공정을 실시하여 패터닝하여 각 화소영역(P) 별로 상기 드레인 전극(236)의 일 끝단과 직접 접촉하는 화소전극(250)을 형성 한다.
동시에 게이트 패드부(GPA)에 있어서는 상기 층간절연막(225) 상부로 상기 게이트 패드 콘택홀(245)을 통해 상기 게이트 패드전극(219)과 접촉하는 게이트 보조 패드전극(253)을 형성하며, 데이터 패드부(DPA)에 있어서는 상기 층간절연막(225) 위로 상기 데이터 패드 콘택홀(246)을 통해 상기 데이터 패드전극(221)의 일 끝단과 접촉하는 데이터 보조 패드전극(256)을 형성하고, 동시에 상기 데이터 배선(230)의 일 끝단 및 상기 보조 데이터 패드 콘택홀(247)을 통해 노출된 상기 데이터 패드전극(221)의 타 끝단과 동시에 접촉하는 데이터 연결패턴(259)을 형성함으로서 본 발명의 제 2 실시예에 따른 어레이 기판(201)을 완성할 수 있다.
이때, 도면에 나타내지 않았지만, 상기 어레이 기판의 유기전계 발광소자용 어레이 기판으로 제작되는 경우, 제 1 실시예에서 설명한 바와 같이 전원배선과 구동 박막트랜지스터(미도시) 및 뱅크(미도시)가 더욱 형성될 수 있음은 자명하다.
이러한 제 2 실시예의 경우, 제 1 실시예 대비 보호층을 형성하는 단계와 상기 보호층 내에 드레인 콘택홀을 형성하기 위한 1회의 마스크 공정이 생략될 수 있으므로 제 1 실시예 대비 1회의 마스크 공정을 저감할 수 있는 것이 특징이다.
101 : (어레이)기판 102 : 버퍼층
107 : 게이트 전극 109 : 게이트 절연막
115 : 순수 폴리실리콘의 액티브층 118 : 게이트 배선
118a, 119a, 121a : 상부층 118b, 119b, 121b : 하부층
119 : 게이트 패드전극 120 : 에치스토퍼
121 : 데이터 패드전극 125 : 층간절연막
126a, 126b : 제 1 및 제 2 반도체층 콘택홀
DPA : 데이터 패드부 GPA : 게이트 패드부
oa : 개구 P : 화소영역
TrA : 소자영역

Claims (11)

  1. 소자영역을 포함하는 화소영역이 정의된 기판 상에 게이트 금속층을 형성하는 단계와;
    상기 게이트 금속층 위로 상기 소자영역에 순차 적층된 아일랜드 형태로 그 측면이 계단 형태를 갖도록 게이트 절연막과, 순수 폴리실리콘의 액티브층을 형성하는 단계와;
    상기 게이트 물질층 위로 제 1 금속층을 전면에 형성하고 상기 제 1 금속층 및 상기 게이트 금속층을 패터닝함으로써 다중층 구조를 갖는 게이트 배선과, 상기 소자영역에 상기 게이트 배선과 연결된 게이트 전극을 형성하고, 동시에 상기 액티브층 상부로 에치스토퍼를 형성하는 단계와;
    상기 게이트 배선과 상기 에치스토퍼 위로 각 화소영역 내에 상기 에치스토퍼와 상기 에치스토퍼 외측으로 노출된 상기 액티브층을 노출시키는 하나의 개구를 형성함으로서 상기 에치스토퍼와 더불어 이의 양측으로 상기 액티브층을 각각 노출시키는 2개의 반도체층 콘택홀을 구비하는 층간절연막을 형성하는 단계와;
    상기 층간절연막과 에치스토퍼 위로 상기 반도체층 콘택홀을 통해 상기 액티브층과 각각 접촉하며 서로 이격하는 불순물 비정질 실리콘의 오믹콘택층과 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 상의 상기 화소영역의 경계에 상기 소스 전극과 연결되며 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계와;
    상기 소스 및 드레인 전극 사이로 노출된 상기 에치스토퍼를 제거하는 단계와;
    상기 데이터 배선과 소스 및 드레인 전극 위로 투명도전성 물질을 증착하고 패터닝함으로써 각 화소영역 내에 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 다중층 구조를 갖는 게이트 배선과, 상기 소자영역에 상기 게이트 배선과 연결되는 상기 게이트 전극을 형성하는 단계는,
    상기 게이트 배선의 일끝단과 연결되며 상기 게이트 배선과 동일한 다중층 구조를 갖는 게이트 패드전극과, 상기 데이트 배선의 일 끝단과 연결되며 상기 게이트 배선과 동일한 다중층 구조를 갖는 데이트 패드전극을 형성하는 단계를 포함하며,
    상기 층간절연막을 형성하는 단계는, 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과, 상기 데이터 패드전극의 일 끝단 및 타 끝단을 각각 노출시키는 데이터 패드 콘택홀 및 보조 데이터 패드 콘택홀을 형성하는 단계를 포함하며,
    상기 화소전극을 형성하는 단계는, 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극과, 상기 보조 데이터 패드 콘택홀을 통해 상기 데이터 패드전극 및 상기 데이터 배선의 일끝단과 동시에 접촉하는 연결패턴을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
  3. 제 1 항에 있어서,
    상기 화소전극을 형성하기 전에, 상기 층간절연막 위로 상기 기판 전면에 보호층을 형성하고, 이를 패터닝함으로써 상기 드레인 전극을 노출시키는 드레인 콘택홀을 형성하는 단계를 포함하며,
    상기 화소전극은 상기 드레인 콘택홀을 통해 상기 드레이 전극과 접촉하도록 형성하는 것이 특징인 어레이 기판의 제조 방법.
  4. 제 3 항에 있어서,
    상기 다중층 구조를 갖는 게이트 배선과, 상기 소자영역에 상기 게이트 배선과 연결되는 게이트 전극을 형성하는 단계는,
    상기 게이트 배선의 일끝단과 연결되며 상기 게이트 배선과 동일한 다중층 구조를 갖는 게이트 패드전극과, 상기 데이트 배선의 일 끝단과 연결되며 상기 게이트 배선과 동일한 다중층 구조를 갖는 데이트 패드전극을 형성하는 단계를 포함하며,
    상기 보호층을 형성하는 단계는,
    상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과, 상기 데이터 패드전극의 일 끝단 및 타 끝단을 각각 노출시키는 데이터 패드 콘택홀 및 보조 데이터 패드 콘택홀과 상기 데이터 배선의 일 끝단을 노출시키는 데이터 배선 콘택홀을 형성하는 단계를 포함하며,
    상기 화소전극을 형성하는 단계는, 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극과, 상기 보조 데이터 패드 콘택홀과 데이터 배선 콘택홀을 통해 상기 데이터 패드전극 및 상기 데이터 배선의 일끝단과 동시에 접촉하는 연결패턴을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 게이트 금속층은 800℃ 이상의 고용융점을 갖는 금속물질로 이루어지는 것이 특징인 어레이 기판의 제조 방법.
  6. 제 5 항에 있어서,
    상기 고 용융점을 갖는 금속물질은 몰리브덴(Mo), 몰리 티타늄(MoTi)을 포함하는 몰리브덴 합금(Mo alloy), 구리(Cu), 구리 합금(Cu Alloy) 중 어느 하나인 것이 특징인 어레이 기판의 제조 방법.
  7. 제 1 항 또는 제 3 항에 있어서,
    상기 게이트 금속층 위로 상기 소자영역에 순차 적층된 아일랜드 형태로 그 측면이 계단 형태를 갖도록 상기 게이트 절연막과, 순수 폴리실리콘의 액티브층을 성하는 단계는,
    상기 게이트 금속층 위로 전면에 제 1 절연층과 순수 비정질 실리콘층을 순차적으로 형성하는 단계와;
    결정화 공정을 진행하여 상기 순수 비정질 실리콘층을 순수 폴리실리콘층으로 결정화 하는 단계와;
    상기 순수 폴리실리콘층 위로 제 1 두께를 갖는 제 1 포토레지스트 패턴과 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와;
    상기 제 1 및 2 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘층과 제 1 절연층을 제거함으로써 상기 게이트 금속층 상에 순차적으로 아일랜트 형태로 게이트 절연막과 순수 폴리실리콘 패턴을 형성하는 단계와;
    애싱(ashing)을 진행하여 상기 제 2 두께의 제 2 포토레지스트 패턴을 제거함으로서 상기 순수 폴리실리콘 패턴의 일측 표면을 노출시키는 단계와;
    상기 제 2 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘 패턴을 제거함으로써 상기 게이트 절연막 상에 상기 순수 폴리실리콘의 액티브층 형성하는 단계와;
    상기 제 2 포토레지스트 패턴을 제거하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  8. 제 1 항 또는 제 3 항에 있어서,
    상기 개구는 상기 에치스토퍼보다 넓은 폭을 가지며, 상기 에치스토퍼와 상기 층간절연막에 의해 구현되는 상기 반도체층 콘택홀은 그 폭이 5㎛보다 작은 것이 특징인 어레이 기판의 제조 방법.
  9. 제 1 항 또는 제 3 항에 있어서,
    상기 층간절연막 위로 상기 오믹콘택층 하부에 순수 비정질 실리콘으로 이루어지며, 50Å 내지 300Å의 두께를 가지며, 상기 반도체층 콘택홀을 통해 상기 액티브층과 각각 접촉하며, 서로 이격하는 배리어층을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
  10. 제 1 항 또는 제 3 항에 있어서,
    상기 오믹콘택층을 형성하기 이전에 상기 반도체층 콘택홀을 통해 노출된 상기 액티브층 표면의 산화막 제거를 위한 BOE(Buffered Oxide Etchant) 세정을 실시하는 단계를 포함하는 어레이 기판의 제조 방법.
  11. 제 1 항 또는 제 3 항에 있어서,
    상기 게이트 금속층을 형성하기 전에 상기 기판 전면에 버퍼층을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
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