KR20150135673A - 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 본 발명에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판은, 기판; 상기 기판 위에서 가로 방향으로 진행하는 게이트 배선 및 상기 게이트 배선에서 분기하는 게이트 전극; 상기 게이트 배선 및 상기 게이트 전극을 덮는 게이트 절연막; 상기 게이트 절연막 위에서 상기 게이트 전극과 중첩하는 반도체 층; 상기 게이트 절연막 위에서 상기 게이트 배선과 교차하는 데이터 배선; 상기 데이터 배선의 일부 및 상기 반도체 층의 일측부를 노출하는 소스 콘택홀 및 상기 반도체 층의 타측부를 노출하는 화소 콘택홀을 구비한 보호막; 그리고 상기 보호막 위에서 상기 소스 콘택홀을 통해 상기 데이터 배선과 상기 반도체 층의 상기 일측부를 연결하는 소스 전극, 상기 화소 콘택홀을 통해 상기 반도체 층의 상기 타측부와 접촉하는 드레인 전극, 및 상기 드레인 전극에서 연장된 화소 전극을 포함한다.

Description

산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 {Thin Film Transistor Substrate Having Oxide Semiconductor and Manufacturing Method Thereof}
본 발명은 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 (Thin Film Transistor: TFT) 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 산화물 반도체 채널 층을 보호하기 위한 에치 스토퍼 층을 별도로 구성하지 않고 보호막으로 에치 스토퍼 층의 기능을 함께 수행할 수 있는 구조를 갖는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.
능동형으로 구동하는 액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치의 경우, 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 액정표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 유기발광 표시장치는 매트릭스 방식으로 배열된 화소 자체에 유기발광 소자를 형성함으로써, 화상을 표시한다.
이하, 도면들을 참조하여, 평판 표시장치에서 사용하는 박막 트랜지스터 기판에 대하여 설명한다. 도 1은 종래 기술에 의한 평판 표시장치에 사용되는 산화물 반도체 층을 갖는 박막 트랜지스터(Thin Film Transistor: TFT) 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I'선을 따라 자른 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 박막 트랜지스터 기판은 게이트 배선(GL) 및 데이터 배선(DL)의 교차 구조로 화소 영역을 정의한다. 이 화소 영역에는 화소 전극(PXL)이 형성된다. 화소 전극(PXL)은 화소 영역에 대응하는 대략 장방형의 모양으로 형성한다. 화소 전극(PXL)의 형상이 반드시 장방형일 필요는 없으나, 여기서는 액정 표시장치와 유기발광 표시장치에서 공통으로 적용 가능한 박막 트랜지스터 기판을 중심으로 설명한다.
박막 트랜지스터(Y)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기한 소스 전극(S), 소스 전극(S)과 대향하며 화소 전극(PXL)과 접속하는 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하며 소스 전극(S)과 드레인 전극(D) 사이에 형성된 채널 층을 포함하는 반도체 층(A)을 포함한다.
특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나, 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼(ES)를 더 포함하는 것이 바람직하다. 구체적으로, 소스 전극(S)과 드레인 전극(D) 사이의 분리된 부분을 통해 유입되는 식각액으로부터 반도체 층(A)을 (특히, 채널 층) 보호하도록 에치 스토퍼(ES)를 형성하는 것이 바람직하다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 형성한다. 게이트 패드(GP)는 게이트 절연막(GI)과 보호막(PAS)을 관통하는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 보호막(PAS)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
화소 전극(PXL)은 보호막(PAS) 위에서 드레인 전극(D)과 접속한다. 특히, 드레인 전극(D)의 일부를 노출하도록 게이트 절연막(GI) 및 보호막(PAS)을 관통하는 화소 콘택홀(PH)을 통해, 화소 전극(PXL)은 드레인 전극(D)과 접촉한다.
이하, 종래 기술에 의한 산화물 반도체를 포함하는 박막 트랜지스터 기판을 제조하는 공정을 설명한다. 도 3a 내지 3f는, 도 1의 I-I'로 자른 단면도들로서, 종래 기술에 의한 박막 트랜지스터 기판을 제조하는 공정을 나타낸다.
투명한 하부 기판(SUB) 위에 게이트 금속을 증착한다. 제1 마스크 공정으로 게이트 금속을 패턴하여 게이트 요소를 형성한다. 게이트 요소에는 게이트 배선(GL), 게이트 배선(GL)에서 분기하는 게이트 전극(G), 게이트 배선(GL)의 일측 단부에 형성된 게이트 패드(GP)를 포함한다. 게이트 물질들이 형성된 기판(SUB) 위에, 게이트 절연막(GI)을 전면 도포한다. (도 3a)
게이트 절연막(GI) 위에, 산화물 반도체 물질을 도포한다. 제2 마스크 공정으로, 산화물 반도체 물질을 패턴하여, 반도체 층(A)을 형성한다. 반도체 층(A)은 게이트 전극(G)과 중첩하는 형상을 갖는 것이 바람직하다. (도 3b)
반도체 층(A)이 형성된 기판(SUB) 전체 표면 위에 절연물질을 도포한다. 제3 마스크 공정으로 절연물질을 패턴하여 에치 스토퍼(ES)를 형성한다. 에치 스토퍼(ES)는 게이트 전극(G) 위에서 형성된 반도체 층(A)의 중심부분에 위치하도록 형성하는 것이 바람직하다. (도 3c)
반도체 층(A)과 에치 스토퍼(ES)가 형성된 기판(1) 전체 표면 위에 소스-드레인 금속을 증착한다. 제4 마스크 공정으로, 소스-드레인 금속을 패턴하여, 소스-드레인 요소를 형성한다. 소스-드레인 요소에는 게이트 배선(GL)과 수직으로 교차하는 데이터 배선(DL), 데이터 배선(DL)의 일측 단부에 형성된 데이터 패드(DP), 데이터 배선(DL)에서 분기하고 반도체 층(A)의 일측변과 접촉하는 소스 전극(S), 그리고 반도체 층(A)의 타측변과 접촉하고 소스 전극(S)과 대향하는 드레인 전극(D)을 포함한다. 특히, 소스 전극(S)과 드레인 전극(D)은 물리적으로 서로 분리되어있으나, 그 하부에서 게이트 절연막(GI)을 사이에 두고 게이트 전극(G)과 중첩하는 반도체 층(A)을 통해 연결된 구조를 갖는다. (도 3d)
에치 스토퍼(ES)가 없다면, 소스-드레인 금속을 패턴하는 과정에서 소스 전극(S)과 드레인 전극(D) 사이를 식각하는 식각액에 의해서 반도체 층(A)이 식각되는 백 에치(Back Etch) 현상이 발생한다. 반도체 층(A)이 아몰퍼스 반도체 물질을 포함하는 경우 백 에치가 발생하여도 소자의 특성에 큰 영향을 주지 않는다. 그러나 반도체 층(A)이 산화물 반도체 물질을 포함하는 경우, 백 에치가 발생하면, 소자의 안정성에 문제가 발생할 수 있다. 따라서, 산화물 반도체 물질로 반도체 층을 형성하는 경우 에치 스토퍼(ES)를 포함하는 것이 바람직하다.
소스-드레인 요소가 형성된 기판(SUB) 전체 표면 위에 보호막(PAS)을 도포한다. 제5 마스크 공정으로, 보호막(PAS)을 패턴하여 드레인 전극(D)의 일부를 노출하는 화소 콘택홀(PH) 그리고 데이터 패드(DP) 일부를 노출하는 데이터 패드 콘택홀(DPH)을 형성한다. 이와 동시에, 보호막(PAS)과 게이트 절연막(GI)을 패턴하여, 게이트 패드(GP)의 일부를 노출하는 게이트 패드 콘택홀(GPH)을 형성한다. (도 3e)
콘택홀들(PH, DPH, GPH)이 형성된 기판(SUB) 전체 표면 위에 ITO(Indium Tin Oxide)와 같은 투명 도전 물질을 증착한다. 제6 마스크 공정으로, 투명 도전물질을 패턴하여 화소 전극(PXL), 게이트 패드 단자(GPT) 및 데이터 패드 단자(DPT)를 형성한다. 화소 전극(PXL)은 드레인 전극(D)의 일부를 덮으면서 접촉하도록 형성g한다. 그리고 화소 전극(PXL)은 게이트 배선(GL)과 데이터 배선(DL)이 교차하여 형성한 화소 영역 내에서 대략 장방형의 모양으로 형성하는 것이 바람직하다. 게이트 패드 단자(GPT)는 게이트 패드 콘택홀(GPH)을 통해 노출된 게이트 패드(GP)와 접촉하도록 형성한다. 그리고 데이터 패드 단자(DPT)는 데이터 패드 콘택홀(DPH)을 통해 노출된 데이터 패드(DP)와 접촉하도록 형성한다. (도 3f)
이와 같이 제조된 박막 트랜지스터 기판은 프린지 필드형 수평 전계를 이용한 액정 표시장치에 응용될 수도 있고, 유기발광 표시장치에 응용될 수도 있다. 도 4는, 도 3f에 도시한, 금속 산화물 반도체 물질을 포함하는 반도체 층을 갖는 박막 트랜지스터 기판을 이용한 액정 표시장치의 구조를 나타내는 단면도이다. 도 5는, 도 3f에 도시한, 금속 산화물 반도체 물질을 포함하는 반도체 층을 갖는 박막 트랜지스터 기판을 이용한 유기발광 다이오드 표시장치의 구조를 나타내는 단면도이다.
도 4를 참조하면, 도 3f에 도시한 바와 같은 박막 트랜지스터 기판의 표면 위에 평탄화 물질을 도포하고, 제7 마스크 공정으로 패턴하여 게이트 패드 단자(GPT) 및 데이터 패드 단자(DPT)를 노출하는 평탄화 막(PL)을 형성한다. 그리고, 평탄화 막(PL) 위에 투명 도전 물질을 도포하고, 제8 마스크 공정으로 패턴하여, 화소 영역 내에서 화소 전극(PXL)과 중첩하는 공통 전극(COM)을 형성한다. 공통 전극(COM)은 다수 개의 선분들이 일정 간격으로 이격하여 배열된 형상을 가질 수 있다. 공통 전극(COM)은 게이트 배선과 나란하게 배열된 공통 배선(미도시)과 접속된다. 공통 전극(COM)은 공통 배선(미도시)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다. 공통 전극(COM)과 화소 전극(PXL) 사이에 프린지 전계가 형성되고, 이 프린지 필드에 의해 액정이 구동되어 비디오 데이터에 해당하는 계조를 표현할 수 있다.
도 5를 참조하면, 도 3f에 도시한 바와 같은 박막 트랜지스터 기판의 표면 위에 평탄화 물질을 도포하고, 제7 마스크 공정으로 패턴하여 화소 전극(PXL)의 대부분을 노출하는 뱅크(BN)를 형성한다. 유기발광 표시장치의 경우, 화소 전극(PXL)을 애노드 전극(ANO)으로 사용할 수 있다. 이때, 뱅크(BN)의 형상은 게이트 패드 단자(GPT) 및 데이터 패드 단자(DPT)도 노출하도록 형성하는 것이 바람직하다. 뱅크(BN)가 형성된 기판 전체 표면 위에 유기발광 물질을 도포하여, 유기발광 층(OL)을 형성한다. 이어서, 유기발광 층(OL) 위에 도전 물질을 도포하여 캐소드 전극(CAT)을 형성한다. 이로써, 화소 전극(PXL)인 애노드 전극(ANO), 유기발광 층(OL) 및 캐소드 전극(CAT)이 적층된 유기발광 다이오드(OLE)가 완성된다.
이와 같이, 산화물 반도체 물질을 채널 층을 포함하는 반도체 층으로 사용하는 평판 표시장치용 박막 트랜지스터 기판의 경우, 소자의 특성 확보를 위해 반도체 층을 보호하는 에치 스토퍼(ES)를 더 구비한다. 에치 스토퍼(ES)를 꼭 필요로 하지 않는 아몰퍼스 실리콘을 반도체 층으로 사용하는 경우에 비해서, 에치 스토퍼(ES)를 형성하기 위한 마스크 공정이 더 필요하다.
마스크 공정은 여러 가지 공정들이 복합적으로 이루어져 있다. 따라서, 마스크 공정 하나가 더 추가된다는 것은 제조 비용 및 제조 시간의 증가를 야기할 수 있다. 또한, 마스크 공정을 한번 더 수행한다는 것은 오차 발생 가능성이 더 증가한다는 것을 의미한다. 따라서, 제조 수율이 저하되는 문제도 발생할 수 있다.
따라서, 반도체 채널 층을 보호하면서도, 마스크 공정수를 증가하지 않는 제조 공정을 개발하는 것이 매우 중요하다.
본 발명의 목적은 상기 문제점들을 극복하기 위해 고안된 것으로, 산화물 반도체를 포함하는 박막 트랜지스터 기판에서, 산화물 반도체 채널 층이 후속 식각 공정에서 손상되지 않도록 보호되는 구조를 갖는 평판 표시 장치용 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 다른 목적은, 평판 표시 장치용 박막 트랜지스터 기판을 제조함에 있어서 산화물 반도체 채널 층이 후속 식각 공정에서 손상되지 않으면서, 마스크 공정 수가 증가하지 않거나 오히려 마스크 공정 수가 줄어든 제조 방법 및 그 방법에 의한 산화물 반도체 물질을 포함하는 평판 표시 장치용 박막 트랜지스터 기판을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해, 본 발명에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판은, 기판; 상기 기판 위에서 가로 방향으로 진행하는 게이트 배선 및 상기 게이트 배선에서 분기하는 게이트 전극; 상기 게이트 배선 및 상기 게이트 전극을 덮는 게이트 절연막; 상기 게이트 절연막 위에서 상기 게이트 전극과 중첩하는 반도체 층; 상기 게이트 절연막 위에서 상기 게이트 배선과 교차하는 데이터 배선; 상기 데이터 배선의 일부 및 상기 반도체 층의 일측부를 노출하는 소스 콘택홀 및 상기 반도체 층의 타측부를 노출하는 화소 콘택홀을 구비한 보호막; 그리고 상기 보호막 위에서 상기 소스 콘택홀을 통해 상기 데이터 배선과 상기 반도체 층의 상기 일측부를 연결하는 소스 전극, 상기 화소 콘택홀을 통해 상기 반도체 층의 상기 타측부와 접촉하는 드레인 전극, 및 상기 드레인 전극에서 연장된 화소 전극을 포함한다.
상기 화소 전극은, 상기 드레인 전극에서 연장되어 상기 게이트 배선과 상기 데이터 배선에 의해 정의된 화소 영역 내부에 형성된다.
상기 데이터 배선의 하부에는 상기 반도체 층과 동일한 물질층이 적층되어 있다.
상기 게이트 배선의 일측 단부에 배치된 게이트 패드; 상기 게이트 절연막 및 상기 보호막을 관통하여 상기 게이트 패드를 노출하는 게이트 패드 콘택홀; 상기 보호막 위에서 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드와 접촉하는 게이트 패드 단자; 상기 데이터 배선의 일측 단부에 배치된 데이터 패드; 상기 보호막을 관통하여 상기 데이터 패드를 노출하는 데이터 패드 콘택홀; 그리고 상기 보호막 위에서 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드와 접촉하는 데이터 패드 단자를 더 포함한다.
또한, 본 발명에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판의 제조 방법은, 기판 위에 제1 금속 물질로 게이트 배선 및 상기 게이트 배선에서 분기하는 게이트 전극를 형성하고, 상기 게이트 배선 및 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 제2 금속 물질로 데이터 배선을 형성하는 단계; 상기 게이트 절연막 위에 산화물 반도체 물질로 상기 게이트 전극과 중첩하는 반도체 층을 형성하는 단계; 상기 데이터 배선 및 상기 반도체 층을 덮으며, 상기 반도체 층에서 상기 데이터 배선과 이격된 타측부를 노출하는 화소 콘택홀을 포함하는 보호막을 형성하는 단계; 그리고 상기 보호막 위에 도전 물질로 상기 화소 콘택홀을 통해 상기 반도체 층의 상기 타측부와 연결된 드레인 전극 및 상기 드레인 전극에서 연장된 화소 전극을 형성하는 단계를 포함한다.
상기 보호막을 형성하는 단계는, 상기 데이터 배선의 일부, 그리고 상기 반도체 층에서 상기 데이터 배선과 근접하는 일측부를 노출하는 소스 콘택홀을 더 형성하고; 그리고 상기 드레인 전극 및 상기 화소 전극을 형성하는 단계는, 상기 소스 콘택홀을 통해 상기 데이터 배선과 상기 반도체 층의 상기 일측부를 연결하는 소스 전극을 더 형성한다.
상기 보호막을 형성하는 단계는, 상기 콘택홀들을 완성한 후, 상기 소스 콘택홀 및 상기 화소 콘택홀을 통해 노출된 상기 반도체 층의 상기 일측부와 상기 타측부를 도체화하는 단계를 더 포함한다.
상기 데이터 배선을 형성하는 단계와 상기 반도체 층을 형성하는 단계는, 상기 산화물 반도체 물질과 상기 제2 금속 물질을 연속으로 형성하고 하프-톤 마스크로 패턴하는 단일 마스크 공정을 이용하여, 상기 산화물 반도체 물질과 상기 제2 금속 물질이 적층된 상기 데이터 배선, 그리고 상기 산화물 반도체 물질로만 이루어진 상기 반도체 층을 형성한다.
상기 제1 금속 물질로 상기 게이트 배선의 일측 단부에 배치된 게이트 패드를 더 형성하고; 상기 제2 금속 물질로 상기 데이터 배선의 일측 단부에 배치된 데이터 패드를 더 형성하고; 상기 보호막을 패턴하여 상기 데이터 패드를 노출하는 데이터 패드 콘택홀과, 상기 게이트 절연막 및 상기 보호막을 패턴하여 상기 게이트 패드를 노출하는 게이트 패드 콘택홀을 더 형성하고; 그리고 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드와 접촉하는 게이트 패드 단자와, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드와 접촉하는 데이터 패드 단자를 더 형성한다.
본 발명에 의한 산화물 반도체를 포함하는 박막 트랜지스터 기판을 제조하는 방법은 반도체 층보다 데이터 배선을 먼저 형성하고, 반도체 층의 표면을 보호막으로 덮은 후, 반도체 층의 드레인 영역을 노출하고, 화소 전극 물질로 드레인 전극을 형성하는 특징이 있다. 그 결과, 별도의 에치 스토퍼를 구비하지 않더라도 보호막이 에치 스토퍼 기능을 함께 수행하는 구조를 갖는다. 따라서, 마스크 공정 수를 증가하지 않고도 금속 산화물 반도체 층의 표면을 보호하여 소자의 특성을 안정되도록 확보할 수 있다.
도 1은 종래 기술에 의한 평판 표시장치에 사용되는 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I'선을 따라 자른 단면도.
도 3a 내지 3f는, 도 1의 I-I'로 자른 도면들로서, 종래 기술에 의한 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들.
도 4는, 도 3f에 도시한, 금속 산화물 반도체 물질을 포함하는 반도체 층을 갖는 박막 트랜지스터 기판을 이용한 액정 표시장치의 구조를 나타내는 단면도.
도 5는, 도 3f에 도시한, 금속 산화물 반도체 물질을 포함하는 반도체 층을 갖는 박막 트랜지스터 기판을 이용한 유기발광 다이오드 표시장치의 구조를 나타내는 단면도.
도 6은 본 발명 제1 및 제2 실시 예에 의한 평판 표시장치에 사용되는 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도.
도 7a 내지 7e는, 도 6의 II-II'로 자른 도면들로서, 본 발명의 제1 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 제조 방법을 나타내는 단면도들.
도 8a 내지 8d는, 도 6의 II-II'로 자른 도면들로서, 본 발명의 제2 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 제조 방법을 나타내는 단면도들.
도 9는 본 발명 제3 및 제4 실시 예에 의한 평판 표시장치에 사용되는 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도.
도 10a 내지 10e는, 도 9의 III-III'으로 자른 도면들로서, 본 발명의 제3 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 제조 방법을 나타내는 단면도들.
도 11a 내지 11d는, 도 9의 III-III'로 자른 도면들로서, 본 발명의 제4 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 제조 방법을 나타내는 단면도들.
도 12는 본 발명의 제1 실시 예에 의한 박막 트랜지스터 기판을 제조하는 공정을 나타내는 순서도.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 6은 본 발명에 의한 평판 표시장치에 사용되는 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도이다. 본 발명은 산화물 반도체 물질을 채널 층으로 사용함에 있어서, 마스크 공정 수를 줄이는 것이 주요 특징으로서, 이로 인한 박막 트랜지스터 기판의 구조 역시 그 특징이 된다. 따라서, 본 발명의 제1 및 제2 실시 예에 대한 설명에서 평면도인 도 6은 공통으로 사용한다.
도 6 및 도 7a 내지 7e를 참조하여 본 발명의 제1 실시 예에 대하여 설명한다. 도 7a 내지 7e는, 도 6의 II-II'로 자른 도면들로서, 본 발명의 제1 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 제조 방법을 나타내는 단면도들이다. 먼저, 도 7a 내지 7e를 참조하여, 본 발명의 제1 실시 예에 의한 박막 트랜지스터 기판을 제조하는 방법을 설명한다. 특히, 제1 실시 예는 본 발명에서 가장 바람직한 실시 예이므로, 도 12를 더 참조하여 설명한다. 도 12는 본 발명의 제1 실시 예에 의한 박막 트랜지스터 기판을 제조하는 공정을 나타내는 순서도이다.
투명한 기판(SUB) 위에 게이트 금속 물질을 도포한다. 제1 마스크 공정으로 게이트 금속 물질을 패턴하여, 게이트 요소를 형성한다. 게이트 요소에는 기판(SUB)의 가로 방향으로 진행하는 게이트 배선(GL), 게이트 배선(GL)에서 화소 영역으로 분기하는 게이트 전극(G), 그리고 게이트 배선(GL)의 일측 단부에 배치된 게이트 패드(GP)를 포함한다. 도 7a에 도시한 바와 같이, 게이트 요소들이 형성된 기판(SU) 전체 표면 위에 게이트 절연막(GI)을 도포한다. (S10)
게이트 절연막(GI) 위에 소스 금속 물질을 도포한다. 제2 마스크 공정으로 소스 금속 물질을 패턴하여, 데이터 배선(DL)과 데이터 패드(DP)를 형성한다. 데이터 배선(DL)은 기판(SUB)의 세로 방향으로 진행하며, 게이트 절연막(GI)을 사이에 두고 게이트 배선(GL)과 직교한다. 데이터 패드(DP)는 데이터 배선(DL)의 일측 단부에 배치된다. 본 발명의 제1 실시 예에서는, 도 7b에 도시한 바와 같이, 데이터 배선(DL)을 형성할 때, 소스 전극(S)을 함께 형성하지 않는다. (S20)
데이터 배선(DL)이 형성된 기판(SUB) 위에 산화물 반도체 물질을 도포한다. 제3 마스크 공정으로 산화물 반도체 물질을 패턴하여, 반도체 층(A)을 형성한다. 반도체 층(A)은 게이트 절연막(GI) 위에서 게이트 전극(G)을 덮도록 형성하는 것이 바람직하다. 본 발명의 제1 실시 예에서는, 도 7c에 도시한 바와 같이, 반도체 층(A)이 데이터 배선(DL)과 접촉하지 않도록 형성하는 것이 바람직하다. (S30)
반도체 층(A)이 형성된 기판(SUB) 전체 표면 위에 절연 물질을 도포한다. 제4 마스크 공정으로 절연 물질을 패턴하여, 도 7d에 도시한 바와 같이, 콘택홀들이 형성된 보호막(PAS)을 형성한다. 보호막(PAS)을 패턴할 때, 반도체 층(A)에서 데이터 배선(DL)과 인접하는 일측변과 데이터 배선(DL)을 노출하는 소스 콘택홀(DH), 반도체 층(A)의 타측변을 노출하는 화소 콘택홀(PH), 그리고 데이터 패드(DPH)의 일부를 노출하는 데이터 패드 콘택홀(DPH)을 형성한다. 이와 동시에, 게이트 패드의 일부를 노출하도록, 보호막(PAS)과 게이트 절연막(GI)을 패턴하여, 게이트 패드 콘택홀(GPH)을 더 형성한다. 소스 콘택홀(DH)에서도 보호막(PAS)이 식각되어 노출된 게이트 절연막(GI)은 계속 식각이 진행되어 기판(SUB)의 상부 표면이 노출될 수도 있다.
보호막(PAS)에 형성된 노출된 반도체 층(A)의 일측부와 타측부에 플라즈마 처리 혹은 이온 도핑을 수행할 수도 있다. 즉, 반도체 층(A) 중에서 보호막(PAS)에 노출된 양측부를 도체화하여 나중에 형성될 소스-드레인 전극과 오믹 접촉을 형성할 수 있다. 이 경우, 반도체 층(A)의 중앙부를 덮는 보호막(PAS)의 형상에 의해 도체화되지 않은 중앙부 영역이 채널 층으로 정의된다. 도 7d에서 도체화 공정에 의해 도체화된 영역을 빗금으로 표시하였다. (S40)
콘택홀들(SH, PH, DPH, GPH)을 구비한 보호막(PAS)이 형성된 기판(SUB) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium, Zinc, Oxide)와 같은 투명 도전 물질을 도포한다. 제5 마스크 공정으로 투명 도전 물질을 패턴하여, 도 7e에 도시한 바와 같이, 소스 전극(S), 드레인 전극(D), 화소 전극(PXL), 게이트 패드 단자(GPT) 및 데이터 패드 단자(DPT)를 형성한다. 소스 전극(S)은 소스 콘택홀(SH)을 채우도록 형성하여, 데이터 배선(DL)과 반도체 층(A)의 일측변에 직접 접촉한다. 드레인 전극(D)과 화소 전극(PXL)은 하나의 몸체로 형성된다. 특히, 드레인 전극(D)은 반도체 층(A)의 타측변에 직접 접촉한다. 화소 전극(PXL)은 드레인 전극(D)에서 연장되어, 화소 영역 내부 영역을 거의 채우는 형상을 가질 수 있다. 또한, 게이트 패드 단자(GPT)는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드(GP)와 접촉한다. 데이터 패드 단자(DPT)는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드(DP)와 접촉한다. (S50)
본 발명의 제1 실시 예에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판은 화소 전극(PXL)까지 제조하는 과정에서 5회의 마스크 공정으로 형성한다. 데이터 배선(DL)을 반도체 층(A)보다 먼저 형성하고, 반도체 층(A) 형성 후에 보호막(PAS)으로 보호함으로써, 반도체 층(A) 형성 이후에 채널 층이 손상이 되지 않도록 할 수 있다. 즉, 종래 기술에 비해 더 적은 마스크 공정수로, 안정된 특성을 갖는 박막 트랜지스터 기판을 제공할 수 있다.
도 6 및 도 8a 내지 8d를 참조하여 본 발명의 제2 실시 예에 대하여 설명한다. 도 8a 내지 8d는, 도 6의 II-II'로 자른 도면들로서, 본 발명의 제2 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 제조 방법을 나타내는 단면도들이다. 먼저, 도 8a 내지 8d를 참조하여, 본 발명의 제2 실시 예에 의한 박막 트랜지스터 기판을 제조하는 방법을 설명한다.
투명한 기판(SUB) 위에 게이트 금속 물질을 도포한다. 제1 마스크 공정으로 게이트 금속 물질을 패턴하여, 게이트 요소를 형성한다. 게이트 요소에는 기판(SUB)의 가로 방향으로 진행하는 게이트 배선(GL), 게이트 배선(GL)에서 화소 영역으로 분기하는 게이트 전극(G), 그리고 게이트 배선(GL)의 일측 단부에 배치된 게이트 패드(GP)를 포함한다. 도 8a에 도시한 바와 같이, 게이트 요소들이 형성된 기판(SU) 전체 표면 위에 게이트 절연막(GI)을 도포한다. (도 8a)
게이트 절연막(GI) 위에 산화물 반도체 물질과 소스 금속 물질을 연속으로 도포한다. 제2 마스크 공정으로 산화물 반도체 물질과 소스 금속 물질을 동시에 패턴하여, 반도체 층(A), 데이터 배선(DL) 및 데이터 패드(DP)를 형성한다. 데이터 배선(DL)은 기판(SUB)의 세로 방향으로 진행하며, 게이트 절연막(GI)을 사이에 두고 게이트 배선(GL)과 직교한다. 데이터 패드(DP)는 데이터 배선(DL)의 일측 단부에 배치된다. 특히, 데이터 배선(DL)과 데이터 패드(DP)의 하부에는 산화물 반도체 물질이 적층된 구조를 갖는다. 한편, 반도체 층(A) 위에는 소스 금속 물질이 남아 있지 않도록 제거한다. 이와 같이, 반도체 층(A)에는 산화물 반도체 물질만 남는 반면, 데이터 배선(DL)과 데이터 패드(DP)에는 산화물 반도체 물질과 소스 금속 물질이 적층된 구조를 갖도록 하기 위해, 제2 마스크 공정에서는 하프-톤 마스크를 사용하는 것이 바람직하다. 본 발명의 제2 실시 예에서도, 도 8b에 도시한 바와 같이, 데이터 배선(DL)을 형성할 때, 소스 전극(S)을 함께 형성하지 않는다.
하프-톤 마스크를 이용하여 패턴할 때, 반도체 층 위를 덮는 소스 금속 물질을 제거하는 과정에서 반도체 층의 상부 표면에 손상을 입을 가능성이 있다. 이 경우, 산화물 반도체를 포함하는 채널 층의 특성이 열화될 수 있다. 이를 방지하기 위해, 데이터 배선과 반도체 층을 형성한 후에, 반도체 층의 표면에 후처리를 하여, 채널 층의 특성을 복원하는 것이 바람직하다. (도 8b)
반도체 층(A)과 데이터 배선(DL)이 형성된 기판(SUB) 위에 절연 물질을 도포한다. 제3 마스크 공정으로 절연 물질을 패턴하여, 도 8c에 도시한 바와 같이, 콘택홀들이 형성된 보호막(PAS)을 형성한다. 보호막(PAS)을 패턴할 때, 반도체 층(A)에서 데이터 배선(DL)과 인접하는 일측변 그리고 데이터 배선(DL) 일부를 노출하는 소스 콘택홀(SH), 반도체 층(A)의 타측변을 노출하는 화소 콘택홀(PH), 그리고 데이터 패드(DPH)의 일부를 노출하는 데이터 패드 콘택홀(DPH)을 형성한다. 이와 동시에, 게이트 패드의 일부를 노출하도록, 보호막(PAS)과 게이트 절연막(GI)을 패턴하여, 게이트 패드 콘택홀(GPH)을 더 형성한다. 소스 콘택홀(DH)에서도 보호막(PAS)이 식각되어 노출된 게이트 절연막(GI)은 계속 식각이 진행되어 기판(SUB)의 상부 표면이 노출될 수도 있다.
보호막(PAS)에 형성된 노출된 반도체 층(A)의 일측부와 타측부에 플라즈마 처리 혹은 이온 도핑을 수행할 수도 있다. 즉, 반도체 층(A) 중에서 보호막(PAS)에 노출된 양측부를 도체화하여 나중에 형성될 소스-드레인 전극과 오믹 접촉을 형성할 수 있다. 이 경우, 반도체 층(A)의 중앙부를 덮는 보호막(PAS)의 형상에 의해 도체화되지 않은 중앙부 영역이 채널 층으로 정의된다. 도 8c에서 도체화 공정에 의해 도체화된 영역을 빗금으로 표시하였다. (도 8c)
콘택홀들(SH, PH, DPH, GPH)을 구비한 보호막(PAS)이 형성된 기판(SUB) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium, Zinc, Oxide)와 같은 투명 도전 물질을 도포한다. 제4 마스크 공정으로 투명 도전 물질을 패턴하여, 도 8d에 도시한 바와 같이, 소스 전극(S), 드레인 전극(D), 화소 전극(PXL), 게이트 패드 단자(GPT) 및 데이터 패드 단자(DPT)를 형성한다. 소스 전극(S)은 소스 콘택홀(SH)을 완전히 채우도록 형성하여, 데이터 배선(DL)과 반도체 층(A)의 일측변에 직접 접촉한다. 드레인 전극(D)과 화소 전극(PXL)은 하나의 몸체로 형성한다. 특히, 드레인 전극(D)은 반도체 층(A)의 타측변에 직접 접촉한다. 화소 전극(PXL)은 드레인 전극(D)에서 연장되어, 화소 영역 내부 영역을 거의 채우는 형상을 가질 수 있다. 또한, 게이트 패드 단자(GPT)는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드(GP)와 접촉한다. 데이터 패드 단자(DPT)는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드(DP)와 접촉한다. (도 8d)
본 발명의 제2 실시 예에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판은 화소 전극(PXL)까지 제조하기까지 4회의 마스크 공정으로 형성한다. 데이터 배선(DL)과 반도체 층(A)을 하프-톤 마스크로 동시에 형성하고, 반도체 층(A) 형성 후에 보호막(PAS)으로 보호한다. 즉, 종래 기술에 비해 더 적은 마스크 공정수로, 안정된 특성을 갖는 박막 트랜지스터 기판을 제공할 수 있다.
또한, 본 발명의 제2 실시 예는 제1 실시 예에 비해 마스크 공정 수가 1회 더 줄어든다. 제1 실시 예의 경우, 데이터 배선(DL)을 먼저 형성한 후에, 반도체 층(A)을 별도로 형성하므로, 5회의 마스크 공정을 포함한다. 반면, 제2 실시 예의 경우, 반도체 물질과 소스 물질을 연속 증착하고, 하프-톤 마스크로 패턴하여, 데이터 배선(DL)과 반도체 층(A)을 동일 공정에서 형성하므로, 4회의 마스크 공정을 포함한다.
지금까지 설명한 제1 및 제2 실시 예의 경우, 반도체 층(A)과 데이터 배선(DL)을 연결하는 소스 전극(S)을 별도로 형성한다. 따라서, 소스 전극(S)을 형성하기 위한 소스 콘택홀(SH)이 필요하다. 즉, 반도체 층(A)을 보호하기 위해 보호막(PAS)을 형성한 후에, 소스-드레인 전극(S-D)을 형성하기 위해 소스 콘택홀(SH)과 화소 콘택홀(PH)을 형성한다. 그리고, 소스 콘택홀(SH) 및 화소 콘택홀(PH)을 이용하여, 반도체 층(A)의 양측부를 도체화하여, 채널 층을 정의한다.
도 6을 다시 참조하여, 제1 및 제2 실시 예들에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판은, 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 서로 직교하는 게이트 배선(GL) 및 데이터 배선(DL)을 포함한다. 게이트 배선(GL) 및 데이터 배선(DL) 사이에는 박막 트랜지스터(T)가 배치된다. 특히, 박막 트랜지스터(T)는, 게이트 배선(DL)에서 직접 분기된 게이트 전극(G), 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하는 반도체 층(A), 반도체 층(A)의 일측부와 데이터 배선(DL)을 연결하는 소스 전극(S), 반도체 층(A)의 타측부와 접촉하는 드레인 전극(D)을 포함한다. 또한, 게이트 배선(GL)과 데이터 배선(DL)이 직교하는 구조에 의해 형성된 화소 영역 내에는, 드레인 전극(D)이 연장되어 형성된 화소 전극(PXL)을 더 구비한다.
특히, 소스 전극(S)은 데이터 배선(DL)의 일부 그리고 반도체 층(A)의 일측부를 노출하는 소스 콘택홀(SH)을 채우도록 형성하여, 반도체 층(A)과 데이터 배선(DL)을 연결한다. 드레인 전극(D)은 반도체 층(A)의 타측부를 노출하는 화소 콘택홀(PH)을 채우도록 형성한다. 또한, 드레인 전극(D)은 화소 영역으로 연장되어 화소 전극(PXL)을 형성한다. 즉, 드레인 전극(D)과 화소 전극(PXL)은 동일한 물질로 한 몸체를 이루도록 형성한다.
본 발명에 대한 상세한 설명에서 도면으로 나타내지 않았지만, 종래 기술에서 설명한 바와 같이, 화소 전극(PXL)이 형성된 후에, 다양한 평판 표시장치를 형성할 수 있다.
예를 들어, 도 7e 또는 8d에 도시한 바와 같은 박막 트랜지스터 기판의 표면 위에 평탄화 물질을 도포하고, 패턴하여 게이트 패드 단자(GPT) 및 데이터 패드 단자(DPT)를 노출하는 평탄화 막(PL)을 형성한다. 그리고, 평탄화 막(PL) 위에 투명 도전 물질을 도포하고, 패턴하여, 화소 영역 내에서 화소 전극(PXL)과 중첩하는 공통 전극(미도시)을 형성한다. 공통 전극은 다수 개의 선분들이 일정 간격으로 이격하여 배열된 형상을 가질 수 있다. 공통 전극은 게이트 배선(GL)과 나란하게 배열된 공통 배선(미도시)과 접속된다. 공통 전극은 공통 배선을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다. 공통 전극과 화소 전극(PXL) 사이에 프린지 전계가 형성되고, 이 프린지 필드에 의해 액정이 구동되어 비디오 데이터에 해당하는 계조를 표현할 수 있다.
한편, 도 7e 또는 8d에 도시한 바와 같은 박막 트랜지스터 기판의 표면 위에 평탄화 물질을 도포하고, 패턴하여 화소 전극(PXL)의 대부분을 노출하는 뱅크(BN)를 형성한다. 유기발광 표시장치의 경우, 화소 전극(PXL)을 애노드 전극(ANO)으로 사용할 수 있다. 이때, 뱅크(BN)의 형상은 게이트 패드 단자(GPT) 및 데이터 패드 단자(DPT)도 노출하도록 형성하는 것이 바람직하다. 뱅크(BN)가 형성된 기판 전체 표면 위에 유기발광 물질을 도포하여, 유기발광 층(OL)을 형성한다. 이어서, 유기발광 층(OL) 위에 도전 물질을 도포하여 캐소드 전극(CAT)을 형성한다. 이로써, 화소 전극(PXL)인 애노드 전극(ANO), 유기발광 층(OL) 및 캐소드 전극(CAT)이 적층된 유기발광 다이오드(OLE)가 완성된다.
도 9는 본 발명 제3 및 제4 실시 예에 의한 평판 표시장치에 사용되는 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도이다. 본 발명은 산화물 반도체 물질을 채널 층으로 사용함에 있어서, 마스크 공정 수를 줄이는 것이 주요 특징으로서, 이로 인한 박막 트랜지스터 기판의 구조 역시 그 특징이 된다. 따라서, 본 발명의 제3 및 제4 실시 예에 대한 설명에서 평면도인 도 9는 공통으로 사용한다.
도 9 및 도 10a 내지 10e를 참조하여 본 발명의 제3 실시 예에 대하여 설명한다. 도 10a 내지 10e는, 도 9의 III-III'으로 자른 도면들로서, 본 발명의 제3 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 제조 방법을 나타내는 단면도들이다. 도 10a 내지 10e를 참조하여, 본 발명의 제3 실시 예에 의한 박막 트랜지스터 기판을 제조하는 방법을 설명한다.
투명한 기판(SUB) 위에 게이트 금속 물질을 도포한다. 제1 마스크 공정으로 게이트 금속 물질을 패턴하여, 게이트 요소를 형성한다. 게이트 요소에는 기판(SUB)의 가로 방향으로 진행하는 게이트 배선(GL), 게이트 배선(GL)에서 화소 영역으로 분기하는 게이트 전극(G), 그리고 게이트 배선(GL)의 일측 단부에 배치된 게이트 패드(GP)를 포함한다. 도 10a에 도시한 바와 같이, 게이트 요소들이 형성된 기판(SU) 전체 표면 위에 게이트 절연막(GI)을 도포한다. (도 10a)
게이트 절연막(GI) 위에 소스 금속 물질을 도포한다. 제2 마스크 공정으로 소스 금속 물질을 패턴하여, 소스 전극(S), 데이터 배선(DL) 및 데이터 패드(DP)를 형성한다. 데이터 배선(DL)은 기판(SUB)의 세로 방향으로 진행하며, 게이트 절연막(GI)을 사이에 두고 게이트 배선(GL)과 직교한다. 데이터 패드(DP)는 데이터 배선(DL)의 일측 단부에 배치된다. 본 발명의 제3 실시 예에서는, 도 10b에 도시한 바와 같이, 데이터 배선(DL)을 형성할 때, 소스 전극(S)을 함께 형성한다. 즉, 데이터 배선(DL)에서 분기하여 게이트 전극(G)의 일측부와 근접 혹은 중첩하는 소스 전극(S)을 형성한다. (도 10b)
소스 전극(S) 및 데이터 배선(DL)이 형성된 기판(SUB) 위에 산화물 반도체 물질을 도포한다. 제3 마스크 공정으로 산화물 반도체 물질을 패턴하여, 반도체 층(A)을 형성한다. 반도체 층(A)은 게이트 절연막(GI) 위에서 게이트 전극(G)을 덮도록 형성하는 것이 바람직하다. 본 발명의 제3 실시 예에서는, 도 10c에 도시한 바와 같이, 반도체 층(A)은 그 일측부가 데이터 배선(DL)에서 분기한 소스 전극(S)과 접촉하도록 형성하는 것이 바람직하다. (도 10c)
반도체 층(A)이 형성된 기판(SUB) 전체 표면 위에 절연 물질을 도포한다. 제4 마스크 공정으로 절연 물질을 패턴하여, 도 10d에 도시한 바와 같이, 콘택홀들이 형성된 보호막(PAS)을 형성한다. 보호막(PAS)을 패턴할 때, 반도체 층(A)의 타측변을 노출하는 화소 콘택홀(PH), 그리고 데이터 패드(DPH)의 일부를 노출하는 데이터 패드 콘택홀(DPH)을 형성한다. 이와 동시에, 게이트 패드(GP)의 일부를 노출하도록, 보호막(PAS)과 게이트 절연막(GI)을 패턴하여, 게이트 패드 콘택홀(GPH)을 더 형성한다. (도 10d)
콘택홀들(PH, DPH, GPH)을 구비한 보호막(PAS)이 형성된 기판(SUB) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium, Zinc, Oxide)와 같은 투명 도전 물질을 도포한다. 제5 마스크 공정으로 투명 도전 물질을 패턴하여, 도 10e에 도시한 바와 같이, 드레인 전극(D), 화소 전극(PXL), 게이트 패드 단자(GPT) 및 데이터 패드 단자(DPT)를 형성한다. 드레인 전극(D)과 화소 전극(PXL)은 하나의 몸체로 형성된다. 특히, 드레인 전극(D)은 반도체 층(A)의 타측변에 직접 접촉한다. 화소 전극(PXL)은 드레인 전극(D)에서 연장되어, 화소 영역 내부 영역을 거의 채우는 형상을 가질 수 있다. 또한, 게이트 패드 단자(GPT)는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드(GP)와 접촉한다. 데이터 패드 단자(DPT)는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드(DP)와 접촉한다. (도 10e)
본 발명의 제3 실시 예에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판은 화소 전극(PXL)까지 제조하는 과정에서 5회의 마스크 공정으로 형성한다. 데이터 배선(DL) 및 소스 전극(S)을 반도체 층(A)보다 먼저 형성하고, 반도체 층(A) 형성 후에 보호막(PAS)으로 보호함으로써, 반도체 층(A) 형성 이후에 채널 층이 손상이 되지 않도록 할 수 있다. 즉, 종래 기술에 비해 더 적은 마스크 공정수로, 안정된 특성을 갖는 박막 트랜지스터 기판을 제공할 수 있다.
제3 실시 예를 제1 실시 예와 비교하면, 제1 실시 예에서는 소스 전극(S)을 별도로 형성하는 반면, 제3 실시 예에서는 소스 전극(S)을 별도로 형성하지 않고 데이터 배선(DL)을 형성할 때 함께 형성한다. 따라서, 제1 실시 예에 비해서, 소스 콘택홀(SH)을 생략할 수 있다. 즉, 제3 실시 예는 제1 실시 예에 비해서 박막 트랜지스터(T)가 차지하는 면적 비율을 더 줄일 수 있고, 개구 영역을 그 만큼 더 확보할 수 있다.
도 9 및 도 11a 내지 11d를 참조하여 본 발명의 제4 실시 예에 대하여 설명한다. 도 11a 내지 11d는, 도 9의 III-III'로 자른 도면들로서, 본 발명의 제4 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 제조 방법을 나타내는 단면도들이다. 도 11a 내지 11d를 참조하여, 본 발명의 제4 실시 예에 의한 박막 트랜지스터 기판을 제조하는 방법을 설명한다.
투명한 기판(SUB) 위에 게이트 금속 물질을 도포한다. 제1 마스크 공정으로 게이트 금속 물질을 패턴하여, 게이트 요소를 형성한다. 게이트 요소에는 기판(SUB)의 가로 방향으로 진행하는 게이트 배선(GL), 게이트 배선(GL)에서 화소 영역으로 분기하는 게이트 전극(G), 그리고 게이트 배선(GL)의 일측 단부에 배치된 게이트 패드(GP)를 포함한다. 도 11a에 도시한 바와 같이, 게이트 요소들이 형성된 기판(SU) 전체 표면 위에 게이트 절연막(GI)을 도포한다. (도 11a)
게이트 절연막(GI) 위에 산화물 반도체 물질과 소스 금속 물질을 연속으로 도포한다. 제2 마스크 공정으로 산화물 반도체 물질과 소스 금속 물질을 동시에 패턴하여, 반도체 층(A), 소스 전극(S), 데이터 배선(DL) 및 데이터 패드(DP)를 형성한다. 데이터 배선(DL)은 기판(SUB)의 세로 방향으로 진행하며, 게이트 절연막(GI)을 사이에 두고 게이트 배선(GL)과 직교한다. 데이터 패드(DP)는 데이터 배선(DL)의 일측 단부에 배치된다. 소스 전극(S)은 데이터 배선(DL)에서 직접 분기하여 게이트 전극(G)과 근접하거나 일부가 중첩하는 구조를 갖는다. 특히, 소스 전극(S), 데이터 배선(DL) 및 데이터 패드(DP)의 하부에는 산화물 반도체 물질이 적층된 구조를 갖는다. 한편, 반도체 층(A) 위에는 소스 금속 물질이 남아 있지 않도록 제거한다. 이와 같이, 반도체 층(A)에는 산화물 반도체 물질만 남는 반면, 데이터 배선(DL)과 데이터 패드(DP)에는 산화물 반도체 물질과 소스 금속 물질이 적층된 구조를 갖도록 하기 위해, 제2 마스크 공정에서는 하프-톤 마스크를 사용하는 것이 바람직하다. 본 발명의 제4 실시 예에서도, 도 11b에 도시한 바와 같이, 데이터 배선(DL)을 형성할 때, 소스 전극(S)을 함께 형성한다.
하프-톤 마스크를 이용하여 패턴할 때, 반도체 층 위를 덮는 소스 금속 물질을 제거하는 과정에서 반도체 층의 상부 표면에 손상을 입을 가능성이 있다. 이 경우, 산화물 반도체를 포함하는 채널 층의 특성이 열화될 수 있다. 이를 방지하기 위해, 소스 전극(S) 및 데이터 배선(DL) 그리고 반도체 층(A)을 형성한 후에, 반도체 층(A)의 표면에 후처리를 하여, 채널 층의 특성을 복원하는 것이 바람직하다. (도 11b)
반도체 층(A), 소스 전극(S) 및 데이터 배선(DL)이 형성된 기판(SUB) 위에 절연 물질을 도포한다. 제3 마스크 공정으로 절연 물질을 패턴하여, 도 11c에 도시한 바와 같이, 콘택홀들이 형성된 보호막(PAS)을 형성한다. 보호막(PAS)을 패턴할 때, 반도체 층(A)에서 소스 전극(S)과 대향하는 타측변을 노출하는 화소 콘택홀(PH), 그리고 데이터 패드(DPH)의 일부를 노출하는 데이터 패드 콘택홀(DPH)을 형성한다. 이와 동시에, 게이트 패드의 일부를 노출하도록, 보호막(PAS)과 게이트 절연막(GI)을 패턴하여, 게이트 패드 콘택홀(GPH)을 더 형성한다. (도 11c)
콘택홀들(PH, DPH, GPH)을 구비한 보호막(PAS)이 형성된 기판(SUB) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium, Zinc, Oxide)와 같은 투명 도전 물질을 도포한다. 제4 마스크 공정으로 투명 도전 물질을 패턴하여, 도 11d에 도시한 바와 같이, 드레인 전극(D), 화소 전극(PXL), 게이트 패드 단자(GPT) 및 데이터 패드 단자(DPT)를 형성한다. 드레인 전극(D)과 화소 전극(PXL)은 하나의 몸체로 형성한다. 특히, 드레인 전극(D)은 반도체 층(A)의 타측변에 직접 접촉한다. 화소 전극(PXL)은 드레인 전극(D)에서 연장되어, 화소 영역 내부 영역을 거의 채우는 형상을 가질 수 있다. 또한, 게이트 패드 단자(GPT)는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드(GP)와 접촉한다. 데이터 패드 단자(DPT)는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드(DP)와 접촉한다. (도 11d)
본 발명의 제4 실시 예에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판은 화소 전극(PXL)까지 제조하기까지 4회의 마스크 공정으로 형성한다. 데이터 배선(DL) 및 소스 전극(S)과 반도체 층(A)을 하프-톤 마스크로 동시에 형성하고, 반도체 층(A) 형성 후에 보호막(PAS)으로 보호한다. 즉, 종래 기술에 비해 더 적은 마스크 공정수로, 안정된 특성을 갖는 박막 트랜지스터 기판을 제공할 수 있다.
또한, 본 발명의 제4 실시 예는 제3 실시 예에 비해 마스크 공정 수가 더 줄어든다. 제3 실시 예의 경우, 소스 전극(S)과 데이터 배선(DL)을 먼저 형성한 후에, 반도체 층(A)을 별도로 형성한다. 반면, 제4 실시 예의 경우, 반도체 물질과 소스 물질을 연속 증착하고, 하프-톤 마스크로 패턴하여, 소스 전극(S) 및 데이터 배선(DL)과 반도체 층(A)을 동일 공정에서 형성한다.
지금까지 설명한 제3 및 제4 실시 예의 경우, 반도체 층(A)과 데이터 배선(DL)을 연결하는 소스 전극(S)을 데이터 배선(DL)과 함께 형성한다. 따라서, 소스 전극(S)을 형성하기 위한 소스 콘택홀(SH)이 필요 없다. 따라서, 제1 및 제2 실시 예에 비해서, 박막 트랜지스터(T)가 차지하는 면적의 크기를 좀 더 줄일 수 있다. 박막 트랜지스터(T)의 크기가 줄어들면, 그 만큼 개구율을 더 크게 확보할 수 있다.
도 9를 다시 참조하여, 제3 및 제4 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판은, 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 서로 직교하는 게이트 배선(GL) 및 데이터 배선(DL)을 포함한다. 게이트 배선(GL) 및 데이터 배선(DL) 사이에는 박막 트랜지스터(T)가 배치된다. 특히, 박막 트랜지스터(T)는, 게이트 배선(DL)에서 직접 분기된 게이트 전극(G), 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하는 반도체 층(A), 데이터 배선(DL)에서 직접 분기하여 반도체 층(A)의 일측부와 접촉하는 소스 전극(S), 반도체 층(A)의 타측부와 접촉하는 드레인 전극(D)을 포함한다. 또한, 게이트 배선(GL)과 데이터 배선(DL)이 직교하는 구조에 의해 형성된 화소 영역 내에는, 드레인 전극(D)이 연장되어 형성된 화소 전극(PXL)을 더 구비한다.
특히, 소스 전극(S)은 데이터 배선(DL)에서 직접 분기하여, 반도체 층(A)의 일측부와 접촉함으로서, 제1 및 제2 실시 예에 비해 박막 트랜지스터(T)가 차지하는 면적 비율을 줄일 수 있다. 한편, 드레인 전극(D)은, 제1 및 제2 실시 예들과 마찬가지로, 반도체 층(A)의 타측부를 노출하는 화소 콘택홀(PH)을 채우도록 형성한다. 또한, 드레인 전극(D)은 화소 영역으로 연장되어 화소 전극(PXL)을 형성한다. 즉, 드레인 전극(D)과 화소 전극(PXL)은 동일한 물질로 한 몸체를 이루도록 형성한다.
본 발명에 대한 상세한 설명에서 도면으로 나타내지 않았지만, 종래 기술에서 설명한 바와 같이, 화소 전극(PXL)이 형성된 후에, 다양한 평판 표시장치를 형성할 수 있다.
예를 들어, 도 10e 또는 11d에 도시한 바와 같은 박막 트랜지스터 기판의 표면 위에 평탄화 물질을 도포하고, 패턴하여 게이트 패드 단자(GPT) 및 데이터 패드 단자(DPT)를 노출하는 평탄화 막(PL)을 형성한다. 그리고, 평탄화 막(PL) 위에 투명 도전 물질을 도포하고, 패턴하여, 화소 영역 내에서 화소 전극(PXL)과 중첩하는 공통 전극(미도시)을 형성한다. 공통 전극은 다수 개의 선분들이 일정 간격으로 이격하여 배열된 형상을 가질 수 있다. 공통 전극은 게이트 배선(GL)과 나란하게 배열된 공통 배선(미도시)과 접속된다. 공통 전극은 공통 배선을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다. 공통 전극과 화소 전극(PXL) 사이에 프린지 전계가 형성되고, 이 프린지 필드에 의해 액정이 구동되어 비디오 데이터에 해당하는 계조를 표현할 수 있다.
한편, 도 10e 또는 11d에 도시한 바와 같은 박막 트랜지스터 기판의 표면 위에 평탄화 물질을 도포하고, 패턴하여 화소 전극(PXL)의 대부분을 노출하는 뱅크(BN)를 형성한다. 유기발광 표시장치의 경우, 화소 전극(PXL)을 애노드 전극(ANO)으로 사용할 수 있다. 이때, 뱅크(BN)의 형상은 게이트 패드 단자(GPT) 및 데이터 패드 단자(DPT)도 노출하도록 형성하는 것이 바람직하다. 뱅크(BN)가 형성된 기판 전체 표면 위에 유기발광 물질을 도포하여, 유기발광 층(OL)을 형성한다. 이어서, 유기발광 층(OL) 위에 도전 물질을 도포하여 캐소드 전극(CAT)을 형성한다. 이로써, 화소 전극(PXL)인 애노드 전극(ANO), 유기발광 층(OL) 및 캐소드 전극(CAT)이 적층된 유기발광 다이오드(OLE)가 완성된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
SUB: 기판 T: 박막 트랜지스터
GL: 게이트 배선 DL: 데이터 배선
G: 게이트 전극 S: 소스 전극
GP: 게이트 패드 DP: 데이터 패드
GPT: 게이트 패드 단자 DPT: 데이터 패드 단자
D: 드레인 전극 PXL: 화소 전극
SH: 소스 콘택홀 PH: 화소 콘택홀
A: 반도체 층 GI: 게이트 절연막
PAS: 보호막 ES: 에치 스토퍼
ANO: 애노드 전극 OL: 유기발광 층
CAT: 캐소드 전극 OLE: 유기발광 다이오드

Claims (9)

  1. 기판;
    상기 기판 위에서 가로 방향으로 진행하는 게이트 배선 및 상기 게이트 배선에서 분기하는 게이트 전극;
    상기 게이트 배선 및 상기 게이트 전극을 덮는 게이트 절연막;
    상기 게이트 절연막 위에서 상기 게이트 전극과 중첩하는 반도체 층;
    상기 게이트 절연막 위에서 상기 게이트 배선과 교차하는 데이터 배선;
    상기 데이터 배선의 일부 및 상기 반도체 층의 일측부를 노출하는 소스 콘택홀 및 상기 반도체 층의 타측부를 노출하는 화소 콘택홀을 구비한 보호막; 그리고
    상기 보호막 위에서 상기 소스 콘택홀을 통해 상기 데이터 배선과 상기 반도체 층의 상기 일측부를 연결하는 소스 전극, 상기 화소 콘택홀을 통해 상기 반도체 층의 상기 타측부와 접촉하는 드레인 전극, 및 상기 드레인 전극에서 연장된 화소 전극을 포함하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 화소 전극은, 상기 드레인 전극에서 연장되어 상기 게이트 배선과 상기 데이터 배선에 의해 정의된 화소 영역 내부에 형성된 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 데이터 배선의 하부에는 상기 반도체 층과 동일한 물질층이 적층되어 있는 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 게이트 배선의 일측 단부에 배치된 게이트 패드;
    상기 게이트 절연막 및 상기 보호막을 관통하여 상기 게이트 패드를 노출하는 게이트 패드 콘택홀;
    상기 보호막 위에서 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드와 접촉하는 게이트 패드 단자;
    상기 데이터 배선의 일측 단부에 배치된 데이터 패드;
    상기 보호막을 관통하여 상기 데이터 패드를 노출하는 데이터 패드 콘택홀; 그리고
    상기 보호막 위에서 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드와 접촉하는 데이터 패드 단자를 더 포함하는 박막 트랜지스터 기판.
  5. 기판 위에 제1 금속 물질로 게이트 배선 및 상기 게이트 배선에서 분기하는 게이트 전극를 형성하고, 상기 게이트 배선 및 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 제2 금속 물질로 데이터 배선을 형성하는 단계;
    상기 게이트 절연막 위에 산화물 반도체 물질로 상기 게이트 전극과 중첩하는 반도체 층을 형성하는 단계;
    상기 데이터 배선 및 상기 반도체 층을 덮으며, 상기 반도체 층에서 상기 데이터 배선과 이격된 타측부를 노출하는 화소 콘택홀을 포함하는 보호막을 형성하는 단계; 그리고
    상기 보호막 위에 도전 물질로 상기 화소 콘택홀을 통해 상기 반도체 층의 상기 타측부와 연결된 드레인 전극 및 상기 드레인 전극에서 연장된 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판 제조 방법.
  6. 제 5 항에 있어서,
    상기 보호막을 형성하는 단계는,
    상기 데이터 배선의 일부, 그리고 상기 반도체 층에서 상기 데이터 배선과 근접하는 일측부를 노출하는 소스 콘택홀을 더 형성하고; 그리고
    상기 드레인 전극 및 상기 화소 전극을 형성하는 단계는,
    상기 소스 콘택홀을 통해 상기 데이터 배선과 상기 반도체 층의 상기 일측부를 연결하는 소스 전극을 더 형성하는 박막 트랜지스터 기판 제조 방법.
  7. 제 6 항에 있어서,
    상기 보호막을 형성하는 단계는,
    상기 콘택홀들을 완성한 후, 상기 소스 콘택홀 및 상기 화소 콘택홀을 통해 노출된 상기 반도체 층의 상기 일측부와 상기 타측부를 도체화하는 단계를 더 포함하는 박막 트랜지스터 기판 제조 방법.
  8. 제 5 항에 있어서,
    상기 데이터 배선을 형성하는 단계와 상기 반도체 층을 형성하는 단계는,
    상기 산화물 반도체 물질과 상기 제2 금속 물질을 연속으로 형성하고 하프-톤 마스크로 패턴하는 단일 마스크 공정을 이용하여, 상기 산화물 반도체 물질과 상기 제2 금속 물질이 적층된 상기 데이터 배선, 그리고 상기 산화물 반도체 물질로 이루어진 상기 반도체 층을 형성하는 박막 트랜지스터 기판 제조 방법.
  9. 제 5 항에 있어서,
    상기 제1 금속 물질로 상기 게이트 배선의 일측 단부에 배치된 게이트 패드를 더 형성하고;
    상기 제2 금속 물질로 상기 데이터 배선의 일측 단부에 배치된 데이터 패드를 더 형성하고;
    상기 보호막을 패턴하여 상기 데이터 패드를 노출하는 데이터 패드 콘택홀과, 상기 게이트 절연막 및 상기 보호막을 패턴하여 상기 게이트 패드를 노출하는 게이트 패드 콘택홀을 더 형성하고; 그리고
    상기 게이트 패드 콘택홀을 통해 상기 게이트 패드와 접촉하는 게이트 패드 단자와, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드와 접촉하는 데이터 패드 단자를 더 형성하는 박막 트랜지스터 기판 제조 방법.
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