KR101988006B1 - 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 본 발명에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판은, 기판; 상기 기판 위에서 게이트 절연막을 사이에 두고 서로 직교하여 배열되어 화소 영역을 정의하는 게이트 배선 및 데이터 배선; 상기 게이트 배선에서 분기한 게이트 전극, 상기 게이트 절연막 위에서 상기 게이트 전극과 중첩하는 채널 층, 상기 데이터 배선에서 분기하는 소스 전극, 그리고 상기 소스 전극과 대향하는 드레인 전극을 포함하는 박막 트랜지스터; 상기 소스 전극 및 상기 드레인 전극과 접촉하는 영역들을 제외한 상기 채널 층 영역과, 그리고 상기 게이트 전극과 상기 소스 전극 사이에서 상기 화소 영역을 제외한 상기 박막 트랜지스터 영역을 덮는 에치 스토퍼 층; 그리고 상기 박막 트랜지스터를 덮는 보호막을 포함한다.

Description

산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 {Thin Film Transistor Substrate Having Oxide Semiconductor and Manufacturing Method Thereof}
본 발명은 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 (Thin Film Transistor: TFT) 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 에치 스토퍼 층을 화소 전극 영역을 제외한 필요 부분에만 국한적으로 형성하여, 산화물 반도체 채널 층을 후속 공정의 식각액으로부터 보호하고, 게이트 전극과 소스 전극 사이의 기생 용량을 최소화한 평판표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.
능동형으로 구동하는 액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치의 경우, 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다.
수직 전계형 액정표시장치는 상 하부 기판에 대향하게 배치된 화소 전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nematic) 모드의 액정을 구동한다. 이러한 수직 전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.
수평 전계형 액정표시장치는 하부 기판에 평행하게 배치된 화소 전극과 공통전극 사이에 수평 전계를 형성하여 인-플레인 스위칭(In Plane Switching: IPS) 모드의 액정을 구동한다. 이러한 IPS 모드의 액정표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 구체적으로 IPS 모드의 액정표시장치는 인 플레인 필드(In Plane Field, 혹은 수평 전계)를 형성하기 위해서 공통전극과 화소전극간의 간격을 상부 기판과 하부 기판의 간격(셀 갭: Cell Gap)보다 넓게 형성하고, 적정한 세기의 전계를 얻기 위해서 공통전극과 화소 전극을 일정한 너비를 갖는 띠 형태로 형성한다. 이와 같은 IPS 모드의 화소 전극 및 공통전극 사이에는 기판과 거의 평행한 전계가 형성되지만, 일정 너비를 갖는 화소 전극 및 공통전극들 상부의 액정에는 전계가 형성되지 않는다. 즉, 화소 전극 및 공통전극 상부에 놓인 액정분자들은 구동되지 않고 초기 배열 상태를 유지한다. 초기상태를 유지하는 액정은 광을 투과시키지 못하여 개구율 및 투과율을 저하하는 요인이 된다.
이러한 IPS 모드의 액정표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정표시장치가 제안되었다. FFS 타입의 액정표시장치는 각 화소 영역에 절연막을 사이에 둔 공통전극과 화소 전극을 구비하고, 그 공통전극과 화소 전극이 수직 방향으로 서로 중첩되거나, 중첩하지 않더라도 수평 방향으로의 이격 간격이 상부 기판과 하부 기판의 간격보다 좁게 형성하여 공통전극과 화소 전극 상부에 포물선 형태의 프린지 필드를 형성하도록 만든다. 프린지 필드에 의해 상 하부 기판 사이에 개재된 액정 분자들은 모두 동작함으로써 개구율 및 투과율이 향상된 결과를 얻을 수 있다.
프린지 필드 방식의 액정표시장치는 공통 전극과 화소 전극이 중첩되거나 상당히 가까운 위치에 배치되기 때문에 공통 전극과 화소 전극 사이에서 보조 용량이 형성된다. 따라서, IPS 모드와 달리 보조 용량을 형성하지 않아도 된다는 장점이 있다. 하지만, 대화면 표시장치를 프린지 필드 방식으로 구현할 경우, 화소의 크기가 커지고 따라서 보조 용량의 크기도 커지므로 이를 구동하기 위해서는 박막 트랜지스터가 커져야 한다는 문제점이 있다. 박막 트랜지스터의 크기가 증가하면, 고밀도 혹은 고해상도를 구현하는 데 어려움이 있다.
이러한 문제점을 해결하기 위해, 박막 트랜지스터의 크기를 키우지 않고도 고용량 구동 특성을 갖는 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판이 응용되고 있다. 도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 평판 표시장치를 구성하는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 평판 표시장치용 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역이 정의된다. 이 화소 영역에는 프린지 필드를 형성하도록 보호막(PAS)을 사이에 두고 형성된 화소 전극(PXL)과 공통전극(COM)을 구비한다. 화소 전극(PXL)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통전극(COM)은 평행한 다수 개의 띠 모양으로 형성한다.
공통 전극(COM)은 게이트 배선과 평행하게 배열된 공통 배선(CL)과 접속된다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기된 소스 전극(S), 소스 전극(S)과 대향하며 화소 전극(PXL)과 접속된 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하며 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 층(A)을 포함한다. 도면에 나타내지는 않았으나, 반도체 층(A)과 소스 전극(S) 사이에 그리고 반도체 층(A)과 드레인 전극(D) 사이에는 오믹 접촉을 위한 오믹 접촉층을 더 포함할 수도 있다.
특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼 층(ES)을 더 포함하는 것이 바람직하다. 구체적으로 설명하면, 소스 전극(S)과 드레인 전극(D) 사이를 식각공정으로 분리하는 과정에서 이 부분을 통해 유입되는 식각액으로부터 반도체 층(A)을 보호하도록 에치 스토퍼 층(ES)을 형성하는 것이 바람직하다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI)과 보호막(PAS)을 관통하는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 보호막(PAS)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
다시 도 1을 더 참조하면, 표시패널(DP)의 좌측 일측변에 게이트 구동부(GIC)가 실장된 TAB이 게이트 패드 단자(GPT)에 부착되어 게이트 구동부(GIC)가 게이트 배선(GL)에 신호를 공급한다. 그리고 표시패널(DP)의 상부 일측변에 데이터 구동부(DIC)가 실장된 TAB이 데이터 패드 단자(DPT)에 부착되어 데이터 구동부(DIC)가 데이터 배선(DL)에 비디오 데이터 신호를 공급한다.
화소 전극(PXL)은 게이트 절연막(GI) 위에서 드레인 전극(D)과 접속한다. 한편, 공통 전극(COM)은 화소 전극(PXL)을 덮는 보호막(PAS)을 사이에 두고 화소전극(PXL)과 중첩되게 형성된다. 이와 같은 화소 전극(PXL)과 공통전극(COM) 사이에서 전계가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
이와 같이 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판에서는, 에치 스토퍼 층(ES)을 구비하는 것이 바람직하지만, 이에 따른 다른 문제가 발생할 수도 있다. 예를 들면, 에치 스토퍼 층(ES)을 패턴한 후에, 잔사물 제거를 위해 건식 식각 공정을 추가로 사용하는데, 기판(SUB)에서 표시 영역 외부의 콘택홀 영역에서 건식 식각에 의한 패턴 불량이 발생할 수 있다. 이러한 패턴 불량은 이후 공정에서 적층 및 패턴되는 박막들의 불량을 야기할 수 있다.
본 발명의 목적은 상기 문제점들을 극복하기 위해 고안된 것으로, 산화물 반도체를 포함하는 박막 트랜지스터 기판에서, 산화물 반도체 채널 층이 후속 식각 공정에서 손상되지 않는 구조를 갖는 표시장치용 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 다른 목적은, 에치 스토퍼 층이 산화물 반도체 채널 층을 보호하는 구조를 갖는 박막 트랜지스터 기판에서, 에치 스토퍼 층이 이후 공정에 형성되는 박막들에 악영향을 주지 않는 구조 및 그 제조 방법을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해, 본 발명에 의한 산화물 반도체 층을 포함하는 박막 트랜지스터 기판은, 기판; 상기 기판 위에서 게이트 절연막을 사이에 두고 서로 직교하여 배열되어 화소 영역을 정의하는 게이트 배선 및 데이터 배선; 상기 게이트 배선에서 분기한 게이트 전극, 상기 게이트 절연막 위에서 상기 게이트 전극과 중첩하는 채널 층, 상기 데이터 배선에서 분기하는 소스 전극, 그리고 상기 소스 전극과 대향하는 드레인 전극을 포함하는 박막 트랜지스터; 상기 소스 전극 및 상기 드레인 전극과 접촉하는 영역들을 제외한 상기 채널 층 영역과, 그리고 상기 게이트 전극과 상기 소스 전극 사이에서 상기 화소 영역을 제외한 상기 박막 트랜지스터 영역을 덮는 에치 스토퍼 층; 그리고 상기 박막 트랜지스터를 덮는 보호막을 포함한다.
상기 게이트 배선의 일측 단부에 형성된 게이트 패드; 그리고 상기 데이터 배선의 일측 단부에 형성된 데이터 패드를 더 포함하고, 상기 에치 스토퍼 층은 상기 게이트 패드 영역을 제외하여 형성된 것을 특징으로 한다.
상기 보호막 위에서 상기 드레인 전극과 접촉하며 상기 화소 영역을 덮도록 형성된 공통 전극; 상기 공통 전극을 덮는 절연막; 그리고 상기 절연막 위에서 상기 공통 전극과 중첩하는 다수 개의 선분 형태로 형성된 화소 전극을 더 포함하는 것을 특징으로 한다.
상기 보호막과 상기 공통 전극 사이에서 상기 기판 전면에 걸쳐 도포된 평탄화 막을 더 포함하는 것을 특징으로 한다.
상기 공통 전극은 가로 방향으로 배열된 상기 화소 영역 및 상기 데이터 배선을 덮는 형상을 갖는 것을 특징으로 한다.
상기 공통 전극은 상기 박막 트랜지스터가 형성된 영역을 제외한 상기 평탄화 막 상부층을 덮는 형상을 갖는 것을 특징으로 한다.
본 발명에 의한 산화물 반도체를 포함하는 박막 트랜지스터 기판은 산화물 반도체 채널 층 위에서 기판 전체를 덮는 구조를 갖는 에치 스토퍼 층을 포함하고, 에치 스토퍼 층에 형성된 콘택 홀을 통해서 소스-드레인 전극이 산화물 반도체 채널 층과 접촉하는 구조를 갖는다. 본 발명에 의한 에치 스토퍼 층은 산화물 반도체 채널 층이 소스-드레인 전극을 형성하는 공정을 포함하는 후속 공정에서 사용하는 식각 물질에 의해 공격당하지 않도록 보호함으로써 채널 층의 성능을 보장하는 효과를 얻을 수 있다. 에치 스토퍼 층 형성 이후에 수행되는 박막 형성 및 패턴 공정에서 발생하는 패턴 불량을 방지하도록 에치 스토퍼 층을 패턴 보호층의 기능으로 활용할 수 있다. 또한, 본 발명에 의한 박막 트랜지스터 기판은, 에치 스토퍼 층이 게이트 절연막과 함께 소스 전극과 게이트 전극 사이에 개재된 구조를 갖는다. 이와 같이 소스 전극과 게이트 전극이 두 개의 절연물질 층에 의해 이격, 절연되므로 소스-게이트 전극간의 기생 용량의 발생이 줄어들어 각 배선의 부하가 감소하는 효과를 얻을 수 있다.
도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 평판표시장치의 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도.
도 3은 본 발명의 제1 실시 예에 의한 프린지 필드 방식의 액정표시장치에 포함된 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판을 나타내는 평면도.
도 4는 도 3에서 절취선 II-II'선을 따라 자른 도면으로, 본 발명의 제1 실시 예에 의한 박막 트랜지스터 기판을 나타내는 단면도.
도 5는 본 발명의 제2 실시 예에 의한 프린지 필드 방식의 액정표시장치에 포함된 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판을 나타내는 평면도.
도 6은 도 5에서 절취선 III-III'선을 따라 자른 도면으로, 본 발명의 제2 실시 예에 의한 박막 트랜지스터 기판을 나타내는 단면도.
도 7a 내지 7h는 본 발명의 제2 실시 예에 의한 프린지 필드 방식의 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판을 제조하는 공정을 나타내는, 도 5의 III-III'로 자른 단면도들.
이하, 첨부한 도면들을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하, 도 3 및 도 4를 참조하여 본 발명의 제1 실시 예에 대해 설명한다. 도 3은 본 발명의 제1 실시 예에 의한 프린지 필드 방식의 액정표시장치에 포함된 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 4는 도 3에서 절취선 II-II'선을 따라 자른 도면으로, 본 발명의 제1 실시 예에 의한 박막 트랜지스터 기판을 나타내는 단면도이다.
도 3 및 4를 참조하면, 본 발명에 의한 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)과 에치 스토퍼 층(ES)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그리고 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 또한, 박막 트랜지스터 기판은 게이트 배선(GL) 및 데이터 배선(DL)의 교차 구조로 화소 영역을 정의한다. 이 화소 영역에는 프린지 필드를 형성하도록 보호막(PAS)을 사이에 두고 중첩하도록 형성된 화소 전극(PXL)과 공통전극(COM)을 구비한다. 여기서는, 화소 전극(PXL)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통 전극(COM)은 평행한 다수 개의 띠 모양으로 형성한다.
공통 전극(COM)은 게이트 배선(GL)과 나란하게 배열된 공통 배선(CL)에서 분기한다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기된 소스 전극(S), 소스 전극(S)과 대향하며 화소 전극(PXL)과 접속된 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하며 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 산화물 반도체 채널 층(A)을 포함한다.
산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼 층(ES)을 더 포함하는 것이 바람직하다. 구체적으로 설명하면, 소스 전극(S)과 드레인 전극(D) 사이의 분리된 부분을 통해 유입되는 식각액으로부터 산화물 반도체 채널 층(A)을 보호하도록 에치 스토퍼 층(ES)을 형성하는 것이 바람직하다. 또한, 산화물 반도체 채널 층(A)의 형상은 소스 전극(S)과 드레인 전극(D)의 외곽선 외부로 노출된 형상을 가질 수 있다. 이 노출된 부분이 소스 전극(S) 및 드레인 전극(D)을 패턴하는 식각 물질에 의해 공격을 받아 손상될 수 있다. 이를 방지하기 위해서 에치 스토퍼 층(ES)은, 산화물 반도체 채널 층(A)이 형성된 기판(SUB) 전면을 덮도록 형성하는 것이 바람직하다.
소스 전극(S)은 에치 스토퍼 층(ES)에 형성된, 산화물 반도체 채널 층(A)의 일측변 표면 일부를 노출하는 소스 영역 콘택홀(SAH)을 통해 반도체 채널 층(A)의 일측변의 상부면과 접촉한다. 드레인 전극(D)은, 일측부는 에치 스토퍼 층(ES)에 형성된 산화물 반도체 채널 층(A)의 타측변 표면 일부를 노출하는 드레인 영역 콘택홀(DAH)을 통해 산화물 반도체 채널 층(A)의 타측변의 상부면과 접촉한다. 드레인 전극(D)의 타측부는 화소 전극(PXL) 일측변의 식각된 측면 및 상부면과 접촉하는 구조를 갖는다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)가 형성된다. 게이트 패드(GP)는 게이트 절연막(GI), 에치 스토퍼 층(ES) 및 보호막(PAS)을 관통하는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)가 형성된다. 데이터 패드(DP)는 보호막(PAS)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
화소 전극(PXL)은 산화물 반도체 채널 층(A)을 덮는 에치 스토퍼 층(ES) 위에 형성된다. 화소 전극(PXL)은 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명 도전 물질로 형성하는 것이 바람직하다. 그리고 산화물 반도체 채널 층(A)의 타측면 상부면과 접촉하는 드레인 전극(D)은 그 타측변이 화소 전극(PXL)의 일측변의 식각된 측면 및 상부면과 직접 접촉하는 구조를 갖는다.
한편, 공통 전극(COM)은 화소 전극(PXL)을 덮는 보호막(PAS)을 사이에 두고 화소 전극(PXL)과 중첩되게 형성된다. 화소 전극(PXL)과 공통 전극(COM) 사이에서 전계가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
특히, 반도체 채널 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성으로 인해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 더욱이, 프린지 필드 방식의 경우, 화소 전극(PXL)과 공통 전극(COM)이 중첩되는 영역이 보조 용량을 형성하는데, 화소의 크기가 커질수록 이에 비례하여 보조 용량이 커진다. 따라서, 본 발명에 의한 산화물 반도체를 포함하는 프린지 필드 방식의 박막 트랜지스터 기판은 대화면을 갖는 고화질의 평판 표시장치를 제공하는 장점을 갖는다.
본 발명의 제1 실시 예에서는, 에치 스토퍼 층(ES)이 높은 전하 이동도를 갖는 산화물 반도체 채널 층(A)을 후속 공정에서 사용하는 식각 물질의 공격으로부터 보호하는 구조를 갖는다. 따라서, 산화물 반도체 채널 층(A)이 완전히 보호됨으로써, 안정된 전하 이동도를 확보할 수 있다.
또한, 에치 스토퍼 층(ES)은 산화물 반도체 채널 층(A)이 형성된 기판(SUB) 전체 면적을 덮도록 형성됨으로써, 게이트 전극(G)과 소스-드레인 전극(S, D) 사이에는 게이트 절연막(GI) 및 에치 스토퍼 층(ES)이 적층된 이중 절연층이 개재된 구조를 갖는다. 따라서, 게이트 전극(G)과 소스-드레인 전극(S, D) 사이의 기생 용량을 최소화할 수 있다. 그 결과, 게이트 배선(GL) 및 데이터 배선(DL)에서의 배선 부하가 감소하여, 양질의 화질을 보장한다.
이와 같이, 에치 스토퍼 층(ES)을 기판(SUB) 전체에 걸쳐 형성하고, 필요한 부분만을 콘택홀로 형성하여 노출하는 구조에서는 종래의 구조에서 발생하는 문제를 해결하는 장점을 갖는다. 하지만, 다른 문제점을 야기할 수도 있다. 예를 들어, 게이트 패트(GP) 영역을 보면, 게이트 패드(GP)와 게이트 패드 단자(GPT)를 연결하기 위한 콘택홀을 형성하여야 하는데, 이는 보호막(PAS)과 에치 스토퍼 층(ES)을 식각하여 형성한다. 따라서, 식각 시간이 더 많이 필요하다. 이럴 경우, 데이터 패드(DP)와 데이터 패드 단자(DPT)를 연결하기 위한 콘택홀 부분에는, 보호막(PAS)을 식각하기 위한 식각 시간이 과도하게 노출된다. 이는 데이터 패드(DP)에 손상을 줄 수 있다.
또 다른 문제로, 화소 영역, 즉 화소 전극(PXL)과 공통 전극(COM)이 형성된 영역에서는 에치 스토퍼 층(ES)이 더 포함되기 때문에, 이로 인해 백 라이트의 광량이 감소되는 문제가 있다. 이는 표시 장치의 휘도를 저하하거나, 동일한 휘도를 얻기 위해서는 더 많은 전력을 사용해야 하는 단점을 야기할 수 있다.
더구나, 고 개구율 및 저 전력을 구현하기 위해 박막 트랜지스터가 완성된 기판 위에 평탄화 막을 형성하고, 평탄화 막 위에 공통 전극을 먼저 형성하고, 그 위에 절연막과 화소 전극을 적층하는 구조에서는 화소 영역에 평탄화 막이 더 추가되어 백 라이트의 광량이 더 감소되기 때문에 에치 스토퍼 층(ES)이 화소 영역에 추가되는 것은 바람직하지 않을 수 있다.
이와 같은 제1 실시 예에서 발생할 수 있는 단점을 더 보완하기 위해, 도 5 및 도 6을 참조하여, 본 발명의 제2 실시 예를 설명한다. 도 5는 본 발명의 제2 실시 예에 의한 프린지 필드 방식의 액정표시장치에 포함된 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 6은 도 5에서 절취선 III-III'선을 따라 자른 도면으로, 본 발명의 제2 실시 예에 의한 박막 트랜지스터 기판을 나타내는 단면도이다.
제2 실시 예에 의한 박막 트랜지스터 기판은 제1 실시 예에 의한 박막 트랜지스터와 구조가 거의 동일하다. 차이가 있는 부분은 에치 스토퍼 층(ES)은 반도체 채널 층(A)이 형성된 기판(SUB) 전체에 걸쳐 형성된 것이 아니고, 이후에 형성된 소스-드레인 금속층을 포함하는 박막 트랜지스터가 차지하는 영역에 대응하는 위치에만 형성되는 것을 특징으로 한다. 다른 측면에서 보면, 소스-드레인 금속층과 게이트 금속층을 포함하는 박막 트랜지스터(T)가 형성된 부분에는 에치 스토퍼 층(ES)이 잔존하는 반면, 화소 영역에 대응하는 부분에는 에치 스토퍼 층(ES)이 잔존하지 않는 것을 특징으로 한다.
제1 실시 예에 의한 박막 트랜지스터 기판과 비교해서, 제2 실시 예에 의한 박막 트랜지스터 기판은 박막 트랜지스터(T)가 형성된 부분에만 에치 스토퍼 층(ES)이 형성된다. 좀 더 구체적으로 설명하면, 에치 스토퍼 층(ES) 본연의 목적을 위해, 반도체 층(A) 위에 형성되고, 에치 스토퍼 층(ES)에 형성된 소스 영역 콘택홀(SAH) 및 드레인 영역 콘택홀(DAH)을 통해 소스 전극(S)과 반도체 층(A)이 그리고 드레인 전극(D)과 반도체 층(A)이 접촉된다. 더구나, 게이트 전극(G)과 소스-드레인 전극(S, D) 사이에 에치 스토퍼 층(ES)이 개재되어 있다. 하여, 반도체 층(A)을 소스-드레인 전극(S, D)을 형성하는 식각 액으로부터 보호할 수 있다. 또한, 소스 전극(S)과 게이트 전극(G) 사이에 발생할 수 있는 기생 용량을 현저히 감소시킬 수 있다.
하지만, 화소 영역 그리고 게이트 패드(GP) 및 데이터 패드(DP) 영역에는 에치 스토퍼 층(ES)이 존재하지 않는다. 따라서, 에치 스토퍼 층(ES)에 의해 화소 영역을 통과하는 백 라이트의 광량이 감소되는 문제를 방지할 수 있다. 그리고 게이트 패드(GP)와 데이터 패드(DP)를 노출하기 위한 게이트 패드 콘택홀(GPH) 및 데이터 패드 콘택홀(DPH)을 형성하는 과정에서 에치 스토퍼 층(ES)을 식각하지 않아도 되기 때문에, 식각 시간을 길게 확보할 필요가 없으며, 에치 스토퍼 층(ES)에 의한 식각 불량을 방지할 수 있다.
이하, 본 발명의 제2 실시 예에 의한 산화물 반도체를 포함하는 프린지 필드 방식의 박막 트랜지스터 기판을 제조하는 공정을 설명한다. 도 7a 내지 7h는 본 발명의 제2 실시 예에 의한 프린지 필드 방식의 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판을 제조하는 공정을 나타내는, 도 5의 III-III'로 자른 단면도들이다.
투명한 하부 기판(SUB) 위에 게이트 금속을 증착한다. 제1 마스크 공정으로 게이트 금속을 패턴하여 게이트 요소를 형성한다. 게이트 요소에는 게이트 배선(GL), 게이트 배선(GL)에서 분기하는 게이트 전극(G), 게이트 배선(GL)의 일측 단부에 형성된 게이트 패드(GP)를 포함한다. (도 7a)
게이트 요소들이 형성된 기판(SUB) 위에, 게이트 절연막(GI)을 전면 도포한다. 게이트 절연막(GI)은 산화 실리콘(SiO2)을 포함하는 것이 바람직하다. 또한, 도면으로 상세히 도시하지 않았지만, 게이트 절연막(GI)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)이 차례로 적층된 구조를 가질 수도 있다. 이어서, 산화 반도체 물질을 증착한다. 제2 마스크 공정으로, 산화 반도체 물질을 패턴하여, 반도체 층(A)을 형성한다. (도 7b)
반도체 층(A)이 형성된 기판 전면에 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)과 같은 절연 물질을 도포한다. 제3 마스크 공정으로 절연 물질을 패턴하여 에치 스토퍼 층(ES)을 형성한다. 에치 스토퍼 층(ES)은 반도체 층(A)을 모두 덮는 형상을 갖도록 형성한다. 특히, 나중에 형성되는 소스 전극(S) 및 드레인 전극(D)의 영역도 덮는 형상을 갖도록 형성하는 것이 바람직하다. 반면에, 나중에 형성되는 화소 전극(PXL)과 공통 전극(COM)이 형성되는 화소 영역에는 에치 스토퍼 층(ES)이 잔존하지 않는 것이 바람직하다. 또한, 게이트 패드(GP) 및 데이터 패드(DP)가 형성된 영역에도 에치 스토퍼 층(ES)이 잔존하지 않도록 하는 것이 바람직하다. 이와 동시에, 반도체 층(A)의 소스 영역을 개방하는 소스 영역 콘택홀 (SAH)와 드레인 영역을 개방하는 드레인 영역 콘택홀(DAH)을 형성한다. (도 7c)
반도체 층(A) 및 에치 스토퍼 층(ES)이 형성된 기판(SUB) 위에 소스-드레인 금속을 증착한다. 제4 마스크 공정으로, 소스-드레인 금속을 패턴하여, 소스-드레인 요소를 형성한다. 소스-드레인 요소에는 게이트 배선(GL)과 수직으로 교차하는 데이터 배선(DL), 데이터 배선(DL)의 일측 단부에 형성된 데이터 패드(DP), 데이터 배선(DL)에서 분기하여 소스 영역 콘택홀(SAH)을 통해 반도체 층(A)의 일측변과 접촉하는 소스 전극(S), 그리고 드레인 영역 콘택홀(DAH)을 통해 반도체 층(A)의 타측변과 접촉하며 소스 전극(S)과 대향하는 드레인 전극(D)을 포함한다. 특히, 소스 전극(S)과 드레인 전극(D)은 물리적으로 서로 분리되어 있으나, 반도체 층(A)을 통해 연결된 구조를 갖는다. 이로써, 박막 트랜지스터(T)가 완성된다.
에치 스토퍼 층(ES)이 없다면, 소스 전극(S)과 드레인 전극(D)을 패턴하는 과정에서 소스 전극(S)과 드레인 전극(D) 사이를 식각하는 식각액에 의해서 반도체 층(A)이 식각되는 백 에치(Back Etch) 현상이 발생한다. 특히, 반도체 층(A)이 산화 반도체 물질을 포함하는 경우, 백 에치가 발생하면, 소자의 안정성에 문제가 발생할 수 있다. 따라서, 산화 반도체 물질로 채널 층을 형성하는 경우 에치 스토퍼 층(ES)을 포함하는 것이 바람직하다. (도 7d)
박막 트랜지스터(T)가 완성된 기판(SUB) 전체 면에 제1 보호막(PA1)을 도포한다. 이어서, 유전율이 낮은 유기 물질로 평탄화 막(PAC)을 도포한다. 예를 들어, 평탄화 막(PAC)은 네가 폴리아크릴레이트(Nega Polyacrylate)를 포함하는 것이 바람직하다. 제5 마스크 공정으로 평탄화 막(PAC)을 패턴하여, 제1 드레인 콘택홀(DH1)을 형성한다. 제1 드레인 콘택홀(DH1)은 드레인 전극(D)을 노출하지는 않는다. 추후에 형성되는 제2 보호막(PA2)에 드레인 전극을 노출하는 제2 드레인 콘택홀(DH2)을 형성하는데, 평탄화막(PAC)의 두께가 상대적으로 두껍기 때문에 제2 드레인 콘택홀(DH2)의 형성을 용이하게 하고, 드레인 전극(D)의 노출 면적을 확보하기 위해 미리 형성한다. 또한, 게이트 패드(GP)와 데이터 패드(DP) 부분에는 평탄화막(PAC)을 제거하여, 제1 보호막(PA1)을 노출 시킨다. (도 7e)
평탄화 막(PAC)이 형성된 기판(SUB) 전면에 ITO(Indium Tin Oxide)와 같은 투명 도전 물질을 증착한다. 제6 마스크 공정으로, 투명 도전물질을 패턴하여 공통 전극(COM)을 형성한다. 공통 전극(COM)은 화소 영역의 모양에 대응하는 대략 장방형의 모양을 포함하도록 형성하는 것이 바람직하다. 더욱 바람직하게는, 공통 전극(COM)이 데이터 배선(DL)을 덮는 구조를 갖도록 형성하는 것이 좋다. 예를 들어, 가로 방향으로 배열된 화소 영역들을 모두 포함하도록 가로 방향으로 연장된 형상으로 공통 전극(COM)을 형성할 수 있다. 또 다른 예로, 박막 트랜지스터(T) 부분을 제외한 평탄화 막(PAC) 표면 전체를 포함하도록 공통 전극(COM)을 형성할 수도 있다. 박막 트랜지스터(T) 부분을 공통 전극(COM)이 덮지 않도록 하는 이유는 공통 전극(COM) 이후에 형성되는 화소 전극(PXL)을 박막 트랜지스터(T)의 드레인 전극(D)과 연결시키는 제2 드레인 콘택홀(DH2)을 형성하기 위함이다. (도 7f)
공통 전극(COM)이 형성된 기판(SUB) 전체 면에 제2 보호막(PA2) (혹은, 절연막)을 도포한다. 제7 마스크 공정으로, 제2 보호막(PA2) 및 제1 보호막(PA1)을 패턴하여 드레인 전극(D)의 일부를 노출하는 제2 드레인 콘택홀(DH2)을 형성한다. 이와 동시에, 데이터 패드(DP)를 노출하는 데이터 패드 콘택홀(DPH)을 형성한다. 한편, 게이트 패드(GP) 부분에서는, 제2 보호막(PA2) 및 제1 보호막(PA1)과 더불어 게이트 절연막(GI)을 더 식각하여 게이트 패드(GP)를 노출하는 게이트 패드 콘택홀(GPH)을 형성한다. (도 7g)
제2 보호막(PA2) 위에 ITO와 같은 투명 도전물질을 또 증착한다. 제8 마스크 공정으로, 투명 도전물질을 패턴하여, 화소 전극(PXL), 게이트 패드 단자(GPT), 그리고 데이터 패드 단자(DPT)를 형성한다. 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 중첩하도록 형성한다. 특히, 일정 간격을 두고 평행하게 나열된 막대 모양으로 형성한다. 화소 전극(PXL)은 화소 영역 내에서 최대한으로 데이터 배선(DL)과 가깝게 배치될 수 있다. 심지어는 화소 전극(PXL)의 일부가 데이터 배선(DL)과 중첩되어도, 아래에 배치되어 데이터 배선(DL)을 덮고 있는 공통 전극(COM)으로 인해, 화소 전극(PXL)은 데이터 배선(DL)으로부터의 영향을 거의 받지 않는다. 게이트 패드 단자(GPT)는 게이트 패드 콘택홀(GPH)을 통해 노출된 게이트 패드(GP)와 접촉한다. 그리고 데이터 패드 단자(DPT)는 데이터 패드 콘택홀(DPH)을 통해 노출된 데이터 패드(GP)와 접촉한다. (도 7h)
이후, 도면으로 도시하지 않았으나, 화소 전극(PXL)과 공통 전극(COM)이 형성된 박막 트랜지스터 기판은 배향막 공정 챔버로 이송하여, 배향막을 도포한다. 그리고 액정층을 도포하고 컬러 필터 기판과 합착하여 액정표시패널을 완성한다.
본 발명의 제2 실시 예에서는, 평탄화 막(PAC)으로 박막 트랜지스터(T)가 형성된 기판(SUB)의 표면을 편평하게 하고, 공통 전극(COM)으로 박막 트랜지스터(T)를 제외한 거의 모든 기판(SUB)을 덮어 차폐한다. 그리고 절연막인 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 중첩하는 화소 전극(PXL)을 구비한다. 따라서, 공통 전극(COM) 및 화소 전극(PXL)이 차지하는 면적을 최대한으로 크게 확보할 수 있으며, 데이터 배선(DL)이 화소 전극(PXL)에 주는 영향을 최소화할 수 있다. 그 결과, 고 개구율과 저 소비 전력을 갖는 양질의 박막 트랜지스터 기판을 제공한다.
더욱이, 제2 실시 예와 같은 구조의 박막 트랜지스터 기판에서는 화소 영역에 여러 개의 절연막 및 보호막이 적층되는데, 에치 스토퍼 층(ES)은 박막 트랜지스터 영역에만 형성하고 화소 영역에 형성되지 않도록 하였다. 따라서, 소스 전극(S)과 게이트 배선(G) 사이의 기생 용량을 극소화하면서도, 화소 영역을 통과하는 백 라이트의 밝기를 저하하지 않는 구조를 얻을 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
COM: 공통 전극 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자
GPH: 게이트 패드 콘택홀 DPH: 데이터 패드 콘택홀
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 A: 반도체 채널 층
GI: 게이트 절연막 ES: 에치 스토퍼 층
SAH: 소스 영역 콘택홀 DAH: 드레인 영역 콘택홀
PAS: 보호막 PAC: 평탄화 막
PA1: 제1 보호막 PA2: 제2 보호막(절연막)
DH1: 제1 드레인 콘택홀 DH2: 제2 드레인 콘택홀

Claims (7)

  1. 기판;
    상기 기판 위에서 게이트 절연막을 사이에 두고 서로 직교하여 배열되어 화소 영역을 정의하는 게이트 배선 및 데이터 배선;
    상기 게이트 배선에서 분기한 게이트 전극, 상기 게이트 절연막 위에서 상기 게이트 전극과 중첩하는 채널 층, 상기 데이터 배선에서 분기하는 소스 전극, 그리고 상기 소스 전극과 대향하는 드레인 전극을 포함하는 박막 트랜지스터;
    상기 소스 전극과 상기 채널 층 사이 및 상기 드레인 전극과 상기 채널 층 사이에 위치하며, 상기 소스 전극 및 상기 드레인 전극과 접촉하는 영역들을 제외한 상기 채널 층 영역과, 그리고 상기 게이트 전극과 상기 소스 전극 사이에서 상기 화소 영역을 제외한 상기 박막 트랜지스터 영역을 덮는 에치 스토퍼 층;
    상기 박막 트랜지스터를 덮는 보호막;
    상기 보호막 위에서 상기 드레인 전극과 접촉하며 상기 화소 영역을 덮도록 형성된 공통 전극;
    상기 공통 전극을 덮는 절연막; 그리고
    상기 절연막 위에서 상기 공통 전극과 중첩하는 다수 개의 선분 형태로 형성된 화소 전극을 포함하며,
    상기 공통 전극은 상기 박막 트랜지스터가 형성된 영역을 제외한 상기 평탄화 막 상부층을 덮는 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 게이트 배선의 일측 단부에 형성된 게이트 패드; 그리고
    상기 데이터 배선의 일측 단부에 형성된 데이터 패드를 더 포함하고,
    상기 에치 스토퍼 층은 상기 게이트 패드 영역을 제외하여 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 보호막과 상기 공통 전극 사이에서 상기 기판 전면에 걸쳐 도포된 평탄화막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제 1 항에 있어서,
    상기 공통 전극은 가로 방향으로 배열된 상기 화소 영역 및 상기 데이터 배선을 덮는 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 에치 스토퍼 층 중 상기 채널 층과 이격된 각각의 일측이 상기 소스 전극의 일측 및 상기 드레인 전극의 일측과 이격된 것을 특징으로 하는 박막 트랜지스터 기판.
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