KR102212167B1 - 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 금속 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판, 소스 전극 및 드레인 전극, 데이터 배선, 채널 영역, 캐핑층 그리고 게이트 전극을 포함한다. 소스 전극 및 드레인 전극은 기판 위에 일정 거리 이격하여 배치되며, 투명 산화 도전 물질을 포함한다. 데이터 배선은 소스 전극과 연결되며, 금속 물질을 포함한다. 채널 영역은 소스 전극 및 드레인 전극 사이에 배치되며 산화물 반도체 물질을 포함한다. 캐핑층은 데이터 배선을 덮으며 산화물 반도체 물질이 도체화된 것이다. 그리고 게이트 전극은 게이트 절연막을 사이에 두고 채널 영역과 중첩한다.

Description

금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Substrate Having Metal Oxide Semiconductor And Method For Manufacturing The Same}
본 발명은 금속 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 (Thin Film Transistor: TFT) 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 소스 요소가 먼저 형성되어 적층된 절연막의 구조가 단순하며, 반도체 물질로 소스 요소를 보호하는 탑 게이트 구조를 갖는 금속 산화물 반도체 물질을 포함하는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 발전해 왔다. 평판 표시장치에는 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED)와 같은 다양한 평판표시장치가 개발되어 활용되고 있다.
평판 표시장치를 구성하는 표시패널(DP)은 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 예를 들어, 액정 표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정 표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다.
수직 전계형 액정 표시장치는 상 하부 기판에 대향하게 배치된 화소 전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twistred Nematic) 모드의 액정을 구동한다. 이러한 수직전계형 액정 표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.
수평 전계형 액정 표시장치는 하부 기판에 평행하게 배치된 화소 전극과 공통전극 사이에 수평 전계를 형성하여 인 플레인 스위치(In Plane Switching: IPS) 방식으로 액정을 구동한다. 이러한 IPS 방식(혹은, 모드; mode)의 액정표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 구체적으로 IPS 방식의 액정 표시장치는 인 플레인 필드(In Plane Field)를 형성하기 위해서 공통전극과 화소전극간의 간격을 상 하부 기판의 간격보다 넓게 형성하고, 적정한 세기의 전계를 얻기 위해서 공통 전극과 화소 전극을 일정한 너비를 갖는 띠 형태로 형성한다. 이와 같은 IPS 방식에서 화소 전극 및 공통 전극 사이에는 기판과 거의 평행한 전계가 형성되지만, 너비를 갖는 화소 전극 및 공통 전극들 상부의 액정에는 전계가 형성되지 않는다. 즉, 화소 전극 및 공통 전극 상부에 놓인 액정분자들은 구동되지 않고 초기 배열 상태를 유지한다. 초기상태를 유지하는 액정은 광을 투과시키지 못하여 개구율 및 투과율을 저하하는 요인이 된다.
이러한 IPS 방식의 액정 표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정 표시장치가 제안되었다. FFS 방식의 액정 표시장치는 각 화소 영역에 절연막을 사이에 둔 공통전극과 화소 전극을 구비하고, 그 공통 전극과 화소 전극의 간격을 상 하부 기판의 간격보다 좁게 형성하여 공통 전극과 화소 전극 상부에 포물선 형태의 프린지 필드를 형성하도록 만든다. 프린지 필드에 의해 상 하부 기판 사이에 개재된 액정 분자들은 모두 동작함으로써 개구율 및 투과율이 향상된 결과를 얻을 수 있다.
도 1은 종래의 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터(Thin Film Transistor: TFT) 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 평판 표시장치의 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역이 정의된다. 이 화소 영역에는 프린지 필드를 형성하도록 보호막(PAS)을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 화소 전극(PXL)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통 전극(COM)은 평행한 다수 개의 띠 모양으로 형성한다.
공통 전극(COM)은 게이트 배선과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 전극(G), 소스 전극(S), 드레인 전극(D) 및 반도체 층(A)을 포함한다. 반도체 층(A)과 소스 전극(S) 사이에 그리고 반도체 층(A)과 드레인 전극(D) 사이에는 오믹 접촉을 위한 오믹 접촉층을 더 포함할 수도 있다.
게이트 전극(G)은 게이트 배선(GL)에서 분기하거나 연결되어 있다. 소스 전극(S)은 데이터 배선(DL)에서 분기하거나 연결되어 있다. 드레인 전극(D)은 소스 전극(S)과 대향하며 화소 전극(PXL)과 접속되어 있다. 그리고 반도체 층(A)은 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하며 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성한다.
특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼(ES)를 더 포함하는 것이 바람직하다. 구체적으로 설명하면, 소스 전극(S)과 드레인 전극(D) 사이를 식각 공정으로 분리하는 과정에서 이 부분을 통해 유입되는 식각액으로부터 반도체 층(A)을 보호하도록 에치 스토퍼(ES)를 형성하는 것이 바람직하다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)가 배치되어 있다. 게이트 패드(GP)는 게이트 절연막(GI)과 보호막(PAS)을 관통하는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)가 배치되어 있다. 데이터 패드(DP)는 보호막(PAS)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
화소 전극(PXL)은 게이트 절연막(GI) 위에서 드레인 전극(D)과 접속한다. 한편, 공통 전극(COM)은 화소 전극(PXL)을 덮는 보호막(PAS)을 사이에 두고 화소전극(PXL)과 중첩되게 형성된다. 이와 같은 화소 전극(PXL)과 공통 전극(COM) 사이에서 전계가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
도 2를 다시 참조하면, 소스 전극(S)과 게이트 전극(G) 그리고 드레인 전극(D)과 게이트 전극(G)이 각각 일정 부분씩 중첩된 구조를 갖는다. 이와 같이 소스-드레인 전극(S-D)과 게이트 전극(G)이 중첩되면 그 사이에 기생 용량이 발생하고, 이로 인해 박막 트랜지스터의 구동 성능에 문제가 발생할 수 있다. 또한, 반도체 채널 층(A)의 표면 위에 에치 스토퍼(ES)를 형성하는 과정에서, 에치 스토퍼(ES)를 패턴하는 식각 용액에 의해 반도체 채널 층(A)의 상부 표면 일부가 손상될 수 있다. 특히, 이 손상되는 부위는 소스-드레인 전극(S-D)이 각각 접촉하여 전자가 이동하는 계면이다. 이 계면이 손상되면, 소자의 신뢰성 및 기본 특성이 저하될 수 있다.
따라서, 금속 산화물 반도체를 채널 층으로 사용하는 박막 트랜지스터 기판에서는 소스-드레인 전극(S-D)과 게이트 전극(G) 사이의 중첩 영역을 최소화하여 게이트-소스 사이의 기생 용량(Cgs)을 줄이는 것이 중요한 과제가 된다. 또한, 이와 동시에 반도체 채널 층(A) 위에 적층되는 다른 박막층을 형성하는 과정에서 반도체 채널 층(A)의 표면이 손상되지 않는 구조 및 제조 방법이 요구되고 있다.
본 발명의 목적은 상기 종래 기술에서 발생하는 문제점들을 극복하기 위해 고안된 것으로서, 소스-드레인 요소와 게이트 요소 사이에 기생 용량이 발생하지 않는 구조를 갖는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다. 본 발명의 다른 목적은, 기생 용량이 발생하지 않는 탑 게이트 구조에서 게이트 요소 형성시 소스-드레인 요소가 손상되는 것을 방지하는 구조를 갖는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해, 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판, 소스 전극 및 드레인 전극, 데이터 배선, 채널 영역, 캐핑층 그리고 게이트 전극을 포함한다. 소스 전극 및 드레인 전극은 기판 위에 일정 거리 이격하여 배치되며, 투명 산화 도전 물질을 포함한다. 데이터 배선은 소스 전극과 연결되며, 금속 물질을 포함한다. 채널 영역은 소스 전극 및 드레인 전극 사이에 배치되며 산화물 반도체 물질을 포함한다. 캐핑층은 데이터 배선을 덮으며 산화물 반도체 물질이 도체화된 것이다. 그리고 게이트 전극은 게이트 절연막을 사이에 두고 채널 영역과 중첩한다.
일례로, 본 발명에 의한 박막 트랜지스터 기판은, 화소 전극, 보호막 그리고 공통 전극을 더 포함한다. 화소 전극은 드레인 전극에서 동일 평면상으로 연장되며 투명 산화 도전 물질을 포함한다. 보호막은, 소스 전극, 드레인 전극, 게이트 전극 및 화소 전극을 덮는다. 그리고 공통 전극은, 보호막 위에서 화소 전극과 중첩하도록 배치된 다수 개의 선분 형상을 갖는다.
일례로, 본 발명에 의한 박막 트랜지스터 기판은, 중간 절연막, 공통 전극, 보호막 그리고 화소 전극을 더 포함한다. 중간 절연막은, 소스 전극, 드레인 전극 및 게이트 전극을 덮는다. 공통 전극은, 중간 절연막 위에 배치된다. 보호막은, 공통 전극을 덮는다. 그리고 화소 전극은, 보호막 위에서 드레인 전극과 연결되며, 공통 전극과 중첩하도록 배치된 다수 개의 선분 형상을 갖는다.
일례로, 투명 산화 도전 물질은, 인듐-주석 산화물, 인듐-갈륨 산화물 및 인듐-아연 산화물 중 어느 하나를 포함한다. 산화물 반도체 물질은, 인듐-갈륨-아연 산화물 및 인듐-주석-아연 산화물 중 어느 하나를 포함한다. 금속 물질은, 구리(Cu), 알루미늄(Al) 및 몰리브덴(Mo) 중 적어도 어느 하나를 포함한다. 데이터 배선은, 투명 산화 도전 물질 위에 금속 물질이 적층된 구조를 갖는다.
또한, 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판의 제조 방법은, 데이터 배선과 소스 전극 및 드레인 전극을 형성하는 단계, 반도체 물질층을 형성하는 단계, 박막 트랜지스터를 완성하는 단계, 그리고 보호막을 형성하는 단계를 포함한다. 기판 위에 투명 산화 도전 물질과 금속 물질을 적층하고 패턴하여, 투명 산화 도전 물질과 금속 물질을 포함하는 데이터 배선, 그리고 금속 물질이 제거되고 투명 산화 도전 물질로 이루어지며 일정 거리 이격된 소스 전극 및 드레인 전극을 형성한다. 데이터 배선의 금속 물질을 완전히 덮으며, 소스 전극 및 드레인 전극을 연결하며, 산화물 반도체 물질을 포함하는 반도체 물질층을 형성한다. 소스 전극 및 드레인 전극의 이격된 영역의 중앙부에서 반도체 물질층과 중첩하는 게이트 전극을 형성하여 박막 트랜지스터를 완성한다. 그리고 박막 트랜지스터를 덮는 보호막을 형성한다.
일례로, 박막 트랜지스터를 완성하는 단계는, 게이트 전극과 중첩하는 반도체 물질층은 채널 영역으로 정의하며, 게이트 전극 외부로 노출된 반도체 물질층은 도체화하여 캐핑층으로 정의한다.
본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 소스-드레인 요소와 게이트 요소가 중첩되지 않음으로써 기생 용량이 발생하지 않는다. 특히, 게이트 요소를 형성하는 과정에서 채널 영역이 정의되어, 채널 영역을 다른 요소들과 중첩하지 않도록 정확하게 정의할 수 있다. 또한, 게이트 요소는 소스-드레인 요소 사이에서 일정 거리 이격하여 배치되어, 게이트 요소와 소스-드레인 요소가 중첩되지 않는다. 소스 전극과 드레인 전극 및 반도체 층은 인듐 산화물, 주석 산화물 혹은 아연 산화물 계와 같이 유사한 금속 산화물질을 포함한다. 따라서, 소스 전극 및 드레인 전극과 반도체 층이 접촉하는 계면에서 양호한 오믹 접촉을 형성할 수 있다. 반면에 데이터 배선은 투명 도전 물질 위에 금속 물질이 적층된 이중층 구조를 가져 배선의 비저항을 낮게 유지할 수 있다. 더구나, 금속 산화물 반도체 물질로 데이터 배선을 캐핑함으로써, 이후에 수행하는 게이트 요소를 형성하는 식각 공정에서 사용하는 식각액이 데이터 배선에 손상을 가하는 것을 방지할 수 있다.
도 1은 종래의 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 평판 표시장치용 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도.
도 3은 본 발명의 제1 실시 예에 의한 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도.
도 4a 내지 4e는 도 3에서 절취선 II-II'선을 따라 자른, 본 발명의 제1 실시 예에 의한 박막 트랜지스터 기판을 제조하는 공정을 나타낸 단면도들.
도 5은 본 발명의 제2 실시 예에 의한 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도.
도 6a 내지 6h는 도 5에서 절취선 III-III'선을 따라 자른, 본 발명의 제2 실시 예에 의한 박막 트랜지스터 기판을 제조하는 공정을 나타낸 단면도들.
도 7은 본 발명에 의한 박막 트랜지스터 기판을 제조하는 공정을 나타낸 순서도.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예에 대해 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
<제1 실시 예>
이하, 도 3 및 도 4a 내지 4e를 참조하여 본 발명의 제1 실시 예를 설명한다. 도 3은 본 발명의 제1 실시 예에 의한 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 4a 내지 4e는 도 3에서 절취선 II-II'선을 따라 자른, 본 발명의 제1 실시 예에 의한 박막 트랜지스터 기판을 제조하는 공정을 나타낸 단면도들이다.
먼저, 도 3 및 도 4e를 참조하여, 제1 실시 예에 의한 박막 트랜지스터 기판의 구조를 설명한다. 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역이 정의된다. 이 화소 영역에는 프린지 필드를 형성하도록 보호막(PAS)을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 화소 전극(PXL)은 화소 영역에 대응하는 대략 장방형의 모양을 갖는다.
공통 전극(COM)은 평행한 다수 개의 띠 모양으로 형성한다. 공통 전극(COM)은 게이트 배선과 나란하게 배열된 공통 배선(CL)과 분기되거나 연결되어 있다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 전극(G), 소스 전극(S), 드레인 전극(D) 및 반도체 층(A)을 포함한다.
제1 실시 예에서 적용한 박막 트랜지스터(T)는 탑 게이트 구조를 갖는다. 특히, 소스-드레인 요소들이 먼저 형성된다. 예를 들어, 기판(SUB) 위에 투명 도전 물질로 이루어진 소스 전극(S)과 드레인 전극(D)이 형성되어 있다. 드레인 전극(D)은 화소 전극(PXL)과 일체형으로 형성되어 있다. 소스 전극(S)은 데이터 배선(DL)에서 분기된 형상을 갖는다. 데이터 배선(DL)은 비 저항이 낮은 금속 물질로 형성하는 것이 바람직하다. 따라서, 데이터 배선(DL)은 투명 도전 물질 위에 금속 물질이 적층된 이중층 구조를 갖는다.
소스 전극(S)과 드레인 전극(D)은 일정 거리 이격되어 있다. 하지만, 소스 전극(S)과 드레인 전극(D)은 그 위에 형성된 금속 산화물 반도체 물질에 의해 물리적으로 연결된 구조를 갖는다. 소스 전극(S)과 드레인 전극(D)이 투명한 금속 산화물을 포함하므로 금속 산화물 반도체 물질과 접촉 계면에서 접촉 저항이 높지 않다. 따라서, 소스 전극(S) 및 드레인 전극(D)이 금속 산화물 반도체 물질과 접촉하는 면에 추가로 오믹 접촉층을 형성하지 않아도, 양호한 접촉 상태를 유지할 수 있다.
한편, 데이터 배선(DL)은 캐핑층(CP)으로 완전히 덮여 있다. 데이터 배선(DL)을 덮는 금속 산화물 반도체 물질은 도체화 공정을 통해 도전성 물질이 된다. 데이터 배선(DL)을 형성한 후에 게이트 요소들을 형성하는데, 이 과정에서 데이터 배선(DL)이 식각액에 노출될 수 있다. 데이터 배선(DL)이 후속 공정에서 손상되는 것을 방지하기 위해 반도체 층(A)을 형성하는 과정에서 캐핑층(CP)으로 덮어 보호하는 것이 바람직하다. 제1 실시 예에서는, 캐핑층(CP)이 반도체 층(A)과 연결된 구조인 경우로 설명한다. 그러나 필요에 따라서는 캐핑층(CP)과 반도체 층(A)이 서로 분리되어 있어도 무방하다. 캐핑층(CP)은 데이터 배선(DL)의 금속 물질을 보호하기 위한 것이므로 데이터 배선(DL)을 완전히 덮는 구조를 갖는 것이 바람직하다.
게이트 전극(G)은 게이트 배선(GL)에서 분기하거나 연결되어 있다. 특히, 게이트 전극(G)은 게이트 절연막(GI)을 사이에 두고 금속 산화물 반도체 물질의 일부인 반도체 층(A)과 중첩된다. 게이트 전극(S)과 중첩하며, 소스 전극(S)과 드레인 전극(D) 사이에 배치된 반도체 층(A)이 채널 영역을 형성한다.
캐핑층(CP)과 반도체 층(A)은 동일한 금속 산화물 반도체 물질이지만, 게이트 전극(G)을 형성하는 과정에서 노출된, 반도체 층(A)을 제외한 금속 산화물 반도체 물질들이 도체화된다. 따라서, 캐핑층(CP)과 반도체 층(A)은 산소 함량 비율의 차이로 인해, 도전 상태로 혹은 반도체 상태로 구분될 수 있다. 도면에서는 해치의 방향으로 차이를 도시하였다.
본 발명에 의한 박막 트랜지스터 기판에서, 반도체 층(A)은 게이트 전극(G)에 의해 정의되기 때문에, 게이트 전극(G)과 중첩되지 않는다. 또한, 게이트 전극(G)과 소스-드레인 전극(S, D)이 중첩되지 않고 일정 거리 이격되기 때문에, 반도체 층(A)이 소스-드레인 전극(S, D)과 중첩된 영역이 발생하지 않는다. 따라서, 게이트-소스 사이의 기생 용량(Cgs)이 형성되지 않는 최적의 구조를 가질 수 있다.
또한, 소스 전극(S), 데이터 배선(DL) 및 드레인 전극(D)들을 반도체 물질로 덮은 후에, 게이트 전극(G)을 형성하면서, 캐핑층(CP)을 완성한다. 따라서, 게이트 요소를 형성하는 공정 중에, 캐핑층(CP)이 소스 전극(S), 데이터 배선(DL) 및 드레인 전극(D)들을 포함하는 소스-드레인 요소들을 보호하는 구조를 갖는다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)가 배치되어 있다. 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)가 배치되어 있다. 데이터 패드(DP)는 데이터 배선(DL)과 동일한 구조로서, 투명 도전 물질 위에 금속 물질이 적층된 이중층 구조를 갖는다. 또한, 데이터 배선(DL)과 마찬가지로 캐핑층(CP)에 의해 완전히 덮인 구조를 갖는다. 데이터 패드(DP)는 보호막(PAS)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
박막 트랜지스터(T), 게이트 패드(GP) 및 데이터 패드(DP) 위에는 보호막(PAS)이 기판(SUB)의 표면 전체를 덮도록 도포되어 있다. 보호막(PAS) 위에는 공통 전극(COM) 및 공통 배선(CL)이 형성되어 있다. 공통 전극(COM)은 화소 전극(PXL)을 덮는 보호막(PAS)을 사이에 두고 화소 전극(PXL)과 중첩되게 형성된다. 이와 같은 화소 전극(PXL)과 공통 전극(COM) 사이에서 전계가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
한편, 게이트 패드(GP)는 보호막(PAS)을 관통하는 게이트 패드 콘택홀(GPH)을 통해 공통 전극(COM)과 동일한 물질로 형성한 게이트 패드 단자(GPT)와 연결되어 있다. 데이터 패드(DP) 역시 보호막(PAS)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 공통 전극(COM)과 동일한 물질로 형성한 데이터 패드 단자(DPT)와 연결되어 있다.
이하, 도 4a 내지 4e를 참조하여, 제1 실시 예에 의한 박막 트랜지스터 기판의 제조 공정을 설명한다.
기판(SUB) 위에 투명 도전 물질과 금속 물질을 연속으로 증착한다. 투명 도전 물질은 인듐-주석 산화물(Indium Tin Oxide; ITO), 인듐-갈륨 산화물(Indium Gallium Oxide; IGO) 혹은 인듐-아연 산화물(Indium Zinc Oxide; IZO)과 같은 투명 산화 도전물질을 포함한다. 금속 물질은 비 저항이 낮은 구리(Cu), 알루미늄(Al) 및/또는 몰리브덴(Mo)을 포함한다. 제1 마스크 공정으로 투명 도전 물질과 금속 물질을 동시에 패턴하여, 소스-드레인 요소를 형성한다. 소스-드레인 요소에는 소스 전극(D), 드레인 전극(D), 화소 전극(PXL), 데이터 배선(DL) 및 데이터 패드(DP)를 포함한다. 여기서, 소스 전극(S), 드레인 전극(D) 및 화소 전극(PXL)은 투명 도전 물질만 포함하는 단일층 구조로 형성한다. 반면에, 데이터 배선(DL) 및 데이터 패드(DP)는 투명 도전 물질과 금속 물질을 모두 포함하는 이중층 구조로 형성하는 것이 바람직하다. 경우에 따라서, 드레인 전극(D)도 투명 도전 물질과 금속 물질을 모두 포함할 수 있다. 따라서 제1 마스크 공정에서는 하프-톤 마스크를 사용한다. 화소 전극(PXL)은 드레인 전극(D)과 실질적으로 구분되지 않으나 발광 영역에 해당하는 부분으로 정의할 수 있다. (도 4a)
소스-드레인 요소가 형성된 기판(SUB) 위에 금속 산화물 반도체 물질을 도포한다. 금속 산화물 반도체 물질에는 인듐-아연 산화물(Indium Zinc Oxide; IZO), 인듐-주석-아연 산화물(Indium Tin Zinc Oxide; ITZO) 혹은 인듐-갈륨-아연 산화물(Indium-Galium-Zinc Oxide; IGZO)과 같은 물질을 포함한다. 제2 마스크 공정으로 금속 산화물 반도체 물질을 패턴하여 반도체 물질층(SE)을 형성한다. 소스 전극(S)과 드레인 전극(D)이 반도체 물질층(SE)과 유사한 계열의 금속 산화물질을 포함한다. 따라서, 소스 전극(S) 및 드레인 전극(D)과 반도체 물질층(SE)이 접촉하는 계면에서 접촉 저항이 금속 접촉 수준에 상응하는 양호한 오믹 접촉을 이룰 수 있다. 또한, 데이터 배선(DL) 및 데이터 패드(DP)를 완전히 덮도록 형성한다. 특히, 데이터 배선(DL)의 금속 물질을 완전히 덮도록 형성하는 것이 바람직하다. (도 4b)
반도체 물질층(SE)이 형성된 기판(SUB) 위에 게이트 절연물질과 게이트 금속 물질을 연속으로 도포한다. 제3 마스크 공정으로 게이트 절연물질과 게이트 금속 물질을 동시에 패턴하여 게이트 요소를 형성한다. 게이트 요소에는 게이트 전극(G), 게이트 배선(GL) 및 게이트 패드(GP)를 포함한다. 게이트 전극(G)은 소스 전극(S)과 드레인 전극(D) 사이에 배치된 반도체 물질층(SE)의 일부와 중첩하도록 형성한다. 특히, 게이트 전극(G)은 소스-드레인 전극(S-D)과 중첩하는 영역이 발생하지 않도록 형성하는 것이 바람직하다. 게이트 요소를 형성하는 과정에서, 게이트 요소와 중첩되지 않는 반도체 물질층(SE)은 도체화가 이루어진다. 그 결과, 게이트 전극(G)과 중첩하는 반도체 물질층(SE)은 채널 영역인 반도체 층(A)으로 정의되고, 도체화된 반도체 물질층(SE)의 다른 부분들은 캐핑층(CP)로 정의된다. 이로써, 박막 트랜지스터(T)가 완성된다. (도 4c)
박막 트랜지스터(T)가 완성된 기판(SUB) 전체 표면 위에 보호막(PAS)을 도포한다. 제4 마스크 공정으로 보호막(PAS)을 패턴하여, 게이트 패드(GP)를 노출하는 게이트 패드 콘택홀(GPH) 및 데이터 패드(DP)를 노출하는 데이터 패드 콘택홀(DPH)을 형성한다. (도 4d)
콘택홀들(GPH, DPH)이 형성된 기판(SUB) 전체 표면 위에 투명 도전 물질을 도포한다. 투명 도전 물질은 화소 전극(PXL)과 같은 물질을 포함할 수 있다. 제5 마스크 공정으로 투명 도전 물질을 패턴하여 공통 전극(COM) 및 공통 배선(CL)을 형성한다. 공통 전극(COM)은 화소 전극(PXL)과 중첩하는 다수 개의 선분 형상을 갖는다. 공통 배선(CL)은 게이트 배선(GL)과 평행하게 배치될 수 있다. (도 4e)
이와 같이, 본 발명의 제1 실시 예에 의한 박막 트랜지스터 기판의 제조 공정은 5회의 마스크 공정으로 형성할 수 있다. 또한, 탑 게이트 구조를 가짐으로써, 게이트-소스 요소 사이의 기생 용량이 형성되지 않는 구조를 갖는다. 더구나, 소스-드레인 요소를 먼저 형성하고, 반도체 물질층으로 보호함으로써, 소스-드레인 요소가 게이트 요소를 형성하는 과정에서 손상되지 않도록 보호할 수 있다.
<제2 실시 예>
이하, 도 5 및 도 6a 내지 6h를 참조하여 본 발명의 제2 실시 예를 설명한다. 도 5은 본 발명의 제2 실시 예에 의한 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 6a 내지 6h는 도 5에서 절취선 III-III'선을 따라 자른, 본 발명의 제2 실시 예에 의한 박막 트랜지스터 기판을 제조하는 공정을 나타낸 단면도들이다.
먼저, 도 5 및 도 6h를 참조하여, 제2 실시 예에 의한 박막 트랜지스터 기판의 구조를 설명한다. 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역이 정의된다.
이 화소 영역에는 프린지 필드를 형성하도록 보호막(PAS)을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 화소 영역에 대응하는 대략 장방형의 모양을 갖는다. 공통 전극(COM)은 게이트 배선과 나란하게 배열된 공통 배선(CL)과 분기되거나 연결되어 있다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다. 반면에, 화소 전극(PXL)은 평행한 다수 개의 띠 모양으로 형성한다. 화소 전극(PXL)은 박막 트랜지스터(T)의 드레인 전극(D)과 연결되어 영상 정보 전압을 공급받는다.
박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 전극(G), 소스 전극(S), 드레인 전극(D) 및 반도체 층(A)을 포함한다.
제2 실시 예에서 적용한 박막 트랜지스터(T)도 탑 게이트 구조를 갖는다. 특히, 소스-드레인 요소들이 먼저 형성된다. 예를 들어, 기판(SUB) 위에 투명 도전 물질로 이루어진 소스 전극(S)과 드레인 전극(D)이 형성되어 있다. 소스 전극(S)은 데이터 배선(DL)에서 분기된 형상을 갖는다. 소스 전극(S), 데이터 배선(DL) 및 드레인 전극(D)은 구리(Cu) 및/또는 알루미늄(Al)과 같은 비 저항이 낮은 금속 물질을 포함한다. 도면에서, 이들 소스-드레인 요소들을 단일층 구조로 도시하였지만, 구리와 몰리브덴이 적층된 이중층 구조를 가질 수도 있다.
소스 전극(S)과 드레인 전극(D)은 일정 거리 이격되어 있다. 하지만, 소스 전극(S)과 드레인 전극(D)은 그 위에 형성된 금속 산화물 반도체 물질에 의해 물리적으로 연결된 구조를 갖는다. 특히, 데이터 배선(DL), 소스 전극(S) 및 드레인 전극(D)들은 캐핑층(CP)으로 완전히 덮여 있다. 이들을 덮는 금속 산화물 반도체 물질은 도체화 공정을 통해 도전성 물질이 된다.
게이트 전극(G)은 게이트 배선(GL)에서 분기하거나 연결되어 있다. 특히, 게이트 전극(G)은 게이트 절연막(GI)을 사이에 두고 금속 산화물 반도체 물질의 일부인 반도체 층(A)과 중첩된다. 게이트 전극(S)과 중첩하며, 소스 전극(S)과 드레인 전극(D) 사이에 배치된 반도체 층(A)이 채널 영역을 형성한다.
캐핑층(CP)과 반도체 층(A)은 동일한 금속 산화물 반도체 물질이지만, 게이트 전극(G)을 형성하는 과정에서 노출된, 반도체 층(A)을 제외한 금속 산화물 반도체 물질들이 도체화된다. 따라서, 캐핑층(CP)과 반도체 층(A)은 산소 함량 비율의 차이로 인해, 도전 상태로 혹은 반도체 상태로 구분될 수 있다. 도면에서는 해치의 방향으로 차이를 도시하였다.
본 발명에 의한 박막 트랜지스터 기판에서, 반도체 층(A)은 게이트 전극(G)에 의해 정의되기 때문에, 게이트 전극(G)과 중첩되지 않는다. 또한, 게이트 전극(G)과 소스-드레인 전극(S, D)이 중첩되지 않고 일정 거리 이격되기 때문에, 반도체 층(A)이 소스-드레인 전극들(S-D)과 중첩된 영역이 발생하지 않는다. 따라서, 게이트-소스 사이의 기생 용량(Cgs)이 형성되지 않는 최적의 구조를 가질 수 있다.
또한, 소스 전극(S), 데이터 배선(DL) 및 드레인 전극(D)들을 반도체 물질로 덮은 후에, 게이트 전극(G)을 형성하면서, 캐핑층(CP)을 완성한다. 따라서, 캐핑층(CP)이 소스 전극(S), 데이데이터 배선(DL) 및 드레인 전극(D)들을 포함하는 소스-드레인 요소들을 보호하는 구조를 갖는다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)가 배치되어 있다. 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)가 배치되어 있다. 데이터 패드(DP)는 데이터 배선(DL)과 동일하게 캐핑층(CP)에 의해 완전히 덮인 구조를 갖는다. 데이터 패드(DP)는 보호막(PAS)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
박막 트랜지스터(T), 게이트 패드(GP) 및 데이터 패드(DP) 위에는 중간 절연막(IN)이 기판(SUB)의 표면 전체를 덮도록 도포되어 있다. 중간 절연막(IN) 위에서 화소 영역 중 발광 영역에는 칼라 필터(CF)가 형성되어 있을 수 있다.
칼라 필터(CF)가 형성된 기판(SUB)의 표면은 높낮이가 심하게 발생할 수 있다. 표면을 평탄하게 하기 위해 칼라 필터(CF)가 형성된 기판(SUB)의 표면 위에는 평탄화 막(PAC)이 도포되어 있다. 평탄화 막(PAC) 위에서 화소 영역 중 발광 영역에는 공통 전극(COM)이 형성되어 있다. 공통 전극(COM)은 기판 전체에 걸쳐 모두 연결되는 하나의 몸체로 형성될 수 있다. 특히, 각종 배선들(GL, DL)이나 박막 트랜지스터(T)를 덮도록 형성함으로써, 차폐의 효과를 얻을 수도 있다. 아니면, 각 화소 영역에 형성된 공통 전극(COM)들을 공통 배선(CL)에 의해 연결하는 구조를 가질 수 있다.
공통 전극(COM)이 형성된 기판(SUB)의 표면 위에는 보호막(PAS)이 도포되어 있다. 보호막(PAS) 위에는 화소 전극(PXL)이 형성되어 있다. 화소 전극(PXL)은 보호막(PAS), 평탄화 막(PAC) 및 중간 절연막(IN)을 관통하여 드레인 전극(D)을 노출하는 화소 콘택홀(PH)을 통해 드레인 전극(D)과 접촉한다. 화소 전극(PXL)은 공통 전극(COM)을 덮는 보호막(PAS)을 사이에 두고 공통 전극(COM)과 중첩되게 형성된다. 이와 같은 화소 전극(PXL)과 공통 전극(COM) 사이에서 전계가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
한편, 게이트 패드(GP)는 보호막(PAS), 평탄화 막(PAC) 및/또는 중간 절연막(IN)을 관통하는 게이트 패드 콘택홀(GPH)을 통해 화소 전극(PXL)과 동일한 물질로 형성한 게이트 패드 단자(GPT)와 연결되어 있다. 데이터 패드(DP) 역시 보호막(PAS), 평탄화 막(PAC) 및/또는 중간 절연막(IN)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 화소 전극(PXL)과 동일한 물질로 형성한 데이터 패드 단자(DPT)와 연결되어 있다.
이하, 도 6a 내지 6h를 참조하여, 제2 실시 예에 의한 박막 트랜지스터 기판의 제조 공정을 설명한다.
기판(SUB) 위에 금속 물질을 증착한다. 금속 물질은 비 저항이 낮은 구리(Cu), 알루미늄(Al) 및/또는 몰리브덴(Mo)을 포함한다. 금속 물질은 단일층 구조를 가질 수 도 있고, 다른 금속 물질들이 적층된 다중층 구조를 가질 수도 있다. 제1 마스크 공정으로 금속 물질을 패턴하여, 소스-드레인 요소를 형성한다. 소스-드레인 요소에는 소스 전극(D), 드레인 전극(D), 데이터 배선(DL) 및 데이터 패드(DP)를 포함한다. (도 6a)
소스-드레인 요소가 형성된 기판(SUB) 위에 금속 산화물 반도체 물질을 도포한다. 금속 산화물 반도체 물질에는 인듐-아연 산화물(Indium Zinc Oxide; IZO) 혹은 인듐-갈륨-아연 산화물(Indium-Galium-Zinc Oxide; IGZO)과 같은 물질을 포함한다. 제2 마스크 공정으로 금속 산화물 반도체 물질을 패턴하여 반도체 물질층(SE)을 형성한다. 여기서, 반도체 물질층(SE)은 소스-드레인 요소들을 모두 덮는 구조를 갖는다. 특히, 소스 전극(S)과 드레인 전극(D)을 연결하면서 상부 표면과 접촉하도록 형성한다. 또한, 데이터 배선(DL) 및 데이터 패드(DP)를 완전히 덮도록 형성한다. (도 6b)
반도체 물질층(SE)이 형성된 기판(SUB) 위에 게이트 절연물질과 게이트 금속 물질을 연속으로 도포한다. 제3 마스크 공정으로 게이트 절연물질과 게이트 금속 물질을 동시에 패턴하여 게이트 요소를 형성한다. 게이트 요소에는 게이트 전극(G), 게이트 배선(GL) 및 게이트 패드(GP)를 포함한다. 게이트 전극(G)은 소스 전극(S)과 드레인 전극(D) 사이에 배치된 반도체 물질층(SE)의 일부와 중첩하도록 형성한다. 특히, 게이트 전극(G)은 소스-드레인 전극(S-D)과 중첩하는 영역이 발생하지 않도록 형성하는 것이 바람직하다. 게이트 요소를 형성하는 과정에서, 게이트 요소와 중첩되지 않는 반도체 물질층(SE)은 도체화가 이루어진다. 그 결과, 게이트 전극(G)과 중첩하는 반도체 물질층(SE)은 채널 영역인 반도체 층(A)으로 정의되고, 도체화된 반도체 물질층(SE)의 다른 부분들은 캐핑층(CP)로 정의된다. 이로써, 박막 트랜지스터(T)가 완성된다. (도 6c)
박막 트랜지스터(T)가 완성된 기판(SUB) 전체 표면 위에 중간 절연막(IN)을 도포한다. 중간 절연막(IN) 위에 유기 도료 물질을 도포하고 제4 마스크 공정으로 패턴하여 칼라 필터(CF)를 형성한다. 칼라 필터(CF)는 단위 화소 영역에서 발광 영역에 해당하는 크기로 형성한다. 칼라 필터(CF)는 적색 칼라 필터, 녹색 칼라 필터 및 청색 칼라 필터를 포함할 수 있다. 따라서, 제4 마스크 공정은 실제로 3개의 서브 마스크 공정을 포함한다. (도 6d)
칼라 필터(CF)가 형성된 기판(SUB) 전체 표면 위에 평탄화 막(PAC)을 도포한다. 제5 마스크 공정으로 평탄화 막(PAC)을 패턴하여, 콘택홀을 형성한다. 이때, 형성하는 콘택홀은 완전한 콘택홀들이 아닐 수 있다. 예를 들어, 화소 콘택홀(PH)이 형성될 부위, 게이트 패드 콘택홀(GPH)이 형성될 부위 및/또는 데이터 패드 콘택홀(DPH)이 형성될 부위의 평탄화 막(PAC)에 콘택홀들을 형성한다. (도 6e)
평탄화 막(PAC) 위에 투명 도전 물질을 도포한다. 투명 도전 물질은 인듐-주석 산화물(Indium Tin Oxide; ITO) 혹은 인듐-아연 산화물(Indium Zinc Oxide; IZO)과 같은 투명 산화 도전물질을 포함한다. 제6 마스크 공정으로 투명 도전 물질을 패턴하여, 공통 전극(COM)을 형성한다. 공통 전극(COM)은 화소 영역 내에서 발광 영역을 모두 차지할 수 있도록 형성한다. 또는, 박막 트랜지스터(T)에서 화소 콘택홀(PH)이 형성될 부분을 제외한 기판(SUB) 표면 모두를 덮는 형상으로 형성할 수도 있다. 공통 전극(COM)을 기판(SUB) 전체를 덮도록 형성함으로써, 박막 트랜지스터(T)로 전해지는 화상 신호를 차폐하는 효과를 얻을 수 있다. (도 6f)
공통 전극(COM)이 형성된 기판(SUB) 전체 표면 위에 보호막(PAS)을 도포한다. 제7 마스크 공정으로 보호막(PAS) 및 중간 절연막(IN)을 패턴하여, 드레인 전극(D)을 노출하는 화소 콘택홀(PH)을 형성한다. 이와 동시에, 게이트 패드(GP)를 노출하는 게이트 패드 콘택홀(GPH) 및 데이터 패드(DP)를 노출하는 데이터 패드 콘택홀(DPH)을 형성한다. (도 6g)
콘택홀들(PH, GPH, DPH)이 형성된 기판(SUB) 전체 표면 위에 투명 도전 물질을 도포한다. 투명 도전 물질은 공통 전극(COM)과 같은 물질을 포함할 수 있다. 제8 마스크 공정으로 투명 도전 물질을 패턴하여 화소 전극(PXL)을 형성한다. 화소 전극(PXL)은 공통 전극(COM)과 중첩하는 다수 개의 선분 형상을 갖는다. 이와 동시에, 화소 전극(PXL)과 동일한 물질로 게이트 패드(GP)와 접속하는 게이트 패드 단자(GPT) 및 데이터 패드(DP)와 접속하는 데이터 패드 단자(DPT)를 형성한다. (도 6h)
이와 같이, 본 발명의 제2 실시 예에 의한 박막 트랜지스터 기판의 제조 공정은 8회의 마스크 공정으로 형성할 수 있다. 또한, 탑 게이트 구조를 가짐으로써, 게이트-소스 요소 사이의 기생 용량이 형성되지 않는 구조를 갖는다. 더구나, 소스-드레인 요소를 먼저 형성하고, 반도체 물질층으로 보호함으로써, 소스-드레인 요소가 게이트 요소를 형성하는 과정에서 손상되지 않도록 보호할 수 있다.
이상 설명한 바와 같이 본 발명에 의한 박막 트랜지스터 기판의 제조 공정은 공통 전극(COM) 및 화소 전극(PXL)의 배치 구조에 따라 다소 차이가 있다. 하지만, 본 발명의 핵심 내용은 소스-드레인 요소를 먼저 형성하고, 반도체 층으로 소스-드레인 요소를 보호한 후, 게이트 요소를 형성함으로써, 채널 영역을 정의하는 데 있다. 본 발명에 의한 박막 트랜지스터 기판의 제조 공정을 요약하면 도 7에 도시한 순서도와 같다. 도 7은 본 발명에 의한 박막 트랜지스터 기판을 제조하는 공정을 나타낸 순서도이다.
기판(SUB) 위에 소스-드레인 요소를 형성한다. 소스-드레인 요소는 일정 거리 이격한 소스 전극(S)과 드레인 전극(D)을 포함한다. (S100)
소스-드레인 요소를 완전히 덮는 반도체 물질층을 형성한다. 반도체 물질층은, 서로 대향하며 일정 거리 이격된 소스 전극(S)과 드레인 전극(D)을 완전히 덮으면서, 이들 전극들 사이를 연결하도록 형성한다. (S200)
게이트 요소를 형성한다. 특히, 게이트 전극은 소스 전극(S)과 드레인 전극(D) 사이에 배치된 반도체 물질층의 일부와 중첩하도록 형성한다. 게이트 요소를 형성하는 과정에서 게이트 요소와 중첩하지 않고 노출되는 반도체 물질층은 도체화된다. 또한, 게이트 전극(G)과 중첩하는 반도체 물질층은 채널 영역인 반도체 층(A)으로 정의된다. 이로써, 박막 트랜지스터(T)가 완성된다. (S300)
박막 트랜지스터(T)를 보호하기 위한 보호막(PAS)을 도포한다. (S400)
보호막(PAS) 위에 평판 표시장치로서 기능을 할 수 있도록 화소 전극(PXL) 및/또는 공통 전극(COM)을 형성한다. 이로써, 평판 표시장치용 박막 트랜지스터 기판이 완성된다. (S500)
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
COM: 공통 전극 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 GPH: 게이트 패드 콘택홀
DPH: 데이터 패드 콘택홀 ES: 에치 스토퍼
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 A: 반도체 (채널) 층
GI: 게이트 절연막 PAS: 보호막
SH: 소스 콘택홀 SA: 소스 영역
DH: 드레인 콘택홀 DA: 드레인 영역
PH: 화소 콘택홀 PAC: 평탄화 막
IN: 중간 절연막 CP: 캐핑층

Claims (6)

  1. 기판 위에 일정 거리 이격하여 배치되며, 투명 산화 도전 물질을 포함하는 소스 전극 및 드레인 전극;
    상기 소스 전극과 연결되며, 금속 물질을 포함하는 데이터 배선;
    상기 소스 전극 및 상기 드레인 전극 사이에 배치되며 산화물 반도체 물질을 포함하는 채널 영역;
    상기 채널 영역으로부터 연장되어 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 배선의 상면과 측면을 덮으며 상기 산화물 반도체 물질이 도체화된 캐핑층; 그리고
    게이트 절연막을 사이에 두고 상기 채널 영역과 중첩하는 게이트 전극을 포함하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 드레인 전극에서 동일 평면상으로 연장되며 상기 투명 산화 도전 물질을 포함하는 화소 전극;
    상기 소스 전극, 상기 드레인 전극, 상기 게이트 전극 및 상기 화소 전극을 덮는 보호막; 그리고
    상기 보호막 위에서 상기 화소 전극과 중첩하도록 배치된 다수 개의 선분 형상을 갖는 공통 전극을 더 포함하는 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 소스 전극, 상기 드레인 전극 및 상기 게이트 전극을 덮는 중간 절연막;
    상기 중간 절연막 위에 배치된 공통 전극;
    상기 공통 전극을 덮는 보호막; 그리고
    상기 보호막 위에서 상기 드레인 전극과 연결되며, 상기 공통 전극과 중첩하도록 배치된 다수 개의 선분 형상을 갖는 화소 전극을 더 포함하는 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 투명 산화 도전 물질은, 인듐-주석 산화물, 인듐-갈륨 산화물 및 인듐-아연 산화물 중 어느 하나를 포함하며;
    상기 산화물 반도체 물질은, 인듐-갈륨-아연 산화물 및 인듐-주석-아연 산화물 중 어느 하나를 포함하며;
    상기 금속 물질은, 구리(Cu), 알루미늄(Al) 및 몰리브덴(Mo) 중 적어도 어느 하나를 포함하고;
    상기 데이터 배선은, 상기 투명 산화 도전 물질 위에 상기 금속 물질이 적층된 박막 트랜지스터 기판.
  5. 기판 위에 투명 산화 도전 물질과 금속 물질을 적층하고 패턴하여, 상기 투명 산화 도전 물질과 상기 금속 물질을 포함하는 데이터 배선, 그리고 상기 금속 물질이 제거되고 상기 투명 산화 도전 물질로 이루어지며 일정 거리 이격된 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 데이터 배선의 상기 금속 물질을 완전히 덮으며, 상기 소스 전극 및 상기 드레인 전극을 연결하며, 산화물 반도체 물질을 포함하는 반도체 물질층을 형성하는 단계;
    상기 소스 전극 및 상기 드레인 전극의 이격된 영역의 중앙부에서 상기 반도체 물질층과 중첩하는 게이트 전극을 형성하여 박막 트랜지스터를 완성하는 단계; 그리고
    상기 박막 트랜지스터를 덮는 보호막을 형성하는 단계 포함하고,
    상기 박막 트랜지스터를 완성하는 단계는,
    상기 게이트 전극과 중첩하는 상기 반도체 물질층은 채널 영역으로 정의하며, 상기 채널 영역에서 연장되어 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 배선의 상면과 측면을 덮는 상기 반도체 물질층은 도체화하여 캐핑층으로 정의하는 박막 트랜지스터 기판 제조 방법.
  6. 삭제
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