KR20160023131A - 박막트랜지스터 기판 - Google Patents
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Abstract
본 발명은 개구율을 향상시킬 수 있는 박막트랜지스터 기판에 관한 것으로, 본 발명에 따른 박막트랜지스터 기판은 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막트랜지스터와; 박막트랜지스터 및 데이터 라인을 덮도록 형성되는 보호막과; 데이터 라인을 따라 형성되며, 그 내부에 데이터 라인이 위치하는 트렌치를 구비한다. 특히, 트렌치 내부에 위치하는 데이터 라인 상에 형성된 보호막과, 박막트랜지스터의 드레인 전극 상에 형성되는 보호막은 서로 다른 두께로 형성된다. 이에 따라, 본 발명에서는 종래보다 개구율 및 투과율을 20~30%이상으로 향상시킬 수 있다.
Description
본 발명은 박막트랜지스터 기판에 관한 것으로, 특히 개구율을 향상시킬 수 있는 박막트랜지스터 기판에 관한 것이다.
다양한 정보를 화면으로 구현해 주는 영상 표시 장치는 정보 통신 시대의 핵심 기술로 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 이에 음극선관(CRT)의 단점인 무게와 부피를 줄일 수 있는 평판 표시 장치가 각광받고 있다.
평판형 표시 장치 중 액정 표시 장치는 박막트랜지스터와 접속된 화소 전극과 공통 전극 사이에 형성되는 전계에 의해 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치의 공통 전극은 박막트랜지스터에 데이터 신호를 공급하는 데이터 라인과 중첩되므로 기생커패시터가 형성된다. 이 기생 커패시터의 용량값을 줄이기 위해 공통 전극과 데이터 라인 사이에 형성되는 보호막의 두께는 상대적으로 두껍게 형성된다. 이 공통 전극과 데이터 라인 사이에 형성되는 보호막은 박막트랜지스터의 드레인 전극 상에도 동일 두께로 형성된다. 이러한 보호막의 두께가 두꺼운만큼 드레인 전극을 노출시키기 위한 컨택홀의 깊이가 깊어진다. 컨택홀의 깊이가 깊어질수록 컨택홀에 의해 노출되는 보호막의 측면경사가 완만해져 보호막의 측면 경사영역이 넓어진다. 이에 따라, 보호막의 측면 경사영역과 중첩되는 드레인전극의 면적도 커지게 되어 개구율이 감소하는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 본 발명은 개구율을 향상시킬 수 있는 박막트랜지스터 기판을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판은 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막트랜지스터와; 박막트랜지스터 및 데이터 라인을 덮도록 형성되는 보호막과; 데이터 라인을 따라 형성되며, 그 내부에 데이터 라인이 위치하는 트렌치를 구비한다. 특히, 트렌치 내부에 위치하는 데이터 라인 상에 형성된 보호막과, 박막트랜지스터의 드레인 전극 상에 형성되는 보호막은 서로 다른 두께로 형성된다.
본 발명에 따른 박막트랜지스터 기판에서는 데이터 라인이 트렌치 내부에 형성되므로 드레인 전극보다 낮은 평면 상에 위치하게 되므로, 드레인 전극 상부의 유기 보호막은 데이터 라인 상부의 유기 보호막보다 얇게 형성된다.
이에 따라, 본 발명에서는 유기 보호막의 노광량을 줄일 수 있으며, 공정 시간을 줄일 수 있다.
또한, 본 발명에서는 드레인 전극 상부의 유기 보호막을 얇게 형성하므로 드레인 전극 상부의 유기 보호막을 관통하는 컨택 개구부 및 드레인 전극의 면적을 줄일 수 있어 종래보다 개구율 및 투과율을 20~30%이상으로 향상시킬 수 있다.
뿐만 아니라, 본 발명에서는 투과율 향상으로 인해 종래 대비 패널의 휘도가 20~30% 상승하기 때문에 백라이트 유닛의 광원 개수를 줄일 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
도 2는 도 1에서 선"Ⅰ-Ⅰ'"를 따라 절단한 박막트랜지스터 기판을 나타내는 단면도이다.
도 3a 및 도 3b은 도 2에 도시된 트렌치의 다른 실시예를 나타내는 단면도들이다.
도 4는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판의 유기 보호막의 두께에 따른 개구율 향상 효과를 설명하기 위한 도면이다.
도 5는 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
도 6a 및 도 6b는 도 5에 도시된 하부 패턴의 다른 실시예를 나타내는 단면도들이다.
도 7은 본 발명의 제3 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
도 8a는 본 발명의 제4 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이며, 도 8b는 도 8a에서 선"Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'"를 따라 절단한 박막트랜지스터 기판을 나타내는 단면도이다.
도 9a 및 도 9h는 도 5에 도시된 박막트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 도 1에서 선"Ⅰ-Ⅰ'"를 따라 절단한 박막트랜지스터 기판을 나타내는 단면도이다.
도 3a 및 도 3b은 도 2에 도시된 트렌치의 다른 실시예를 나타내는 단면도들이다.
도 4는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판의 유기 보호막의 두께에 따른 개구율 향상 효과를 설명하기 위한 도면이다.
도 5는 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
도 6a 및 도 6b는 도 5에 도시된 하부 패턴의 다른 실시예를 나타내는 단면도들이다.
도 7은 본 발명의 제3 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
도 8a는 본 발명의 제4 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이며, 도 8b는 도 8a에서 선"Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'"를 따라 절단한 박막트랜지스터 기판을 나타내는 단면도이다.
도 9a 및 도 9h는 도 5에 도시된 박막트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다.
도 1은 본 발명에 따른 박막트랜지스터 기판을 나타내는 평면도이며, 도 2는 도 1에서 선"Ⅰ-Ⅰ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 1 및 도 2에 도시된 박막트랜지스터 기판은 게이트 라인(102), 데이터 라인(104), 박막트랜지스터, 화소 전극(122) 및 공통 전극(130)을 구비한다.
게이트 라인(102) 및 데이터 라인(104)은 층간 절연막(116)을 사이에 두고 교차하여 각 화소 영역을 정의한다. 게이트 라인(102)은 각 화소 영역의 박막트랜지스터의 게이트 전극(106)에 스캔 신호를, 데이터 라인(104)은 각 화소 영역의 박막트랜지스터의 소스 전극(108)에 데이터 신호를 공급한다.
특히, 데이터 라인(104)은 도 2, 도 3a 및 도 3b에 도시된 바와 같이 버퍼막(126), 층간 절연막(116) 및 게이트 절연막(112) 중 적어도 어느 하나를 관통하는 트렌치(140) 내부에 형성된다. 즉, 도 2에 도시된 트렌치(140)는 층간 절연막(116) 및 게이트 절연막(112)을 관통하도록 형성되므로 데이터 라인(104)은 트렌치(140)에 의해 노출된 버퍼막(126) 상에 형성된다. 도 3a에 도시된 트렌치(140)는 버퍼막(126), 층간 절연막(116) 및 게이트 절연막(112)을 관통하도록 형성되므로 데이터 라인(104)은 트렌치(140)에 의해 노출된 기판(101) 상에 형성된다. 도 3b에 도시된 트렌치(140)는 층간 절연막(116)을 관통하도록 형성되므로 데이터 라인(104)은 트렌치(140)에 의해 노출된 게이트 절연막(112) 상에 형성된다.
이 때, 데이터 라인(104)의 높이는 트렌치(140)의 깊이보다 낮게 형성하는 것이 바람직하다. 데이터 라인(104)의 높이가 트렌치(140)의 깊이보다 높게 형성되면, 데이터 라인(104)은 트렌치(140) 밖으로 돌출된다. 반면에, 데이터 라인(104)의 높이가 트렌치(140)의 깊이보다 낮게 형성되면, 데이터 라인(104)은 트렌치(140) 내부에 위치하게 된다. 따라서, 데이터 라인(104)의 높이가 트렌치(140)의 깊이보다 낮게 형성되면, 데이터 라인(104)과 공통 전극(130) 사이의 유기 보호막(128)의 두께가 상대적으로 두꺼워져 기생 커패시터의 용량값을 더욱 줄일 수 있다.
이러한 트렌치(140)는 드레인 컨택홀(124D)과 동시에 형성되므로 마스크나 공정 추가 없이 형성할 수 있다. 이에 따라, 트렌치(140)는 드레인 컨택홀(124D)과 같이 층간 절연막(116)의 상부면에서부터 기판(101)을 향하도록 형성된다. 여기서, 층간 절연막(116)의 상부면은 층간 절연막(116) 상에 형성되는 제1 무기 보호막(118) 및 드레인 전극(110)과 접촉하는 면을 의미한다.
여기서, 트렌치(140)는 데이터 라인(104)과 게이트 라인(102)이 교차되는 영역을 제외한 영역에서 데이터 라인(104)을 따라 데이터 라인(104)보다 넓은 폭으로 형성된다. 이에 따라, 트렌치(140)의 형성 영역에서 데이터 라인(104)과 게이트 라인(102)이 단락되는 것을 방지할 수 있다.
박막 트랜지스터는 게이트 라인(102)의 스캔 신호에 응답하여 데이터 라인(104)의 데이터 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터는 게이트 전극(106), 소스 전극(108), 드레인 전극(110) 및 액티브층(114)을 구비한다,
게이트 전극(106)은 게이트 라인(102)에 포함되는 다수개의 게이트 전극을 구비한다. 본 발명에서는 2개의 게이트 전극, 즉 제1 및 제2 게이트 전극(106A,106B)을 구비하는 것을 예로 들어 설명하기로 한다.
제1 게이트 전극(106A)은 액티브층의 제1 채녈 영역(114A)과 중첩되며, 제2 게이트 전극(106B)은 액티브층의 제2 채널 영역(114B)과 중첩된다. 이러한 제1 및 제2 게이트 전극(106A,106B)은 직렬로 형성되므로 소스 영역 및 드레인 영역(114S,114D) 사이에는 제1 및 제2 채널 영역(114A,114B)이 형성된다. 이에 따라, 박막트랜지스터의 채널 영역(114A,114B)의 전체 길이가 길어지므로, 소스 영역(114S)과 접속된 소스 전극(108)과, 드레인 영역(114D)과 접속된 드레인 전극(110) 사이의 저항이 커진다. 이에 따라, 다수개의 게이트 전극(즉, 다수개의 채널 영역)을 가지는 박막트랜지스터의 턴 오프시 오프 전류를 낮출 수 있다.
소스 전극(108)은 데이터 라인(104)에서 액티브층의 소스 영역(114S)과 중첩되는 데이터 라인(104)의 일부 영역으로서, 층간 절연막(116) 및 게이트 절연막(112)을 관통하는 트렌치(140)를 통해 액티브층의 소스 영역(114S)과 접속된다.
드레인 전극(110)은 소스 전극(108)과 마주하며, 층간 절연막(116) 및 게이트 절연막(112)을 관통하는 드레인 컨택홀(124D)을 통해 액티브층의 드레인 영역(114D)과 접속된다. 또한, 드레인 전극(110)은 화소 컨택홀(120) 및 컨택 개구부(142)을 통해 화소 전극(122)과 접속된다.
액티브층(114)은 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성한다. 이 액티브층(114)은 도 1에 도시된 바와 같이 버퍼막(126) 상에 "U"자 또는 역"U"자 형태로 형성되거나, 다른 형태로도 형성가능하다. 액티브층(114)은 제1 및 제2 채널 영역(114A,114B), 공통 영역(114C), 소스 영역(114S) 및 드레인 영역(114D)를 구비한다.
제1 채널 영역(114A)은 게이트 절연막(112)을 사이에 두고 제1 게이트 전극(106A)과 중첩되며, 제2 채널 영역(114B)은 게이트 절연막(112)을 사이에 두고 제2 게이트 전극(106B)과 중첩된다. 공통 영역(114C)은 제1 및 제2 채널 영역(114A,114B) 사이에 형성되며, n형 또는 p형 불순물이 주입된다. 소스 영역(114S)은 n형 또는 p형 불순물이 주입되며, 트렌치(140)를 통해 데이터 라인(104)의 일부인 소스 전극(108)과 접속된다. 이에 따라, 소스 영역(114S)은 데이터 라인(104)과 중첩되는 전체 영역이 데이터 라인(104)과 접속될 수 있어 접속불량을 방지할 수 있다. 드레인 영역(114D)은 n형 또는 p형 불순물이 주입되며, 드레인 컨택홀(124D)을 통해 드레인 전극(110)과 각각 접속된다. 소스 영역(114S), 드레인 영역(114D) 및 공통 영역(114C)에는 서로 동일하거나 다른 불순물이 서로 동일한 농도 또는 다른 농도로 주입될 수 있다. 다만, 소스 영역(114S), 드레인 영역(114D) 및 공통 영역(114C)에 서로 동일한 불순물이 동일한 농도로 주입되는 경우, 마스크 공정 수 증가를 방지할 수 있다.
버퍼막(126)은 유리 또는 폴리이미드(PI) 등과 같은 플라스틱 수지로 형성된 기판(101) 상에 산화 실리콘 또는 질화 실리콘으로 단층 또는 복층 구조로 형성된다. 이 버퍼막(126)은 기판(101)에서 발생하는 수분 또는 불순물의 확산을 방지하거나 결정화시 열의 전달 속도를 조절함으로써, 액티브층(114)의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
보호막은 개구율을 향상시키고 외부로부터의 수분 유입을 차단하여 박막트랜지스터를 보호한다. 이러한 보호막은 유기 보호막(128)을 포함하는 적어도 1층 구조로 형성되며, 본 발명에서는 제1 및 제2 무기 보호막(118,138)과, 유기 보호막(128)을 구비하는 경우를 예로 들어 설명하기로 한다.
유기 보호막(128)은 트렌치(140) 및 박막트랜지스터에 의해 형성된 단차를 평탄화하도록 유기 절연 물질로 형성되어 고해상도를 구현할 수 있도록 한다. 또한, 유기 보호막(128)은 제1 무기 보호막(118)과 함께 데이터 라인(104) 상에 형성되어 공통 전극(130)과 데이터 라인(104) 사이를 절연한다.
제1 및 제2 무기 보호막(118,138)은 성긴 결합 구조의 유기 절연 물질보다 조밀한 결합 구조를 가지는 무기 절연 물질로 형된다. 제1 무기 보호막(118)은 성긴 구조의 유기 절연 물질로 형성되는 유기 보호막(128)을 통해 외부로부터 유입되는 수분을 차단하여 박막트랜지스터를 구성하는 전극들의 부식을 방지한다. 제2 무기 보호막(138)은 제1 무기 보호막(118)과 함께 외부로부터 유입되는 수분을 차단함과 아울러 화소 전극(122)과 공통 전극(130) 사이를 절연한다.
화소 전극(122)은 게이트 라인(102) 및 데이터 라인(104)의 교차로 마련된 각 화소 영역의 제2 무기 보호막(138) 상에 형성된다. 이 화소 전극(122)은 드레인 전극(110)과 중첩되는 수평부와, 수평부로부터 화소 영역으로 신장되며 핑거형상의 다수의 핑거부를 구비한다. 수평부는 화소 컨택홀(120) 및 컨택 개구부(142)를 통해 노출된 드레인 전극(110)과 전기적으로 접속된다. 여기서, 화소 컨택홀(120) 및 컨택 개구부(142)는 제1 및 제2 무기 보호막(118,138)과 유기 보호막(128)을 관통하도록 형성되어 드레인 전극(110)을 노출시킨다.
공통 전극(130)은 화소 컨택홀(120)과 중첩되는 영역에서 화소 컨택홀(120)보다 면적이 큰 공통 개구부(134)를 가지도록 형성된다. 이러한 공통 전극(130)은 공통 개구부(134)를 제외한 나머지 영역의 유기 보호막(128) 상에서 형성된다. 이에 따라, 공통 전극(130)은 별도의 공통 라인 없이 인접한 화소 영역의 공통 전극(136)과 일체화되어 전기적으로 연결된다. 그리고, 공통 전극(130)은 각 화소 영역에서 제2 무기 보호막(138)을 사이에 두고 화소 전극(122)과 중첩되어 프린지 필드를 형성한다. 이에 따라, 공통 전압이 공급된 공통 전극(130)은 박막 트랜지스터를 통해 화소 전압 신호가 공급되는 화소 전극(122)과 프린지 필드를 형성하여 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
이와 같이, 본 발명에 따른 박막트랜지스터 기판에서는 데이터 라인(104)이 트렌치(140) 내부에 형성되므로 드레인 전극(110)보다 낮은 평면 상에 위치하게 된다. 이에 따라, 트렌치(140) 내부에 위치하는 데이터 라인(104)과, 공통 전극(130) 간의 거리는 드레인 전극(110)과, 공통 전극(130) 간의 거리와 다르다. 즉, 드레인 전극(110)보다 낮은 평면 상에 위치하는 데이터 라인(104)과 공통 전극(130) 사이에 해당하는 유기 보호막(128)의 두께(T2)는 드레인 전극(110)과 공통 전극(130) 사이에 해당하는 유기 보호막(128)의 두께(T1)보다 두껍게 형성된다. 구체적으로, 드레인 전극(110) 상부에 위치하는 유기 보호막(128)의 두께(T1)는 데이터 라인(104) 상부에 위치하는 유기 보호막(128)의 두께(T2)에서 트렌치의 깊이(D)를 뺀 값 이하로 형성된다.
이에 따라, 데이터 라인(104)과 공통 전극(130) 사이에는 상대적으로 두꺼운 유기 보호막(128)이 형성되므로, 이들(104,130) 간의 이격거리가 멀어져 이들(104,130) 사이에 형성되는 기생 커패시터를 줄일 수 있다. 또한, 드레인 전극(110) 상부의 유기 보호막(128)은 데이터 라인(104) 상부의 유기 보호막(128)보다 얇게 형성(T1<T2)되므로 유기 보호막(128)의 노광량을 줄일 수 있으며, 공정 시간을 줄일 수 있다.
뿐만 아니라, 드레인 전극(110) 상부의 유기 보호막(128)을 얇게 형성하므로 컨택 개구부(142)에 의해 노출되는 유기 보호막(128)의 경사면도 줄어들어 개구율이 향상된다.
구체적으로, 도 4에 도시된 바와 같이 드레인 전극(110) 상부의 유기 보호막(118)을 데이터 라인(104) 상부의 유기 보호막(128)과 동일 두께(T2)로 두껍게 형성하면, 유기 보호막(128)을 관통하는 컨택 개구부(142)의 깊이가 깊어져 컨택 개구부(142)에 의해 노출되는 유기 보호막(128)의 경사면이 증가하게 된다. 이에 따라, 유기 보호막(128)의 경사면과 중첩되는 드레인 전극(110)의 면적(A2)도 증가하게 되어 개구율이 저하된다.
반면에, 드레인 전극(110) 상부의 유기 보호막(128)을 데이터 라인(104) 상부의 유기 보호막(128)보다 얇게 형성하면, 드레인 전극(110) 상부의 유기 보호막(128)을 관통하는 컨택 개구부(142)의 깊이가 낮아져 컨택 개구부(142)에 의해 노출되는 유기 보호막(128)의 경사면을 줄일 수 있다. 이에 따라, 유기 보호막(128)의 경사면과 중첩되는 드레인 전극(110)의 면적(A1)도 줄일 수 있어 개구율이 향상된다.
도 5는 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
도 5에 도시된 박막트랜지스터 기판은 도 2에 도시된 박막트랜지스터 기판과 대비하여 드레인 전극(110) 하부에 형성되어 드레인 전극(110) 상부의 유기보호막(128)의 두께를 줄일 수 있도록 하는 하부 패턴(150)을 추가로 구비하는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
도 5에 도시된 하부 패턴(150)은 드레인 전극(110) 하부에 위치하며, 드레인 전극(110) 및 화소 컨택홀(120)과 중첩되도록 형성된다. 이 하부 패턴(150)은 도 5, 도 6a 및 도 6b에 도시된 바와 같이 액티브층(114)의 드레인 영역(114D), 게이트 라인(102) 및 광차단막(160) 중 적어도 어느 하나와 동일 평면 상에 동일 재질로 형성된다. 즉, 하부 패턴(150)은 도 5에 도시된 바와 같이 버퍼막(126) 상에 액티브층의 드레인 영역(114D)이 연장되어 형성되거나, 도 6a에 도시된 바와 같이 게이트 절연막(112) 상에 게이트 전극(106)과 동일 재질로 형성되거나, 도 6b에 도시된 바와 같이 액티브층(114)과 중첩되어 액티브층(114)으로 광이 입사되는 것으로 차단하는 광차단막(160)과 동일 재질로 기판(101) 상에 형성된다. 이러한 하부 패턴(150)에 의해 드레인 전극(110)은 하부 패턴이 없는 구조인 도 2에 도시된 드레인전극(100)보다 하부 패턴(150)의 두께만큼 더 높은 평면에 위치하게 된다. 이에 따라, 하부 패턴(150)과 중첩되는 드레인 전극(110) 상부의 유기 보호막(128)의 두께(T3)는 데이터 라인(104) 상부의 유기 보호막(128)의 두께(T2)보다 얇게 형성될 뿐만 아니라, 도 2에 도시된 드레인 전극(110) 상부의 유기 보호막(128)의 두께(T1)보다 얇게 형성된다. 즉, 하부 패턴(150)에 의해 드레인 전극(110) 상부에 위치하는 유기 보호막(128)의 두께(T3)는 데이터 라인(104) 상부에 위치하는 유기 보호막(128)의 두께(T1)에서 트렌치(140)의 깊이(D)와 하부 패턴(150)의 두께를 뺀 값 이하로 형성된다.
이에 따라, 하부 패턴(150)과 중첩되는 드레인 전극(110) 상부의 유기 보호막(128)의 두께(T3)는 도 2에 도시된 드레인 전극(110) 상부의 유기 보호막(128)보다 하부 패턴(150)의 두께만큼 더욱 얇게 형성되므로 유기 보호막(128)의 노광량을 더욱 줄일 수 있으며, 공정 시간을 더욱 줄일 수 있다. 또한, 드레인 전극(110) 상부의 유기 보호막(128)을 더욱 얇게 형성하므로 드레인 전극(110) 상부의 유기 보호막(128)을 관통하는 컨택 개구부(142)의 깊이가 낮아져 컨택 개구부(142)에 의해 노출되는 유기 보호막(128)의 경사면을 줄일 수 있다. 이에 따라, 유기 보호막(128)의 경사면과 중첩되는 드레인 전극(110)의 면적도 줄일 수 있어 개구율이 향상된다.
뿐만 아니라, 데이터 라인(104)과 공통 전극(130) 사이에는 상대적으로 두꺼운 유기 보호막(128)이 형성되므로, 이들(104,130) 간의 이격거리가 멀어져 이들(104,130) 사이에 형성되는 기생 커패시터를 줄일 수 있다.
도 7은 본 발명의 제3 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
본 발명의 제3 실시 예에 따른 박막트랜지스터 기판은 도 2에 도시된 박막트랜지스터 기판과 대비하여 유기 보호막(128)이 데이터 라인(104)을 따라 형성되는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
도 7에 도시된 바와 같이 유기 보호막(128)은 데이터 라인(104)과 공통 전극(130) 사이에 형성되고, 드레인 전극(110) 상부에는 위치하지 않게 된다. 이 때, 유기 보호막(128)의 높이는 액정의 배향이 흐트러지지 않을 정도의 높이로 형성된다. 이를 위해, 트렌치(140)의 깊이를 유기 보호막(128)을 관통하는 컨택 개구부(142)를 가지는 도 2에 도시된 구조에 비해 깊게 형성한다. 이에 따라, 제1 무기 보호막(118)과 유기 보호막(128) 사이의 단차를 줄일 수 있어 유기 보호막(128) 상에 형성되는 공통 전극(130)의 스텝 커버리지가 저하되는 것을 방지할 수 있다.
또한, 드레인 전극(110) 상부에 유기 보호막(128)이 형성되지 않고, 드레인 전극(110) 상부에는 제1 및 제2 무기 보호막(118,138)이 위치하게 되므로, 드레인 전극(110) 상부의 전체 보호막의 두께가 얇아진다. 이에 따라, 드레인 전극(110)은 유기 보호막(128)을 관통하는 컨택 개구부(142)없이 제1 및 제2 무기 보호막(118,138)을 관통하는 화소 컨택홀(120)을 통해 노출된다. 이에 따라, 드레인 전극(110)을 노출시키는 화소 컨택홀(120)을 더 작게 형성할 수 있어 개구율이 더 향상된다.
도 8a는 본 발명의 제4 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이며, 도 8b는 도 8a에서 선"Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'"를 따라 절단한 박막트랜지스터 기판을 나타내는 단면도이다.
본 발명의 제4 실시 예에 따른 박막트랜지스터 기판은 도 2에 도시된 박막트랜지스터 기판과 대비하여 트렌치(140)의 깊이를 위치에 따라 다르게 형성하는 것을 제외하고는 동일한 구성요소를 구비한다.
도 8a 및 도 8b에 도시된 바와 같이 게이트 라인(102) 및 데이터 라인(104)의 교차부에는 트렌치(140)이 형성되지 않고, 게이트 라인(102)과 인접한 액티브층의 소스영역(114S)과 중첩되는 영역의 트렌치(140)는 제1 깊이(D1)로 형성되고, 액티브층의 소스 영역(114S) 및 게이트 라인(102)과 중첩되지 않는 영역의 트렌치(140)는 제1 깊이(D1)보다 깊은 제2 깊이(D2)로 형성된다.
이에 따라, 트렌치(140)이 형성되지 않은 영역과, 제2 깊이(D2)의 트렌치(140)이 형성된 영역 사이에는 제2 깊이(D2)보다 깊이가 낮은 제1 깊이(D1)의 트렌치(140)이 형성된다. 즉, 데이터 라인(104)의 길이 방향을 따라 제2 깊이(D2)의 트렌치들(140) 사이에 제1 깊이(D1)의 트렌치들(140)이 위치하고, 제1 깊이(D1)의 트렌치들(140) 사이에 트렌치(140)이 형성되지 않은 게이트 라인(102) 및 데이터 라인(104)의 교차부가 위치하게 된다.
이 경우, 데이터 라인(104)은 제2 깊이(D2)의 트렌치(140)에 의해 노출된 버퍼막(126) 상에, 제2 깊이(D2)보다 낮은 제1 깊이(D1)의 트렌치(140)에 의해 노출된 게이트 절연막(112) 상에, 게이트 라인(102)을 덮도록 형성된 층간 절연막(118) 상에 형성된다. 즉, 데이터 라인(104)은 단계적으로 승강하는 버퍼막(126), 게이트 절연막(112) 및 층간 절연막(118) 상에 형성되므로, 데이터 라인(104)의 스텝 커버리지를 향상시킬 수 있다.
도 9a 내지 도 9g는 본 발명에 따른 박막트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다. 본 발명에 따른 박막트랜지스터 기판의 제조 방법은 도 5에 도시된 박막트랜지스터 기판을 예로 들어 설명하기로 한다.
도 9a를 참조하면, 기판(101) 상에 버퍼막(126)이 형성되고, 그 위에 액티브층(114)이 형성된다.
구체적으로, 기판(101) 상에 LPCVD(Low Pressure Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 방법을 통해 버퍼막(126) 및 아몰퍼스 실리콘 박막이 순차적으로 형성된다. 그런 다음, 아몰퍼스 실리콘 박막을 결정화함으로써 폴리 실리콘 박막으로 형성된다. 그리고, 폴리 실리콘 박막을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 액티브층(114)이 형성된다.
도 9b를 참조하면, 액티브층(114)이 형성된 버퍼막(126) 상에 게이트 절연막(112)이 형성되고, 그 위에 제1 및 제2 게이트 전극(106A,106B)을 포함하는 게이트 라인(102)이 형성된다.
구체적으로, 액티브층(114)이 형성된 버퍼막(126) 상에 게이트 절연막(112)이 형성되고, 그 위에 스퍼터링 등의 증착 방법으로 게이트 금속층이 형성된다. 게이트 절연막(112)으로는 SiOx, SiNx 등과 같은 무기 절연 물질이 이용된다. 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같이 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 게이트 금속층 패터닝함으로써 게이트 절연막(112) 상에 제1 및 제2 게이트 전극(106A,106B)을 포함하는 게이트 라인(102)이 형성된다.
그리고, 제1 및 제2 게이트 전극(106A,106B)을 마스크로 이용하여 액티브층(114)에 n+형 또는 p+형 불순물을 주입함으로써, 불순물이 주입된 액티브층(114)의 공통 영역(114C), 소스 영역(114S), 드레인 영역(114D) 및 하부 패턴(150)과, 불순물이 미주입되는 액티브층(114)의 제1 및 제2 채널 영역(114A,114B)이 형성된다. 여기서, 하부 패턴(150)은 불순물이 주입된 액티브층(114)의 공통 영역(114C), 소스 영역(114S) 및 드레인 영역(114D)과 동시에 동일 공정으로 형성된다.
도 9c를 참조하면, 제1 및 제2 게이트 전극(106A,106B)을 포함하는 게이트 라인(102)이 형성된 게이트 절연막(112) 상에 드레인 컨택홀(124D)과 트렌치(140)를 가지는 층간 절연막(116)이 형성된다.
구체적으로, 게이트 라인(102)이 형성된 게이트 절연막(112) 상에 PECVD 등의 방법으로 층간 절연막(116)이 형성된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 층간 절연막(116) 및 게이트 절연막(112)이 패터닝됨으로써 드레인 컨택홀(124D)과 트렌치(140)가 동시에 형성된다. 여기서, 드레인 컨택홀(124D)은 층간 절연막(116) 및 게이트 절연막(112)을 관통하여 드레인 영역(114D)을 노출시키며, 트렌치(140)는 층간 절연막(116) 및 게이트 절연막(112)을 관통하여 소스 영역(114S) 및 버퍼막(126)을 노출시킨다.
도 9d를 참조하면, 층간 절연막(116) 상에 소스 전극(108), 드레인 전극(110) 및 데이터 라인(104)이 형성된다.
구체적으로, 드레인 컨택홀(124D)과 트렌치(140)를 가지는 층간 절연막(116) 상에 스퍼터링 등의 증착 방법으로 소스/드레인 금속층이 형성된다. 소스/드레인 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같이 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 소스/드레인 금속층 패터닝함으로써 층간 절연막(116) 상에 소스 전극(108) 및 드레인 전극(110)이 형성되고, 트렌치(140) 내의 버퍼막(126) 상에 데이터 라인(104)이 형성된다.
도 9e를 참조하면, 소스 전극(108), 드레인 전극(110) 및 데이터 라인(104)이 형성된 층간 절연막(116) 상에 제1 무기 보호막(118)이 형성되고, 제1 무기 보호막(118) 상에 컨택 개구부(142)을 가지는 유기 보호막(128)이 형성된다.
구체적으로, 소스 전극(108), 드레인 전극(110) 및 데이터 라인(104)이 형성된 층간 절연막(116) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질을 전면 증착함으로써 제1 무기 보호막(118)이 형성된다. 그런 다음, 제1 무기 보호막(118) 상에 포토아크릴 등과 같은 유기 절연 물질이 전면 도포됨으로써 유기 보호막(128)이 형성된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 유기 보호막(128)이 선택적으로 패터닝됨으로써 컨택 개구부(142)가 형성된다. 여기서, 컨택 개구부(142)는 유기 보호막(128)을 관통하여 드레인 전극(110) 상부에 위치하는 제1 무기 보호막(118)을 노출시킨다.
한편, 제1 무기 보호막(118) 및 유기 보호막(128)은 서로 다른 특성의 재질로 형성되므로, 제1 무기 보호막(118) 및 유기 보호막(128)은 서로 다른 공정 조건에서 패터닝이 진행되어야 한다. 따라서, 무기 절연 재질의 제1 무기 보호막(118)은 유기 절연 재질의 유기 보호막(128)과 동일한 포토 마스크를 이용하여 패터닝되지 않고, 그 제1 무기 보호막(118)과 동일 특성의 무기 절연 재질로 형성되는 제2 무기 보호막(138)과 추후에 일괄적으로 패터닝된다.
도 9f를 참조하면, 유기 보호막(128) 상에 공통 개구부(134)를 가지는 공통 전극(130)이 형성된다.
구체적으로, 유기 보호막(128) 상에 스퍼터링 등의 증착 방법으로 ITO등과 같은 투명 금속층이 형성된다. 그 투명 금속층이 포토리소그래피 공정 및 식각 공정을 통해 패터닝함으로써 공통 개구부(134)를 가지는 공통 전극(130)이 형성된다. 이 때, 공통 전극(130)의 공통 개구부(134)는 컨택 개구부(142)보다 넓은 폭으로 컨택 개구부(142)를 둘러싸도록 형성된다.
도 9g를 참조하면, 공통 전극(130)이 형성된 유기 보호막(128) 상에 제2 무기 보호막(138)이 형성되고, 화소 컨택홀(120)이 형성된다.
구체적으로, 공통 개구부(134)를 가지는 공통 전극(130)이 형성된 유기 보호막(128) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질이 전면 도포됨으로써 제2 무기 보호막(138)이 형성된다. 그런 다음, 포토리소그래피 공정으로 형성된 포토레지스트 패턴을 마스크로 이용한 건식 식각 공정을 통해 제1 및 제2 무기 보호막(118,138)이 패터닝됨으로써 드레인 전극(110)을 노출시키는 화소 컨택홀(120)이 형성된다. 이와 같이, 화소 컨택홀(122)을 형성하기 위한 제1 무기 보호막(118)의 패터닝 공정이 제1 무기 보호막(118)과 동일 특성의 무기 절연 물질로 형성되는 제2 무기 보호막(138)과 일괄적으로 진행된다. 이에 따라, 제1 및 제2 무기 보호막(118,138)이 하나의 포토마스크를 이용하여 일괄적으로 패터닝됨으로써 포토마스크 증가를 방지할 수 있다.
도 9h를 참조하면, 화소 컨택홀(120)이 형성된 기판(101) 상에 화소 전극(122)이 형성된다.
구체적으로, 제2 무기 보호막(138) 상에 스퍼터링 등의 증착 방법으로 ITO 등과 같은 투명 금속층이 형성된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 투명 금속층이 패터닝됨으로써 화소 전극(122)이 형성된다.
한편, 본 발명은 프린지 전계형 액정 표시 패널을 예로 들어 설명하였지만, 이외에도 수평 전계형 등 공통 전극 및 화소 전극이 동일 기판 상에 위치하는 모든 액정 표시 패널에 적용가능하다.
한편, 본 발명에서는 유기 보호막(128) 상에 공통 전극(130)이 형성되는 것을 예로 들어 설명하였지만, 이외에도 유기 보호막(128) 상에 화소 전극(122)이 형성되고 제2 무기 보호막(138) 상에 공통 전극(130)이 형성되는 구조에서도 적용될 수 있다. 이 경우, 트렌치 내부에 위치하는 데이터 라인 및 드레인 전극 각각과, 화소 전극 간의 거리는 서로 다르게 형성된다. 즉, 트렌치 내부에 위치하는 데이터 라인과 화소 전극 간의 거리는 드레인 전극과 화소 전극 간의 거리보다 크게 형성된다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
114 : 액티브층 122 : 화소 전극
130: 공통 전극 140 : 트렌치
130: 공통 전극 140 : 트렌치
Claims (9)
- 기판 상에 서로 교차하도록 형성되어 화소 영역을 마련하는 게이트 라인 및 데이터 라인과;
상기 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막트랜지스터와;
상기 박막트랜지스터와 접속되는 화소 전극과;
상기 화소 전극과 전계를 형성하는 공통 전극과;
상기 박막트랜지스터 및 상기 데이터 라인을 덮도록 형성되는 보호막과;
상기 데이터 라인을 따라 형성되며, 그 내부에 데이터 라인이 위치하는 트렌치를 구비하며,
상기 트렌치 내부에 위치하는 데이터 라인 상에 형성된 상기 보호막과, 상기 박막트랜지스터의 드레인 전극 상에 형성되는 상기 보호막은 서로 다른 두께로 형성되는 것을 특징으로 하는 박막트랜지스터 기판. - 제 1 항에 있어서,
상기 보호막은 유기 절연 재질의 유기 보호막을 포함하는 적어도 1층으로 형성되며,
상기 데이터 라인과 상기 공통 전극 사이에 형성되는 상기 유기 보호막의 두께는 상기 드레인 전극과 상기 공통 전극 사이에 형성되는 상기 유기 보호막의 두께보다 두꺼운 것을 특징으로 하는 박막트랜지스터 기판. - 제 1 항에 있어서,
상기 드레인 전극 하부에 위치하며, 상기 드레인 전극과 중첩되는 하부 패턴을 추가로 구비하며,
상기 하부 패턴은 상기 박막트랜지스터의 액티브층, 상기 게이트 라인, 및 상기 액티브층 하부에 액티브층과 중첩되는 광차단막 중 적어도 어느 하나와 동일 재질로 동일 평면 상에 형성되는 것을 특징으로 하는 박막트랜지스터 기판. - 제 1 항에 있어서,
상기 보호막은
상기 데이터 라인과 상기 공통 전극 사이에 상기 데이터 라인을 따라 형성되는 유기 보호막과;
상기 박막트랜지스터를 덮도록 형성되는 무기 보호막을 구비하며,
상기 박막트랜지스터 기판은
상기 무기 보호막을 관통하여 상기 드레인 전극을 노출시키는 화소 컨택홀을 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 기판. - 제 1 항에 있어서,
상기 트렌치는 상기 데이터 라인과 상기 게이트 라인이 교차되는 영역을 제외하고 상기 데이터 라인을 따라 형성되며, 상기 데이터라인보다 넓은 폭으로 형성되는 것을 특징으로 하는 박막트랜지스터 기판. - 제 5 항에 있어서,
상기 트렌치는
상기 게이트 라인과 인접한 상기 박막트랜지스터의 액티브층과 중첩되는 영역에서 제1 깊이로 형성되고,
상기 제1 깊이로 형성된 영역과, 상기 게이트 라인 및 데이터 라인의 교차되는 영역을 제외한 나머지 영역에서 제2 깊이로 형성되는 것을 특징으로 하는 박막트랜지스터 기판. - 제 1 항에 있어서,
상기 트렌치의 깊이는 상기 데이터 라인의 두께보다 깊은 것을 특징으로 하는 박막트랜지스터 기판. - 제 7 항에 있어서,
상기 기판과 상기 박막트랜지스터의 액티브층 사이에 형성되는 버퍼막과,
상기 액티브층과 상기 박막트랜지스터의 게이트 라인 사이에 형성되는 게이트 절연막과;
상기 게이트 전극과 상기 드레인 전극 사이에 형성되는 층간 절연막을 추가로 구비하며,
상기 트렌치는 상기 버퍼막, 상기 게이트 절연막 및 층간 절연막 중 적어도 어느 하나를 관통하도록 형성되는 것을 특징으로 하는 박막트랜지스터 기판. - 제 8 항에 있어서,
상기 층간 절연막으로부터 상기 게이트 절연막까지 관통하여 상기 액티브층의 드레인 영역을 노출시키는 드레인 컨택홀을 추가로 구비하며,
상기 드레인 컨택홀과 트렌치 각각은 상기 드레인 전극과 접촉하는 상기 층간 절연막의 상부면에서부터 상기 기판을 향하도록 형성되는 것을 특징으로 하는 박막트랜지스터 기판.
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2014
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