KR102062916B1 - 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 금속 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 본 발명에 의한 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판은, 매트릭스 방식으로 배열된 복수 개의 화소 영역들이 정의된 기판; 상기 기판 위에 도체성 금속 산화물로 형성되며, 일정 거리 이격하여 형성된 소스 오믹 영역 및 드레인 오믹 영역; 상기 소스 오믹 영역과 상기 드레인 오믹 영역 사이를 연결하도록 형성된 반도체성 금속 산화물을 포함하는 채널층; 상기 채널층 상에서 게이트 절연막을 사이에 두고 상기 채널층의 중심부와 중첩하는 게이트 전극; 그리고 상기 소스 오믹 영역, 상기 게이트 전극, 상기 드레인 오믹 영역을 덮는 보호막을 포함한다.

Description

금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Substrate Having Metal Oxide Semiconductor And Method For Manufacturing The Same}
본 발명은 금속 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 (Thin Film Transistor: TFT) 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 탑 게이트 구조를 가지며, 도핑공정 없이 도체화 영역과 채널 영역을 구분함으로써 안정적인 박막 트랜지스터 특성을 확보한 금속 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 발전해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED)와 같은 다양한 평판표시장치가 개발되어 활용되고 있다.
평판표시장치를 구성하는 표시패널(DP)은 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 예를 들어, 액정표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다.
수직 전계형 액정표시장치는 상 하부 기판에 대향하게 배치된 화소 전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twistred Nematic) 모드의 액정을 구동한다. 이러한 수직전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.
수평 전계형 액정표시장치는 하부 기판에 평행하게 배치된 화소 전극과 공통전극 사이에 수평 전계를 형성하여 인 플레인 스위치(In Plane Switching: IPS) 모드의 액정을 구동한다. 이러한 IPS 모드의 액정표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 구체적으로 IPS 모드의 액정표시장치는 인 플레인 필드(In Plane Field)를 형성하기 위해서 공통전극과 화소전극간의 간격을 상 하부 기판의 간격보다 넓게 형성하고, 적정한 세기의 전계를 얻기 위해서 공통전극과 화소 전극을 일정한 너비를 갖는 띠 형태로 형성한다. 이와 같은 IPS 모드의 화소 전극 및 공통전극 사이에는 기판과 거의 평행한 전계가 형성되지만, 너비를 갖는 화소 전극 및 공통전극들 상부의 액정에는 전계가 형성되지 않는다. 즉, 화소 전극 및 공통전극 상부에 놓인 액정분자들은 구동되지 않고 초기 배열 상태를 유지한다. 초기상태를 유지하는 액정은 광을 투과시키지 못하여 개구율 및 투과율을 저하하는 요인이 된다.
이러한 IPS 모드의 액정표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정표시장치가 제안되었다. FFS 타입의 액정표시장치는 각 화소 영역에 절연막을 사이에 둔 공통전극과 화소 전극을 구비하고, 그 공통전극과 화소 전극의 간격을 상 하부 기판의 간격보다 좁게 형성하여 공통전극과 화소 전극 상부에 포물선 형태의 프린지 필드를 형성하도록 만든다. 프린지 필드에 의해 상 하부 기판 사이에 개재된 액정 분자들은 모두 동작함으로써 개구율 및 투과율이 향상된 결과를 얻을 수 있다.
도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터(Thin Film Transistor: TFT) 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 평판표시장치의 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역이 정의된다. 이 화소 영역에는 프린지 필드를 형성하도록 보호막(PAS)을 사이에 두고 형성된 화소 전극(PXL)과 공통전극(COM)을 구비한다. 화소 전극(PXL)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통전극(COM)은 평행한 다수 개의 띠 모양으로 형성한다.
공통전극(COM)은 게이트 배선과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기 된 소스 전극(S), 소스 전극(S)과 대향하며 화소 전극(PXL)과 접속된 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하며 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 층(A)을 포함한다. 반도체 층(A)과 소스 전극(S) 사이에 그리고 반도체 층(A)과 드레인 전극(D) 사이에는 오믹 접촉을 위한 오믹 접촉층을 더 포함할 수도 있다.
특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼(ES)를 더 포함하는 것이 바람직하다. 구체적으로 설명하면, 소스 전극(S)과 드레인 전극(D) 사이를 식각공정으로 분리하는 과정에서 이 부분을 통해 유입되는 식각액으로부터 반도체 층(A)을 보호하도록 에치 스토퍼(ES)를 형성하는 것이 바람직하다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI)과 보호막(PAS)을 관통하는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 보호막(PAS)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
화소 전극(PXL)은 게이트 절연막(GI) 위에서 드레인 전극(D)과 접속한다. 한편, 공통전극(COM)은 화소 전극(PXL)을 덮는 보호막(PAS)을 사이에 두고 화소전극(PXL)과 중첩되게 형성된다. 이와 같은 화소 전극(PXL)과 공통전극(COM) 사이에서 전계가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
도 2를 다시 참조하면, 소스 전극(S)과 게이트 전극(G) 그리고 드레인 전극(D)과 게이트 전극(G)이 각각 일정 부분씩 중첩된 구조를 갖는다. 이와 같이 소스-드레인 전극(S-D)과 게이트 전극(G)이 중첩되면 그 사이에 기생 용량이 발생하고, 이로 인해 박막 트랜지스터의 구동 성능에 문제가 발생할 수 있다. 또한, 반도체 채널 층(A)의 표면 위에 에치 스토퍼(ES)를 형성하는 과정에서, 에치 스토퍼(ES)를 패턴하는 식각 용액에 의해 반도체 채널 층(A)의 상부 표면 일부가 손상될 수 있다. 특히, 이 손상되는 부위는 소스-드레인 전극(S-D)이 각각 접촉하여 전자가 이동하는 계면이다. 이 계면이 손상되면, 소자의 신뢰성 및 기본 특성이 저하될 수 있다.
따라서, 금속 산화물 반도체를 채널 층으로 사용하는 박막 트랜지스터 기판에서는 소스-드레인 전극(S-D)과 게이트 전극(G) 사이의 중첩 영역을 최소화하는 것이 중요한 과제가 된다. 또한, 이와 동시에 반도체 채널 층(A) 위에 적층되는 다른 박막층을 형성하는 과정에서 반도체 채널 층(A)의 표면이 손상되지 않는 구조 및 제조 방법이 요구되고 있다.
본 발명의 목적은, 상기 종래 기술에 의한 문제점을 극복하기 위한 것으로서, 소스-드레인 전극과 게이트 전극 사이의 중첩 영역이 발생하지 않는 탑 게이트 구조를 갖는 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다. 본 발명의 다른 목적은, 금속 산화물 반도체 물질을 채널층으로 사용하는 탑 게이트 구조의 소자에 있어서 플라즈마 공정 없이 채널 층과 소스-드레인 전극과의 오믹 접촉을 형성할 수 있는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위한, 본 발명에 의한 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판은, 매트릭스 방식으로 배열된 복수 개의 화소 영역들이 정의된 기판; 상기 기판 위에 도체성 금속 산화물로 형성되며, 일정 거리 이격하여 형성된 소스 오믹 영역 및 드레인 오믹 영역; 상기 소스 오믹 영역과 상기 드레인 오믹 영역 사이를 연결하도록 형성된 반도체성 금속 산화물을 포함하는 채널층; 상기 채널층 상에서 게이트 절연막을 사이에 두고 상기 채널층의 중심부와 중첩하는 게이트 전극; 그리고 상기 소스 오믹 영역, 상기 게이트 전극, 상기 드레인 오믹 영역을 덮는 보호막을 포함한다.
상기 보호막을 관통하여, 상기 소스 오믹 영역의 일부를 노출하는 소스 콘택홀과, 상기 드레인 오믹 영역의 일부를 노출하는 드레인 콘택홀; 상기 보호막 위에서, 상기 소스 콘택홀을 통해 상기 소스 오믹 영역과 접촉하는 소스 전극과 상기 드레인 콘택홀을 통해 상기 드레인 오믹 영역과 접촉하는 드레인 전극; 상기 소스 전극 및 상기 드레인 전극이 형성된 상기 기판 전체를 덮는 제1 절연막; 상기 제1 절연막을 관통하여 상기 드레인 전극의 일부를 노출하는 화소 콘택홀; 상기 제1 절연막 위에 형성되며 상기 화소 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소 전극; 상기 화소 전극이 형성된 상기 기판 전체를 덮는 제2 절연막; 그리고 상기 제2 절연막 위에서 상기 화소 전극과 중첩하는 다수 개의 선분 형상을 갖는 공통 전극을 더 포함하는 것을 특징으로 한다.
상기 드레인 오믹 영역에서 연장되어 상기 화소 영역에 대응하는 크기로 형성된 화소 전극; 상기 보호막을 관통하여, 상기 소스 오믹 영역의 일부를 노출하는 소스 콘택홀; 상기 보호막 위에서, 상기 소스 콘택홀을 통해 상기 소스 오믹 영역과 접촉하는 소스 전극; 그리고 상기 보호막 위에서 상기 화소 전극과 중첩하는 다수 개의 선분 형상을 갖는 공통 전극을 더 포함하는 것을 특징으로 한다.
상기 도체성 금속 산화물 및 상기 반도체성 금속 산화물들은 인듐-갈륨-아연 산화물(Indium Galium Zinc Oxide)을 포함하는 것을 특징으로 한다.
또한, 본 발명에 의한 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판의 제조 방법은, 기판 위에 무산소 환경하에서 금속 산화물을 증착하여 일정 거리 이격한 소스 오믹 영역 및 드레인 오믹 영역을 형성하는 단계; 상기 기판 위에 산소 환경하에서 상기 금속 산화물을 증착하여 상기 소스 오믹 영역과 상기 드레인 오믹 영역을 연결하는 채널층을 형성하는 단계; 상기 채널층이 형성된 상기 기판 전체 표면에 게이트 절연막 및 게이트 물질을 연속으로 도포하고 패턴하여, 상기 채널층의 중심부와 중첩하는 게이트 전극을 형성하는 단계; 그리고 상기 게이트 전극이 형성된 상기 기판 전체 표면에 보호막을 도포하는 단계를 포함한다.
상기 보호막을 패턴하여, 상기 소스 오믹 영역의 일부를 노출하는 소스 콘택홀과 상기 드레인 오믹 영역의 일부를 노출하는 드레인 콘택홀을 형성하는 단계; 상기 보호막 위에 소스 물질을 도포하고 패턴하여 상기 소스 콘택홀을 통해 상기 소스 오믹 영역과 접촉하는 소스 전극과 상기 드레인 콘택홀을 통해 상기 드레인 오믹 영역과 접촉하는 드레인 전극을 형성하는 단계; 상기 소스 전극 및 상기 드레인 전극이 형성된 상기 기판 전체 표면에 제1 절연막을 도포하고 패턴하여 상기 드레인 전극의 일부를 노출하는 화소 콘택홀을 형성하는 단계; 상기 제1 절연막 위에 투명 도전 물질을 도포하고 패턴하여 상기 화소 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 단계; 그리고 상기 화소 전극이 형성된 상기 기판 전체 표면에 제2 절연막과 투명 도전 물질을 연속으로 도포하고 상기 투명 도전 물질을 패턴하여 상기 화소 전극과 중첩하는 다수 개의 선분 형상을 갖는 공통 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 소스 오믹 영역 및 상기 드레인 오믹 영역을 형성하는 단계는, 상기 드레인 오믹 영역에서 연장된 화소 전극을 더 형성하고, 상기 보호막을 패턴하여, 상기 소스 오믹 영역의 일부를 노출하는 소스 콘택홀을 형성하는 단계; 상기 보호막 위에 소스 물질을 도포하고 패턴하여 상기 소스 콘택홀을 통해 상기 소스 오믹 영역과 접촉하는 소스 전극을 형성하는 단계; 그리고 상기 보호막 위에 투명 도전물질을 도포하고 패턴하여 상기 화소 전극과 중첩하는 다수 개의 선분 형상을 갖는 공통 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 소스 오믹 영역 및 상기 드레인 오믹 영역을 형성하는 단계는, 진공 챔버 내에서 무산소 분위기 하에서, 인듐-갈륨-아연 산화물(Indium Galium Zinc Oxide) 타겟을 이용하여 증착하고 패턴하여 형성하고; 상기 채널층을 형성하는 단계는, 상기 소스 오믹 영역 및 상기 드레인 오믹 영역을 형성하는 단계에 이어서, 상기 진공 챔버 내에서 산소 환경하에서 상기 인듐-갈륨-아연 산화물 타겟을 이용하여 증착하고 패턴하여 형성하는 것을 특징으로 한다.
상기 채널층을 형성하는 단계 이후에, 300℃ 이상의 고온 환경에서 열처리하여 상기 채널층의 특성을 안정화 시키는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 금속 산화물 반도체 물질을 채널층으로 사용하는 탑 게이트 구조의 소자에 있어서, 채널층 좌우에 배치되면 소스-드레인 전극과 오믹 접촉을 이루는 오믹 접촉층을 고온 열처리 공정으로 형성하는 특징이 있다. 오믹 접촉층을 도핑공정이나 플라즈마 처리 공정으로 형성할 때 추후 열공정에서 발생하는, 오믹 접촉층의 도체 성질이 저하되는 문제가 본 발명에서는 일어나지 않는다. 따라서, 본 발명에 의한 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판은 탑 게이트 구조가 갖는 장점과 안정적인 박막 트랜지스터의 특성을 확보할 수 있다.
도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 평판표시장치의 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도.
도 3은 본 발명에 의한 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터 기판을 나타내는 평면도.
도 4a 내지 4g는 도 3에 도시한 박막 트랜지스터 기판에서 절취선 II-II'을 따라 자른 것으로서, 본 발명의 제1 실시 예에 의한 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들.
도 5a 내지 5h는 도 3에 도시한 박막 트랜지스터 기판에서 절취선 II-II'을 따라 자른 것으로서, 본 발명의 제2 실시 예에 의한 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들.
도 6a 내지 6g는 도 3에 도시한 박막 트랜지스터 기판에서 절취선 II-II'을 따라 자른 것으로서, 본 발명의 제3 실시 예에 의한 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하, 도 3 및 도 4a 내지 4g를 참조하여 본 발명의 제1 실시 예에 대하여 설명한다. 도 3은 본 발명의 제1 실시 예에 의한 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 4a 내지 4g는 도 3에 도시한 박막 트랜지스터 기판에서 절취선 II-II'을 따라 자른 것으로서, 본 발명의 제1 실시 예에 의한 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들이다.
도 3 및 도 4g를 참조하면, 본 발명의 제1 실시 예에 의한 산화물 반도체 층을 갖는 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 데이터 배선(DL) 및 게이트 배선(GL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 데이터 배선(DL)과 게이트 배선(GL)의 교차 구조에 의해 화소 영역이 정의된다. 이 화소 영역에는 프린지 필드를 형성하도록 제2 절연막(IN2)을 사이에 두고 형성된 화소 전극(PXL)과 공통전극(COM)을 구비한다. 화소 전극(PXL)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통전극(COM)은 평행한 다수 개의 띠 모양으로 형성할 수 있다.
공통전극(COM)은 게이트 배선과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 데이터 배선(DL)에서 분기된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 소스 전극(S)과 드레인 전극(D) 사이의 공간에서 보호막(PAS)을 사이에 두고 형성된 반도체 채널 층(A), 반도체 채널 층(A) 위에서 게이트 절연막(GI)을 사이에 두고 중첩하는 게이트 전극(G)을 포함한다. 게이트 전극(G)은 게이트 배선(GL)에 연결된다.
특히, 반도체 채널 층(A)은 인듐-갈륨-아연 산화물(Indium Galium Zinc Oxide; IGZO)을 포함하는 산화물 반도체 물질로 형성한다. 특히, 게이트 전극(G)과 동일한 모양으로 중첩하는 산화물 반도체 물질이 반도체 채널 층(A)으로 정의된다. 그리고 산화물 반도체 물질 중 반도체 채널 층(A) 영역을 제외한 부분은 플라즈마 처리로 도체화되어 소스 콘택홀(SH)과 드레인 콘택홀(DH)을 통해 각각 소스 전극(S) 및 드레인 전극(D)과 접촉된다. 즉, 산화물 반도체 물질은 소스 전극(S)과 접촉하는 소스 오믹 영역(SA), 드레인 전극(D)과 접촉하는 드레인 오믹 영역(DA), 그리고 소스 영역(SA)과 드레인 영역(DA) 사이에서 게이트 전극(G)과 완전히 중첩하는 반도체 채널 층(A)으로 구분된다.
본 발명에서는 반도체 채널 층(A)이 게이트 절연막(GI)을 사이에 두고 적층하는 게이트 전극(G)의 형상에 의해 정의된다. 또한, 반도체 채널 층(A)의 양 측부 즉, 게이트 전극(G)의 형상 양 옆으로 돌출된 소스 오믹 영역(SA)과 드레인 오믹 영역(DA)은 각각 소스 전극(S)과 드레인 전극(D)에 접촉되지만, 게이트 전극(G)과 중첩하지는 않는다. 한편, 소스 전극(S)과 드레인 전극(D) 각각은 게이트 전극(G)으로부터 어느 정도의 거리 이격되어 있으므로, 소스 전극(S)과 게이트 전극(G) 그리고 드레인 전극(D)과 게이트 전극(G)이 중첩되는 영역이 존재하지 않는다. 따라서, 소스-드레인 전극(S-D)과 게이트 전극(G) 사이에 기생 용량이 형성되지 않아, 고품질의 박막 트랜지스터를 확보할 수 있다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 제2 절연막(IN2) 및 제1 절연막(IN1)을 관통하는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 제2 절연막(IN2), 제1 저절연(IN1) 및 보호막(PAS)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
화소 전극(PXL)은 제1 절연막(IN1) 위에서 화소 콘택홀(PH)을 통해 드레인 전극(D)과 접속한다. 한편, 공통전극(COM)은 화소 전극(PXL)을 덮는 제2 절연막(IN2)을 사이에 두고 화소 전극(PXL)과 중첩되게 형성된다. 이와 같은 화소 전극(PXL)과 공통전극(COM) 사이에서 전계가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
이하, 도 4a 내지 4g를 참조하여, 본 발명의 제1 실시 예에 의한 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 제조하는 공정을 상세히 설명한다.
투명한 유리와 같은 기판(SUB) 위에 산화물 반도체 물질을 도포하고 제1 마스크 공정으로 패턴하여 반도체 층(SE)을 형성한다. 도면에 도시하지 않았지만, 반도체 층(SE)을 도포하기 전에 버퍼층을 먼저 기판(SUB) 전체 표면 위에 도포할 수도 있다. 반도체 층(SE)은 채널층(A)을 형성하기 위한 박막층이다. 따라서, 채널층(A)의 특성을 확보할 수 있도록 형성하는 것이 바람직하다. 예를 들어, 인듀-갈륨-아연 산화물로 채널층(A)을 형성할 경우, 진공 챔버 내에서 산소(O2) 분위기 하에서 인듀-갈륨-아연 산화물을 증착하고, 패턴하여 반도체 층(SE)을 형성한다. (도 4a)
반도체 층(SE)이 형성된 기판(SUB) 전체 표면에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)을 포함하는 게이트 절연물질과 게이트 금속 물질을 연속으로 도포한다. 제2 마스크 공정으로 게이트 금속 물질과 게이트 절연물질을 동시에 패턴하여 게이트 요소 및 게이트 절연막(GI)을 형성한다. 게이트 요소는, 게이트 절연막(GI)을 사이에 두고 반도체 층(SE)의 중심부와 중첩하는 게이트 전극(G), 게이트 전극(GI)을 연결하며 기판(SUB)의 가로 방향으로 진행하는 게이트 배선(GL), 그리고 게이트 배선(GL)의 일측 단부에 형성된 게이트 패드(GP)를 포함한다. 또한, 필요에 따라서는 공통 배선(CL)을 더 포함할 수도 있다.
게이트 요소를 형성한 후 게이트 요소를 마스크로 하여, 게이트 전극(G)의 양 옆으로 노출된 반도체 층(SE)을 플라즈마 처리하여 그 내부에 포함된 산소를 제거하여 도체화한다. 플라즈마 공정에서는 헬륨(He), 수소(H2) 혹은 아르곤(Ar) 가스를 이용할 수 있다. 그 결과, 반도체 층(SE)에서 게이트 전극(G)의 형상대로 중첩하는 영역은 반도체 채널 층(A)으로, 그리고 반도체 채널 층(A)을 기준으로 양분되는 영역들은 각각 소스 오믹 영역(SA)과 드레인 오믹 영역(DA)으로 정의된다. 소스 오믹 영역(SA)과 드레인 오믹 영역(DA)은 내부의 산소가 제거되어 도체화되는 반면, 반도체 채널 층(A)은 반도체 성질을 그대로 유지한다. (도 4b)
게이트 요소가 완성된 기판(SUB) 위에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)을 포함하는 보호막(PAS)을 전면 도포한다. 제3 마스크로 보호막(PAS)을 패턴하여 소스 오믹 영역(SA)의 일부를 노출하는 소스 콘택홀(SH)과 드레인 오믹 영역(DA)의 일부를 노출하는 드레인 콘택홀(DH)을 형성한다. (도 4c)
보호막(PAS)이 형성된 기판(SUB) 전체 표면 위에 소스-드레인 금속 물질을 증착하고 제4 마스크 공정으로 패턴하여 소스-드레인 요소를 형성한다. 소스-드레인 요소에는 기판(SUB)의 세로 방향으로 진행하는 데이터 배선(DL), 데이터 배선(DL)의 일측 단부에 형성된 데이터 패드(DP), 데이터 배선(DL)에서 분기하여 소스 콘택홀(SH)을 통해 소스 오믹 영역(SA)과 접촉하는 소스 전극(S), 그리고 소스 전극과 일정 거리 이격하여 대향하며 드레인 콘택홀(DH)을 통해 드레인 오믹 영역(DA)과 접촉하는 드레인 전극(D)을 포함한다. 이로써, 게이트 전극(G), 반도체 채널 층(A), 소스 전극(S), 그리고 드레인 전극(D)을 포함하는 박막 트랜지스터(T)가 완성된다. (도 4d)
박막 트랜지스터(T)가 형성된 기판(SUB) 전체 표면에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)을 포함하는 제1 절연막(IN1)을 도포한다. 제5 마스크 공정으로 제1 절연막(IN1)을 패턴하여, 드레인 전극(D)의 일부를 노출하는 화소 콘택홀(PH)을 형성한다. (도 4e)
화소 콘택홀(PH)이 형성된 제1 절연막(IN1) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명 도전물질을 도포한다. 제6 마스크 공정으로 투명 도전물질을 패턴하여 화소 전극(PXL)을 형성한다. (도 4f)
화소 전극(PXL)이 형성된 기판(SUB) 상부 표면 전체에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)을 포함하는 제2 절연막(IN2)을 도포한다. 도면으로 도시하지 않았지만, 제7 마스크 공정으로 제2 절연막(IN2) 및 제1 절연막(IN1)을 패턴하여, 게이트 패드(GP)를 노출하는 게이트 패드 콘택홀(GPH)을, 제2 절연막(IN2), 제1 절연막(IN1) 및 보호막(PAS)을 패턴하여, 데이터 패드(GP)를 노출하는 데이터 패드 콘택홀(DPH)을 형성할 수 있다.
제2 절연막(IN2) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명 도전물질을 도포한다. 제8 마스크 공정으로 투명 도전물질을 패턴하여 공통전극(COM)을 형성한다. 공통 전극(COM)은 화소 전극(PXL)과 중첩하며, 다수 개의 선분이 평행하게 배열된 형상으로 형성할 수 있다. 이때 공통전극(COM)을 연결하며 게이트 배선(GL)과 평행하게 진행하는 공통 배선(CL)을 더 형성할 수도 있다. (도 4g)
이상 설명한 본 발명의 제1 실시 예에서는 플라즈마 처리를 이용하여 반도체 층(SE)을 반도체 채널층(A)의 양 측면에 연결된 영역을 도체화하여, 소스-드레인 오믹 영역(SA, DA)을 형성한다. 일반적으로 박막 트랜지스터(T)를 완성한 후, 300℃ 이상의 열처리를 통해 반도체 채널층(A)의 특성을 안정화시키기도 한다. 또한, 박막 트랜지스터(T)를 덮는 제1 절연막(IN1) 및 제2 절연막(IN2)을 형성하는 공정에서 300℃ 이상의 고온 환경에 노출되기도 한다. 이때 플라즈마 처리 공정으로 도체화된 소스-드레인 오믹 영역들(SA, DA)의 전도 및/또는 도전 특성이 저하될 수 있다.
플라즈마 처리를 하면, 반도체 층(SE)을 구성하는 물질 내에 포함된 산소 성분을 제거함으로써 도체화가 이루어진다. 즉, 플라즈마 처리로 인해 금속 산화 반도체 물질의 구조 내에 결합이 이루어지지 않은 비결합부를 다수 포함한다. 이후에 300℃ 이상의 고온 환경에 놓이면, 주변의 다른 물질로부터, 예를 들어 보호막을 구성하는 산화실리콘으로부터, 산소와 같은 반응성이 높은 물질이 이 비결합부로 자리잡아 연결된다. 그 결과 도체화되었던 오믹 영역의 도체성질이 저하되는 문제가 발생할 수 있다.
그 외에도, 도체화를 위한 플라즈마 처리 공정에서 균일성을 고르게 유지하는 것도 상당히 어려운 문제가 되고 있다. 플라즈마 균일성이 확보되지 않으면, 박막 트랜지스터의 안정된 특성을 확보하기가 어렵다. 또한, 플라즈마 공정에서 채널층(A)에 손상을 줄 수도 있다.
본 발명의 제2 실시 예에서는 플라즈마 처리 공정 없이 오믹 영역과 채널층을 형성하여, 금속 산화물 반도체 층을 구비한 포함하는 박막 트랜지스터 기판 및 그 제조 방법을 제공한다. 이하, 도 3 및 도 5a 내지 5h를 참조하여 본 발명의 제2 실시 예에 대하여 설명한다. 평면도 구조는 제1 실시 예의 경우와 큰 차이가 없으므로, 상세한 설명은 생략한다. 차이가 명확하게 드러나는, 단면 구조 및 제조 공정을 중심으로 설명한다. 도 5a 내지 5h는 도 3에 도시한 박막 트랜지스터 기판에서 절취선 II-II'을 따라 자른 것으로서, 본 발명의 제2 실시 예에 의한 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들이다.
투명한 유리와 같은 기판(SUB) 위에 인듐-갈륨-아연 산화물과 같은 금속 산화물 반도체 물질을 도포하고 제1 마스크 공정으로 패턴하여 소스 오믹 영역(SA) 및 드레인 오믹 영역(DA)을 형성한다. 소스 오믹 영역(SA)과 드레인 오믹 영역(DA)은 일정 거리 이격하여 대향하는 형상을 갖도록 형성한다. 특히, 이격된 거리는 채널층(A)이 형성될 길이보다 약간 크게 형성하는 것이 바람직하다.
소스-드레인 오믹 영역(SA, DA)들은 반도체 물질이지만 도체성이 우수하여야 한다. 따라서, 진공 챔버 내에서, 인듐-갈륨-아연 산화물을 타겟으로 하여 증착할 경우, 무산소 분위기하에서 수행하는 것을 특징으로 한다. 필요하다면, 증착되는 인듐-갈륨-아연 산화물의 도체성이 저하되지 않을 정도의 극소 함량의 산소 분위기 하에서 수행할 수도 있다. 타겟에 산소성분이 미량 포함된 반도체 물질이지만, 도포된 박막은 오믹 접촉층 조건을 충분히 만족할 수 있는 정도의 도체성질을 갖는다. 도면에 도시하지 않았지만, 소스-드레인 오믹 영역(SA, DA)들을 형성하기 전에 버퍼층을 먼저 기판(SUB) 전체 표면 위에 도포할 수도 있다. (도 5a)
소스-드레인 오믹 영역(SA, DA)들이 형성된 기판(SUB) 전체 표면 위에 인듐-갈륨-아연 산화물과 같은 금속 산화물 반도체 물질을 도포하고 제2 마스크 공정으로 패턴하여 채널층(A)을 형성한다. 인듀-갈륨-아연 산화물로 채널층(A)을 형성할 경우, 진공 챔버 내에서 산소(O2) 분위기 하에서 인듀-갈륨-아연 산화물을 증착하고, 패턴하여 채널층(A)을 형성한다. 특히, 채널층(A)의 일측단은 소스 오믹 영역(SA)과 접촉하고, 타측단은 드레인 오믹 영역(SA, DA)과 접촉하도록 형성한다. (도 5b)
채널층(A)이 형성된 기판(SUB) 전체 표면 위에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)을 포함하는 게이트 절연물질과 게이트 금속 물질을 연속으로 도포한다. 제3 마스크 공정으로 게이트 금속 물질과 게이트 절연물질을 동시에 패턴하여 게이트 요소 및 게이트 절연막(GI)을 형성한다. 게이트 요소는, 게이트 절연막(GI)을 사이에 두고 채널층(A)의 중심부와 중첩하는 게이트 전극(G), 게이트 전극(GI)을 연결하며 기판(SUB)의 가로 방향으로 진행하는 게이트 배선(GL), 그리고 게이트 배선(GL)의 일측 단부에 형성된 게이트 패드(GP)를 포함한다. 또한, 필요에 따라서는 공통 배선(CL)을 더 포함할 수도 있다. (도 5c)
게이트 요소가 완성된 기판(SUB) 위에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)을 포함하는 보호막(PAS)을 전면 도포한다. 제4 마스크로 보호막(PAS)을 패턴하여 소스 오믹 영역(SA)의 일부를 노출하는 소스 콘택홀(SH)과 드레인 오믹 영역(DA)의 일부를 노출하는 드레인 콘택홀(DH)을 형성한다. (도 5d)
보호막(PAS)이 형성된 기판(SUB) 전체 표면 위에 소스-드레인 금속 물질을 증착하고 제5 마스크 공정으로 패턴하여 소스-드레인 요소를 형성한다. 소스-드레인 요소에는 기판(SUB)의 세로 방향으로 진행하는 데이터 배선(DL), 데이터 배선(DL)의 일측 단부에 형성된 데이터 패드(DP), 데이터 배선(DL)에서 분기하여 소스 콘택홀(SH)을 통해 소스 오믹 영역(SA)과 접촉하는 소스 전극(S), 그리고 소스 전극과 일정 거리 이격하여 대향하며 드레인 콘택홀(DH)을 통해 드레인 오믹 영역(DA)과 접촉하는 드레인 전극(D)을 포함한다. 이로써, 게이트 전극(G), 반도체 채널 층(A), 소스 전극(S), 그리고 드레인 전극(D)을 포함하는 박막 트랜지스터(T)가 완성된다. (도 5e)
박막 트랜지스터(T)가 형성된 기판(SUB) 전체 표면에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)을 포함하는 제1 절연막(IN1)을 도포한다. 제6 마스크 공정으로 제1 절연막(IN1)을 패턴하여, 드레인 전극(D)의 일부를 노출하는 화소 콘택홀(PH)을 형성한다. (도 5f)
화소 콘택홀(PH)이 형성된 제1 절연막(IN1) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명 도전물질을 도포한다. 제7 마스크 공정으로 투명 도전물질을 패턴하여 화소 전극(PXL)을 형성한다. (도 5g)
화소 전극(PXL)이 형성된 기판(SUB) 상부 표면 전체에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)을 포함하는 제2 절연막(IN2)을 도포한다. 도면으로 도시하지 않았지만, 제8 마스크 공정으로 제2 절연막(IN2) 및 제1 절연막(IN1)을 패턴하여, 게이트 패드(GP)를 노출하는 게이트 패드 콘택홀(GPH)을, 제2 절연막(IN2), 제1 절연막(IN1) 및 보호막(PAS)을 패턴하여, 데이터 패드(GP)를 노출하는 데이터 패드 콘택홀(DPH)을 형성할 수 있다.
제2 절연막(IN2) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명 도전물질을 도포한다. 제9 마스크 공정으로 투명 도전물질을 패턴하여 공통전극(COM)을 형성한다. 공통 전극(COM)은 화소 전극(PXL)과 중첩하며, 다수 개의 선분이 평행하게 배열된 형상으로 형성할 수 있다. 이때 공통전극(COM)을 연결하며 게이트 배선(GL)과 평행하게 진행하는 공통 배선(CL)을 더 형성할 수도 있다. (도 5h)
본 발명의 제2 실시 예에서는 제1 실시 예의 경우와 달리, 플라즈마 처리 공저을 사용하지 않는다. 그 대신에, 소스-드레인 오믹 영역(SA, DA)들을 형성할 때, 산소 함량이 최소화 혹은 0%인 환경에서 인듐-갈륨-주석 산화물(Induim-Galium-Zinc Oxide)을 증착함으로서 오믹 접촉층의 구조에 비결합부가 발생하지 않는다. 따라서, 추후 300℃ 이상의 열처리를 통해 반도체 채널층(A)의 특성을 안정화시킬 때, 또는 박막 트랜지스터(T)를 덮는 제1 절연막(IN1) 및 제2 절연막(IN2)을 형성하는 공정에서 300℃ 이상의 고온 환경에 노출되더라도, 소스-드레인 오믹 영역(SA, DA)들에서 도체 성질이 저하되는 문제가 전혀 발생하지 않는다.
하지만, 제2 실시 예에서는 별도의 마스크를 사용하여 소스-드레인 오믹 영역(SA, DA)들과 채널층(A)을 각각 패턴하므로, 마스크 공정수가 제1 실시 예의 경우보다 1회 더 필요하다.
이하, 본 발명의 제3 실시 예에서는 제2 실시 예에서 마스크 공정수를 줄이기 위한 제조 방법을 제공한다. 간략하게 설명하면, 제2 실시 예에서 먼저 형성하는 도체 성질을 갖는 소스 오믹 영역(SA) 및 드레인 오믹 영역(DA)을 형성하는 단계에서, 화소 전극(PXL)을 드레인 오믹 영역(DA)을 확장하여 형성하는 것을 특징으로 한다. 그 결과, 화소 전극(PXL)을 별도로 형성하기 위한 공정이 생략되므로, 제2 실시 예에 비해서 마스크 공정을 최소 1회 줄일 수 있다. 따라서, 제3 실시 예에 의한 제조 방법은, 화소 전극(PXL)을 드레인 오믹 영역(DA)과 동시에 형성하는 것이 핵심이며, 이를 적용하되 다양한 제조 방법이 있을 수 있다. 이하의 설명에서는 가장 단순한 구조로 박막 트랜지스터를 제조하는 방법에 대해서만 설명한다.
이하, 도 3 및 도 6a 내지 6f를 참조하여 본 발명의 제3 실시 예에 대하여 설명한다. 평면도 구조는 제1 및 제2 실시 예의 경우와 큰 차이가 없으므로, 상세한 설명은 생략한다. 차이가 명확하게 드러나는, 단면 구조 및 제조 공정을 중심으로 설명한다. 도 6a 내지 6f는 도 3에 도시한 박막 트랜지스터 기판에서 절취선 II-II'을 따라 자른 것으로서, 본 발명의 제3 실시 예에 의한 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들이다.
투명한 유리와 같은 기판(SUB) 위에 인듐-갈륨-아연 산화물과 같은 금속 산화물 반도체 물질을 도포하고 제1 마스크 공정으로 패턴하여 소스 오믹 영역(SA) 및 드레인 오믹 영역(DA)을 형성한다. 이와 동시에, 드레인 오믹 영역(DA)은 화소 영역으로 연장된 화소 전극(PXL)을 형성한다. 소스 오믹 영역(SA)과 드레인 오믹 영역(DA)은 일정 거리 이격하여 대향하는 형상을 갖도록 형성한다. 특히, 이격된 거리는 채널층(A)이 형성될 길이보다 약간 크게 형성하는 것이 바람직하다. 또한, 화소 전극(PXL)은 투명성을 확보하여야 하는데, 인듐-갈륨-아연 산화물은 인듐-주석 산화물(Indium Tin Oxide)과 같은 투명 도전성 물질이므로 화소 전극(PXL)용 물질로 적합하다.
소스-드레인 오믹 영역(SA, DA)들 및 화소 전극(PXL)은 반도체 물질이지만 도체성이 우수하여야 한다. 따라서, 진공 챔버 내에서, 인듐-갈륨-아연 산화물을 타겟으로 하여 증착할 경우, 무산소 분위기하에서 수행하는 것을 특징으로 한다. 타겟에 산소성분이 포함된 반도체 물질이지만, 증착 과정에서 추가적인 산소가 공급되지 않으므로, 도포된 박막은 오믹 접촉층 조건을 충분히 만족할 수 있는 정도의 도체성질을 갖는다. 도면에 도시하지 않았지만, 소스-드레인 오믹 영역(SA, DA)들을 형성하기 전에 버퍼층을 먼저 기판(SUB) 전체 표면 위에 도포할 수도 있다. (도 6a)
소스-드레인 오믹 영역(SA, DA)들 및 화소 전극(PXL)이 형성된 기판(SUB) 전체 표면 위에 인듐-갈륨-아연 산화물과 같은 금속 산화물 반도체 물질을 도포하고 제2 마스크 공정으로 패턴하여 채널층(A)을 형성한다. 인듀-갈륨-아연 산화물로 채널층(A)을 형성할 경우, 진공 챔버 내에서 산소(O2) 분위기 하에서 인듀-갈륨-아연 산화물을 증착하고, 패턴하여 채널층(A)을 형성한다. 인듀-갈륨-아연 산화물 타겟에 산소 성분이 포함되어 있지만, 추가적으로 산소를 더 포함함으로써, 도전체 성질보다는 반도체 성질에 가까운 박막이 형성된다. 특히, 채널층(A)의 일측단은 소스 오믹 영역(SA)과 접촉하고, 타측단은 드레인 오믹 영역(SA, DA)과 접촉하도록 형성한다. (도 6b)
채널층(A)이 형성된 기판(SUB) 전체 표면 위에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)을 포함하는 게이트 절연물질과 게이트 금속 물질을 연속으로 도포한다. 제3 마스크 공정으로 게이트 금속 물질과 게이트 절연물질을 동시에 패턴하여 게이트 요소 및 게이트 절연막(GI)을 형성한다. 게이트 요소는, 게이트 절연막(GI)을 사이에 두고 채널층(A)의 중심부와 중첩하는 게이트 전극(G), 게이트 전극(GI)을 연결하며 기판(SUB)의 가로 방향으로 진행하는 게이트 배선(GL), 그리고 게이트 배선(GL)의 일측 단부에 형성된 게이트 패드(GP)를 포함한다. 또한, 필요에 따라서는 공통 배선(CL)을 더 포함할 수도 있다. (도 6c)
게이트 요소가 완성된 기판(SUB) 위에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)을 포함하는 보호막(PAS)을 전면 도포한다. 제4 마스크로 보호막(PAS)을 패턴하여 소스 오믹 영역(SA)의 일부를 노출하는 소스 콘택홀(SH)을 형성한다. 제3 실시 예에서는 화소 전극(PXL)이 드레인 오믹 영역(DA)가 화소 영역으로 연장되어 형성되기 때문에 별도의 드레인 전극(D)을 형성하지 않는다. 따라서, 드레인 콘택홀(DH)도 형성할 필요가 없다. (도 6d)
보호막(PAS)이 형성된 기판(SUB) 전체 표면 위에 소스 금속 물질을 증착하고 제5 마스크 공정으로 패턴하여 소스 요소를 형성한다. 소스 요소에는 기판(SUB)의 세로 방향으로 진행하는 데이터 배선(DL), 데이터 배선(DL)의 일측 단부에 형성된 데이터 패드(DP), 그리고 데이터 배선(DL)에서 분기하여 소스 콘택홀(SH)을 통해 소스 오믹 영역(SA)과 접촉하는 소스 전극(S)을 포함한다. 이로써, 게이트 전극(G), 반도체 채널 층(A), 소스 전극(S), 그리고 드레인 전극의 기능을 함께하는 드레인 오믹 영역(DA)을 포함하는 박막 트랜지스터(T)가 완성된다. (도 6e)
보호막(PAS) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명 도전물질을 도포한다. 제6 마스크 공정으로 투명 도전물질을 패턴하여 공통 전극(COM)을 형성한다. 공통 전극(COM)은 화소 전극(PXL)과 중첩하며, 다수 개의 선분이 평행하게 배열된 형상으로 형성할 수 있다. 단면도로 도시하지 않았지만, 제3 실시 예에서는, 공통 전극(COM)과 데이터 배선(DL)이 동일한 층에 형성된다. 따라서, 공통 전극(COM)을 연결하는 공통 배선(CL)은 게이트 전극(G)을 형성할 때 같이 형성하고, 공통 전극(COM)과 공통 배선(CL)은 게이트 전극(G)을 덮는 보호막(PAS)을 패턴할 때 콘택홀을 형성한 후, 연결하는 것이 바람직하다. (도 6f)
이와 같이 제3 실시 예에서는 화소 전극(PXL)이 별도로 형성되지 않고, 드레인 오믹 영역(DA)과 동시에 형성된다. 따라서, 제2 실시 예와 비교해서, 화소 전극(PXL)을 패턴하기 위한 마스크 공정 및 화소 전극(PXL)을 드레인 전극(D)과 연결하기 위한 드레인 콘택홀(DH)을 형성하기 위한 마스크 공정 등 최소 2회의 마스크 공정을 생략할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
COM: 공통 전극 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 GPH: 게이트 패드 콘택홀
DPH: 데이터 패드 콘택홀 ES: 에치 스토퍼
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 A: 반도체 채널 층
GI: 게이트 절연막 PAS: 보호막
SH: 소스 콘택홀 SA: 소스 영역
DH: 드레인 콘택홀 DA: 드레인 영역
PH: 화소 콘택홀
IN1: 제1 절연막 IN2: 제2 절연막

Claims (9)

  1. 매트릭스 방식으로 배열된 복수 개의 화소 영역들이 정의된 기판;
    상기 기판 위에 도체성 금속 산화물로 형성되며, 일정 거리 이격하여 형성된 소스 오믹 영역 및 드레인 오믹 영역;
    상기 소스 오믹 영역과 상기 드레인 오믹 영역 사이를 연결하도록 형성된 반도체성 금속 산화물을 포함하는 채널층;
    상기 채널층 상에서 게이트 절연막을 사이에 두고 상기 채널층의 중심부와 중첩하는 게이트 전극; 그리고
    상기 소스 오믹 영역, 상기 게이트 전극, 상기 드레인 오믹 영역을 덮는 보호막을 포함하며,
    상기 채널층은 상기 기판 상에 형성되며, 상기 소스 오믹 영역의 일단부의 측벽 및 상면과 직접 콘택하면서 커버하는 일단부와, 상기 소스 오믹 영역의 일단부에 인접한 상기 드레인 오믹 영역의 일단부의 측벽 및 상면과 직접 콘택하면서 커버하는 타단부를 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 보호막을 관통하여, 상기 소스 오믹 영역의 일부를 노출하는 소스 콘택홀과, 상기 드레인 오믹 영역의 일부를 노출하는 드레인 콘택홀;
    상기 보호막 위에서, 상기 소스 콘택홀을 통해 상기 소스 오믹 영역과 접촉하는 소스 전극과 상기 드레인 콘택홀을 통해 상기 드레인 오믹 영역과 접촉하는 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극이 형성된 상기 기판 전체를 덮는 제1 절연막;
    상기 제1 절연막을 관통하여 상기 드레인 전극의 일부를 노출하는 화소 콘택홀;
    상기 제1 절연막 위에 형성되며 상기 화소 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소 전극;
    상기 화소 전극이 형성된 상기 기판 전체를 덮는 제2 절연막; 그리고
    상기 제2 절연막 위에서 상기 화소 전극과 중첩하는 다수 개의 선분 형상을 갖는 공통 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 드레인 오믹 영역에서 연장되어 상기 화소 영역에 대응하는 크기로 형성된 화소 전극;
    상기 보호막을 관통하여, 상기 소스 오믹 영역의 일부를 노출하는 소스 콘택홀;
    상기 보호막 위에서, 상기 소스 콘택홀을 통해 상기 소스 오믹 영역과 접촉하는 소스 전극; 그리고
    상기 보호막 위에서 상기 화소 전극과 중첩하는 다수 개의 선분 형상을 갖는 공통 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 도체성 금속 산화물 및 상기 반도체성 금속 산화물들은 인듐-갈륨-아연 산화물(Indium Galium Zinc Oxide)을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 기판 위에 무산소 환경하에서 금속 산화물을 증착하여 일정 거리 이격한 소스 오믹 영역 및 드레인 오믹 영역을 형성하는 단계;
    상기 기판 위에 산소 환경하에서 상기 금속 산화물을 증착하여 상기 소스 오믹 영역과 상기 드레인 오믹 영역을 연결하는 채널층을 형성하는 단계;
    상기 채널층이 형성된 상기 기판 전체 표면에 게이트 절연막 및 게이트 물질을 연속으로 도포하고 패턴하여, 상기 채널층의 중심부와 중첩하는 게이트 전극을 형성하는 단계; 그리고
    상기 게이트 전극이 형성된 상기 기판 전체 표면에 보호막을 도포하는 단계를 포함하며,
    상기 채널층은 상기 기판 상에 형성되며, 상기 소스 오믹 영역의 일단부의 측벽 및 상면과 직접 콘택하면서 커버하는 일단부와, 상기 소스 오믹 영역의 일단부에 인접한 상기 드레인 오믹 영역의 일단부의 측벽 및 상면과 직접 콘택하면서 커버하는 타단부를 구비하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  6. 제 5 항에 있어서,
    상기 보호막을 패턴하여, 상기 소스 오믹 영역의 일부를 노출하는 소스 콘택홀과 상기 드레인 오믹 영역의 일부를 노출하는 드레인 콘택홀을 형성하는 단계;
    상기 보호막 위에 소스 물질을 도포하고 패턴하여 상기 소스 콘택홀을 통해 상기 소스 오믹 영역과 접촉하는 소스 전극과 상기 드레인 콘택홀을 통해 상기 드레인 오믹 영역과 접촉하는 드레인 전극을 형성하는 단계;
    상기 소스 전극 및 상기 드레인 전극이 형성된 상기 기판 전체 표면에 제1 절연막을 도포하고 패턴하여 상기 드레인 전극의 일부를 노출하는 화소 콘택홀을 형성하는 단계;
    상기 제1 절연막 위에 투명 도전 물질을 도포하고 패턴하여 상기 화소 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 단계; 그리고
    상기 화소 전극이 형성된 상기 기판 전체 표면에 제2 절연막과 투명 도전 물질을 연속으로 도포하고 상기 투명 도전 물질을 패턴하여 상기 화소 전극과 중첩하는 다수 개의 선분 형상을 갖는 공통 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  7. 제 5 항에 있어서,
    상기 소스 오믹 영역 및 상기 드레인 오믹 영역을 형성하는 단계는, 상기 드레인 오믹 영역에서 연장된 화소 전극을 더 형성하고,
    상기 보호막을 패턴하여, 상기 소스 오믹 영역의 일부를 노출하는 소스 콘택홀을 형성하는 단계;
    상기 보호막 위에 소스 물질을 도포하고 패턴하여 상기 소스 콘택홀을 통해 상기 소스 오믹 영역과 접촉하는 소스 전극을 형성하는 단계; 그리고
    상기 보호막 위에 투명 도전물질을 도포하고 패턴하여 상기 화소 전극과 중첩하는 다수 개의 선분 형상을 갖는 공통 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  8. 제 5 항에 있어서,
    상기 소스 오믹 영역 및 상기 드레인 오믹 영역을 형성하는 단계는,
    진공 챔버 내에서 무산소 분위기 하에서, 인듐-갈륨-아연 산화물(Indium Galium Zinc Oxide) 타겟을 이용하여 증착하고 패턴하여 형성하고;
    상기 채널층을 형성하는 단계는, 상기 소스 오믹 영역 및 상기 드레인 오믹 영역을 형성하는 단계에 이어서, 상기 진공 챔버 내에서 산소 환경하에서 상기 인듐-갈륨-아연 산화물 타겟을 이용하여 증착하고 패턴하여 형성하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
  9. 제 5 항에 있어서,
    상기 채널층을 형성하는 단계 이후에,
    300℃ 이상의 고온 환경에서 열처리하여 상기 채널층의 특성을 안정화 시키는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
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