KR20130127417A

KR20130127417A - 주사 신호선 구동 회로 및 그것을 구비한 표시 장치

Info

Publication number: KR20130127417A
Application number: KR1020137001810A
Authority: KR
Inventors: 요시히사 다카하시; 야스아키 이와세
Original assignee: 샤프 가부시키가이샤
Priority date: 2010-06-25
Filing date: 2011-05-20
Publication date: 2013-11-22
Also published as: JP5349693B2; US8995606B2; US20130093743A1; JP2013214088A; CN102959614B; CN102959614A; JPWO2011162057A1; WO2011162057A1; KR101552408B1; JP5535374B2

Abstract

모놀리식 게이트 드라이버에서, 게이트 버스 라인에 인가되는 주사 신호의 전압을 종래보다 저하시키지 않고, 종래보다 소비 전력을 저감시킨다. 단 구성 회로는, 제1 내지 제3 노드와, 제1 노드의 전위가 하이 레벨일 때에 주사 신호의 전위를 VDD 전위를 향해 변화시키는 박막 트랜지스터(M7)와, 제2 노드의 전위가 하이 레벨일 때에 타단 제어 신호의 전위를 클럭(CKA)의 전위를 향해 변화시키는 박막 트랜지스터(M6)와, 제1 노드-제2 노드 간에 설치된 캐패시터(C1)와, 제2 노드-제3 노드 간에 설치된 캐패시터(C2)를 구비한다. 서로 다른 단의 단 구성 회로로부터 출력된 타단 제어 신호에 기초해서 제1 노드의 전위를 상승시킨 후, 제2 노드의 전위, 제3 노드의 전위를 순차적으로 상승시킨다. 여기서, 클럭의 진폭은 주사 신호의 진폭보다 작게 된다.

Description

주사 신호선 구동 회로 및 그것을 구비한 표시 장치{SCANNING SIGNAL LINE DRIVE CIRCUIT AND DISPLAY DEVICE PROVIDED WITH SAME}

본 발명은, 표시 장치 및 그 구동 회로에 관한 것으로, 자세하게는, 표시 장치의 표시부에 배치된 주사 신호선을 구동하는 시프트 레지스터를 구비한 주사 신호선 구동 회로에 관한 것이다.

최근, 액정 표시 장치에서, 게이트 버스 라인(주사 신호선)을 구동하기 위한 게이트 드라이버(주사 신호선 구동 회로)의 모놀리식화가 진행하고 있다. 종래, 게이트 드라이버는 액정 패널을 구성하는 기판의 주변부에 IC(Integrated Circuit)칩으로서 탑재되는 것이 많았지만, 최근, 기판상에 직접적으로 게이트 드라이버를 형성하는 일이 서서히 많이 이루어지고 있다. 이러한 게이트 드라이버는 "모놀리식 게이트 드라이버" 등으로 불리고 있다. 모놀리식 게이트 드라이버를 구비한 액정 표시 장치에서는, 전형적으로는, 아몰퍼스 실리콘(a-Si)을 이용한 박막 트랜지스터가 구동 소자로서 채용되고 있다. 그러나 최근, 다결정 실리콘, 미결정 실리콘, 산화물 반도체(예를 들면 IGZO) 등을 이용한 박막 트랜지스터가 구동 소자로서 채용되고 있다.

그런데, 액티브 매트릭스형의 액정 표시 장치의 표시부에는, 복수 개의 소스 버스 라인(영상 신호선)과, 복수 개의 게이트 버스 라인과, 그러한 복수 개의 소스 버스 라인과 복수 개의 게이트 버스 라인의 교차점에 각각 대응해서 형성된 복수 개의 화소 형성부를 포함하는 화소 회로가 형성되어 있다. 상기 복수 개의 화소 형성부는 매트릭스 형상으로 배치되어 화소 어레이를 구성하고 있다. 각 화소 형성부는, 대응하는 교차점을 통과하는 게이트 버스 라인에 게이트 단자가 접속됨과 함께 해당 교차점을 통과하는 소스 버스 라인에 소스 단자가 접속된 스위칭 소자인 박막 트랜지스터나, 화소 전압값을 유지하기 위한 화소 용량 등을 포함하고 있다. 액티브 매트릭스형의 액정 표시 장치에는, 또한, 상술한 게이트 드라이버와, 소스 버스 라인을 구동하기 위한 소스 드라이버(영상 신호선 구동 회로)가 설치되어 있다.

화소 전압값을 나타내는 영상 신호는 소스 버스 라인에 의해 전달되는데, 각 소스 버스 라인은 복수행 분의 화소 전압값을 나타내는 영상 신호를 일시(동시)에 전달할 수 없다. 이 때문에, 매트릭스 형상으로 배치된 상술한 화소 형성부 내의 화소 용량에 대한 영상 신호의 기입(충전)은 1행씩 순차적으로 행해진다. 따라서, 복수 개의 게이트 버스 라인이 소정 기간씩 순차적으로 선택되도록, 게이트 드라이버는 복수 단을 포함하는 시프트 레지스터에 의해 구성되어 있다. 그리고, 시프트 레지스터의 각 단(이하, 시프트 레지스터의 각 단을 구성하는 회로를 "단 구성 회로"라고도 함)으로부터 순차적으로 액티브한 주사 신호가 출력됨으로써, 상술한 바와 같이, 화소 용량에 대한 영상 신호의 기입이 1행씩 순차적으로 행해진다.

종래의 표시 장치에서는, 시프트 레지스터의 각 단(각 단 구성 회로)은, 예를 들면 도 36(일본 특허 출원 공개 제2006-127630호 공보의 도 2)에 도시한 바와 같이 구성되어 있다. 도 36에 도시한 바와 같이, 단 구성 회로에는, 소스 단자가 주사 신호용의 출력 단자에 접속되고, 드레인 단자에 클럭 신호가 공급되는 출력 제어용 트랜지스터가 설치되어 있다. 그리고, 출력 제어용 트랜지스터의 게이트 단자에 접속된 노드의 전위가 제어됨으로써 출력 제어용 트랜지스터의 온/오프 상태가 제어되고, 출력 제어용 트랜지스터가 온 상태로 되어 있을 때의 클럭 신호의 전위가 주사 신호로서 나타난다. 여기서, 도 36에 나타낸 구성에 따르면, 출력 제어용 트랜지스터의 게이트 전압(노드 A의 전압)이, 전전 단으로부터 출력되는 주사 신호 및 전단으로부터 출력되는 주사 신호에 의해 단계적으로 높아진다. 이에 의해, 출력 제어용 트랜지스터의 게이트 전압이 현저하게 높아져서, 주사 신호의 상승 및 하강이 신속하게 행해진다. 또한, 이하에서는, 주사 신호가 완전하게 상승해서 화소 용량에 대한 본래적인 (영상 신호의) 기입이 행해지는 기간을 "본 충전 기간"이라고 한다. 또한, 주사 신호의 상승 개시 시점부터 주사 신호의 하강 개시 시점까지의 기간(화소 용량에 대한 기입을 위한 동작이 행해지는 기간)을 "기입 동작 기간"이라고 한다.

상술한 일본 특허 출원 공개 제2006-127630호 공보 외에, 일본 특허 출원 공표 제2008-508654호 공보, 일본 특허 출원 공표 제2008-537275호 공보, 일본 특허 출원 공개 제2003-202840호 공보, 및 일본 특허 출원 공개 제2008-61323호 공보에도, 표시 장치 등에 설치되는 시프트 레지스터의 구성이 개시되어 있다.

일본 특허 출원 공개 제2006-127630호 공보 일본 특허 출원 공표 제2008-508654호 공보 일본 특허 출원 공표 제2008-537275호 공보 일본 특허 출원 공개 제2003-202840호 공보 일본 특허 출원 공개 제2008-61323호 공보

상술한 바와 같이, 종래의 구성에서는, 출력 제어용 트랜지스터의 드레인 단자에는 클럭 신호가 공급되고 있다. 그리고, 그 클럭 신호의 진폭이 거의 주사 신호의 진폭이 되어 나타난다. 일반적으로, 주사 신호의 진폭에 대해서는, 영상 신호 전압의 크기에 관계없이 화소 용량에 원하는 충전이 실시되도록, 트랜지스터의 스위칭 동작에 필요한 전압 진폭보다 크게 되어 있다. 이 때문에, 클럭 신호의 진폭은 트랜지스터의 스위칭 동작에 필요한 전압 진폭보다 크게 되어 있다. 또한, 일반적으로, 출력 제어용 트랜지스터에는 사이즈기 큰 트랜지스터가 채용되므로, 클럭 배선(클럭 신호를 전달하기 위한 신호 배선)의 기생 용량이 커져 있다. 클럭 신호의 진폭이나 클럭 배선의 기생 용량이 클수록 소비 전력은 커지므로, 게이트 드라이버의 소비 전력을 저감시키는 것이 종래부터 과제로 되어 있다. 이 점에 관해서, 종래의 구성에서 소비 전력의 저감을 꾀하기 위해 만일 클럭 신호의 진폭을 작게 하면, 주사 신호의 진폭도 작아진다. 따라서, 소비 전력 저감의 효과를 충분히 얻을 수 있는 정도로까지 클럭 신호의 진폭을 작게 하면, 화소 용량에 대한 충전이 충분히 행해지는 주사 신호는 얻을 수 없다.

그래서 본 발명은, 모놀리식 게이트 드라이버에 있어서, 게이트 버스 라인에 인가되는 주사 신호의 전압을 종래보다 저하시키지 않고, 종래보다 소비 전력을 저감시키는 것을 목적으로 한다.

본 발명의 제1 국면은, 표시부에 배치된 복수의 주사 신호선을 구동하는, 표시 장치의 주사 신호선 구동 회로로서, 외부로부터 입력되는 복수의 클럭 신호에 기초하여, 상기 복수의 주사 신호선을 순차적으로 구동하기 위해서 온 레벨의 주사 신호를 순차적으로 출력하는, 복수의 단을 포함하는 시프트 레지스터를 구비하고, 상기 시프트 레지스터의 각 단을 구성하는 단 구성 회로는, 상기 주사 신호선을 구동하는 주사 신호를 출력하기 위한, 상기 주사 신호선에 접속된 제1 출력 노드와, 서로 다른 단의 단 구성 회로의 동작을 제어하는 타단 제어 신호를 출력하기 위한 제2 출력 노드와, 온 레벨의 직류 전원 전위가 제2 전극에 공급되고, 상기 제1 출력 노드에 제3 전극이 접속된 제1 출력 제어용 스위칭 소자와, 상기 클럭 신호가 제2 전극에 공급되고, 상기 제2 출력 노드에 제3 전극이 접속된 제2 출력 제어용 스위칭 소자와, 상기 제1 출력 제어용 스위칭 소자의 제1 전극에 접속된 제1 노드와, 상기 제2 출력 제어용 스위칭 소자의 제1 전극에 접속된 제2 노드를 포함하는 1 이상의 노드에 의해 형성되는 노드 영역과, 상기 제2 노드가 온 레벨로 되는 시점부터, 상기 제1 출력 노드로부터 출력되는 주사 신호가 온 레벨이 되어야 하는 기간인 본 충전 기간의 종료 시점까지의 기간에 오프 레벨에서 온 레벨로 변화하도록 구성된 제3 노드와, 상기 제1 노드와 상기 제2 노드 사이의 전위차를 유지하기 위한 제1 전위차 유지부와, 상기 제2 노드와 상기 제3 노드 사이의 전위차를 유지하기 위한 제2 전위차 유지부를 갖고, 각 단 구성 회로에는, 해당 각 단 구성 회로보다 2단 이상 전의 단 구성 회로로부터 출력되는 타단 제어 신호가 제1 노드 세트 신호로서 공급되고, 해당 각 단 구성 회로보다 전의 단의 단 구성 회로로부터 출력되는 타단 제어 신호이며, 또한, 상기 제1 노드 세트 신호로서의 타단 제어 신호를 출력하는 단 구성 회로보다 후의 단의 단 구성 회로로부터 출력되는 타단 제어 신호 중, 1 이상의 신호가, 제2 노드 세트 신호를 포함하는 노드 영역 세트 신호로서 공급되고, 각 단 구성 회로에서, 상기 제1 노드는, 상기 제1 노드 세트 신호에 기초해서 오프 레벨에서 온 레벨로 변화하고, 상기 제2 노드는, 상기 제2 노드 세트 신호에 기초해서 오프 레벨에서 온 레벨로 변화하고, 상기 제3 노드는, 상기 제2 노드가 오프 레벨에서 온 레벨로 변화된 후에 오프 레벨에서 온 레벨로 변화하고, 상기 제1 노드는, 상기 노드 영역을 형성하는 노드가 오프 레벨에서 온 레벨로 변화하는 기간 및 상기 제3 노드가 오프 레벨에서 온 레벨로 변화하는 기간에는 플로팅 상태로 되고, 상기 노드 영역을 형성하는 노드는, 상기 제3 노드가 오프 레벨에서 온 레벨로 변화하는 기간에는 플로팅 상태로 되고, 상기 클럭 신호의 진폭은 상기 주사 신호의 진폭보다 작게 되어 있는 것을 특징으로 한다.

본 발명의 제2 국면은, 본 발명의 제1 국면에서, 상기 노드 영역은, 상기 제2 노드에 의해서만 형성되고, 각 단 구성 회로에는, 상기 노드 영역 세트 신호로서 상기 제2 노드 세트 신호만이 공급되고, 상기 제1 전위차 유지부는, 상기 제1 노드에 일단이 접속되고, 상기 제2 노드에 타단이 접속된 캐패시터를 포함하는 것을 특징으로 한다.

본 발명의 제3 국면은, 본 발명의 제2 국면에서, 각 단 구성 회로에는, 해당 각 단 구성 회로의 다음 단의 단 구성 회로로부터 출력되는 타단 제어 신호가 리셋 신호로서 공급되고, 각 단 구성 회로는, 상기 리셋 신호에 기초해서 상기 제1 노드의 레벨을 오프 레벨을 향해 변화시키기 위한 제1 노드 턴 오프용 스위칭 소자와, 상기 리셋 신호에 기초해서 상기 제2 노드의 레벨을 오프 레벨을 향해 변화시키기 위한 제2 노드 턴 오프용 스위칭 소자를 더 갖는 것을 특징으로 한다.

본 발명의 제4 국면은, 본 발명의 제3 국면에서, 상기 제1 노드 턴 오프용 스위칭 소자에 대해서, 제1 전극에는 상기 리셋 신호가 공급되고, 제2 전극은 상기 제1 노드에 접속되고, 제3 전극은 상기 제2 노드에 접속되어 있는 것을 특징으로 한다.

본 발명의 제5 국면은, 본 발명의 제3 국면에서, 상기 제2 노드 턴 오프용 스위칭 소자에 대해서, 제1 전극에는 상기 리셋 신호가 공급되고, 제2 전극은 상기 제2 노드에 접속되고, 제3 전극은 상기 제1 출력 노드 또는 상기 제2 출력 노드에 접속되어 있는 것을 특징으로 한다.

본 발명의 제6 국면은, 본 발명의 제5 국면에서, 각 단 구성 회로는, 상기 리셋 신호에 기초하여, 상기 제2 노드 턴 오프용 스위칭 소자의 제3 전극에 접속되어 있는 노드의 레벨을 오프 레벨을 향해 변화시키기 위한 출력 노드 턴 오프용 스위칭 소자를 더 갖는 것을 특징으로 한다.

본 발명의 제7 국면은, 본 발명의 제3 국면에서, 상기 제2 노드 턴 오프용 스위칭 소자에 대해서, 제1 전극에는 상기 리셋 신호가 공급되고, 제2 전극은 상기 제2 노드에 접속되고, 제3 전극은 상기 제1 노드에 접속되어 있는 것을 특징으로 한다.

본 발명의 제8 국면은, 본 발명의 제2 국면에서, 인접하는 2개의 단의 단 구성 회로에 포함되는 2개의 제2 출력 제어용 스위칭 소자의 제2 전극에는, 온 듀티(on-duty)가 거의 2분의 1이 되어 서로 위상이 180도 어긋난 클럭 신호가 공급되고, 각 단 구성 회로는, 해당 각 단 구성 회로로부터 출력되는 타단 제어 신호 또는 해당 각 단 구성 회로에 포함되는 제2 출력 제어용 스위칭 소자의 제2 전극에 공급되는 클럭 신호에 기초해서 상기 본 충전 기간의 개시 시점에 상기 제3 노드를 오프 레벨에서 온 레벨로 변화시키기 위한 제1의 제3 노드 턴 온용 스위칭 소자와, 해당 각 단 구성 회로 전의 단의 단 구성 회로로부터 출력되는 타단 제어 신호 또는 해당 각 단 구성 회로 전의 단의 단 구성 회로에 포함되는 제2 출력 제어용 스위칭 소자의 제2 전극에 공급되는 클럭 신호에 기초해서 상기 본 충전 기간의 개시 전에는 상기 제3 노드를 오프 레벨로 유지하기 위한 제3 노드 턴 오프용 스위칭 소자를 더 갖는 것을 특징으로 한다.

본 발명의 제9 국면은, 본 발명의 제8 국면에서, 각 단 구성 회로에서, 상기 제3 노드는, 해당 각 단 구성 회로로부터 출력되는 타단 제어 신호에 기초해서 오프 레벨에서 온 레벨로 변화하는 것을 특징으로 한다.

본 발명의 제10 국면은, 본 발명의 제8 국면에서, 각 단 구성 회로에서, 상기 제3 노드는, 해당 각 단 구성 회로에 포함되는 제2 출력 제어용 스위칭 소자의 제2 전극에 공급되는 클럭 신호에 기초해서 오프 레벨에서 온 레벨로 변화하는 것을 특징으로 한다.

본 발명의 제11 국면은, 본 발명의 제8 국면에서, 각 단 구성 회로는, 상기 제1의 제3 노드 턴 온용 스위칭 소자로서, 해당 각 단 구성 회로로부터 출력되는 타단 제어 신호에 기초해서 상기 제3 노드를 오프 레벨에서 온 레벨로 변화시키는 스위칭 소자와, 해당 각 단 구성 회로에 포함되는 제2 출력 제어용 스위칭 소자의 제2 전극에 공급되는 클럭 신호에 기초해서 상기 제3 노드를 오프 레벨에서 온 레벨로 변화시키는 스위칭 소자를 갖는 것을 특징으로 한다.

본 발명의 제12 국면은, 본 발명의 제8 국면에서, 각 단 구성 회로는, 상기 제1 출력 노드에 제2 전극이 접속되어, 오프 레벨의 직류 전원 전위가 제3 전극에 공급되는, 상기 제1 출력 노드의 레벨을 오프 레벨을 향해 변화시키기 위한 제2의 제1 출력 노드 턴 오프용 스위칭 소자와, 상기 제2의 제1 출력 노드 턴 오프용 스위칭 소자의 제1 전극에 접속된 제4 노드와, 해당 각 단 구성 회로 전의 단의 단 구성 회로에 포함되는 제2 출력 제어용 스위칭 소자의 제2 전극에 공급되는 클럭 신호가 제1 전극에 공급되고, 제2 전극이 상기 제3 노드에 접속되고, 제3 전극이 상기 제 4 노드에 접속된 제4 노드 제어용 스위칭 소자와, 상기 제1 노드 세트 신호 또는 상기 제1 노드의 전위에 기초해서 상기 제4 노드의 레벨을 오프 레벨을 향해 변화시키기 위한 제4 노드 턴 오프용 스위칭 소자를 더 갖는 것을 특징으로 한다.

본 발명의 제13 국면은, 본 발명의 제8 국면에서, 각 단 구성 회로에서, 상기 제1의 제3 노드 턴 온용 스위칭 소자의 제1 전극 및 제2 전극에는, 해당 각 단 구성 회로로부터 출력되는 타단 제어 신호 또는 해당 각 단 구성 회로에 포함되는 제2 출력 제어용 스위칭 소자의 제2 전극에 공급되는 클럭 신호가 공급되고, 상기 제1의 제3 노드 턴 온용 스위칭 소자의 제3 전극은, 상기 제3 노드에 접속되어 있는 것을 특징으로 한다.

본 발명의 제14 국면은, 본 발명의 제8 국면에서, 각 단 구성 회로는, 상기 제1 노드의 전위 또는 상기 제2 노드의 전위에 기초하여, 상기 본 충전 기간의 개시 전에는 상기 제3 노드를 오프 레벨로 유지하고, 또한, 상기 본 충전 기간의 개시 시점에 상기 제3 노드를 오프 레벨에서 온 레벨로 변화시키기 위한 제3 노드 제어용 스위칭 소자를 더 갖는 것을 특징으로 한다.

본 발명의 제15 국면은, 본 발명의 제1 국면에서, 각 단 구성 회로는, 상기 리셋 신호에 기초해서 상기 제1 출력 노드의 레벨을 오프 레벨을 향해 변화시키기 위한 제1의 제1 출력 노드 턴 오프용 스위칭 소자를 더 갖는 것을 특징으로 한다.

본 발명의 제16 국면은, 본 발명의 제1 국면에서, 각 단 구성 회로는, 상기 제1 노드의 전위 또는 상기 제2 노드의 전위에 기초하여, 상기 본 충전 기간의 개시 전에는 상기 제3 노드를 오프 레벨로 유지하고, 또한, 상기 제2 노드가 온 레벨이 되는 시점부터, 상기 본 충전 기간의 종료 시점까지의 기간에 상기 제3 노드를 오프 레벨에서 온 레벨로 변화시키기 위한 제3 노드 제어용 스위칭 소자를 더 갖는 것을 특징으로 한다.

본 발명의 제17 국면은, 본 발명의 제1 국면에서, 상기 제3 노드와 상기 제2 출력 노드가 동일한 노드인 것을 특징으로 한다.

본 발명의 제18 국면은, 본 발명의 제1 국면에서, 각 단 구성 회로는, 상기 제3 노드의 전위에 기초해서 상기 제2 노드 세트 신호의 레벨을 오프 레벨을 향해 변화시키기 위한 제2 노드 세트 신호 턴 오프용 스위칭 소자를 더 갖는 것을 특징으로 한다.

본 발명의 제19 국면은, 본 발명의 제18 국면에서, 상기 제3 노드는, 상기 제1 노드가 오프 레벨에서 온 레벨로 변화하는 시점 이전의 기간 및 상기 본 충전 기간의 종료 시점 이후의 기간에는 온 레벨로 유지되는 것을 특징으로 한다.

본 발명의 제20 국면은, 본 발명의 제19 국면에서, 각 단 구성 회로에는, 해당 각 단 구성 회로보다 후의 단의 단 구성 회로로부터 출력되는 타단 제어 신호가 리셋 신호로서 공급되고, 각 단 구성 회로는, 상기 리셋 신호에 기초해서 상기 제3 노드의 레벨을 온 레벨을 향해 변화시키기 위한 제2의 제3 노드 턴 온용 스위칭 소자를 더 갖는 것을 특징으로 한다.

본 발명의 제21 국면은, 본 발명의 제20 국면에서, 상기 제2의 제3 노드 턴 온용 스위칭 소자에 대해서, 제1 전극 및 제2 전극에는 상기 리셋 신호가 공급되고, 제3 전극은 상기 제3 노드에 접속되어 있는 것을 특징으로 한다.

본 발명의 제22 국면은, 본 발명의 제1 국면에서, 상기 노드 영역은, 상기 제2 노드를 포함하는 m개(m은 2 이상의 정수)의 노드에 의해 형성되고, 상기 제1 전위차 유지부는, 상기 노드 영역을 형성하는 노드 중의 상기 제2 노드 이외의 노드를 통해 상기 제1 노드와 상기 제2 노드 사이에 직렬로 접속된 m개의 캐패시터를 포함하고, 각 단 구성 회로에는, m개의 신호가 상기 노드 영역 세트 신호로서 공급되고, 상기 노드 영역을 형성하는 m개의 노드는, 상기 노드 영역 세트 신호에 기초해서 순차적으로 오프 레벨에서 온 레벨로 변화하고, 상기 노드 영역을 형성하는 각 노드는, 오프 레벨에서 온 레벨로 변화된 후, 상기 본 충전 기간의 개시 시점까지의 기간에는 플로팅 상태로 되는 것을 특징으로 한다.

본 발명의 제23 국면은, 본 발명의 제22 국면에서, 각 단 구성 회로에서, 상기 노드 영역을 형성하는 m개의 노드 중 상기 제1 노드에 전기적으로 k번째(k는 1 이상 m 이하의 정수)에 가까운 위치의 노드는, 해당 각 단 구성 회로에 상기 노드 영역 세트 신호로서 공급되는 m개의 신호를 출력하는 m개의 단 구성 회로 중 k번째의 단의 단 구성 회로로부터 출력되는 신호에 기초하여, 오프 레벨에서 온 레벨로 변화하는 것을 특징으로 한다.

본 발명의 제24 국면은, 본 발명의 제22 국면에서, 각 단 구성 회로에는, 해당 각 단 구성 회로보다 후의 단의 단 구성 회로로부터 출력되는 타단 제어 신호가 리셋 신호로서 공급되고, 각 단 구성 회로는, 상기 노드 영역을 형성하는 m개의 노드의 레벨을 상기 리셋 신호에 기초해서 오프 레벨을 향해 변화시키기 위한 m개의 제2 노드 턴 오프용 스위칭 소자를 더 갖는 것을 특징으로 한다.

본 발명의 제25 국면은, 본 발명의 제24 국면에서, 상기 m개의 제2 노드 턴 오프용 스위칭 소자 중의, 상기 노드 영역을 형성하는 m개의 노드 중 상기 제2 노드 이외의 노드에 대응해서 설치되어 있는 스위칭 소자이며, 상기 제1 노드에 전기적으로 z번째(z는 1 이상 m-1 이하의 정수)에 가까운 위치에 배치된 스위칭 소자에 대해서, 제1 전극에는 상기 리셋 신호가 공급되고, 상기 노드 영역을 형성하는 m개의 노드 중 상기 제1 노드에 전기적으로 z번째로 가까운 위치의 노드에 제2 전극이 접속되고, 상기 노드 영역을 형성하는 m개의 노드 중 상기 제1 노드에 전기적으로 x(x는 z+1 이상 m 이하의 정수)번째로 가까운 위치의 노드, 상기 제1 노드, 상기 제1 출력 노드, 및 상기 제2 출력 노드 중 어느 하나에 제3 전극이 접속되어 있는 것을 특징으로 한다.

본 발명의 제26 국면은, 본 발명의 제1 국면에서, 외부로부터 입력되는 1개의 스타트 펄스 신호에 기초해서 상기 제1 노드 세트 신호 및 상기 노드 영역 세트 신호로 되어야 할 신호를 생성하는 동작 개시 신호 생성 회로를 더 구비하는 것을 특징으로 한다.

본 발명의 제27 국면은, 본 발명의 제1 국면에서, 상기 시프트 레지스터에는, 상기 복수의 클럭 신호로서, 온 듀티가 거의 2분의 1이 되어 서로 위상이 180도 어긋난 2개의 클럭 신호가 입력되는 것을 특징으로 한다.

본 발명의 제28 국면은, 본 발명의 제1 국면에서, 각 단 구성 회로에 포함되는 스위칭 소자는, 모두가 동일 채널의 박막 트랜지스터인 것을 특징으로 한다.

본 발명의 제29 국면은, 표시 장치로서 상기 표시부를 포함하고, 본 발명의 제1 내지 제28 중 어느 하나의 국면에 따른 주사 신호선 구동 회로를 구비하는 것을 특징으로 한다.

본 발명의 제30 국면은, 복수의 단을 포함하고, 외부로부터 입력되는 복수의 클럭 신호에 기초해서 동작하는 시프트 레지스터를 구비한 주사 신호선 구동 회로에 의해, 표시부에 배치된 복수의 주사 신호선을 구동하는 방법으로서, 상기 시프트 레지스터의 각 단을 구성하는 단 구성 회로에 대해서, 상기 단 구성 회로에 포함되는 제1 노드를 오프 레벨에서 온 레벨로 변화시키기 위한 제1 노드 턴 온 스텝과, 상기 단 구성 회로에 포함되는 제2 노드를 오프 레벨에서 온 레벨로 변화시키기 위한 제2 노드 턴 온 스텝과, 상기 단 구성 회로에 포함되는 제3 노드를 오프 레벨에서 온 레벨로 변화시키기 위한 제3 노드 턴 온 스텝을 포함하고, 상기 단 구성 회로는, 상기 주사 신호선을 구동하는 주사 신호를 출력하기 위한, 상기 주사 신호선에 접속된 제1 출력 노드와, 서로 다른 단의 단 구성 회로의 동작을 제어하는 타단 제어 신호를 출력하기 위한 제2 출력 노드와, 온 레벨의 직류 전원 전위가 제2 전극에 공급되고, 상기 제1 출력 노드에 제3 전극이 접속된 제1 출력 제어용 스위칭 소자와, 상기 클럭 신호가 제2 전극에 공급되고, 상기 제2 출력 노드에 제3 전극이 접속된 제2 출력 제어용 스위칭 소자와, 상기 제1 출력 제어용 스위칭 소자의 제1 전극에 접속된 상기 제1 노드와, 상기 제2 출력 제어용 스위칭 소자의 제1 전극에 접속된 상기 제2 노드와, 상기 제3 노드와, 상기 제1 노드와 상기 제2 노드 사이의 전위차를 유지하기 위한 제1 전위차 유지부와, 상기 제2 노드와 상기 제3 노드 사이의 전위차를 유지하기 위한 제2 전위차 유지부를 갖고, 각 단 구성 회로에서, 상기 제1 노드 턴 온 스텝, 상기 제2 노드 턴 온 스텝, 상기 제3 노드 턴 온 스텝의 순서로 각 스텝이 실행되고, 상기 제1 노드 턴 온 스텝에서는, 해당 각 단 구성 회로보다 2단 이상 전의 단 구성 회로로부터 출력되는 타단 제어 신호에 기초하여, 상기 제1 노드가 오프 레벨에서 온 레벨로 변화하고, 상기 제2 노드 턴 온 스텝에서는, 해당 각 단 구성 회로보다 전의 단의 단 구성 회로로부터 출력되는 타단 제어 신호이며, 또한, 상기 제1 노드 턴 온 스텝에서 이용되는 타단 제어 신호를 출력하는 단 구성 회로보다 후의 단의 단 구성 회로로부터 출력되는 타단 제어 신호에 기초하여, 상기 제2 노드가 오프 레벨에서 온 레벨로 변화하고, 상기 제2 노드 턴 온 스텝이 실행될 때에는, 상기 제1 노드는 플로팅 상태로 되고, 상기 제3 노드 턴 온 스텝이 실행될 때에는, 상기 제1 노드 및 상기 제2 노드는 플로팅 상태로 되고, 상기 클럭 신호의 진폭은 상기 주사 신호의 진폭보다 작게 되어 있는 것을 특징으로 한다.

본 발명의 제1 국면에 따르면, 시프트 레지스터 내의 각 단 구성 회로로부터는, 해당 각 단 구성 회로에 접속된 주사 신호선을 구동하는 주사 신호와, 해당 각 단 구성 회로와는 다른 단의 단 구성 회로를 제어하기 위한 타단 제어 신호가 출력된다. 여기서, 주사 신호의 전위를 제어하기 위한 제1 출력 제어용 스위칭 소자의 제2 전극에는 직류 전원 전위가 공급된다. 한편, 타단 제어 신호의 전위를 제어하기 위한 제2 출력 제어용 스위칭 소자의 제2 전극에는 클럭 신호가 공급된다. 이러한 구성에서, 제1 출력 제어용 스위칭 소자의 제1 전극에 접속된 제1 노드는, 제1 노드 세트 신호(해당 각 단 구성 회로보다 2단 이상 전의 단 구성 회로로부터 출력되는 타단 제어 신호)에 기초해서 오프 레벨에서 온 레벨로 변화된 후, 복수 회의 부트스트랩에 의해 더욱 온 레벨을 향해 변화한다. 이 때문에, 비교적 작은 진폭의 클럭 신호로 시프트 레지스터를 동작시켜도, 본 충전 기간에서의 주사 신호의 레벨을 화소 용량에 대한 기입이 충분히 행해지는 정도로까지 도달시키는 것이 가능하게 된다. 이상으로부터, 본 충전 기간에 주사 신호선에 인가되는 전압을 종래보다 저하시키지 않고, 시프트 레지스터에서의 소비 전력을 종래보다 저감시키는 것이 가능하게 된다.

또한, 종래에 비해, 클럭 배선의 기생 용량이 작아지고, 소비 전력이 저감된다. 또한, 클럭 배선의 부하가 클럭 신호에 미치는 영향이 작아지므로, 클럭 신호의 파형 라운딩의 발생이 억제되어, 회로 동작의 안정성을 높일 수 있다. 그 결과, 표시 품위가 향상된다. 또한, 주사 신호의 전위는 본 충전 기간의 개시 전부터 온 레벨을 향해 단계적으로 변화한다. 이 때문에, 본 충전 기간에는, 주사 신호는 신속하게 충분한 레벨에 도달하여, 화소 용량에 대한 충전이 충분히 실시된다. 이에 의해, 표시 품위가 향상된다.

본 발명의 제2 국면에 따르면, 비교적 간이한 구성으로, 본 발명의 제1 국면과 마찬가지의 효과를 얻을 수 있다.

본 발명의 제3 국면에 따르면, 기입 동작 기간 종료 후에 제1 노드 및 제2 노드가 확실하게 오프 레벨이 된다. 이 때문에, 통상 동작 기간에서의 주사 신호 및 타단 제어 신호의 노이즈의 발생이 억제된다.

본 발명의 제4 국면에 따르면, 제1 노드 턴 오프용 스위칭 소자의 제2 전극- 제3 전극 사이에는, 제1 노드의 전위와 제2 노드의 전위의 차에 상당하는 전압이 인가된다. 제2 노드의 전위는 기입 동작 기간 중에 온 레벨을 향해 변화하므로, 해당 기간 중에서의 제1 노드 턴 오프용 스위칭 소자의 제2 전극-제3 전극 사이의 전압은 비교적 작아진다. 이에 의해, 기입 동작 기간에, 제1 노드로부터의 제1 노드 턴 오프용 스위칭 소자를 통한 전하의 유출이 억제된다. 그 결과, 제1 노드의 전위가 기입 동작 기간 중에 오프 레벨을 향해 변화하는 것이 억제되어, 회로 동작의 안정성을 높일 수 있다.

본 발명의 제5 국면에 따르면, 제2 노드 턴 오프용 스위칭 소자의 제2 전극-제3 전극 사이에는, 제2 노드의 전위와 제1 출력 노드 또는 제2 출력 노드의 전위와의 차에 상당하는 전압이 인가된다. 제1 출력 노드의 전위(주사 신호의 전위) 및 제2 출력 노드의 전위(타단 제어 신호의 전위)는 기입 동작 기간 중에 온 레벨을 향해 변화하므로, 해당 기간 중에서의 제2 노드 턴 오프용 스위칭 소자의 제2 전극-제3전극 사이의 전압은 비교적 작아진다. 이에 의해, 기입 동작 기간에, 제2 노드로부터의 제2 노드 턴 오프용 스위칭 소자를 통한 전하의 유출이 억제된다. 그 결과, 제2 노드의 전위가 기입 동작 기간 중에 오프 레벨을 향해 변화하는 것이 억제되어, 회로 동작의 안정성을 높일 수 있다.

본 발명의 제6 국면에 따르면, 기입 동작 기간 종료 후에 제1 출력 노드 또는 제2 출력 노드의 전위가 확실하게 오프 레벨이 된다. 이 때문에, 통상 동작 기간에서의 주사 신호 또는 타단 제어 신호의 노이즈의 발생이 억제된다.

본 발명의 제7 국면에 따르면, 제2 노드 턴 오프용 스위칭 소자의 제3 전극이 제1 노드에 접속되어 있으므로, 제1 노드의 전위의 변화에 따라 제2 노드의 전위가 변화한다. 이 때문에, 기입 동작 기간 종료 후에 제2 노드가 오프 레벨로 될 때까지의 시간이 비교적 길어진다. 이에 의해, 기입 동작 기간 종료 후에 제2 출력 제어용 스위칭 소자를 통해 타단 제어 신호가 신속하게 오프 레벨로 된다.

본 발명의 제8 국면에 따르면, 타단 제어 신호나 클럭 신호에 기초하여, 본 충전 기간의 개시 전에는 제3 노드는 오프 레벨로 유지되고, 본 충전 기간의 개시 시점에는 제3 노드는 온 레벨이 된다. 이렇게, 제1 노드나 제2 노드의 전위에 기초하지 않고, 제3 노드의 전위를 제어하는 것이 가능하게 된다.

본 발명의 제9 국면에 따르면, 제3 노드를 온 레벨로 하기 위한 제1의 제3 노드 턴 온용 스위칭 소자는, 타단 제어 신호에 기초해서 온 상태로 된다. 여기서, 타단 제어 신호는 1 수직 주사 기간 중의 1 수평 주사 기간만큼 온 레벨이 된다. 따라서, 통상 동작 기간에 제3 노드가 오프 레벨이 되는 경우에도 제1의 제3 노드 턴 온용 스위칭 소자의 제2 전극-제3 전극 사이에 고전압이 인가되는 기간은 짧아져, 제1의 제3 노드 턴 온용 스위칭 소자의 열화가 억제된다. 이 때문에, 제3 노드가 오프 레벨에서 온 레벨로 변화할 때의 파형의 열화가 억제되어, 시프트 레지스터의 장기간의 안정 동작이 가능하게 된다.

본 발명의 제10 국면에 따르면, 제3 노드에는 비교적 짧은 주기로 전하가 공급된다. 이에 의해, 통상 동작 기간 중, 제3 노드에 접속되어 있는 스위칭 소자에서 전류의 리크가 생겨도, 제3 노드는 확실하게 온 레벨로 유지된다. 이에 의해, 회로 동작의 안정성을 높일 수 있다.

본 발명의 제11 국면에 따르면, 본 발명의 제9 국면과 마찬가지로, 제3 노드가 오프 레벨에서 온 레벨로 변화할 때의 파형의 열화가 억제되어, 시프트 레지스터의 장기간의 안정 동작이 가능하게 된다. 또한, 본 발명의 제10 국면과 마찬가지로, 통상 동작 기간 중에 제3 노드는 확실하게 온 레벨로 유지되어, 회로 동작의 안정성을 높일 수 있다.

본 발명의 제12 국면에 따르면, 제4 노드가 온 레벨로 되어 있을 때에, 제2의 제1 출력 노드 턴 오프용 스위칭 소자는 온 상태로 되어, 주사 신호의 전위가 오프 레벨로 인입된다. 여기서, 기입 동작 기간에는, 제2의 제1 출력 노드 턴 오프용 스위칭 소자가 오프 상태로 되도록, 제4 노드는 오프 레벨로 유지되어야 한다. 기입 동작 기간이 클럭 주기보다 길기 때문에, 클럭 신호를 이용해서 제4 노드를 온 레벨로 하기 위해서는, 복잡한 구성이 필요해진다. 또한, 본 충전 기간의 종료 시점에 제4 노드를 온 레벨로 하기 위한 구성에 관해서, 후단의 단 구성 회로로부터 출력되는 타단 제어 신호를 이용할 수 있다. 그러나, 전류의 리크가 생기면, 통상 동작 기간 중에 제4 노드의 전위가 오프 레벨을 향해 변화하여, 회로 동작이 불안정하게 된다. 이 점, 본 발명의 제12 국면에 따르면, 제4 노드 제어용 스위칭 소자의 제1 전극에 공급되는 클럭 신호가 온 레벨이 될 때마다, 제3 노드에서 제4노드로 전하가 공급된다. 이상으로부터, 간이한 구성으로, 기입 동작 기간에는 제4 노드를 오프 레벨로 유지하면서, 통상 동작 기간에는 제4 노드를 온 레벨로 유지할 수가 있어, 통상 동작 기간 중에서의 주사 신호에 관한 노이즈의 발생이 억제된다.

본 발명의 제13 국면에 따르면, 제1의 제3 노드 턴 온용 스위칭 소자의 제1 전극-제2 전극 사이의 전압은 0이 된다. 이 때문에, 통상 동작 기간 중에 제3 노드가 온 레벨로 유지될 경우에, 제1의 제3 노드 턴 온용 스위칭 소자의 제1 전극의 전위가 오프 레벨로 되어도, 제1의 제3 노드 턴 온용 스위칭 소자가 받는 제1 전극-제3 전극 사이의 전압도 0이 되어, 제1의 제3 노드 턴 온용 스위칭 소자의 열화가 억제된다.

본 발명의 제14 국면에 따르면, 제3 노드의 레벨을 보다 신속하게 변화시키는 것이 가능하게 된다.

본 발명의 제15 국면에 따르면, 본 충전 기간의 종료 후에 주사 신호를 확실하게 오프 레벨로 하는 것이 가능하게 된다.

본 발명의 제16 국면에 따르면, 비교적 간이한 구성으로 제3 노드의 전위를 제어하는 것이 가능하게 된다.

본 발명의 제17 국면에 따르면, 시프트 레지스터를 구성하는 단 구성 회로에 필요한 스위칭의 수를 비교적 적게 할 수 있다. 이 때문에, 실장 면적이 삭감되어, 표시 장치의 소형화 혹은 표시 영역의 확대가 가능하게 된다.

본 발명의 제18 국면에 따르면, 제3 노드를 온 레벨로 할 때, 제2 노드 세트 신호의 전위는 오프 레벨로 인입되어, 제2 노드를 확실하게 플로팅 상태로 할 수 있다. 이 때문에, 본 충전 기간에서 제2 노드가 확실하게 온 레벨로 되어, 회로 동작의 안정성이 향상된다.

본 발명의 제19 국면에 따르면, 통상 동작 기간 중, 제2 노드 세트 신호의 전위는 오프 레벨로 인입된다. 이 때문에, 각 단 구성 회로에서, 전단으로부터 주어지는 타단 제어 신호의 노이즈의 영향이 억제되어, 회로 동작의 안정성이 향상된다.

본 발명의 제20 국면에 따르면, 본 충전 기간 종료 후, 리셋 신호에 기초해서 제3 노드는 온 레벨을 향해 변화한다. 이 때문에, 본 충전 기간 종료 후에, 제1 노드 및 제2 노드가 온 레벨에서 오프 레벨을 향해 변화해도, 제3 노드가 오프 레벨로 되지는 않는다. 따라서, 통상 동작 기간 중, 제3 노드는 확실하게 온 레벨로 유지된다. 이에 의해, 각 단 구성 회로에서, 전단으로부터 공급되는 타단 제어 신호의 노이즈의 영향이 확실하게 억제되어, 회로 동작의 안정성이 향상된다.

본 발명의 제21 국면에 따르면, 본 발명의 제13 국면과 마찬가지로, 제2의 제3 노드 턴 온용 스위칭 소자의 열화가 억제된다.

본 발명의 제22 국면에 따르면, 제1 노드는, 제1 노드 세트 신호에 기초해서 오프 레벨에서 온 레벨로 변화된 후, 3회 이상의 부트스트랩에 의해 더욱 온 레벨을 향해 변화한다. 이 때문에, 보다 작은 진폭의 클럭 신호로 시프트 레지스터를 동작시켜도, 본 충전 기간에서의 주사 신호의 레벨을 화소 용량에 대한 기입이 충분히 행해지는 정도로까지 도달시키는 것이 가능하게 된다. 이에 의해, 본 충전 기간에 주사 신호선에 인가되는 전압을 종래보다 저하시키지 않고, 시프트 레지스터에서의 소비 전력을 종래보다 현저하게 저감시키는 것이 가능하게 된다.

본 발명의 제23 국면에 따르면, 본 발명의 제22 국면과 마찬가지로, 본 충전 기간에 주사 신호선에 인가되는 전압을 종래보다 저하시키지 않고, 시프트 레지스터에서의 소비 전력을 종래보다 현저하게 저감시키는 것이 가능하게 된다.

본 발명의 제24 국면에 따르면, 기입 동작 기간 종료 후에, 노드 영역을 형성하는 노드가 확실하게 오프 레벨로 된다. 이 때문에, 통상 동작 기간에서의 회로 동작의 안정성을 높일 수 있다.

본 발명의 제25 국면에 따르면, 제2 노드 턴 오프용 스위칭 소자의 제2 전극-제3 전극 사이의 전압이 저감된다. 이에 의해, 기입 동작 기간에서, 제2 노드 턴 오프용 스위칭 소자를 통한 전하의 유출이 억제된다. 그 결과, 노드 영역을 형성하는 노드의 전위가 기입 동작 기간 중에 오프 레벨을 향해 변화하는 것이 억제되어, 회로 동작의 안정성을 높일 수 있다.

본 발명의 제26 국면에 따르면, 시프트 레지스터의 동작을 개시하기 위해서 필요해지는 신호의 수가 삭감된다.

본 발명의 제27 국면에 따르면, 시프트 레지스터의 동작에 이용되는 클럭 신호의 수가 비교적 적고, 또한, 그 클럭 신호의 주파수가 비교적 낮아지므로, 보다 효과적으로 소비 전력이 저감된다.

본 발명의 제28 국면에 따르면, 주사 신호선 구동 회로의 제조 비용을 낮출 수 있다.

본 발명의 제29 국면에 따르면, 본 발명의 제1 내지 제28 중 어느 하나의 국면과 마찬가지의 효과가 얻어지는 주사 신호선 구동 회로를 구비한 표시 장치가 실현된다.

도 1은 본 발명의 제1 실시 형태에 따른 액정 표시 장치에서, 게이트 드라이버 내의 시프트 레지스터에 포함되는 단 구성 회로의 구성을 도시하는 회로도다.
도 2는 상기 제1 실시 형태에서, 액정 표시 장치의 전체 구성을 도시하는 블록도다.
도 3은 상기 제1 실시 형태에서, 게이트 드라이버의 구성을 설명하기 위한 블록도다.
도 4는 상기 제1 실시 형태에서, 게이트 드라이버 내의 시프트 레지스터의 구성을 도시하는 블록도다.
도 5는 상기 제1 실시 형태에서, 주사 신호의 진폭과 클럭 신호의 진폭의 관계에 대해서 설명하기 위한 신호 파형 도면이다.
도 6은 상기 제1 실시 형태에서, 게이트 드라이버의 동작을 설명하기 위한 신호 파형 도면이다.
도 7은 상기 제1 실시 형태에서, 단 구성 회로의 동작에 대해서 설명하기 위한 신호 파형 도면이다.
도 8은 상기 제1 실시 형태에서의 시뮬레이션 결과를 나타내는 도면이다.
도 9는 상기 제1 실시 형태의 제1 변형예에서의 단 구성 회로의 구성을 도시하는 회로도다.
도 10은 상기 제1 실시 형태의 제1 변형예에서, 단 구성 회로의 동작에 대해서 설명하기 위한 신호 파형 도면이다.
도 11은 상기 제1 실시 형태의 제2 변형예에서의 단 구성 회로의 구성을 도시하는 회로도다.
도 12는 상기 제1 실시 형태의 제2 변형예에서, 단 구성 회로의 동작에 대해서 설명하기 위한 신호 파형 도면이다.
도 13은 상기 제1 실시 형태의 제3 변형예에서의 단 구성 회로의 구성을 도시하는 회로도다.
도 14는 상기 제1 실시 형태의 변형예에 대해서 설명하기 위한 도면이다.
도 15는 상기 제1 실시 형태의 제4 변형예에서의 단 구성 회로의 구성을 도시하는 회로도다.
도 16은 상기 제1 실시 형태의 제5 변형예에서의 단 구성 회로의 구성을 도시하는 회로도다.
도 17은 상기 제1 실시 형태의 제6 변형예에서의 단 구성 회로의 구성을 도시하는 회로도다.
도 18은 본 발명의 제2 실시 형태에서의 단 구성 회로의 구성을 도시하는 회로도다.
도 19는 상기 제2 실시 형태의 제1 변형예에서의 단 구성 회로의 구성을 도시하는 회로도다.
도 20은 상기 제2 실시 형태의 변형예에 대해서 설명하기 위한 회로도다.
도 21은 상기 제2 실시 형태의 변형예에 대해서 설명하기 위한 회로도다.
도 22는 상기 제2 실시 형태의 변형예에 대해서 설명하기 위한 도면이다.
도 23은 상기 제2 실시 형태의 제2 변형예에서의 단 구성 회로의 구성을 도시하는 회로도다.
도 24는 상기 제2 실시 형태의 제2 변형예에서의 시뮬레이션 결과를 나타내는 도면이다.
도 25는 상기 제2 실시 형태의 제3 변형예에서의 단 구성 회로의 구성을 도시하는 회로도다.
도 26은 본 발명의 제3 실시 형태에서의 단 구성 회로의 구성을 도시하는 회로도다.
도 27은 상기 제3 실시 형태에서, 단 구성 회로의 동작에 대해서 설명하기 위한 신호 파형 도면이다.
도 28은 본 발명의 제4 실시 형태에서의 단 구성 회로의 구성을 도시하는 회로도다.
도 29는 상기 제4 실시 형태에서, 단 구성 회로의 동작에 대해서 설명하기 위한 신호 파형 도면이다.
도 30은 상기 제4 실시 형태의 제1 변형예에서의 단 구성 회로의 구성을 도시하는 회로도다.
도 31은 상기 제4 실시 형태의 제1 변형예에서, 단 구성 회로의 동작에 대해서 설명하기 위한 신호 파형 도면이다.
도 32는 상기 제4 실시 형태의 제2 변형예에서의 단 구성 회로의 구성을 도시하는 회로도다.
도 33은 세트 신호 생성 회로를 구비한 시프트 레지스터의 구성을 도시하는 블록도다.
도 34는 세트 신호 생성 회로의 상세한 구성을 도시하는 회로도다.
도 35는 세트 신호 생성 회로의 동작에 대해서 설명하기 위한 신호 파형 도면이다.
도 36은 종래의 액정 표시 장치에서, 시프트 레지스터의 1단분의 구성예를 도시하는 회로도다.

이하, 첨부 도면을 참조하면서 본 발명의 실시 형태에 대해 설명한다. 또한, 이하의 설명에서는, 박막 트랜지스터의 게이트 단자(게이트 전극)는 제1 전극에 상당하고, 드레인 단자(드레인 전극)는 제2 전극에 상당하고, 소스 단자(소스 전극)는 제3 전극에 상당한다. 또한, 시프트 레지스터 내에 설치되어 있는 박막 트랜지스터는 모두 n채널형인 것으로 해서 설명한다.

<1. 제1 실시 형태>

<1.1 전체 구성 및 동작>

도 2는, 본 발명의 제1 실시 형태에 따른 액티브 매트릭스형의 액정 표시 장치의 전체 구성을 도시하는 블록도다. 도 2에 도시한 바와 같이, 이 액정 표시 장치는, 전원(100)과 DC/DC 컨버터(110)와 표시 제어 회로(200)와 소스 드라이버(영상 신호선 구동 회로)(300)와 게이트 드라이버(주사 신호선 구동 회로)(400)와 공통 전극 구동 회로(500)와 표시부(600)를 구비하고 있다. 또한, 게이트 드라이버(400)는, 아몰퍼스 실리콘, 다결정 실리콘, 미결정 실리콘, 산화물 반도체(예를 들면 IGZO) 등을 이용하고, 표시부(600)를 포함하는 표시 패널 위에 형성되어 있다. 즉, 본 실시 형태에서는, 게이트 드라이버(400)와 표시부(600)는 동일 기판(액정 패널을 구성하는 2장의 기판 중 한쪽의 기판인 어레이 기판) 위에 형성되어 있다.

표시부(600)에는, 복수 개(j개)의 소스 버스 라인(영상 신호선)(SL1 내지 SLj)과, 복수 개(i개)의 게이트 버스 라인(주사 신호선)(GL1 내지 GLi)과, 그 소스 버스 라인(SL1 내지 SLj)과 게이트 버스 라인(GL1 내지 GLi)의 교차점에 각각 대응해서 설치된 복수 개(i×j개)의 화소 형성부를 포함하는 화소 회로가 형성되어 있다. 상기 복수 개의 화소 형성부는 매트릭스 형상으로 배치되어 화소 어레이를 구성하고 있다. 각 화소 형성부는, 대응하는 교차점을 통과하는 게이트 버스 라인에 게이트 단자가 접속됨과 함께 해당 교차점을 통과하는 소스 버스 라인에 소스 단자가 접속된 스위칭 소자인 박막 트랜지스터(TFT)(60)와, 그 박막 트랜지스터(60)의 드레인 단자에 접속된 화소 전극과, 상기 복수 개의 화소 형성부에 공통적으로 설치된 대향 전극인 공통 전극(Ec)과, 상기 복수 개의 화소 형성부에 공통적으로 설치되어 화소 전극과 공통 전극(Ec) 사이에 협지된 액정층으로 이루어진다. 그리고, 화소 전극과 공통 전극(Ec)에 의해 형성되는 액정 용량에 의해, 화소 용량(Cp)이 구성된다. 또한, 통상적으로, 화소 용량(Cp)에 확실하게 전하를 유지하고자, 액정 용량에 병렬로 보조 용량이 설치되는데, 보조 용량은 본 발명에는 직접적으로 관계하지 않으므로 그 설명 및 도시를 생략한다.

전원(100)은, DC/DC 컨버터(110)와 표시 제어 회로(200)와 공통 전극 구동 회로(500)에 소정의 전원 전압을 공급한다. DC/DC 컨버터(110)는, 소스 드라이버(300) 및 게이트 드라이버(400)를 동작시키기 위한 소정의 직류 전압을 전원 전압으로부터 생성하고, 그것을 소스 드라이버(300) 및 게이트 드라이버(400)에 공급한다. 공통 전극 구동 회로(500)는, 공통 전극(Ec)에 소정의 전위(Vcom)를 부여한다.

표시 제어 회로(200)는, 외부로부터 보내지는 화상 신호(DAT) 및 수평 동기 신호나 수직 동기 신호 등의 타이밍 신호군(TG)을 수취하여, 디지털 영상 신호(DV)와, 표시부(600)에서의 화상 표시를 제어하기 위한 소스 스타트 펄스 신호(SSP), 소스 클럭 신호(SCK), 래치 스트로브 신호(LS), 게이트 스타트 펄스 신호(GSP), 게이트 엔드 펄스 신호(GEP), 및 게이트 클럭 신호(GCK)를 출력한다. 또한, 본 실시 형태에서는, 게이트 스타트 펄스 신호(GSP)는, 2개의 신호(GSP1(이하, "제1 게이트 스타트 펄스 신호"라고 함) 및 GSP2(이하, "제2 게이트 스타트 펄스 신호"라고 함))로 구성되고, 게이트 클럭 신호(GCK)는, 2상의 클럭 신호(GCK1(이하, "제1 게이트 클럭 신호"라고 함) 및 GCK2(이하, "제2 게이트 클럭 신호"라고 함))로 구성되어 있다.

소스 드라이버(300)는, 표시 제어 회로(200)로부터 출력되는 디지털 영상 신호(DV), 소스 스타트 펄스 신호(SSP), 소스 클럭 신호(SCK), 및 래치 스트로브 신호(LS)를 수취하고, 각 소스 버스 라인(SL1 내지 SLj)에 구동용 영상 신호(S(1) 내지 S(j))를 인가한다.

게이트 드라이버(400)는, 표시 제어 회로(200)로부터 출력되는 게이트 스타트 펄스 신호(GSP), 게이트 엔드 펄스 신호(GEP), 및 게이트 클럭 신호(GCK)에 기초하여, 액티브한 주사 신호(GOUT(1) 내지 GOUT(i))의 각 게이트 버스 라인(GL1 내지 GLi)에 대한 인가를 1 수직 주사 기간을 주기로 하여 반복한다. 또한, 이 게이트 드라이버(400)에 대한 자세한 설명은 후술한다.

이상과 같이 하고, 각 소스 버스 라인(SL1 내지 SLj)에 구동용 영상 신호(S(1) 내지 S(j))가 인가되고, 각 게이트 버스 라인(GL1 내지 GLi)에 주사 신호(GOUT(1) 내지 GOUT(i))가 인가됨으로써, 외부로부터 보내진 화상 신호(DAT)에 기초하는 화상이 표시부(600)에 표시된다.

<1.2 게이트 드라이버의 구성 및 동작>

다음으로, 도 3 내지 도 6을 참조하면서, 본 실시 형태에서의 게이트 드라이버(400)의 구성 및 동작의 개요에 대해 설명한다. 도 3에 도시한 바와 같이, 게이트 드라이버(400)는 복수 단을 포함하는 시프트 레지스터(410)에 의해 구성되어 있다. 표시부(600)에는 i행×j열의 화소 매트릭스가 형성되어 있는데, 그들 화소 매트릭스의 각 행과 일대일로 대응하도록 시프트 레지스터(410)의 각 단이 설치되어 있다. 시프트 레지스터(410)에는 i개의 단 구성 회로(SR(1) 내지 SR(i))가 포함되어 있다. 그들 i개의 단 구성 회로(SR(1) 내지 SR(i))는 서로 직렬로 접속되어 있다.

도 4는, 게이트 드라이버(400) 내의 시프트 레지스터(410)의 구성을 도시하는 블록도다. 상술한 바와 같이, 이 시프트 레지스터(410)는 i개의 단 구성 회로(SR(1) 내지 SR(i))로 구성되어 있다. 또한, 도 4에는, (n-2)단째부터 (n+2)단째까지의 단 구성 회로를 나타내고 있다. 각 단 구성 회로에는, 클럭 신호(CKA)(이하, "제1 클럭"이라고 함)를 수취하기 위한 입력 단자와, 클럭 신호(CKB)(이하, "제2 클럭"이라고 함)를 수취하기 위한 입력 단자와, 하이 레벨의 직류 전원 전위(VDD)(이 전위의 크기를 "VDD 전위"라고도 함)를 수취하기 위한 입력 단자와, 로우 레벨의 직류 전원 전위(VSS)(이 전위의 크기를 "VSS 전위"라고도 함)를 수취하기 위한 입력 단자와, 제1 세트 신호(S1)를 수취하기 위한 입력 단자와, 제2 세트 신호(S2)를 수취하기 위한 입력 단자와, 리셋 신호(R)를 수취하기 위한 입력 단자와, 주사 신호(GOUT)를 출력하기 위한 출력 단자와, 해당 각 단 구성 회로와는 상이한 단의 단 구성 회로의 동작을 제어하는 신호(이하, "타단 제어 신호"라고 함)(Z)를 출력하기 위한 출력 단자가 설치되어 있다. 또한, 제2 클럭(CKB)을 수취하기 위한 입력 단자에 대해서는, 반드시 설치되지 않아도 좋다.

시프트 레지스터(410)의 각 단(각 단 구성 회로)의 입력 단자에 공급되는 신호는 다음과 같이 되어 있다(도 4 참조). (n-1)단째에 대해서는, 제2 게이트 클럭 신호(GCK2)가 제1 클럭(CKA)으로서 공급되고, 제1 게이트 클럭 신호(GCK1)가 제2 클럭(CKB)으로서 공급된다. n단째에 대해서는, 제1 게이트 클럭 신호(GCK1)가 제1 클럭(CKA)으로서 공급되고, 제2 게이트 클럭 신호(GCK2)가 제2 클럭(CKB)으로서 공급된다. 시프트 레지스터(410)의 모든 단을 통과하여, (n-1)단째부터 n단째까지의 구성과 마찬가지의 구성이 2단씩 반복된다. 또한, 임의의 단에 대해서, 전전 단으로부터 출력되는 타단 제어 신호(Z)가 제1 세트 신호(S1)로서 공급되고, 전단으로부터 출력되는 타단 제어 신호(Z)가 제2 세트 신호(S2)로서 공급되고, 다음 단으로부터 출력되는 타단 제어 신호(Z)가 리셋 신호(R)로서 공급된다. 단, 1단째에 대해서는, 제1 게이트 스타트 펄스 신호(GSP1)가 제1 세트 신호(S1)로서 공급되고, 제2 게이트 스타트 펄스 신호(GSP2)가 제2 세트 신호(S2)로서 공급된다. 또한, 2단째에 대해서는, 제2 게이트 스타트 펄스 신호(GSP2)가 제1 세트 신호(S1)로서 공급된다. 또한, z단째(최종 단째)에 대해서는, 게이트 엔드 펄스 신호(GEP)가 리셋 신호(R)로서 공급된다. 또한, 하이 레벨의 직류 전원 전위(VDD) 및 로우 레벨의 직류 전원 전위(VSS)에 대해서는, 모든 단 구성 회로에 공통적으로 공급된다.

시프트 레지스터(410)의 각 단(각 단 구성 회로)으로부터는 주사 신호(GOUT)와 타단 제어 신호(Z)가 출력된다. 각 단으로부터 출력되는 주사 신호(GOUT)는, 대응하는 게이트 버스 라인에 공급된다. 각 단으로부터 출력되는 타단 제어 신호(Z)에 대해서는, 리셋 신호(R)로서 전단에 공급되고, 제2 세트 신호(S2)로서 다음 단에 공급되고, 제1 세트 신호(S1)로서 다음다음 단에 공급된다.

그런데, 본 실시 형태에서는, 주사 신호(GOUT)의 생성원이 되는 전원과 클럭 신호의 생성원이 되는 전원은 별도 계통으로 되어 있어, 도 5에 도시한 바와 같이, 클럭 신호의 진폭(VCK)은 주사 신호(GOUT)의 진폭(VDD 전위와 VSS 전위의 차에 상당)(VG)보다 작게 되어 있다. 예를 들면, 클럭 신호의 진폭(VCK)은 주사 신호(GOUT)의 진폭(VG)의 0.7배가 된다. 또한, 시프트 레지스터(410)에 공급되는 2상의 클럭 신호인 제1 게이트 클럭 신호(GCK1)와 제2 게이트 클럭 신호(GCK2)에 대해서는, 도 6에 도시한 바와 같이, 서로 위상이 180도(거의 1 수평 주사 기간에 상당하는 기간) 어긋나 있으며, 모두 2 수평 주사 기간 중의 거의 1 수평 주사 기간만큼 하이 레벨(H 레벨)의 상태가 된다.

이상과 같은 구성에서, 시프트 레지스터(410)의 1단째 SR(1)에 제1 세트 신호(S1)로서의 제1 게이트 스타트 펄스 신호(GSP1)의 펄스와 제2 세트 신호(S2)로서의 제2 게이트 스타트 펄스 신호(GSP2)의 펄스가 공급되고, 시프트 레지스터(410)의 2단째 SR(2)에 제1 세트 신호(S1)로서의 제2 게이트 스타트 펄스 신호(GSP2)의 펄스가 공급되면, 게이트 클럭 신호(GCK)(제1 게이트 클럭 신호(GCK1) 및 제2 게이트 클럭 신호(GCK2))에 기초하여, 각 단으로부터 출력되는 타단 제어 신호(Z)에 포함되는 시프트 펄스가 1단째 SR(1)에서 i단째 SR(i)로 순차적으로 전송된다. 그리고, 이 시프트 펄스의 전송에 따라서, 각 단 SR(1) 내지 SR(i)로부터 출력되는 주사 신호(GOUT)가 순차적으로 하이 레벨이 된다. 이때, 후술하는 바와 같이, 주사 신호(GOUT)의 전위는 단계적으로 상승된다. 이에 의해, 도 6에 도시한 바와 같은 파형의 주사 신호가 표시부(600) 내의 게이트 버스 라인에 공급된다.

<1.3 단 구성 회로의 구성>

도 1은, 본 실시 형태에서의 단 구성 회로의 구성(시프트 레지스터(410)의 1단분의 구성)을 도시하는 회로도다. 도 1에 도시한 바와 같이, 이 단 구성 회로는, 9개의 박막 트랜지스터(M1 내지 M9)와, 2개의 캐패시터(C1, C2)를 구비하고 있다. 또한, 이 단 구성 회로는, 하이 레벨의 직류 전원 전위(VDD)용의 입력 단자 및 로우 레벨의 직류 전원 전위(VSS)용의 입력 단자 외에, 4개의 입력 단자(41, 43, 44, 49)와 2개의 출력 단자(51, 52)를 갖고 있다. 여기서, 제1 클럭(CKA)을 수취하는 입력 단자에는 부호 41을 붙이고, 제1 세트 신호(S1)를 수취하는 입력 단자에는 부호 43을 붙이고, 제2 세트 신호(S2)를 수취하는 입력 단자에는 부호 44를 붙이고, 리셋 신호(R)를 수취하는 입력 단자에는 부호 49를 붙이고 있다. 또한, 주사 신호(GOUT)를 출력하는 출력 단자에는 부호 51을 붙이고, 타단 제어 신호(Z)를 출력하는 출력 단자에는 부호 52를 붙이고 있다.

다음으로, 이 단 구성 회로 내에서의 구성 요소간의 접속 관계에 대해서 설명한다. 박막 트랜지스터(M1)의 소스 단자, 박막 트랜지스터(M4)의 드레인 단자, 박막 트랜지스터(M7)의 게이트 단자, 및 캐패시터(C1)의 일단은 서로 접속되어 있다. 또한, 이들이 서로 접속되어 있는 영역(배선)을 편의상 "제1 노드"라고 한다. 박막 트랜지스터(M2)의 소스 단자, 박막 트랜지스터(M3)의 드레인 단자, 박막 트랜지스터(M5)의 드레인 단자, 박막 트랜지스터(M6)의 게이트 단자, 박막 트랜지스터(M9)의 게이트 단자, 캐패시터(C1)의 타단, 및 캐패시터(C2)의 일단은 서로 접속되어 있다. 또한, 이들이 서로 접속되어 있는 영역(배선)을 편의상 "제2 노드"라고 한다. 박막 트랜지스터(M9)와 캐패시터(C2)의 타단은 서로 접속되어 있다. 또한, 이들이 서로 접속되어 있는 영역(배선)을 편의상 "제3 노드"라고 한다. 제1 노드에는 부호 N1을 붙이고, 제2 노드에는 부호 N2를 붙이고, 제3 노드에는 부호 N3을 붙이고 있다.

박막 트랜지스터(M1)에 대해서는, 게이트 단자는 입력 단자(43)에 접속되고, 드레인 단자는 직류 전원 전위(VDD)용의 입력 단자에 접속되고, 소스 단자는 제1 노드(N1)에 접속되어 있다. 박막 트랜지스터(M2)에 대해서는, 게이트 단자는 입력 단자(44)에 접속되고, 드레인 단자는 직류 전원 전위(VDD)용의 입력 단자에 접속되고, 소스 단자는 제2 노드(N2)에 접속되어 있다. 박막 트랜지스터(M3)에 대해서는, 게이트 단자는 입력 단자(43)에 접속되고, 드레인 단자는 제2 노드(N2)에 접속되고, 소스 단자는 직류 전원 전위(VSS)용의 입력 단자에 접속되어 있다. 박막 트랜지스터(M4)에 대해서는, 게이트 단자는 입력 단자(49)에 접속되고, 드레인 단자는 제1 노드(N1)에 접속되고, 소스 단자는 직류 전원 전위(VSS)용의 입력 단자에 접속되어 있다. 박막 트랜지스터(M5)에 대해서는, 게이트 단자는 입력 단자(49)에 접속되고, 드레인 단자는 제2 노드(N2)에 접속되고, 소스 단자는 직류 전원 전위(VSS)용의 입력 단자에 접속되어 있다. 박막 트랜지스터(M6)에 대해서는, 게이트 단자는 제2 노드(N2)에 접속되고, 드레인 단자는 입력 단자(41)에 접속되고, 소스 단자는 출력 단자(52)에 접속되어 있다. 박막 트랜지스터(M7)에 대해서는, 게이트 단자는 제1 노드(N1)에 접속되고, 드레인 단자는 직류 전원 전위(VDD)용의 입력 단자에 접속되고, 소스 단자는 출력 단자(51)에 접속되어 있다. 박막 트랜지스터(M8)에 대해서는, 게이트 단자는 입력 단자(49)에 접속되고, 드레인 단자는 출력 단자(51)에 접속되고, 소스 단자는 직류 전원 전위(VDD)용의 입력 단자에 접속되어 있다. 박막 트랜지스터(M9)에 대해서는, 게이트 단자는 제2 노드(N2)에 접속되고, 드레인 단자는 입력 단자(41)에 접속되고, 소스 단자는 제3 노드(N3)에 접속되어 있다. 캐패시터(C1)에 대해서는, 일단은 제1 노드(N1)에 접속되고, 타단은 제2 노드(N2)에 접속되어 있다. 캐패시터(C2)에 대해서는, 일단은 제2 노드(N2)에 접속되고, 타단은 제3 노드(N3)에 접속되어 있다.

다음으로, 각 구성 요소의 이 단 구성 회로에서의 기능에 대해서 설명한다. 박막 트랜지스터(M1)는, 제1 세트 신호(S1)가 하이 레벨로 되어 있을 때에, 제1 노드(N1)의 전위를 VDD 전위를 향해 변화시킨다. 박막 트랜지스터(M2)는, 제2 세트 신호(S2)가 하이 레벨로 되어 있을 때에, 제2 노드(N2)의 전위를 VDD 전위를 향해 변화시킨다. 박막 트랜지스터(M3)는, 제1 세트 신호(S1)가 하이 레벨로 되어 있을 때에, 제2 노드(N2)의 전위를 VSS 전위를 향해 변화시킨다. 박막 트랜지스터(M4)는, 리셋 신호(R)가 하이 레벨로 되어 있을 때에, 제1 노드(N1)의 전위를 VSS 전위를 향해 변화시킨다. 박막 트랜지스터(M5)는, 리셋 신호(R)가 하이 레벨로 되어 있을 때에, 제2 노드(N2)의 전위를 VSS 전위를 향해 변화시킨다. 박막 트랜지스터(M6)는, 제2 노드(N2)의 전위가 하이 레벨로 되어 있을 때에, 제1 클럭(CKA)의 전위를 출력 단자(52)에 부여한다. 박막 트랜지스터(M7)는, 제1 노드(N1)의 전위가 하이 레벨로 되어 있을 때에, VDD 전위를 출력 단자(51)에 부여한다. 박막 트랜지스터(M8)는, 리셋 신호(R)가 하이 레벨로 되어 있을 때에, 출력 단자(51)(주사 신호(GOUT))의 전위를 VSS 전위를 향해 변화시킨다. 박막 트랜지스터(M9)는, 제2 노드(N2)의 전위가 하이 레벨로 되어 있을 때에, 제1 클럭(CKA)의 전위를 제3 노드(N3)에 부여한다. 캐패시터(C1)는, 제2 노드(N2)의 전위의 상승에 따라 제1 노드(N1)의 전위를 상승시키도록 기능한다. 캐패시터(C2)는, 제3 노드(N3)의 전위의 상승에 따라 제2 노드(N2)의 전위를 상승시키도록 기능한다. 즉, 캐패시터(C1, C2)는 부트스트랩 용량으로서 기능한다.

또한, 본 실시 형태에서는, 박막 트랜지스터(M4)에 의해 제1 노드 턴 오프용 스위칭 소자가 실현되고, 박막 트랜지스터(M5)에 의해 제2 노드 턴 오프용 스위칭 소자가 실현되고, 박막 트랜지스터(M6)에 의해 제2 출력 제어용 스위칭 소자가 실현되고, 박막 트랜지스터(M7)에 의해 제1 출력 제어용 스위칭 소자가 실현되고, 박막 트랜지스터(M8)에 의해 제1의 제1 출력 노드 턴 오프용 스위칭 소자가 실현되고, 박막 트랜지스터(M9)에 의해 제3 노드 제어용 스위칭 소자가 실현되어 있다. 또한, 주사 신호(GOUT)를 출력하는 출력 단자(51)에 의해 제1 출력 노드가 실현되고, 타단 제어 신호(Z)를 출력하는 출력 단자(52)에 의해 제2 출력 노드가 실현되어 있다. 또한, 제1 세트 신호(S1)에 의해 제1 노드 세트 신호가 실현되고, 제2 세트 신호(S2)에 의해 제2 노드 세트 신호가 실현되어 있다. 또한, 제2 노드(N2)에 의해서만 노드 영역이 실현되고, 캐패시터(C1)에 의해 제1 전위차 유지부가 실현되고, 캐패시터(C2)에 의해 제2 전위차 유지부가 실현되어 있다.

<1.4 단 구성 회로의 동작>

다음으로, 도 1 및 도 7을 참조하면서, 본 실시 형태에서의 단 구성 회로의 동작에 대해 설명한다. 여기에서는, n단째의 단 구성 회로에 주목한다. 또한, 상술한 바와 같이, 화소 용량에 대한 본래적인 기입이 행하여지는 기간을 "본 충전 기간"이라고 하고, 주사 신호(GOUT)의 상승 개시 시점부터 주사 신호(GOUT)의 하강 개시 시점까지의 기간을 "기입 동작 기간"이라고 한다. 또한, 주사 신호(GOUT)를 하강시키기 위한 동작이 행해지는 기간을 "리셋 기간"이라고 하고, "기입 동작 기간 및 리셋 기간" 이외의 기간을 "통상 동작 기간"이라고 한다. 도 7에서는, 시점 t0부터 시점 t3까지의 기간이 기입 동작 기간에 상당하고, 시점 t2부터 시점 t3까지의 기간이 본 충전 기간에 상당하고, 시점 t3부터 시점 t4까지의 기간이 리셋 기간에 상당하고, 시점 t0 이전의 기간 및 시점 t4 이후의 기간이 통상 동작 기간에 상당한다.

시점 t0 이전의 기간에는, 제1 노드(N1)의 전위, 제2 노드(N2)의 전위, 제3 노드(N3)의 전위, 주사 신호(GOUT)의 전위(출력 단자(51)의 전위), 및 타단 제어 신호(Z)의 전위(출력 단자(52)의 전위)는 로우 레벨로 유지되어 있다.

시점 t0이 되면, 제1 세트 신호(S1)가 로우 레벨에서 하이 레벨로 변화한다. 이에 의해, 박막 트랜지스터(M1, M3)는 온 상태로 된다. 박막 트랜지스터(M1)가 온 상태로 됨으로써 제1 노드(N1)의 전위는 상승하고, 박막 트랜지스터(M3)가 온 상태로 됨으로써 제2 노드(N2)의 전위는 VSS 전위로 인입된다. 그 결과, 캐패시터(C1)가 충전된다. 또한, 제1 노드(N1)의 전위가 상승함으로써 박막 트랜지스터(M7)는 온 상태로 되어, 주사 신호(GOUT)의 전위가 상승된다.

시점 t1이 되면, 제2 세트 신호(S2)가 로우 레벨에서 하이 레벨로 변화한다. 이에 의해, 박막 트랜지스터(M2)는 온 상태로 된다. 또한, 시점 t1에는, 제1 세트 신호(S1)가 하이 레벨에서 로우 레벨로 변화한다. 이에 의해, 박막 트랜지스터(M1, M3)는 오프 상태가 된다. 박막 트랜지스터(M2)가 온 상태이면서 박막 트랜지스터(M3)가 오프 상태로 됨으로써, 제2 노드(N2)의 전위가 상승된다. 이때, 박막 트랜지스터(M1)는 오프 상태가 되어 제1 노드(N1)는 플로팅 상태로 되어 있으므로, 제2 노드(N2)의 전위의 상승에 따라 캐패시터(C1)를 통해 제1 노드(N1)의 전위가 상승된다(제1 노드(N1)가 부트스트랩된다). 그 결과, 주사 신호(GOUT)의 전위는 더욱 상승된다. 또한, 시점 t1부터 시점 t2까지의 기간에는, 제2 노드(N2)의 전위가 하이 레벨이 되어 박막 트랜지스터(M6, M9)가 온 상태로 되지만, 제1 클럭(CKA)이 로우 레벨로 되어 있으므로, 제3 노드(N3)의 전위 및 타단 제어 신호(Z)의 전위는 로우 레벨로 유지된다.

시점 t2가 되면, 제2 세트 신호(S2)가 하이 레벨에서 로우 레벨로 변화한다. 이에 의해, 박막 트랜지스터(M2)는 오프 상태가 되어, 제2 노드(N2)는 플로팅 상태로 된다. 또한, 시점 t2에는, 제1 클럭(CKA)이 로우 레벨에서 하이 레벨로 변화한다. 이때, 박막 트랜지스터(M9)는 온 상태로 되어 있으므로, 제3 노드(N3)의 전위는 상승된다. 제1 노드(N1) 및 제2 노드(N2)는 플로팅 상태로 되어 있으므로, 제3 노드(N3)의 전위의 상승에 따라 캐패시터(C2)를 통해 제2 노드(N2)의 전위가 상승하고, 제2 노드(N2)의 전위의 상승에 따라 캐패시터(C1)를 통해 제1 노드(N1)의 전위가 상승된다(제1 노드(N1)가 부트스트랩된다). 이에 의해, 제1 노드(N1)의 전위는 VDD 전위보다 높아져서, 주사 신호(GOUT)의 전위가 VDD 전위로까지 높아진다. 또한, 박막 트랜지스터(M6)가 온 상태이면서 제1 클럭(CKA)이 하이 레벨로 되어 있으므로, 제1 클럭(CKA)의 전위가 출력 단자(52)에 공급된다. 이에 의해, 타단 제어 신호(Z)의 전위가 하이 레벨이 된다.

시점 t3이 되면, 제1 클럭(CKA)이 하이 레벨에서 로우 레벨로 변화한다. 이에 의해, 입력 단자(41)의 전위의 저하와 함께 타단 제어 신호(Z)의 전위는 저하된다. 또한, 시점 t3에는, 리셋 신호(R)가 로우 레벨에서 하이 레벨로 변화한다. 이에 의해, 박막 트랜지스터(M4, M5, 및 M8)가 온 상태로 된다. 박막 트랜지스터(M4)가 온 상태로 됨으로써 제1 노드(N1)의 전위는 로우 레벨이 되고, 박막 트랜지스터(M5)가 온 상태로 됨으로써 제2 노드(N2)의 전위는 로우 레벨이 되고, 박막 트랜지스터(M8)가 온 상태로 됨으로써 주사 신호(GOUT)의 전위가 로우 레벨이 된다. 이때, 캐패시터(C2)를 통해 제3 노드(N3)의 전위도 저하된다.

시점 t4 이후의 기간에는, 시점 t0 이전의 기간과 마찬가지로, 제1 노드(N1)의 전위, 제2 노드(N2)의 전위, 제3 노드(N3)의 전위, 주사 신호(GOUT)의 전위, 및 타단 제어 신호(Z)의 전위는 로우 레벨로 유지된다.

<1.5 효과>

본 실시 형태에 따르면, 시프트 레지스터(410) 내의 각 단 구성 회로로부터는, 해당 각 단 구성 회로에 접속된 게이트 버스 라인을 구동하는 주사 신호(GOUT)와, 해당 각 단 구성 회로와는 다른 단의 단 구성 회로를 제어하기 위한 타단 제어 신호(Z)가 출력된다. 여기서, 주사 신호(GOUT)의 전위를 제어하기 위한 박막 트랜지스터(M7)의 드레인 단자에는, 하이 레벨의 직류 전원 전위(VDD)가 공급된다. 한편, 타단 제어 신호(Z)의 전위를 제어하기 위한 박막 트랜지스터(M6)의 드레인 단자에는, 클럭 신호가 공급된다. 이러한 구성에서, 박막 트랜지스터(M7)의 게이트 단자에 접속된 제1 노드(N1)의 전위는, 제1 세트 신호(S1)(전전 단의 단 구성 회로로부터 출력되는 타단 제어 신호)에 기초해서 상승된 후, 부트스트랩에 의해 2회 상승된다. 이 때문에, 비교적 작은 진폭의 클럭 신호로 시프트 레지스터(410)를 동작시켜도, 각 게이트 버스 라인(GL1 내지 GLi)에 인가되어야 할 주사 신호(GOUT(1) 내지 GOUT(i))의 전위를 충분히 높이는 것이 가능하게 된다. 이상과 같이, 본 실시 형태에 따르면, 본 충전 기간에 게이트 버스 라인에 인가되는 전압을 종래보다 저하시키지 않고, 시프트 레지스터(410)에서의 소비 전력을 종래보다 저감시키는 것이 가능하게 된다.

일반적으로, 모놀리식 게이트 드라이버에서의 소비 전력(W)은, 회로 내의 기생 용량의 용량값(C)과 전압(진폭)(V)의 제곱과 주파수(f)의 곱에 비례한다. 여기서, 클럭 신호에 대해서는 주파수(f)가 크고, 또한, 소비 전력(W)이 전압(V)의 제곱에 비례하고 있는 점에서, 클럭 신호의 진폭을 작게 함으로써 소비 전력(W)은 크게 저감된다. 또한, 일반적으로, 주사 신호(GOUT)의 진폭에 대해서는, 영상 신호 전압의 크기에 관계없이 화소 용량에 원하는 충전이 실시되도록, 박막 트랜지스터의 스위칭 동작에 필요한 전압 진폭보다 크게 되어 있다. 이 때문에, 종래의 구성에서는, 클럭 신호의 진폭은 박막 트랜지스터의 스위칭 동작에 필요한 전압 진폭보다 크게 되어 있다. 이 점, 본 실시 형태에 따르면, 클럭 신호의 진폭을 작게 할 수 있으므로, 종래에 비해 소비 전력이 크게 저감된다.

도 8은, 본 실시 형태에서, 클럭 신호의 진폭(VCK)을 주사 신호(GOUT)의 진폭(VG)의 0.7배로 했을 때의 시뮬레이션 결과를 나타내는 도면이다. 도 8로부터 파악되는 바와 같이, 제1 노드(N1)의 전위는 단계적으로 높아지며, 그것에 수반하여 주사 신호(GOUT)의 전위도 단계적으로 높여져 있다. 그리고, 시점 t2부터 시점 t3까지의 기간에는, 주사 신호(GOUT)의 전위는 충분히 상승하고 있다. 여기서, 클럭 신호의 진폭(VCK)이 주사 신호(GOUT)의 진폭(VG)의 0.7배로 되어 있는 것, 및 소비 전력(W)이 전압(V)의 제곱에 비례하고 있는 점에서, 종래에 비해 소비 전력은 거의 2분의 1이 된다.

또한, 일반적으로, 주사 신호(GOUT)의 전위를 제어하기 위한 박막 트랜지스터에는, 사이즈가 큰 박막 트랜지스터가 채용된다. 이 때문에, 종래의 구성에서는, 클럭 배선의 기생 용량이 커져 있었다. 이 점, 본 실시 형태에 따르면, 주사 신호(GOUT)의 전위를 제어하기 위한 박막 트랜지스터(M7)의 드레인 단자에는 클럭 신호 대신에 하이 레벨의 직류 전원 전위(VDD)가 공급된다. 이 때문에, 종래에 비해, 클럭 배선의 기생 용량이 작아지고, 소비 전력이 저감된다. 또한, 클럭 배선의 부하가 클럭 신호에 미치는 영향이 작아지므로, 클럭 신호의 파형 라운딩의 발생이 억제되어, 회로 동작의 안정성을 높일 수 있다. 그 결과, 표시 품위가 향상된다.

또한, 본 실시 형태에 따르면, 화소 용량에 대한 본래적인 기입이 행하여지는 기간인 본 충전 기간(도 7의 시점 t2부터 시점 t3까지의 기간)의 개시 전에, 주사 신호(GOUT)는 단계적으로 상승된다. 그리고, 본 충전 기간의 개시 시점의 직전에는, 주사 신호(GOUT)는 비교적 높은 전위에 도달하고 있다. 이 때문에, 본 충전 기간에는, 주사 신호(GOUT)는 신속하게 충분히 높은 전위에 도달하여, 화소 용량에 대한 충전이 충분히 실시된다. 이에 의해, 표시 품위가 향상된다.

또한, 주사 신호(GOUT)의 전위를 단계적으로 높임으로써, 주사 신호(GOUT)의 전위를 제어하기 위한 박막 트랜지스터(M7)의 게이트-소스간의 전압의 최대값이 작아지고, 박막 트랜지스터(M7)의 파괴가 억제된다.

<1.6 변형예>

다음으로, 상기 제1 실시 형태의 변형예에 대해서 설명한다. 또한, 각 변형예에 관해서, 액정 표시 장치의 전체 구성 및 동작, 게이트 드라이버의 구성 및 동작에 대해서는, 상기 제1 실시 형태와 마찬가지이기 때문에 설명을 생략한다.

<1.6.1 제1 변형예>

도 9는, 상기 제1 실시 형태의 제1 변형예에서의 단 구성 회로의 구성을 도시하는 회로도다. 본 변형예에서는, 단 구성 회로에는, 상기 제1 실시 형태에서의 구성 요소 중의 박막 트랜지스터(M9)가 설치되어 있지 않다. 그 대신에, 캐패시터(C2)의 타단과 박막 트랜지스터(M6)의 소스 단자가 접속된 구성으로 되어 있다. 이에 의해, 출력 단자(52)가 상기 제1 실시 형태에서의 제3 노드(N3)로서도 기능하고 있다.

다음으로, 도 9 및 도 10을 참조하면서, 본 변형예에서의 단 구성 회로의 동작에 대해 설명한다. 또한, 시점 t2 이전의 기간 및 시점 t3 이후의 기간에 대해서는, 상기 제1 실시 형태와 마찬가지이므로 설명을 생략한다. 시점 t2가 되면, 제2 세트 신호(S2)가 하이 레벨에서 로우 레벨로 변화한다. 이에 의해, 박막 트랜지스터(M2)는 오프 상태로 되어, 제2 노드(N2)는 플로팅 상태가 된다. 또한, 시점 t2에는, 제1 클럭(CKA)이 로우 레벨에서 하이 레벨로 변화한다. 이때, 박막 트랜지스터(M6)는 온 상태로 되어 있으므로, 출력 단자(52)의 전위가 상승하고, 타단 제어 신호(Z)의 전위가 하이 레벨이 된다. 제1 노드(N1) 및 제2 노드(N2)는 플로팅 상태로 되어 있으므로, 출력 단자(52)의 전위의 상승에 따라 캐패시터(C2)를 통해 제2 노드(N2)의 전위가 상승하고, 제2 노드(N2)의 전위의 상승에 따라 캐패시터(C1)를 통해 제1 노드(N1)의 전위가 상승된다(제1 노드(N1)가 부트스트랩된다). 이에 의해, 제1 노드(N1)의 전위는 VDD 전위보다 높아져서, 주사 신호(GOUT)의 전위가 VDD 전위로까지 높아진다.

본 변형예에 따르면, 상기 제1 실시 형태에서의 박막 트랜지스터(M9)(도 1 참조)를 구비하지 않고, 상기 제1 실시 형태와 마찬가지로 게이트 버스 라인(GL1 내지 GLi)을 구동할 수 있다. 이에 의해, 게이트 드라이버(400)를 구성하는 시프트 레지스터(410)에 필요한 트랜지스터의 수가 적어져서, 실장 면적이 삭감된다. 그 결과, 표시 장치의 소형화 혹은 표시 영역의 확대가 가능하게 된다.

<1.6.2 제2 변형예>

도 11은, 상기 제1 실시 형태의 제2 변형예에서의 단 구성 회로의 구성을 도시하는 회로도다. 본 변형예에서는, 도 1에 나타낸 제1 실시 형태에서의 구성 요소 외에, 박막 트랜지스터(M12)가 설치되어 있다. 이 박막 트랜지스터(M12)에 의해, 제2 노드 세트 신호 턴 오프용 스위칭 소자가 실현되어 있다. 박막 트랜지스터(M12)에 대해서는, 게이트 단자는 제3 노드(N3)에 접속되고, 드레인 단자는 입력 단자(44)에 접속되고, 소스 단자는 직류 전원 전위(VSS)용의 입력 단자에 접속되어 있다. 박막 트랜지스터(M12)는, 제3 노드(N3)의 전위가 하이 레벨로 되어 있을 때에, 입력 단자(44)의 전위를 VSS 전위를 향해 변화시킨다. 또한, 본 변형예에서는, 도 12에 도시한 바와 같이, 통상 동작 기간 중, 제3 노드(N3)의 전위가 하이 레벨로 유지될 필요가 있다.

본 변형예에 따르면, 통상 동작 기간 중, 박막 트랜지스터(M12)가 온 상태로 되고 입력 단자(44)의 전위가 VSS 전위로 인입된다. 이 때문에, 각 단 구성 회로에서, 전단으로부터 공급되는 타단 제어 신호(Z)(n-1)의 노이즈의 영향이 억제되어, 회로 동작의 안정성이 향상된다.

<1.6.3 제3 변형예>

도 13은, 상기 제1 실시 형태의 제3 변형예에서의 단 구성 회로의 구성을 도시하는 회로도다. 본 변형예에서는, 도 11에 나타낸 제2 변형예에서의 구성 요소 외에, 박막 트랜지스터(M13)가 더 설치되어 있다. 이 박막 트랜지스터(M13)에 의해, 제2의 제3 노드 턴 온용 스위칭 소자가 실현되어 있다. 박막 트랜지스터(M13)에 대해서는, 게이트 단자는 입력 단자(49)에 접속되고, 드레인 단자는 직류 전원 전위(VDD)용의 입력 단자에 접속되고, 소스 단자는 제3 노드(N3)에 접속되어 있다. 박막 트랜지스터(M13)는, 리셋 신호(R)가 하이 레벨로 되어 있을 때에, 제3 노드(N3)의 전위를 VDD 전위를 향해 변화시킨다.

상기 제2 변형예에서는, 시점 t3에는, 제1 노드(N1)의 전위가 저하되므로, 캐패시터(C1, C2)를 통해 제3 노드(N3)의 전위도 저하된다(도 12 참조). 이 때문에, 제3 노드(N3)의 전위가 시점 t3에 로우 레벨로까지 저하될 것이 우려된다. 그러나, 본 변형예에 따르면, 시점 t3이 되면, 리셋 신호(R)가 하이 레벨로 됨으로써 박막 트랜지스터(M13)가 온 상태로 되고, 제3 노드(N3)의 전위가 VDD 전위를 향해 변화한다. 이 때문에, 시점 t3에 제3 노드(N3)의 전위가 로우 레벨로까지 저하되지 않는다. 따라서, 통상 동작 기간 중, 제3 노드(N3)의 전위가 확실하게 하이 레벨로 유지된다. 이에 의해, 각 단 구성 회로에서, 전단으로부터 공급되는 타단 제어 신호(Z)(n-1)의 노이즈의 영향이 확실하게 억제되어, 회로 동작의 안정성이 향상된다.

그런데, 도 14에 도시한 바와 같이, 박막 트랜지스터(M13)의 게이트-드레인간이 접속된 구성이어도 좋다. 상술한 바와 같이 통상 동작 기간 중에는 제3 노드(N3)의 전위가 하이 레벨로 유지되기 때문에, 박막 트랜지스터(M13)의 게이트 단자의 전위가 로우 레벨로 되어 있을 때, 박막 트랜지스터(M13)의 게이트-소스 간에는 마이너스의 전압이 인가된다. 이 때문에, 박막 트랜지스터(M13)의 열화가 우려된다. 이 점, 박막 트랜지스터(M13)의 게이트-드레인 간이 접속된 구성이면, 게이트 단자의 전위가 로우 레벨로 되어 있을 때, 드레인 단자의 전위도 로우 레벨이 된다. 이에 의해, 박막 트랜지스터(M13)의 게이트-드레인 간의 전압은 0으로 유지된다. 그 결과, 박막 트랜지스터(M13)가 받는 게이트-소스 간은 0이 되어, 박막 트랜지스터(M13)의 열화가 억제된다. 또한, 박막 트랜지스터의 열화가 억제된다는 효과는 얻을 수 없지만, 박막 트랜지스터(M1, M2)에 대해서도, 게이트-드레인 간이 접속된 구성으로 해도 된다.

<1.6.4 제4 변형예>

도 15는, 상기 제1 실시 형태의 제4 변형예에서의 단 구성 회로의 구성을 도시하는 회로도다. 본 변형예에서는, 박막 트랜지스터(M4)의 소스 단자가 제2 노드(N2)에 접속되어 있다.

본 변형예에 따르면, 박막 트랜지스터(M4)의 드레인-소스 간에는, 제1 노드(N1)의 전위와 제2 노드(N2)의 전위의 차에 상당하는 전압이 인가된다. 도 7에 도시한 바와 같이 시점 t1부터 시점 t3까지의 기간에는 제2 노드(N2)의 전위는 VSS 전위보다 높아져 있기 때문에, 박막 트랜지스터(M4)의 소스 단자에 직류 전원 전위(VSS)가 공급되는 구성인 상기 제1 실시 형태에 비해, 박막 트랜지스터(M4)의 드레인-소스 간의 전압이 저감된다. 이에 의해, 기입 동작 기간에서, 제1 노드(N1)로부터의 박막 트랜지스터(M4)를 통한 전하의 유출이 억제된다. 그 결과, 제1 노드(N1)의 전위가 기입 동작 기간 중에 저하되는 것이 억제되어, 회로 동작의 안정성을 높일 수 있다.

<1.6.5 제5 변형예>

도 16은, 상기 제1 실시 형태의 제5 변형예에서의 단 구성 회로의 구성을 도시하는 회로도다. 본 변형예에서는, 박막 트랜지스터(M5)의 소스 단자가 출력 단자(52)에 접속되어 있다. 또한, 도 1에 나타낸 제1 실시 형태에서의 구성 요소 외에, 박막 트랜지스터(M17)가 설치되어 있다. 이 박막 트랜지스터(M17)에 의해, 출력 노드 턴 오프용 스위칭 소자가 실현되어 있다. 박막 트랜지스터(M17)에 대해서는, 게이트 단자는 입력 단자(49)에 접속되고, 드레인 단자는 출력 단자(52)에 접속되고, 소스 단자는 직류 전원 전위(VSS)용의 입력 단자에 접속되어 있다. 박막 트랜지스터(M17)는, 리셋 신호(R)가 하이 레벨로 되어 있을 때에, 출력 단자(52)의 전위(타단 제어 신호(Z)의 전위)를 VSS 전위를 향해 변화시킨다. 또한, 박막 트랜지스터(M5)의 소스 단자가 출력 단자(51)에 접속된 구성이어도 좋다.

본 변형예에 따르면, 박막 트랜지스터(M5)의 드레인-소스 간에는, 제2 노드(N2)의 전위와 타단 제어 신호(Z)의 전위의 차에 상당하는 전압이 인가된다. 도 7에 도시한 바와 같이 시점 t2부터 시점 t3까지의 기간에는 타단 제어 신호(Z)의 전위는 VSS 전위보다 높아져 있기 때문에, 박막 트랜지스터(M5)의 소스 단자에 직류 전원 전위(VSS)가 공급되는 구성인 상기 제1 실시 형태에 비해, 박막 트랜지스터(M5)의 드레인-소스 간의 전압이 작아진다. 이에 의해, 기입 동작 기간에서, 제2 노드(N2)로부터의 박막 트랜지스터(M5)를 통한 전하의 유출이 억제된다. 그 결과, 제2 노드(N2)의 전위가 기입 동작 기간 중에 저하되는 것이 억제되어, 회로 동작의 안정성을 높일 수 있다. 또한, 박막 트랜지스터(M17)에 대해서는 반드시 구비할 필요는 없지만, 박막 트랜지스터(M17)를 구비해 둠으로써 기입 동작 기간 종료 후에 타단 제어 신호(Z)를 확실하게 로우 레벨로 하는 효과를 얻을 수 있다.

<1.6.6 제6 변형예>

도 17은, 상기 제1 실시 형태의 제6 변형예에서의 단 구성 회로의 구성을 도시하는 회로도다. 본 변형예에서는, 박막 트랜지스터(M5)의 소스 단자가 제1 노드(N1)에 접속되어 있다.

상기 제1 실시 형태에서는, 시점 t3이 되면, 리셋 신호(R)가 하이 레벨이 되어 박막 트랜지스터(M5)가 온 상태로 됨으로써, 직접적으로 제2 노드(N2)의 전위가 저하되고 있었다. 이에 반해, 본 변형예에 따르면, 시점 t3이 된 후, 제1 노드(N1)의 전위가 저하됨으로써 제2 노드(N2)의 전위는 저하된다. 이 때문에, 상기 제1 실시 형태에 비해, 시점 t3이 된 후, 제2 노드(N2)의 전위가 로우 레벨로 될 때까지의 시간이 길어진다. 이에 의해, 리셋 기간에 타단 제어 신호(Z)의 전위가 박막 트랜지스터(M6)를 통해 신속하게 로우 레벨로까지 저하된다.

<1.6.7 기타 변형예>

상기 제1 실시 형태에서는, 제3 노드(N3)의 전위는 시점 t3의 타이밍에서 저하되고 있지만, 본 발명은 이것에 한정되지 않는다. 시점 t2의 타이밍에서 제3 노드(N3)의 전위가 상승하는 것이라면, 제3 노드(N3)의 전위가 저하되는 타이밍은 특별히 한정되지 않는다.

또한, 상기 제1 실시 형태에서는 박막 트랜지스터(M9)의 드레인 단자는 입력 단자(41)에 접속되어 있지만, 박막 트랜지스터(M9)의 드레인 단자가 출력 단자(52)에 접속된 구성이어도 좋다. 즉, 박막 트랜지스터(M9)의 드레인 단자에는, 제1 클럭(CKA) 또는 타단 제어 신호(Z) 중 어느 하나가 공급되면 된다. 또한, 상기 제1 실시 형태에서는 박막 트랜지스터(M9)의 게이트 단자는 제2 노드(N2)에 접속되어 있지만, 박막 트랜지스터(M9)의 게이트 단자가 제1 노드(N1)에 접속된 구성이어도 좋다.

<2. 제2 실시 형태>

<2.1 단 구성 회로의 구성>

도 18은, 본 발명의 제2 실시 형태에서의 단 구성 회로의 구성을 도시하는 회로도다. 또한, 액정 표시 장치의 전체 구성 및 동작, 게이트 드라이버의 구성 및 동작에 대해서는, 상기 제1 실시 형태와 마찬가지이므로 설명을 생략한다. 본 실시 형태에서는, 단 구성 회로에는, 도 1에 나타낸 제1 실시 형태에서의 박막 트랜지스터(M9) 대신에, 박막 트랜지스터(M10, M11)가 설치되어 있다. 박막 트랜지스터(M10)에 의해 제1의 제3 노드 턴 온용 스위칭 소자가 실현되어, 박막 트랜지스터(M11)에 의해 제3 노드 턴 오프용 스위칭 소자가 실현되어 있다. 박막 트랜지스터(M10)에 대해서는, 게이트 단자는 출력 단자(52)에 접속되고, 드레인 단자는 직류 전원 전위(VDD)용의 입력 단자에 접속되고, 소스 단자는 제3 노드(N3)에 접속되어 있다. 박막 트랜지스터(M11)에 대해서는, 게이트 단자는 입력 단자(44)에 접속되고, 드레인 단자는 제3 노드(N3)에 접속되고, 소스 단자는 직류 전원 전위(VSS)용의 입력 단자에 접속되어 있다. 박막 트랜지스터(M10)는, 타단 제어 신호(Z)가 하이 레벨로 되어 있을 때에, 제3 노드(N3)의 전위를 VDD 전위를 향해 변화시킨다. 박막 트랜지스터(M11)는, 제2 세트 신호(S2)가 하이 레벨로 되어 있을 때에, 제3 노드(N3)의 전위를 VSS 전위를 향해 변화시킨다.

<2.2 효과>

본 실시 형태에 따르면, 제3 노드(N3)의 전위를 높이기 위한 박막 트랜지스터(M10)는, 타단 제어 신호(Z)에 기초해서 온 상태가 된다. 이 때문에, 도 12에 도시한 바와 같이, 시점 t2가 되면 제3 노드(N3)의 전위는 로우 레벨에서 하이 레벨로 변화한다. 여기서, 타단 제어 신호(Z)는 1 수직 주사 기간 중의 1 수평 주사 기간만큼 하이 레벨이 된다. 따라서, 박막 트랜지스터(M10)의 게이트-소스 간에 고전압이 인가되는 기간은 짧아, 제3 노드(N3)의 전위를 높이기 위한 박막 트랜지스터의 열화가 억제된다. 이 때문에, 제3 노드(N3)의 전위의 승압 파형의 열화가 억제되어, 시프트 레지스터(410)의 장기간의 안정 동작이 가능하게 된다.

<2.3 변형예>

<2.3.1 제1 변형예>

도 19는, 상기 제2 실시 형태의 제1 변형예에서의 단 구성 회로의 구성을 도시하는 회로도다. 본 변형예에서는, 박막 트랜지스터(M10)의 게이트 단자가 입력 단자(41)에 접속되어 있다. 따라서, 본 변형예에서는, 박막 트랜지스터(M10)는, 제1 클럭(CKA)이 하이 레벨로 되어 있을 때에, 제3 노드(N3)의 전위를 VDD 전위를 향해 변화시킨다.

본 변형예에 따르면, 박막 트랜지스터(M10)는 제1 클럭(CKA)이 하이 레벨로 될 때마다 온 상태가 된다. 이 때문에, 제3 노드(N3)의 전위는 비교적 짧은 주기로 VDD 전위를 향해 높아진다. 이에 의해, 통상 동작 기간 중, 제3 노드(N3)에 접속되어 있는 박막 트랜지스터(예를 들면 박막 트랜지스터(M11))에서 전류의 리크가 생겨도, 제3 노드(N3)의 전위는 확실하게 하이 레벨로 유지된다. 이에 의해, 회로 동작의 안정성을 높일 수 있다.

또한, 도 20에 도시한 바와 같이, 게이트 단자가 출력 단자(52)에 접속되고, 드레인 단자가 직류 전원 전위(VDD)용의 입력 단자에 접속되고, 소스 단자가 제3 노드(N3)에 접속된 박막 트랜지스터(M10a)와, 게이트 단자가 입력 단자(41)에 접속되고, 드레인 단자가 직류 전원 전위(VDD)용의 입력 단자에 접속되고, 소스 단자가 제3 노드(N3)에 접속된 박막 트랜지스터(M10b)를 단 구성 회로가 구비하는 구성으로 해도 된다. 이에 의해, 제3 노드(N3)의 전위의 승압 파형의 열화가 억제됨과 함께, 제3 노드(N3)의 전위는 통상 동작 기간 중에 확실하게 하이 레벨로 유지된다.

그런데, 상기 제2 실시 형태에서의 박막 트랜지스터(M10, M11)의 근방의 구성에 대해서는, 도 21에 도시한 바와 같이 일반화해서 나타낼 수 있다. 즉, 박막 트랜지스터(M10)의 게이트 단자에는, 제1 클럭(CKA)이 공급되어도 좋고 타단 제어 신호(Z)가 공급되어도 좋다. 또한, 박막 트랜지스터(M10)의 드레인 단자에는, VDD 전위가 공급되어도 좋고 제1 클럭(CKA)이 공급되어도 좋고, 타단 제어 신호(Z)가 공급되어도 좋다. 또한, 박막 트랜지스터(M11)의 게이트 단자에는, 제2 클럭(CKB)이 공급되어도 좋고 전단의 타단 제어 신호(Z)(n-1)가 공급되어도 좋다. 또한, 박막 트랜지스터(M11)의 소스 단자에는, VSS 전위가 공급되어도 좋고 제1 클럭(CKA)이 공급되어도 좋다.

또한, 도 22에 도시한 바와 같이, 박막 트랜지스터(M10)의 게이트-드레인 간이 접속된 구성이어도 좋다. 이에 의해, 상술한 도 14에 나타낸 구성과 마찬가지로, 박막 트랜지스터(M10)의 열화가 억제된다.

<2.3.2 제2 변형예>

도 23은, 상기 제2 실시 형태의 제2 변형예에서의 단 구성 회로의 구성을 도시하는 회로도다. 본 변형예에서는, 도 18에 나타낸 제2 실시 형태에서의 구성 요소 외에, 박막 트랜지스터(M12)가 설치되어 있다. 이 박막 트랜지스터(M12)에 의해, 제2 노드 세트 신호 턴 오프용 스위칭 소자가 실현되어 있다. 박막 트랜지스터(M12)에 대해서는, 게이트 단자는 제3 노드(N3)에 접속되고, 드레인 단자는 입력 단자(44)에 접속되고, 소스 단자는 직류 전원 전위(VSS)용의 입력 단자에 접속되어 있다. 박막 트랜지스터(M12)는, 제3 노드(N3)의 전위가 하이 레벨로 되어 있을 때에, 입력 단자(44)의 전위를 VSS 전위를 향해 변화시킨다. 또한, 상기 제1 변형예와 마찬가지로, 박막 트랜지스터(M10)의 게이트 단자가 입력 단자(41)에 접속되어 있다.

도 24는, 본 변형예에서, 클럭 신호의 진폭(VCK)을 주사 신호(GOUT)의 진폭(VG)의 0.7배로 했을 때의 시뮬레이션 결과를 나타내는 도면이다. 도 24로부터 파악되는 바와 같이, 주사 신호(GOUT)의 전위는 단계적으로 높아져서, 시점 t2부터 시점 t3까지의 기간에는, 주사 신호(GOUT)의 전위는 충분히 상승하고 있다. 또한, 제3 노드(N3)의 전위에 대해서는, 시점 t3에 일단 저하되고 있지만, 곧 하이 레벨로까지 상승하고 있다. 이상으로부터, 본 충전 기간에 게이트 버스 라인에 인가되는 전압을 종래보다 저하시키지 않고, 시프트 레지스터(410)에서의 소비 전력이 종래보다 저감된다.

<2.3.3 제3 변형예>

도 25는, 상기 제2 실시 형태의 제3 변형예에서의 단 구성 회로의 구성을 도시하는 회로도다. 본 변형예에서는, 도 23에 나타낸 제2 변형예에서의 구성 요소 외에, 박막 트랜지스터(M13)가 더 설치되어 있다. 이 박막 트랜지스터(M13)에 의해, 제2의 제3 노드 턴 온용 스위칭 소자가 실현되어 있다. 박막 트랜지스터(M13)에 대해서는, 게이트 단자는 입력 단자(49)에 접속되고, 드레인 단자는 직류 전원 전위(VDD)용의 입력 단자에 접속되고, 소스 단자는 제3 노드(N3)에 접속되어 있다. 박막 트랜지스터(M13)는, 리셋 신호(R)가 하이 레벨로 되어 있을 때에, 제3 노드(N3)의 전위를 VDD 전위를 향해 변화시킨다.

본 변형예에 따르면, 통상 동작 기간 중, 제3 노드(N3)의 전위가 확실하게 하이 레벨로 유지된다. 이에 의해, 각 단 구성 회로에서, 전단으로부터 공급되는 타단 제어 신호(Z)(n-1)의 노이즈의 영향이 확실하게 억제되어, 회로 동작의 안정성이 향상된다.

<2.3.4 기타 변형예>

단 구성 회로에 대해서는, 도 18에 나타낸 제2 실시 형태에서의 구성 요소 외에, 도 1에 나타낸 제1 실시 형태에서의 구성 요소 중의 박막 트랜지스터(M9)를 구비한 구성으로 해도 된다. 이에 의해, 시점 t2(도 12 참조)에서, 제3 노드(N3)의 전위가 보다 신속하게 상승된다.

<3. 제3 실시 형태>

<3.1 단 구성 회로의 구성>

도 26은, 본 발명의 제3 실시 형태에서의 단 구성 회로의 구성을 도시하는 회로도다. 또한, 액정 표시 장치의 전체 구성 및 동작, 게이트 드라이버의 구성 및 동작에 대해서는, 상기 제1 실시 형태와 마찬가지이므로 설명을 생략한다.

도 26에 도시한 바와 같이, 이 단 구성 회로는, 15개의 박막 트랜지스터(M1 내지 M8, M9 내지 M16)와, 2개의 캐패시터(C1, C2)를 구비하고 있다. 또한, 이 단 구성 회로는, 하이 레벨의 직류 전원 전위(VDD)용의 입력 단자 및 로우 레벨의 직류 전원 전위(VSS)용의 입력 단자 외에, 5개의 입력 단자(41 내지 44, 49)와 2개의 출력 단자(51, 52)를 갖고 있다. 여기서, 제2 클럭(CKB)을 수취하는 입력 단자에는 부호 42를 붙이고 있다. 이하, 주로 상기 제1 실시 형태와 다른 점에 대해서 설명한다.

다음으로, 이 단 구성 회로 내에서의 구성 요소간의 접속 관계에 대해서 설명한다. 박막 트랜지스터(M10)의 소스 단자, 박막 트랜지스터(M11)의 드레인 단자, 박막 트랜지스터(M12)의 게이트 단자, 박막 트랜지스터(M13)의 소스 단자, 박막 트랜지스터(M14)의 드레인 단자, 및 캐패시터(C2)의 타단은, 제3 노드(N3)를 통해 서로 접속되어 있다. 박막 트랜지스터(M14)의 소스 단자, 박막 트랜지스터(M15)의 드레인 단자, 및 박막 트랜지스터(M16)의 게이트 단자는 서로 접속되어 있다. 또한, 이들이 서로 접속되어 있는 영역(배선)을 편의상 "제4 노드"라고 한다. 제4 노드에는 부호 N4를 붙이고 있다.

박막 트랜지스터(M10)에 대해서는, 게이트 단자는 입력 단자(41)에 접속되고, 드레인 단자는 직류 전원 전위(VDD)용의 입력 단자에 접속되고, 소스 단자는 제3 노드(N3)에 접속되어 있다. 박막 트랜지스터(M11)에 대해서는, 게이트 단자는 입력 단자(44)에 접속되고, 드레인 단자는 제3 노드(N3)에 접속되고, 소스 단자는 직류 전원 전위(VSS)용의 입력 단자에 접속되어 있다. 박막 트랜지스터(M12)에 대해서는, 게이트 단자는 제3 노드(N3)에 접속되고, 드레인 단자는 입력 단자(44)에 접속되고, 소스 단자는 직류 전원 전위(VSS)용의 입력 단자에 접속되어 있다. 박막 트랜지스터(M13)에 대해서는, 게이트 단자는 입력 단자(49)에 접속되고, 드레인 단자는 직류 전원 전위(VDD)용의 입력 단자에 접속되고, 소스 단자는 제3 노드(N3)에 접속되어 있다. 박막 트랜지스터(M14)에 대해서는, 게이트 단자는 입력 단자(42)에 접속되고, 드레인 단자는 제3 노드(N3)에 접속되고, 소스 단자는 제4 노드(N4)에 접속되어 있다. 박막 트랜지스터(M15)에 대해서는, 게이트 단자는 입력 단자(43)에 접속되고, 드레인 단자는 제4 노드(N4)에 접속되고, 소스 단자는 직류 전원 전위(VSS)용의 입력 단자에 접속되어 있다. 박막 트랜지스터(M16)에 대해서는, 게이트 단자는 제4 노드(N4)에 접속되고, 드레인 단자는 출력 단자(51)에 접속되고, 소스 단자는 직류 전원 전위(VSS)용의 입력 단자에 접속되어 있다. 또한, 박막 트랜지스터(M15)의 게이트 단자는 제1 노드(N1)에 접속되어 있어도 좋다.

다음으로, 각 구성 요소의 이 단 구성 회로에서의 기능에 대해서 설명한다. 박막 트랜지스터(M10)는, 제1 클럭(CKA)이 하이 레벨로 되어 있을 때에, 제3 노드(N3)의 전위를 VDD 전위를 향해 변화시킨다. 박막 트랜지스터(M11)는, 제2 세트 신호(S2)가 하이 레벨로 되어 있을 때에, 제3 노드(N3)의 전위를 VSS 전위를 향해 변화시킨다. 박막 트랜지스터(M12)는, 제3 노드(N3)의 전위가 하이 레벨로 되어 있을 때에, 입력 단자(44)의 전위를 VSS 전위를 향해 변화시킨다. 박막 트랜지스터(M13)는, 리셋 신호(R)가 하이 레벨로 되어 있을 때에, 제3 노드(N3)의 전위를 VDD 전위를 향해 변화시킨다. 박막 트랜지스터(M14)는, 제2 클럭(CKB)이 하이 레벨로 되어 있을 때에, 제3 노드(N3)-제4 노드(N4) 사이에서 전하를 이동시킨다. 박막 트랜지스터(M15)는, 제1 세트 신호(S1)가 하이 레벨로 되어 있을 때에, 제4 노드(N4)의 전위를 VSS 전위를 향해 변화시킨다. 박막 트랜지스터(M16)는, 제4 노드(N4)의 전위가 하이 레벨로 되어 있을 때에, 출력 단자(51)의 전위를 VSS 전위를 향해 변화시킨다.

또한, 본 실시 형태에서는, 박막 트랜지스터(M10)에 의해 제1의 제3 노드 턴 온용 스위칭 소자가 실현되고, 박막 트랜지스터(M11)에 의해 제3 노드 턴 오프용 스위칭 소자가 실현되고, 박막 트랜지스터(M12)에 의해 제2 노드 세트 신호 턴 오프용 스위칭 소자가 실현되고, 박막 트랜지스터(M13)에 의해 제2의 제3 노드 턴 온용 스위칭 소자가 실현되고, 박막 트랜지스터(M14)에 의해 제4노드 제어용 스위칭 소자가 실현되고, 박막 트랜지스터(M15)에 의해 제4 노드 턴 오프용 스위칭 소자가 실현되고, 박막 트랜지스터(M16)에 의해 제2의 제1 출력 노드 턴 오프용 스위칭 소자가 실현되어 있다.

<3.2 단 구성 회로의 동작>

다음으로, 도 26 및 도 27을 참조하면서, 본 실시 형태에서의 단 구성 회로의 동작에 대해 설명한다. 여기에서는, n단째의 단 구성 회로에 주목한다. 시점 t0 이전의 기간에는, 제1 노드(N1)의 전위, 제2 노드(N2)의 전위, 주사 신호(GOUT)의 전위(출력 단자(51)의 전위), 및 타단 제어 신호(Z)의 전위(출력 단자(52)의 전위)는 로우 레벨로 유지되고, 제3 노드(N3)의 전위 및 제4 노드(N4)의 전위는 하이 레벨로 유지되어 있다.

시점 t0이 되면, 제1 세트 신호(S1)가 로우 레벨에서 하이 레벨로 변화한다. 이에 의해, 박막 트랜지스터(M1, M3, 및 M15)는 온 상태가 된다. 박막 트랜지스터(M1)가 온 상태로 됨으로써 제1 노드(N1)의 전위는 상승하고, 박막 트랜지스터(M3)가 온 상태로 됨으로써 제2 노드(N2)의 전위는 VSS 전위로 인입된다. 그 결과, 캐패시터(C1)가 충전된다. 또한, 박막 트랜지스터(M15)가 온 상태로 됨으로써 제4 노드(N4)의 전위는 VSS 전위로 인입된다. 또한, 제1 노드(N1)의 전위가 상승함으로써 박막 트랜지스터(M7)는 온 상태가 되어, 주사 신호(GOUT)의 전위가 상승된다.

시점 t1이 되면, 제2 세트 신호(S2)가 로우 레벨에서 하이 레벨로 변화한다. 이에 의해, 박막 트랜지스터(M2, M11)는 온 상태가 된다. 박막 트랜지스터(M11)가 온 상태로 됨으로써, 제3 노드(N3)의 전위가 저하된다. 또한, 시점 t1에는, 제1 세트 신호(S1)가 하이 레벨에서 로우 레벨로 변화한다. 이에 의해, 박막 트랜지스터(M1, M3, 및 M15)는 오프 상태가 된다. 박막 트랜지스터(M2)가 온 상태이면서 박막 트랜지스터(M3)가 오프 상태로 됨으로써, 제2 노드(N2)의 전위가 상승된다. 이때, 박막 트랜지스터(M1)는 오프 상태로 되고 제1 노드(N1)는 플로팅 상태가 되어 있으므로, 제2 노드(N2)의 전위의 상승에 따라 캐패시터(C1)를 통해 제1 노드(N1)의 전위가 상승된다(제1 노드(N1)가 부트스트랩된다). 그 결과, 주사 신호(GOUT)의 전위는 더욱 상승된다. 또한, 시점 t1에는, 제2 클럭(CKB)이 로우 레벨에서 하이 레벨로 변화한다. 이에 의해, 박막 트랜지스터(M14)는 온 상태가 된다. 이때, 제3 노드(N3)의 전위는 로우 레벨로 되어 있으므로, 제4 노드(N4)의 전위는 로우 레벨로 유지된다. 또한, 시점 t1부터 시점 t2까지의 기간에는, 제2 노드(N2)의 전위가 하이 레벨이 되고 박막 트랜지스터(M6)가 온 상태로 되지만, 제1 클럭(CKA)이 로우 레벨로 되어 있으므로, 타단 제어 신호(Z)의 전위는 로우 레벨로 유지된다.

시점 t2가 되면, 제2 세트 신호(S2)가 하이 레벨에서 로우 레벨로 변화한다. 이에 의해, 박막 트랜지스터(M2)는 오프 상태로 되고, 제2 노드(N2)는 플로팅 상태가 된다. 또한, 시점 t2에는, 제1 클럭(CKA)이 로우 레벨에서 하이 레벨로 변화한다. 이에 의해, 박막 트랜지스터(M10)는 온 상태로 되고, 제3 노드(N3)의 전위가 상승된다. 제1 노드(N1) 및 제2 노드(N2)는 플로팅 상태로 되어 있으므로, 제3 노드(N3)의 전위의 상승에 따라 캐패시터(C2)를 통해 제2 노드(N2)의 전위가 상승하고, 제2 노드(N2)의 전위의 상승에 따라 캐패시터(C1)를 통해 제1 노드(N1)의 전위가 상승된다(제1 노드(N1)가 부트스트랩된다). 이에 의해, 제1 노드(N1)의 전위는 VDD 전위보다 높아져서, 주사 신호(GOUT)의 전위가 VDD 전위로까지 높아진다. 또한, 박막 트랜지스터(M6)가 온 상태이면서 제1 클럭(CKA)이 하이 레벨로 되어 있으므로, 제1 클럭(CKA)의 전위가 출력 단자(52)에 공급된다. 이에 의해, 타단 제어 신호(Z)의 전위가 하이 레벨이 된다. 또한, 시점 t2부터 시점 t3까지의 기간에는, 제2 클럭(CKB)은 로우 레벨로 되어 있으므로, 박막 트랜지스터(M14)는 오프 상태로 되고, 제4 노드(N4)의 전위는 로우 레벨로 유지된다.

시점 t3이 되면, 제1 클럭(CKA)이 하이 레벨에서 로우 레벨로 변화한다. 이에 의해, 입력 단자(41)의 전위의 저하와 함께 타단 제어 신호(Z)의 전위는 저하된다. 또한, 시점 t3에는, 리셋 신호(R)가 로우 레벨에서 하이 레벨로 변화한다. 이에 의해, 박막 트랜지스터(M4, M5, M8, 및 M13)가 온 상태로 된다. 박막 트랜지스터(M4)가 온 상태로 됨으로써 제1 노드(N1)의 전위는 로우 레벨로 되고, 박막 트랜지스터(M5)가 온 상태로 됨으로써 제2 노드(N2)의 전위는 로우 레벨로 되고, 박막 트랜지스터(M8)가 온 상태로 됨으로써 주사 신호(GOUT)의 전위가 로우 레벨로 된다. 또한, 박막 트랜지스터(M13)가 온 상태로 됨으로써 제3 노드(N3)의 전위가 하이 레벨이 된다. 이때, 제2 클럭(CKB)은 하이 레벨로 되어 있으므로, 박막 트랜지스터(M14)는 온 상태로 되어, 제3 노드(N3)에서 제4 노드(N4)로 전하가 공급된다. 이에 의해, 제4 노드(N4)의 전위는 하이 레벨이 된다.

시점 t4 이후의 기간에는, 시점 t0 이전의 기간과 마찬가지로, 제1 노드(N1)의 전위, 제2 노드(N2)의 전위, 주사 신호(GOUT)의 전위(출력 단자(51)의 전위), 및 타단 제어 신호(Z)의 전위(출력 단자(52)의 전위)는 로우 레벨로 유지되고, 제3 노드(N3)의 전위 및 제4 노드(N4)의 전위는 하이 레벨로 유지된다.

그런데, 시점 t1 이전의 기간 및 시점 t2 이후의 기간 중 제2 클럭(CKB)이 하이 레벨로 되어 있는 기간에는, 박막 트랜지스터(M14)가 온 상태로 됨으로써 제3 노드(N3)에서 제4 노드(N4)로 전하가 공급된다.

<3.3 효과>

본 실시 형태에서는, 제4 노드(N4)의 전위가 하이 레벨로 되어 있을 때에, 박막 트랜지스터(M16)는 온 상태가 되고, 주사 신호(GOUT)의 전위가 VSS 전위로 인입된다. 여기서, 기입 동작 기간인 시점 t0부터 시점 t3까지의 기간에는, 박막 트랜지스터(M16)가 오프 상태로 되도록, 제4 노드(N4)의 전위는 로우 레벨로 유지되어야 한다. 시점 t3에 제4 노드(N4)의 전위를 상승시키기 위한 구성에 관해서, 후단의 단 구성 회로로부터 출력되는 타단 제어 신호(Z)(n+1)를 이용할 수 있다. 그러나, 박막 트랜지스터에서 전류의 리크가 생기면, 통상 동작 기간 중에 제4 노드(N4)의 전위가 저하되어, 회로 동작이 불안정해진다. 이 점, 본 실시 형태에 따르면, 제2 클럭(CKB)이 하이 레벨로 될 때마다, 제3 노드(N3)에서 제4 노드(N4)로 전하가 공급된다. 따라서, 통상 동작 기간 중, 제4 노드(N4)의 전위는 확실하게 하이 레벨로 유지된다. 이상으로부터, 간이한 구성으로, 통상 동작 기간 중에서의 주사 신호(GOUT)에 관한 노이즈의 발생이 억제된다.

<4. 제4 실시 형태>

<4.1 단 구성 회로의 구성>

도 28은, 본 발명의 제4 실시 형태에서의 단 구성 회로의 구성을 도시하는 회로도다. 도 28에 도시한 바와 같이, 이 단 구성 회로는, 13개의 박막 트랜지스터(M1, M2(1) 내지 M2(3), M3(1) 내지 M3(3), M4 내지 M9)와, 4개의 캐패시터(C1(1) 내지 C1(3), C2)를 구비하고 있다. 또한, 이 단 구성 회로는, 하이 레벨의 직류 전원 전위(VDD)용의 입력 단자 및 로우 레벨의 직류 전원 전위(VSS)용의 입력 단자 외에, 6개의 입력 단자(41, 43 내지 46, 49)와 2개의 출력 단자(51, 52)를 갖고 있다. 이하, 주로 상기 제1 실시 형태와 다른 점에 대해서 설명한다.

본 실시 형태에서는, 입력 단자(43)에는 4단 전의 단 구성 회로로부터 출력되는 타단 제어 신호(Z)(n-4)가 세트 신호(S1)로서 공급되고, 입력 단자(44)에는 3단 전의 단 구성 회로로부터 출력되는 타단 제어 신호(Z)(n-3)가 세트 신호(S21)로서 공급되고, 입력 단자(45)에는 전전 단의 단 구성 회로로부터 출력되는 타단 제어 신호(Z)(n-2)가 세트 신호(S22)로서 공급되고, 입력 단자(46)에는 전단의 단 구성 회로로부터 출력되는 타단 제어 신호(Z)(n-1)가 세트 신호(S23)로서 공급된다. 또한, 세트 신호(S1)에 의해 제1 노드 세트 신호가 실현되고, 세트 신호(S23)에 의해 제2 노드 세트 신호가 실현되고, 세트 신호(S21 내지 S23)에 의해 노드 영역 세트 신호가 실현되어 있다.

다음으로, 이 단 구성 회로 내에서의 구성 요소간의 접속 관계에 대해서 설명한다. 박막 트랜지스터(M1)의 소스 단자, 박막 트랜지스터(M4)의 드레인 단자, 박막 트랜지스터(M7)의 게이트 단자, 및 캐패시터(C1)(1)의 일단은 제1 노드(N1)를 통해 서로 접속되어 있다. 박막 트랜지스터(M2)(1)의 소스 단자, 박막 트랜지스터(M3)(1)의 드레인 단자, 캐패시터(C1)(1)의 타단, 및 캐패시터(C1)(2)의 일단은 노드(N2)(1)를 통해 서로 접속되어 있다. 박막 트랜지스터(M2)(2)의 소스 단자, 박막 트랜지스터(M3)(2)의 드레인 단자, 캐패시터(C1)(2)의 타단, 및 캐패시터(C1)(3)의 일단은 노드(N2)(2)를 통해 서로 접속되어 있다. 박막 트랜지스터(M2)(3)의 소스 단자, 박막 트랜지스터(M3)(3)의 드레인 단자, 박막 트랜지스터(M5)의 드레인 단자, 박막 트랜지스터(M6)의 게이트 단자, 박막 트랜지스터(M9)의 게이트 단자, 캐패시터(C1)(3)의 타단, 및 캐패시터(C2)의 일단은 노드(N2)(3)를 통해 서로 접속되어 있다. 또한, 본 실시 형태에서는, 노드(N2)(3)에 의해 제2 노드가 실현되고, 노드(N2(1) 내지 N2(3))에 의해 노드 영역이 실현되고, 캐패시터(C1(1) 내지 C1(3))에 의해 제1 전위차 유지부가 실현되어 있다.

박막 트랜지스터(M2)(1)에 대해서는, 게이트 단자는 입력 단자(44)에 접속되고, 드레인 단자는 직류 전원 전위(VDD)용의 입력 단자에 접속되고, 소스 단자는 노드(N2)(1)에 접속되어 있다. 박막 트랜지스터(M3)(1)에 대해서는, 게이트 단자는 입력 단자(43)에 접속되고, 드레인 단자는 노드(N2)(1)에 접속되고, 소스 단자는 직류 전원 전위(VSS)용의 입력 단자에 접속되어 있다. 박막 트랜지스터(M2)(2)에 대해서는, 게이트 단자는 입력 단자(45)에 접속되고, 드레인 단자는 직류 전원 전위(VDD)용의 입력 단자에 접속되고, 소스 단자는 노드(N2)(2)에 접속되어 있다. 박막 트랜지스터(M3)(2)에 대해서는, 게이트 단자는 입력 단자(44)에 접속되고, 드레인 단자는 노드(N2)(2)에 접속되고, 소스 단자는 직류 전원 전위(VSS)용의 입력 단자에 접속되어 있다. 박막 트랜지스터(M2)(3)에 대해서는, 게이트 단자는 입력 단자(46)에 접속되고, 드레인 단자는 직류 전원 전위(VDD)용의 입력 단자에 접속되고, 소스 단자는 노드(N2)(3)에 접속되어 있다. 박막 트랜지스터(M3)(3)에 대해서는, 게이트 단자는 입력 단자(45)에 접속되고, 드레인 단자는 노드(N2)(3)에 접속되고, 소스 단자는 직류 전원 전위(VSS)용의 입력 단자에 접속되어 있다. 박막 트랜지스터(M5)에 대해서는, 게이트 단자는 입력 단자(49)에 접속되고, 드레인 단자는 노드(N2)(3)에 접속되고, 소스 단자는 직류 전원 전위(VSS)용의 입력 단자에 접속되어 있다. 박막 트랜지스터(M6)에 대해서는, 게이트 단자는 노드(N2)(3)에 접속되고, 드레인 단자는 입력 단자(41)에 접속되고, 소스 단자는 출력 단자(52)에 접속되어 있다. 박막 트랜지스터(M9)에 대해서는, 게이트 단자는 노드(N2)(3)에 접속되고, 드레인 단자는 입력 단자(41)에 접속되고, 소스 단자는 제3 노드(N3)에 접속되어 있다. 캐패시터(C1)(1)에 대해서는, 일단은 제1 노드(N1)에 접속되고, 타단은 노드(N2)(1)에 접속되어 있다. 캐패시터(C1)(2)에 대해서는, 일단은 노드(N2)(1)에 접속되고, 타단은 노드(N2)(2)에 접속되어 있다. 캐패시터(C1)(3)에 대해서는, 일단은 노드(N2)(2)에 접속되고, 타단은 노드(N2)(3)에 접속되어 있다. 캐패시터(C2)에 대해서는, 일단은 노드(N2)(3)에 접속되고, 타단은 제3 노드(N3)에 접속되어 있다.

다음으로, 각 구성 요소의 이 단 구성 회로에서의 기능에 대해서 설명한다. 박막 트랜지스터(M2)(1)는, 세트 신호(S21)가 하이 레벨로 되어 있을 때에, 노드(N2)(1)의 전위를 VDD 전위를 향해 변화시킨다. 박막 트랜지스터(M2)(2)는, 세트 신호(S22)가 하이 레벨로 되어 있을 때에, 노드(N2)(2)의 전위를 VDD 전위를 향해 변화시킨다. 박막 트랜지스터(M2)(3)는, 세트 신호(S23)가 하이 레벨로 되어 있을 때에, 노드(N2)(3)의 전위를 VDD 전위를 향해 변화시킨다. 박막 트랜지스터(M3)(1)는, 세트 신호(S1)가 하이 레벨로 되어 있을 때에, 노드(N2)(1)의 전위를 VSS 전위를 향해 변화시킨다. 박막 트랜지스터(M3)(2)는, 세트 신호(S21)가 하이 레벨로 되어 있을 때에, 노드(N2)(2)의 전위를 VSS 전위를 향해 변화시킨다. 박막 트랜지스터(M3)(3)는, 세트 신호(S22)가 하이 레벨로 되어 있을 때에, 노드(N2)(3)의 전위를 VSS 전위를 향해 변화시킨다. 박막 트랜지스터(M5)는, 리셋 신호(R)가 하이 레벨로 되어 있을 때에, 노드(N2)(3)의 전위를 VSS 전위를 향해 변화시킨다. 박막 트랜지스터(M6)는, 노드(N2)(3)의 전위가 하이 레벨로 되어 있을 때에, 제1 클럭(CKA)의 전위를 출력 단자(52)에 부여한다. 박막 트랜지스터(M9)는, 노드(N2)(3)의 전위가 하이 레벨로 되어 있을 때에, 제1 클럭(CKA)의 전위를 제3 노드(N3)에 부여한다. 캐패시터(C1)(1)는, 노드(N2)(1)의 전위의 상승에 따라 제1 노드(N1)의 전위를 상승시키도록 기능한다. 캐패시터(C1)(2)는, 노드(N2)(2)의 전위의 상승에 따라 노드(N2)(1)의 전위를 상승시키도록 기능한다. 캐패시터(C1)(3)는, 노드(N2)(3)의 전위의 상승에 따라 노드(N2)(2)의 전위를 상승시키도록 기능한다. 캐패시터(C2)는, 제3 노드(N3)의 전위의 상승에 따라 노드(N2)(3)의 전위를 상승시키도록 기능한다. 즉, 캐패시터(C1(1) 내지 C1(3), C2)는 부트스트랩 용량으로서 기능한다.

<4.2 단 구성 회로의 동작>

다음으로, 도 28 및 도 29를 참조하면서, 본 실시 형태에서의 단 구성 회로의 동작에 대해서 설명한다. 시점 t0 이전의 기간 및 시점 t6 이후의 기간에는, 제1 노드(N1)의 전위, 노드(N2)(3)의 전위, 주사 신호(GOUT)의 전위(출력 단자(51)의 전위), 및 타단 제어 신호(Z)의 전위(출력 단자(52)의 전위)는 로우 레벨로 유지되고, 노드(N2)(1)의 전위 및 노드(N2)(2)의 전위는 하이 레벨로 유지되어 있다.

시점 t0이 되면, 세트 신호(S1)가 로우 레벨에서 하이 레벨로 변화한다. 이에 의해, 박막 트랜지스터(M1, M3)(1)는 온 상태가 된다. 박막 트랜지스터(M1)가 온 상태로 됨으로써 제1 노드(N1)의 전위는 상승하고, 박막 트랜지스터(M3)(1)가 온 상태로 됨으로써 노드(N2)(1)의 전위는 VSS 전위로 인입된다. 그 결과, 캐패시터(C1)(1)가 충전된다. 또한, 제1 노드(N1)의 전위가 상승함으로써 박막 트랜지스터(M7)는 온 상태로 되고, 주사 신호(GOUT)의 전위가 상승된다.

시점 t1이 되면, 세트 신호(S21)가 로우 레벨에서 하이 레벨로 변화한다. 이에 의해, 박막 트랜지스터(M2(1), M3(2))는 온 상태로 된다. 또한, 시점 t1에는, 세트 신호(S1)가 하이 레벨에서 로우 레벨로 변화한다. 이에 의해, 박막 트랜지스터(M1, M3)(1)는 오프 상태가 된다. 박막 트랜지스터(M2)(1)가 온 상태이면서 박막 트랜지스터(M3)(1)가 오프 상태로 됨으로써, 노드(N2)(1)의 전위가 상승된다. 이때, 박막 트랜지스터(M1)는 오프 상태가 되고 제1 노드(N1)는 플로팅 상태로 되어 있으므로, 노드(N2)(1)의 전위의 상승에 따라 캐패시터(C1)(1)를 통해 제1 노드(N1)의 전위가 상승된다(제1 노드(N1)가 부트스트랩된다). 그 결과, 주사 신호(GOUT)의 전위는 더욱 상승된다.

시점 t2가 되면, 세트 신호(S22)가 로우 레벨에서 하이 레벨로 변화한다. 이에 의해, 박막 트랜지스터(M2(2), M3(3))는 온 상태로 된다. 또한, 시점 t2에는, 세트 신호(S21)가 하이 레벨에서 로우 레벨로 변화한다. 이에 의해, 박막 트랜지스터(M2(1), M3(2))는 오프 상태로 된다. 박막 트랜지스터(M2)(2)가 온 상태이면서 박막 트랜지스터(M3)(2)가 오프 상태로 됨으로써, 노드(N2)(2)의 전위가 상승된다. 이때, 제1 노드(N1) 및 노드(N2)(1)는 플로팅 상태로 되어 있으므로, 노드(N2)(2)의 전위의 상승에 따라 캐패시터(C1(2), C1(1))를 통해 제1 노드(N1)의 전위가 상승된다(제1 노드(N1)가 부트스트랩된다). 그 결과, 주사 신호(GOUT)의 전위는 더욱 상승된다.

시점 t3이 되면, 세트 신호(S23)가 로우 레벨에서 하이 레벨로 변화한다. 이에 의해, 박막 트랜지스터(M2)(3)는 온 상태로 된다. 또한, 시점 t3에는, 세트 신호(S22)가 하이 레벨에서 로우 레벨로 변화한다. 이에 의해, 박막 트랜지스터(M2(2), M3(3))는 오프 상태로 된다. 박막 트랜지스터(M2)(3)가 온 상태이면서 박막 트랜지스터(M3)(3)가 오프 상태로 됨으로써, 노드(N2)(3)의 전위가 상승된다. 이때, 제1 노드(N1), 노드(N2)(1), 및 노드(N2)(2)는 플로팅 상태로 되어 있으므로, 노드(N2)(3)의 전위의 상승에 따라 캐패시터(C1(3), C1(2), 및 C1(1))를 통해 제1 노드(N1)의 전위가 상승된다(제1 노드(N1)가 부트스트랩된다). 그 결과, 주사 신호(GOUT)의 전위는 더욱 상승된다. 또한, 시점 t3부터 시점 t4까지의 기간에는, 노드(N2)(3)가 하이 레벨이 되어 박막 트랜지스터(M6, M9)가 온 상태로 되지만, 제1 클럭(CKA)이 로우 레벨로 되어 있으므로, 제3 노드(N3)의 전위 및 타단 제어 신호(Z)의 전위는 로우 레벨로 유지된다.

시점 t4가 되면, 세트 신호(S23)가 하이 레벨에서 로우 레벨로 변화한다. 이에 의해, 박막 트랜지스터(M2)(3)는 오프 상태로 되고, 노드(N2)(3)는 플로팅 상태가 된다. 또한, 시점 t4에는, 제1 클럭(CKA)이 로우 레벨에서 하이 레벨로 변화한다. 이때, 박막 트랜지스터(M9)는 온 상태로 되어 있으므로, 제3 노드(N3)의 전위는 상승된다. 제1 노드(N1), 노드(N2(1) 내지 N2(3))는 플로팅 상태로 되어 있으므로, 제3 노드(N3)의 전위의 상승에 따라 캐패시터(C2, C1(3), C1(2), 및 C1(1))를 통해 제1 노드(N1)의 전위가 상승된다(제1 노드(N1)가 부트스트랩된다). 이에 의해, 제1 노드(N1)의 전위는 VDD 전위보다 높아져서, 주사 신호(GOUT)의 전위가 VDD 전위로까지 높아진다. 또한, 박막 트랜지스터(M6)가 온 상태이면서 제1 클럭(CKA)이 하이 레벨로 되어 있으므로, 제1 클럭(CKA)의 전위가 출력 단자(52)에 공급된다. 이에 의해, 타단 제어 신호(Z)의 전위가 하이 레벨이 된다.

시점 t5가 되면, 제1 클럭(CKA)이 하이 레벨에서 로우 레벨로 변화한다. 이에 의해, 입력 단자(41)의 전위의 저하와 함께 타단 제어 신호(Z)의 전위는 저하된다. 또한, 시점 t5에는, 리셋 신호(R)가 로우 레벨에서 하이 레벨로 변화한다. 이에 의해, 박막 트랜지스터(M4, M5, 및 M8)가 온 상태로 된다. 박막 트랜지스터(M4)가 온 상태로 됨으로써 제1 노드(N1)의 전위는 로우 레벨로 되고, 박막 트랜지스터(M5)가 온 상태로 됨으로써 노드(N2)(3)의 전위는 로우 레벨로 되고, 박막 트랜지스터(M8)가 온 상태로 됨으로써 주사 신호(GOUT)의 전위가 로우 레벨로 된다. 시점 t6 이후의 기간에는, 제1 노드(N1)의 전위, 노드(N2)(3)의 전위, 주사 신호(GOUT)의 전위(출력 단자(51)의 전위), 및 타단 제어 신호(Z)의 전위(출력 단자(52)의 전위)는 로우 레벨로 유지되고, 노드(N2)(1)의 전위 및 노드(N2)(2)의 전위는 하이 레벨로 유지된다.

<4.3 효과>

본 실시 형태에 따르면, 제1 노드(N1)의 전위는, 세트 신호(S1)에 기초해서 상승된 후, 부트스트랩에 의해 4회 상승된다. 이 때문에, 클럭 신호(여기서는 제1 클럭(CKA))에 관해서, 보다 작은 진폭으로, 각 게이트 버스 라인(GL1 내지 GLi)에 인가되어야 할 주사 신호(GOUT(1) 내지 GOUT(i))의 전위를 충분히 높이는 것이 가능하게 된다. 이에 의해, 본 충전 기간에 게이트 버스 라인에 인가되는 전압을 종래보다 저하시키지 않고, 시프트 레지스터(410)에서의 소비 전력을 종래보다 현저하게 저감시키는 것이 가능하게 된다.

<4.4 변형예>

<4.4.1 제1 변형예>

도 30은, 상기 제4 실시 형태의 제1 변형예에서의 단 구성 회로의 구성을 도시하는 회로도다. 본 변형예에서는, 단 구성 회로에는, 제4 실시 형태에서의 박막 트랜지스터(M5)(도 28 참조) 대신에, 박막 트랜지스터(M5(1) 내지 M5(3))가 설치되어 있다. 박막 트랜지스터(M5(1) 내지 M5(3))에 대해서는, 게이트 단자는 입력 단자(49)에 접속되고, 소스 단자는 직류 전원 전위(VSS)용의 입력 단자에 접속되어 있다. 또한, 박막 트랜지스터(M5)(1)의 드레인 단자는 노드(N2)(1)에 접속되고, 박막 트랜지스터(M5)(2)의 드레인 단자는 노드(N2)(2)에 접속되고, 박막 트랜지스터(M5)(3)의 드레인 단자는 노드(N2)(3)에 접속되어 있다.

도 31은, 본 변형예에서, 단 구성 회로의 동작에 대해서 설명하기 위한 신호 파형 도면이다. 본 변형예에서는, 시점 t5에 리셋 신호(R)가 로우 레벨에서 하이 레벨로 변화하면, 박막 트랜지스터(M5(1) 내지 M5(3))는 온 상태가 된다. 이에 의해, 노드(N2(1) 내지 N2(3))의 전위는 로우 레벨이 된다. 이렇게 하여, 통상 동작 기간 중, 노드(N2(1) 내지 N2(3))의 전위는 로우 레벨로 유지된다. 그 결과, 통상 동작 기간에서의 박막 트랜지스터(M2(1) 내지 M2(3))의 게이트-소스 간의 전압이 작아져서, 박막 트랜지스터(M2(1) 내지 M2(3))의 열화가 억제된다. 이에 의해, 회로 동작의 안정성을 높일 수 있다.

<4.4.2 제2 변형예>

도 32는, 상기 제4 실시 형태의 제2 변형예에서의 단 구성 회로의 구성을 도시하는 회로도다. 도 30에 나타낸 제1 변형예에서는, 박막 트랜지스터(M5(1) 내지 M5(3))의 소스 단자는 직류 전원 전위(VSS)용의 입력 단자에 접속되어 있었지만, 본 변형예에서는, 박막 트랜지스터(M5)(1)의 소스 단자는 노드(N2)(2)에 접속되고, 박막 트랜지스터(M5)(2)의 소스 단자는 노드(N2)(3)에 접속되고, 박막 트랜지스터(M5)(3)의 소스 단자는 출력 단자(52)에 접속되어 있다. 또한, 박막 트랜지스터(M4)의 소스 단자는 노드(N2)(1)에 접속되어 있다. 또한, 본 변형예에서는, 게이트 단자가 입력 단자(49)에 접속되고, 드레인 단자가 출력 단자(52)에 접속되고, 소스 단자가 직류 전원 전위(VSS)용의 입력 단자에 접속된 박막 트랜지스터(M17)가 설치되어 있다.

본 변형예에 따르면, 상기 제1 실시 형태의 제4 변형예와 마찬가지로, 박막 트랜지스터(M4) 및 박막 트랜지스터(M5(1) 내지 M5(3))의 드레인-소스 간의 전압이 저감된다. 이에 의해, 기입 동작 기간에서, 박막 트랜지스터(M4, M5(1) 내지 M5(3))를 통한 전하의 유출이 억제된다. 그 결과, 제1 노드(N1)의 전위 및 노드(N2(1) 내지 N3(3))의 전위가 기입 동작 기간 중에 저하되는 것이 억제되어, 회로 동작의 안정성을 높일 수 있다.

<4.4.3 기타 변형예>

상기 제4 실시 형태에서는 기입 동작 기간 중에 제1 노드(N1)의 전위가 부트스트랩에 의해 4회 상승하는 예를 들어서 설명하고 있지만, 본 발명은 이것에 한정되지 않는다. 제1 노드(N1)의 전위가 부트스트랩에 의해 3회 상승하도록 해도 좋고, 5회 이상 상승하도록 해도 된다. 이것에 관해서, m을 1 이상의 정수로 하고, 단 구성 회로에 박막 트랜지스터(M2(1) 내지 M2(m), M3(1) 내지 M3(m)), 캐패시터(C1(1) 내지 C1(m)), 및 노드(N2(1) 내지 N2(m))를 구비하는 구성으로 하면 된다. 여기서, "m=1"이라고 하면, 상기 제1 실시 형태에 상당하는 구성이 된다. 또한, "m=3"이라고 하면, 상기 제4 실시 형태에 상당하는 구성이 된다.

<5. 세트 신호 생성 회로>

상기 각 실시 형태에서는, 시프트 레지스터(410)는 표시 제어 회로(200)로부터 보내지는 게이트 스타트 펄스 신호(GSP)에 기초해서 동작을 개시하고 있다. 이것에 관해서, 예를 들면 제1 실시 형태에서는, 제1 게이트 스타트 펄스 신호(GSP1)가 1단째의 제1 세트 신호(S1)로서 공급되고, 제2 게이트 스타트 펄스 신호(GSP2)가 1단째의 제2 세트 신호(S2) 및 2단째의 제1 세트 신호(S1)로서 공급되고 있다. 즉, 상기 각 실시 형태에서는, 게이트 스타트 펄스 신호(GSP)로서 2개 이상의 신호가 표시 제어 회로(200)에서 게이트 드라이버(400)로 보내질 필요가 있다. 따라서, 이하, 시프트 레지스터의 최상단(1단째보다 전의 단)에 세트 신호를 생성하는 회로(이하, "세트 신호 생성 회로"라고 함)를 설치하는 구성에 대해서 설명한다. 본 구성을 채용하면, 표시 제어 회로(200)에서 게이트 드라이버(400)로는 게이트 스타트 펄스 신호(GSP)로서 1개의 신호가 보내지면 된다.

도 33은, 세트 신호 생성 회로(SR)(0)를 구비한 시프트 레지스터(411)의 구성을 도시하는 블록도다. 세트 신호 생성 회로(SR)(0)에는, 제1 클럭(CKA)을 수취하기 위한 입력 단자와, 제2 클럭(CKB)을 수취하기 위한 입력 단자와, 하이 레벨의 직류 전원 전위(VDD)를 수취하기 위한 입력 단자와, 로우 레벨의 직류 전원 전위(VSS)를 수취하기 위한 입력 단자와, 게이트 스타트 펄스 신호(GSP)를 수취하기 위한 입력 단자와, 리셋 신호(R)를 수취하기 위한 입력 단자와, 신호(SOUT)를 출력하기 위한 출력 단자가 설치되어 있다.

도 34는, 세트 신호 생성 회로의 상세한 구성을 도시하는 회로도다. 도 34에 도시한 바와 같이, 세트 신호 생성 회로는, 3개의 박막 트랜지스터(M71 내지 M73)와, 1개의 캐패시터(C7)를 구비하고 있다. 또한, 이 세트 신호 생성 회로는, 하이 레벨의 직류 전원 전위(VDD)용의 입력 단자 및 로우 레벨의 직류 전원 전위(VSS)용의 입력 단자 외에, 3개의 입력 단자(71 내지 73)와 1개의 출력 단자(74)를 갖고 있다. 여기서, 게이트 스타트 펄스 신호(GSP)를 수취하는 입력 단자에는 부호 71을 붙이고, 제1 클럭(CKA)을 수취하는 입력 단자에는 부호 72를 붙이고, 리셋 신호(R)를 수취하는 입력 단자에는 부호 73을 붙이고, 신호(SOUT)를 출력하는 출력 단자에는 부호 74를 붙이고 있다.

또한, 상기 세트 신호 생성 회로의 구성은, 상기 각 실시 형태에서 설명한 시프트 레지스터의 단 구성 회로에서의 제2 노드(N2)-제2 출력 노드(출력 단자(52))간 근방의 구성과 동등하다. 상기 세트 신호 생성 회로의 구성 요소와 예를 들면 도 1에 나타내는 단 구성 회로의 구성 요소를 대비하면, 상기 세트 신호 생성 회로에서의 박막 트랜지스터(M71), 박막 트랜지스터(M72), 박막 트랜지스터(M73), 캐패시터(C7), 입력 단자(71), 입력 단자(72), 입력 단자(73), 및 출력 단자(74)는, 도 1에 나타내는 단 구성 회로에서의 박막 트랜지스터(M2), 박막 트랜지스터(M6), 박막 트랜지스터(M5), 캐패시터(C2), 입력 단자(44), 입력 단자(41), 입력 단자(49), 및 출력 단자(52)에 각각 대응한다. 따라서, 세트 신호 생성 회로를 시프트 레지스터의 단 구성 회로와 마찬가지의 구성으로 해서, 제2 노드 세트 신호(제2 세트 신호(S2))로서 게이트 스타트 펄스 신호(GSP)를 입력하도록 해도, 제2 출력 노드로부터의 상기 신호(SOUT)의 출력을 얻을 수 있다.

다음으로, 이 세트 신호 생성 회로 내에서의 구성 요소간의 접속 관계에 대해서 설명한다. 박막 트랜지스터(M71)의 소스 단자, 박막 트랜지스터(M72)의 게이트 단자, 박막 트랜지스터(M73)의 드레인 단자, 및 캐패시터(C7)의 일단은 노드(N7)를 통해 서로 접속되어 있다. 박막 트랜지스터(M71)에 대해서는, 게이트 단자는 입력 단자(71)에 접속되고, 드레인 단자는 직류 전원 전위(VDD)용의 입력 단자에 접속되고, 소스 단자는 노드(N7)에 접속되어 있다. 박막 트랜지스터(M72)에 대해서는, 게이트 단자는 노드(N7)에 접속되고, 드레인 단자는 입력 단자(72)에 접속되고, 소스 단자는 출력 단자(74)에 접속되어 있다. 박막 트랜지스터(M73)에 대해서는, 게이트 단자는 입력 단자(73)에 접속되고, 드레인 단자는 노드(N7)에 접속되고, 소스 단자는 직류 전원 전위(VSS)용의 입력 단자에 접속되어 있다. 캐패시터(C7)에 대해서는, 일단은 노드(N7)에 접속되고, 타단은 출력 단자(74)에 접속되어 있다.

다음으로, 각 구성 요소의 이 세트 신호 생성 회로에서의 기능에 대해서 설명한다. 박막 트랜지스터(M71)는, 게이트 스타트 펄스 신호(GSP)가 하이 레벨로 되어 있을 때에, 노드(N7)의 전위를 VDD 전위를 향해 변화시킨다. 박막 트랜지스터(M72)는, 노드(N7)의 전위가 하이 레벨로 되어 있을 때에, 제1 클럭(CKA)의 전위를 출력 단자(74)에 부여한다. 박막 트랜지스터(M73)는, 리셋 신호(R)가 하이 레벨로 되어 있을 때에, 노드(N7)의 전위를 VSS 전위를 향해 변화시킨다. 캐패시터(C7)는, 노드(N7)가 플로팅 상태로 되어 있을 때에, 출력 단자(74)의 전위의 변화에 따라 노드(N7)의 전위도 변화시키도록 기능한다.

다음으로, 도 34 및 도 35를 참조하면서, 세트 신호 생성 회로의 동작에 대해서 설명한다. 또한, 도 35에서, 각 신호 파형의 좌측에는 세트 신호 생성 회로(SR)(0)에 주목했을 때의 신호 등의 명칭을 적고, 각 신호 파형의 우측에는 1단째의 단 구성 회로(SR)(1)에 주목했을 때의 신호 등의 명칭을 적고 있다.

시점 t10이 되면, 게이트 스타트 펄스 신호(GSP)가 로우 레벨에서 하이 레벨로 변화한다. 게이트 스타트 펄스 신호(GSP)가 하이 레벨이 됨으로써 박막 트랜지스터(M71)는 온 상태로 되어, 캐패시터(C7)가 충전된다. 이에 의해, 노드(N7)의 전위는 로우 레벨에서 하이 레벨로 변화하고, 박막 트랜지스터(M72)는 온 상태로 된다. 그러나, 시점 t10부터 시점 t11까지의 기간에는, 제1 클럭(CKA)은 로우 레벨로 되어 있으므로, 신호(SOUT)의 전위는 로우 레벨로 유지된다.

시점 t11이 되면, 게이트 스타트 펄스 신호(GSP)가 하이 레벨에서 로우 레벨로 변화한다. 이에 의해, 박막 트랜지스터(M71)는 오프 상태로 되고, 노드(N7)는 플로팅 상태가 된다. 여기서, 시점 t11에는 제1 클럭(CKA)이 로우 레벨에서 하이 레벨로 변화한다. 박막 트랜지스터(M72)의 게이트-드레인 간에는 기생 용량이 존재하므로, 입력 단자(72)의 전위의 상승에 따라 노드(N7)의 전위도 상승된다(노드(N7)가 부트스트랩된다). 그 결과, 박막 트랜지스터(M72)의 게이트-소스 간에는 큰 전압이 인가되고, 제1 클럭(CKA)의 전위가 출력 단자(74)에 공급된다. 이에 의해, 신호(SOUT)는 하이 레벨이 된다.

시점 t12가 되면, 제1 클럭(CKA)이 하이 레벨에서 로우 레벨로 변화한다. 시점 t12에는 박막 트랜지스터(M72)는 온 상태로 되어 있으므로, 입력 단자(72)의 전위의 저하와 함께 신호(SOUT)의 전위는 저하된다. 이렇게 신호(SOUT)의 전위가 저하됨으로써, 캐패시터(C7)를 통해 노드(N7)의 전위도 저하된다. 또한, 시점 12에는, 리셋 신호(R)가 로우 레벨에서 하이 레벨로 변화한다. 이 때문에, 박막 트랜지스터(M73)는 온 상태로 되고, 노드(N7)의 전위는 완전하게 로우 레벨이 된다.

그런데, 도 33에 도시한 바와 같이, 표시 제어 회로(200)로부터 보내지는 게이트 스타트 펄스 신호(GSP)는, 세트 신호 생성 회로(SR)(0)에 공급됨과 함께, 제1 세트 신호(S1)로서 시프트 레지스터(411)의 1단째 SR(1)에 공급된다. 또한, 세트 신호 생성 회로(SR)(0)로부터 출력된 신호(SOUT)는, 제2 세트 신호(S2)로서 시프트 레지스터(411)의 1단째 SR(1)에 공급됨과 함께, 제1 세트 신호(S1)로서 시프트 레지스터(411)의 2단째 SR(2)에 공급된다. 이에 의해, 표시 제어 회로(200)로부터 게이트 드라이버(400)에 공급되어야 할 신호의 수를 삭감하면서, 시프트 레지스터(410)에 원하는 동작을 행하게 하는 것이 가능하게 된다.

<6. 기타>

상기 각 실시 형태에서는 액정 표시 장치를 예로 들어서 설명했지만, 본 발명은 이것에 한정되지 않는다. 유기 EL(Electro Luminescence) 등의 다른 표시 장치에도 본 발명을 적용할 수 있다.

41 내지 47, 49 : (단 구성 회로의) 입력 단자
51, 52 : (단 구성 회로의) 출력 단자
300 : 소스 드라이버(영상 신호선 구동 회로)
400 : 게이트 드라이버(주사 신호선 구동 회로)
410, 411 : 시프트 레지스터 600 : 표시부
SR(1) 내지 SR(i) : 단 구성 회로 C1, C2 : 캐패시터(용량 소자)
M1 내지 M17 : 박막 트랜지스터
N1 내지 N4 : 제1 내지 제4 노드
GL1 내지 GLi : 게이트 버스 라인 SL1 내지 SLj : 소스 버스 라인
GCK1, GCK2 : 제1 게이트 클럭 신호, 제2 게이트 클럭 신호
CKA, CKB : 제1 클럭, 제2 클럭
S1, S2 : 제1 세트 신호, 제2 세트 신호 R : 리셋 신호
Z : 타단 제어 신호 GOUT : 주사 신호
GSP : 게이트 스타트 펄스 신호
VDD : 하이 레벨의 직류 전원 전위
VSS : 로우 레벨의 직류 전원 전위

Claims

표시부에 배치된 복수의 주사 신호선을 구동하는, 표시 장치의 주사 신호선 구동 회로로서,
외부로부터 입력되는 복수의 클럭 신호에 기초하여, 상기 복수의 주사 신호선을 순차적으로 구동하기 위해서 온 레벨의 주사 신호를 순차적으로 출력하는, 복수의 단을 포함하는 시프트 레지스터를 구비하고,
상기 시프트 레지스터의 각 단을 구성하는 단 구성 회로는,
상기 주사 신호선을 구동하는 주사 신호를 출력하기 위한, 상기 주사 신호선에 접속된 제1 출력 노드와,
서로 다른 단의 단 구성 회로의 동작을 제어하는 타단 제어 신호를 출력하기 위한 제2 출력 노드와,
온 레벨의 직류 전원 전위가 제2 전극에 공급되고, 상기 제1 출력 노드에 제3 전극이 접속된 제1 출력 제어용 스위칭 소자와,
상기 클럭 신호가 제2 전극에 공급되고, 상기 제2 출력 노드에 제3 전극이 접속된 제2 출력 제어용 스위칭 소자와,
상기 제1 출력 제어용 스위칭 소자의 제1 전극에 접속된 제1 노드와,
상기 제2 출력 제어용 스위칭 소자의 제1 전극에 접속된 제2 노드를 포함하는 1 이상의 노드에 의해 형성되는 노드 영역과,
상기 제2 노드가 온 레벨로 되는 시점부터, 상기 제1 출력 노드로부터 출력되는 주사 신호가 온 레벨이 되어야 하는 기간인 본 충전 기간의 종료 시점까지의 기간에 오프 레벨에서 온 레벨로 변화하도록 구성된 제3 노드와,
상기 제1 노드와 상기 제2 노드 사이의 전위차를 유지하기 위한 제1 전위차 유지부와,
상기 제2 노드와 상기 제3 노드 사이의 전위차를 유지하기 위한 제2 전위차 유지부
를 갖고,
각 단 구성 회로에는,
해당 각 단 구성 회로보다 2단 이상 전의 단 구성 회로로부터 출력되는 타단 제어 신호가 제1 노드 세트 신호로서 공급되고,
해당 각 단 구성 회로보다 전의 단의 단 구성 회로로부터 출력되는 타단 제어 신호이며, 또한, 상기 제1 노드 세트 신호로서의 타단 제어 신호를 출력하는 단 구성 회로보다 후의 단의 단 구성 회로로부터 출력되는 타단 제어 신호 중, 1 이상의 신호가, 제2 노드 세트 신호를 포함하는 노드 영역 세트 신호로서 공급되고,
각 단 구성 회로에서,
상기 제1 노드는, 상기 제1 노드 세트 신호에 기초해서 오프 레벨에서 온 레벨로 변화하고,
상기 제2 노드는, 상기 제2 노드 세트 신호에 기초해서 오프 레벨에서 온 레벨로 변화하고,
상기 제3 노드는, 상기 제2 노드가 오프 레벨에서 온 레벨로 변화된 후에 오프 레벨에서 온 레벨로 변화하고,
상기 제1 노드는, 상기 노드 영역을 형성하는 노드가 오프 레벨에서 온 레벨로 변화하는 기간 및 상기 제3 노드가 오프 레벨에서 온 레벨로 변화하는 기간에는 플로팅 상태로 되고,
상기 노드 영역을 형성하는 노드는, 상기 제3 노드가 오프 레벨에서 온 레벨로 변화하는 기간에는 플로팅 상태로 되고,
상기 클럭 신호의 진폭은 상기 주사 신호의 진폭보다 작게 되어 있는 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
상기 노드 영역은, 상기 제2 노드에 의해서만 형성되고,
각 단 구성 회로에는, 상기 노드 영역 세트 신호로서 상기 제2 노드 세트 신호만이 공급되고,
상기 제1 전위차 유지부는, 상기 제1 노드에 일단이 접속되고, 상기 제2 노드에 타단이 접속된 캐패시터를 포함하는 것을 특징으로 하는 주사 신호선 구동 회로.
제2항에 있어서,
각 단 구성 회로에는, 해당 각 단 구성 회로의 다음 단의 단 구성 회로로부터 출력되는 타단 제어 신호가 리셋 신호로서 공급되고,
각 단 구성 회로는,
상기 리셋 신호에 기초해서 상기 제1 노드의 레벨을 오프 레벨을 향해 변화시키기 위한 제1 노드 턴 오프용 스위칭 소자와,
상기 리셋 신호에 기초해서 상기 제2 노드의 레벨을 오프 레벨을 향해 변화시키기 위한 제2 노드 턴 오프용 스위칭 소자
를 더 갖는 것을 특징으로 하는 주사 신호선 구동 회로.
제3항에 있어서,
상기 제1 노드 턴 오프용 스위칭 소자에 대해서, 제1 전극에는 상기 리셋 신호가 공급되고, 제2 전극은 상기 제1 노드에 접속되고, 제3 전극은 상기 제2 노드에 접속되어 있는 것을 특징으로 하는 주사 신호선 구동 회로.
제3항에 있어서,
상기 제2 노드 턴 오프용 스위칭 소자에 대해서, 제1 전극에는 상기 리셋 신호가 공급되고, 제2 전극은 상기 제2 노드에 접속되고, 제3 전극은 상기 제1 출력 노드 또는 상기 제2 출력 노드에 접속되어 있는 것을 특징으로 하는 주사 신호선 구동 회로.
제5항에 있어서,
각 단 구성 회로는, 상기 리셋 신호에 기초하여, 상기 제2 노드 턴 오프용 스위칭 소자의 제3 전극에 접속되어 있는 노드의 레벨을 오프 레벨을 향해 변화시키기 위한 출력 노드 턴 오프용 스위칭 소자를 더 갖는 것을 특징으로 하는 주사 신호선 구동 회로.
제3항에 있어서,
상기 제2 노드 턴 오프용 스위칭 소자에 대해서, 제1 전극에는 상기 리셋 신호가 공급되고, 제2 전극은 상기 제2 노드에 접속되고, 제3 전극은 상기 제1 노드에 접속되어 있는 것을 특징으로 하는 주사 신호선 구동 회로.
제2항에 있어서,
인접하는 2개의 단의 단 구성 회로에 포함되는 2개의 제2 출력 제어용 스위칭 소자의 제2 전극에는, 온 듀티(on-duty)가 거의 2분의 1이 되어 서로 위상이 180도 어긋난 클럭 신호가 공급되고,
각 단 구성 회로는,
해당 각 단 구성 회로로부터 출력되는 타단 제어 신호 또는 해당 각 단 구성 회로에 포함되는 제2 출력 제어용 스위칭 소자의 제2 전극에 공급되는 클럭 신호에 기초해서 상기 본 충전 기간의 개시 시점에 상기 제3 노드를 오프 레벨에서 온 레벨로 변화시키기 위한 제1의 제3 노드 턴 온용 스위칭 소자와,
해당 각 단 구성 회로 전의 단의 단 구성 회로로부터 출력되는 타단 제어 신호 또는 해당 각 단 구성 회로 전의 단의 단 구성 회로에 포함되는 제2 출력 제어용 스위칭 소자의 제2 전극에 공급되는 클럭 신호에 기초해서 상기 본 충전 기간의 개시 전에는 상기 제3 노드를 오프 레벨로 유지하기 위한 제3 노드 턴 오프용 스위칭 소자
를 더 갖는 것을 특징으로 하는 주사 신호선 구동 회로.
제8항에 있어서,
각 단 구성 회로에서, 상기 제3 노드는, 해당 각 단 구성 회로로부터 출력되는 타단 제어 신호에 기초해서 오프 레벨에서 온 레벨로 변화하는 것을 특징으로 하는 주사 신호선 구동 회로.
제8항에 있어서,
각 단 구성 회로에서, 상기 제3 노드는, 해당 각 단 구성 회로에 포함되는 제2 출력 제어용 스위칭 소자의 제2 전극에 공급되는 클럭 신호에 기초해서 오프 레벨에서 온 레벨로 변화하는 것을 특징으로 하는 주사 신호선 구동 회로.
제8항에 있어서,
각 단 구성 회로는, 상기 제1의 제3 노드 턴 온용 스위칭 소자로서,
해당 각 단 구성 회로로부터 출력되는 타단 제어 신호에 기초해서 상기 제3 노드를 오프 레벨에서 온 레벨로 변화시키는 스위칭 소자와,
해당 각 단 구성 회로에 포함되는 제2 출력 제어용 스위칭 소자의 제2 전극에 공급되는 클럭 신호에 기초해서 상기 제3 노드를 오프 레벨에서 온 레벨로 변화시키는 스위칭 소자
를 갖는 것을 특징으로 하는 주사 신호선 구동 회로.
제8항에 있어서,
각 단 구성 회로는,
상기 제1 출력 노드에 제2 전극이 접속되어, 오프 레벨의 직류 전원 전위가 제3 전극에 공급되는, 상기 제1 출력 노드의 레벨을 오프 레벨을 향해 변화시키기 위한 제2의 제1 출력 노드 턴 오프용 스위칭 소자와,
상기 제2의 제1 출력 노드 턴 오프용 스위칭 소자의 제1 전극에 접속된 제4 노드와,
해당 각 단 구성 회로 전의 단의 단 구성 회로에 포함되는 제2 출력 제어용 스위칭 소자의 제2 전극에 공급되는 클럭 신호가 제1 전극에 공급되고, 제2 전극이 상기 제3 노드에 접속되고, 제3 전극이 상기 제 4 노드에 접속된 제4 노드 제어용 스위칭 소자와,
상기 제1 노드 세트 신호 또는 상기 제1 노드의 전위에 기초해서 상기 제4 노드의 레벨을 오프 레벨을 향해 변화시키기 위한 제4 노드 턴 오프용 스위칭 소자
를 더 갖는 것을 특징으로 하는 주사 신호선 구동 회로.
제8항에 있어서,
각 단 구성 회로에서,
상기 제1의 제3 노드 턴 온용 스위칭 소자의 제1 전극 및 제2 전극에는, 해당 각 단 구성 회로로부터 출력되는 타단 제어 신호 또는 해당 각 단 구성 회로에 포함되는 제2 출력 제어용 스위칭 소자의 제2 전극에 공급되는 클럭 신호가 공급되고,
상기 제1의 제3 노드 턴 온용 스위칭 소자의 제3 전극은, 상기 제3 노드에 접속되어 있는 것을 특징으로 하는 주사 신호선 구동 회로.
제8항에 있어서,
각 단 구성 회로는, 상기 제1 노드의 전위 또는 상기 제2 노드의 전위에 기초하여, 상기 본 충전 기간의 개시 전에는 상기 제3 노드를 오프 레벨로 유지하고, 또한, 상기 본 충전 기간의 개시 시점에 상기 제3 노드를 오프 레벨에서 온 레벨로 변화시키기 위한 제3 노드 제어용 스위칭 소자를 더 갖는 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
각 단 구성 회로는, 상기 리셋 신호에 기초해서 상기 제1 출력 노드의 레벨을 오프 레벨을 향해 변화시키기 위한 제1의 제1 출력 노드 턴 오프용 스위칭 소자를 더 갖는 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
각 단 구성 회로는, 상기 제1 노드의 전위 또는 상기 제2 노드의 전위에 기초하여, 상기 본 충전 기간의 개시 전에는 상기 제3 노드를 오프 레벨로 유지하고, 또한, 상기 제2 노드가 온 레벨이 되는 시점부터 상기 본 충전 기간의 종료 시점까지의 기간에 상기 제3 노드를 오프 레벨에서 온 레벨로 변화시키기 위한 제3 노드 제어용 스위칭 소자를 더 갖는 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
상기 제3 노드와 상기 제2 출력 노드가 동일한 노드인 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
각 단 구성 회로는, 상기 제3 노드의 전위에 기초해서 상기 제2 노드 세트 신호의 레벨을 오프 레벨을 향해 변화시키기 위한 제2 노드 세트 신호 턴 오프용 스위칭 소자를 더 갖는 것을 특징으로 하는 주사 신호선 구동 회로.
제18항에 있어서,
상기 제3 노드는, 상기 제1 노드가 오프 레벨에서 온 레벨로 변화하는 시점 이전의 기간 및 상기 본 충전 기간의 종료 시점 이후의 기간에는 온 레벨로 유지되는 것을 특징으로 하는 주사 신호선 구동 회로.
제19항에 있어서,
각 단 구성 회로에는, 해당 각 단 구성 회로보다 후의 단의 단 구성 회로로부터 출력되는 타단 제어 신호가 리셋 신호로서 공급되고,
각 단 구성 회로는, 상기 리셋 신호에 기초해서 상기 제3 노드의 레벨을 온 레벨을 향해 변화시키기 위한 제2의 제3 노드 턴 온용 스위칭 소자를 더 갖는 것을 특징으로 하는 주사 신호선 구동 회로.
제20항에 있어서,
상기 제2의 제3 노드 턴 온용 스위칭 소자에 대해서, 제1 전극 및 제2 전극에는 상기 리셋 신호가 공급되고, 제3 전극은 상기 제3 노드에 접속되어 있는 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
상기 노드 영역은, 상기 제2 노드를 포함하는 m개(m은 2 이상의 정수)의 노드에 의해 형성되고,
상기 제1 전위차 유지부는, 상기 노드 영역을 형성하는 노드 중의 상기 제2 노드 이외의 노드를 통해 상기 제1 노드와 상기 제2 노드 사이에 직렬로 접속된 m개의 캐패시터를 포함하고,
각 단 구성 회로에는, m개의 신호가 상기 노드 영역 세트 신호로서 공급되고,
상기 노드 영역을 형성하는 m개의 노드는, 상기 노드 영역 세트 신호에 기초해서 순차적으로 오프 레벨에서 온 레벨로 변화하고,
상기 노드 영역을 형성하는 각 노드는, 오프 레벨에서 온 레벨로 변화된 후, 상기 본 충전 기간의 개시 시점까지의 기간에는 플로팅 상태로 되는 것을 특징으로 하는 주사 신호선 구동 회로.
제22항에 있어서,
각 단 구성 회로에서, 상기 노드 영역을 형성하는 m개의 노드 중 상기 제1 노드에 전기적으로 k번째(k는 1 이상 m 이하의 정수)에 가까운 위치의 노드는, 해당 각 단 구성 회로에 상기 노드 영역 세트 신호로서 공급되는 m개의 신호를 출력하는 m개의 단 구성 회로 중 k번째의 단의 단 구성 회로로부터 출력되는 신호에 기초하여, 오프 레벨에서 온 레벨로 변화하는 것을 특징으로 하는 주사 신호선 구동 회로.
제22항에 있어서,
각 단 구성 회로에는, 해당 각 단 구성 회로보다 후의 단의 단 구성 회로로부터 출력되는 타단 제어 신호가 리셋 신호로서 공급되고,
각 단 구성 회로는, 상기 노드 영역을 형성하는 m개의 노드의 레벨을 상기 리셋 신호에 기초해서 오프 레벨을 향해 변화시키기 위한 m개의 제2 노드 턴 오프용 스위칭 소자를 더 갖는 것을 특징으로 하는 주사 신호선 구동 회로.
제24항에 있어서,
상기 m개의 제2 노드 턴 오프용 스위칭 소자 중의, 상기 노드 영역을 형성하는 m개의 노드 중 상기 제2 노드 이외의 노드에 대응해서 설치되어 있는 스위칭 소자이며, 상기 제1 노드에 전기적으로 z번째(z는 1 이상 m-1 이하의 정수)에 가까운 위치에 배치된 스위칭 소자에 대해서, 제1 전극에는 상기 리셋 신호가 공급되고, 상기 노드 영역을 형성하는 m개의 노드 중 상기 제1 노드에 전기적으로 z번째로 가까운 위치의 노드에 제2 전극이 접속되고, 상기 노드 영역을 형성하는 m개의 노드 중 상기 제1 노드에 전기적으로 x(x는 z+1 이상 m 이하의 정수)번째로 가까운 위치의 노드, 상기 제1 노드, 상기 제1 출력 노드, 및 상기 제2 출력 노드 중 어느 하나에 제3 전극이 접속되어 있는 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
외부로부터 입력되는 1개의 스타트 펄스 신호에 기초해서 상기 제1 노드 세트 신호 및 상기 노드 영역 세트 신호로 되어야 할 신호를 생성하는 동작 개시 신호 생성 회로를 더 구비하는 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
상기 시프트 레지스터에는, 상기 복수의 클럭 신호로서, 온 듀티가 거의 2분의 1이 되어 서로 위상이 180도 어긋난 2개의 클럭 신호가 입력되는 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
각 단 구성 회로에 포함되는 스위칭 소자는, 모두가 동일 채널의 박막 트랜지스터인 것을 특징으로 하는 주사 신호선 구동 회로.
상기 표시부를 포함하고, 제1항 내지 제28항 중 어느 한 항의 주사 신호선 구동 회로를 구비하고 있는 것을 특징으로 하는 표시 장치.
복수의 단을 포함하고, 외부로부터 입력되는 복수의 클럭 신호에 기초해서 동작하는 시프트 레지스터를 구비한 주사 신호선 구동 회로에 의해, 표시부에 배치된 복수의 주사 신호선을 구동하는 방법으로서,
상기 시프트 레지스터의 각 단을 구성하는 단 구성 회로에 대해서,
상기 단 구성 회로에 포함되는 제1 노드를 오프 레벨에서 온 레벨로 변화시키기 위한 제1 노드 턴 온 스텝과,
상기 단 구성 회로에 포함되는 제2 노드를 오프 레벨에서 온 레벨로 변화시키기 위한 제2 노드 턴 온 스텝과,
상기 단 구성 회로에 포함되는 제3 노드를 오프 레벨에서 온 레벨로 변화시키기 위한 제3 노드 턴 온 스텝
을 포함하고,
상기 단 구성 회로는,
상기 주사 신호선을 구동하는 주사 신호를 출력하기 위한, 상기 주사 신호선에 접속된 제1 출력 노드와,
서로 다른 단의 단 구성 회로의 동작을 제어하는 타단 제어 신호를 출력하기 위한 제2 출력 노드와,
온 레벨의 직류 전원 전위가 제2 전극에 공급되고, 상기 제1 출력 노드에 제3 전극이 접속된 제1 출력 제어용 스위칭 소자와,
상기 클럭 신호가 제2 전극에 공급되고, 상기 제2 출력 노드에 제3 전극이 접속된 제2 출력 제어용 스위칭 소자와,
상기 제1 출력 제어용 스위칭 소자의 제1 전극에 접속된 상기 제1 노드와,
상기 제2 출력 제어용 스위칭 소자의 제1 전극에 접속된 상기 제2 노드와,
상기 제3 노드와,
상기 제1 노드와 상기 제2 노드 사이의 전위차를 유지하기 위한 제1 전위차 유지부와,
상기 제2 노드와 상기 제3 노드 사이의 전위차를 유지하기 위한 제2 전위차 유지부
를 갖고,
각 단 구성 회로에서,
상기 제1 노드 턴 온 스텝, 상기 제2 노드 턴 온 스텝, 상기 제3 노드 턴 온 스텝의 순서로 각 스텝이 실행되고,
상기 제1 노드 턴 온 스텝에서는, 해당 각 단 구성 회로보다 2단 이상 전의 단 구성 회로로부터 출력되는 타단 제어 신호에 기초하여, 상기 제1 노드가 오프 레벨에서 온 레벨로 변화하고,
상기 제2 노드 턴 온 스텝에서는, 해당 각 단 구성 회로보다 전의 단의 단 구성 회로로부터 출력되는 타단 제어 신호이며, 또한, 상기 제1 노드 턴 온 스텝에서 이용되는 타단 제어 신호를 출력하는 단 구성 회로보다 후의 단의 단 구성 회로로부터 출력되는 타단 제어 신호에 기초하여, 상기 제2 노드가 오프 레벨에서 온 레벨로 변화하고,
상기 제2 노드 턴 온 스텝이 실행될 때에는, 상기 제1 노드는 플로팅 상태로 되고,
상기 제3 노드 턴 온 스텝이 실행될 때에는, 상기 제1 노드 및 상기 제2 노드는 플로팅 상태로 되고,
상기 클럭 신호의 진폭은 상기 주사 신호의 진폭보다 작게 되어 있는 것을 특징으로 하는 구동 방법.