JP5165153B2 - 走査信号線駆動回路およびそれを備えた表示装置、ならびに走査信号線の駆動方法 - Google Patents

Description

本発明は、表示装置およびその駆動回路に関し、詳しくは、表示装置の表示部に配設された走査信号線を駆動する、シフトレジスタを備えた走査信号線駆動回路に関する。

近年、液晶表示装置において、ゲートバスライン（走査信号線）を駆動するためのゲートドライバ（走査信号線駆動回路）のモノリシック化が進んでいる。従来、ゲートドライバは液晶パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かったが、近年、基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」などと呼ばれている。モノリシックゲートドライバを備えた液晶表示装置では、従来よりアモルファスシリコン（ａ−Ｓｉ）を用いた薄膜トランジスタ（以下「ａ−ＳｉＴＦＴ」という）が駆動素子として採用されているが、近年、微結晶シリコン（μｃ−Ｓｉ）や酸化物半導体（例えばＩＧＺＯ）を用いた薄膜トランジスタの採用が図られている。微結晶シリコンや酸化物半導体の移動度はアモルファスシリコンの移動度よりも大きいので、微結晶シリコンや酸化物半導体を用いた薄膜トランジスタを駆動素子として採用することにより、額縁面積の縮小や高精細化を実現することができる。

ところで、アクティブマトリクス型の液晶表示装置の表示部には、複数本のソースバスライン（映像信号線）と、複数本のゲートバスラインと、それら複数本のソースバスラインと複数本のゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部とが含まれている。これらの画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタや、画素電圧値を保持するための画素容量などを含んでいる。アクティブマトリクス型の液晶表示装置には、また、上述したゲートドライバと、ソースバスラインを駆動するためのソースドライバ（映像信号線駆動回路）とが設けられている。

画素電圧値を示す映像信号はソースバスラインによって伝達されるが、各ソースバスラインは複数行分の画素電圧値を示す映像信号を一時（同時）に伝達することができない。このため、マトリクス状に配置された上述の画素形成部内の画素容量への映像信号の書き込み（充電）は１行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。シフトレジスタの各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号（以下、「状態信号」という。）を走査信号として出力する双安定回路となっている。そして、シフトレジスタ内の複数の双安定回路から順次にアクティブな走査信号が出力されることによって、上述のように、画素容量への映像信号の書き込みが１行ずつ順次に行われる。

従来の表示装置においては、双安定回路は、例えば図５１（日本の特開２００６−１０７６９２号公報の図１）や図５２（日本の特開２００６−１０７６９２号公報の図１４）に示すように構成されている。これらの双安定回路では、前段から送られる走査信号Ｇｎ−１がハイレベルになると、トランジスタグループＴＧ１がオン状態となるので、第２ノードＮ２の電位はローレベルとなる。これにより、トランジスタＴＧ３，ＴＲ４はオフ状態となる。従って、走査信号Ｇｎ−１がハイレベルになることによって、第１ノードＮ１の電位はハイレベルとなり、出力キャパシタＣｂが充電される。この状態の時、クロックＣＫの電位がゲートバスラインに現れる。以上より、各双安定回路において前段から送られる走査信号Ｇｎ−１がハイレベルになった後に、当該各双安定回路に与えるクロックＣＫの電位をハイレベルにすることによって、シフトレジスタ内の複数の双安定回路から順次にアクティブな走査信号が出力される。これにより、複数本のゲートバスラインが１本ずつ順次に駆動される。

また、日本の特開２００１−５２４９４号公報，日本の特開２００３−１６７９４号公報，日本の特開２００５−９４３３５号公報，日本の特開２００６−１０６３９４号公報，および日本の特開２００６−１２７６３０号公報にも、表示装置等に設けられるシフトレジスタ（双安定回路）の構成が開示されている。

日本の特開２００６−１０７６９２号公報 日本の特開２００１−５２４９４号公報 日本の特開２００３−１６７９４号公報 日本の特開２００５−９４３３５号公報 日本の特開２００６−１０６３９４号公報 日本の特開２００６−１２７６３０号公報

ところが、従来の構成によると、以下のように回路動作の安定性に欠ける。図５１に示した構成においては、走査信号Ｇｎ−１がローレベルからハイレベルに変化することによって第１ノードＮ１が充電される。ここで、走査信号Ｇｎ−１がローレベルからハイレベルに変化する時点には、第２ノードＮ２の電位はハイレベルとなっているので、トランジスタＴＲ４はオン状態になっている。詳しくは、走査信号Ｇｎ−１がローレベルからハイレベルに変化しても、トランジスタグループＴＧ１がオン状態となって第２ノードＮ２の電位がローレベルとなるまでの期間には、トランジスタＴＲ４はオン状態で維持されている。このため、第１ノードＮ１への充電が不充分となることがある。特に回路動作を高速化した場合には、充電期間が短くなるので、第１ノードＮ１への充電がより不充分となる。その結果、回路動作が不安定になる。また、第１電極が第１ノードＮ１に接続され、第２電極にクロックＣＫが与えられているトランジスタＴＧ２のゲート−ドレイン間には寄生容量が存在するので、クロックＣＫの波形の変動に起因して第１ノードＮ１にノイズが生じる。そして、そのノイズによってトランジスタグループＴＧ１がオン状態となり第２ノードＮ２の電位が低下する。そうすると、第１ノードＮ１の電位がローレベルで維持されるべき期間に、トランジスタＴＲ４が完全なオン状態とならずに、第１ノードＮ１の電位がローレベルで維持されなくなる。第１ノードＮ１の電位の上昇や第２ノードＮ２の電位の低下は正帰還的に起こり、回路動作は不安定になる。

また、図５２に示した構成においては、トランジスタグループＴＧ１のゲート端子は第１ノードＮ１には接続されていない。このため、走査信号Ｇｎがハイレベルになっている期間中にトランジスタグループＴＧ１がオン状態となって第２ノードＮ２の電位が低下することはない。走査信号Ｇｎがハイレベルになっている期間中には、トランジスタＴＧ３，ＴＲ４のゲート−ドレイン間の寄生容量の存在に起因して、第２ノードＮ２の電位は上昇する。これにより、トランジスタＴＲ４がわずかにオン状態となり、第１ノードＮ１の電位がハイレベルで維持されるべき期間に当該第１ノードＮ１の電位が低下する。その結果、回路動作が不安定になる。

そこで本発明は、モノリシックゲートドライバにおいて、回路動作の安定性を高めることを目的とする。

本発明の第１の局面は、表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
互いに直列に接続された複数の双安定回路を含み、外部から入力されオンレベルとオフレベルとを周期的に繰り返す複数のクロック信号に基づいて前記複数の双安定回路の出力信号が順次にアクティブとなるシフトレジスタを備え、
各双安定回路は、
当該各双安定回路よりも前の段の双安定回路の出力信号をセット信号として受け取るための第１入力ノードと、
当該各双安定回路よりも後の段の双安定回路の出力信号をリセット信号として受け取るための第２入力ノードと、
当該各双安定回路の出力信号を前記走査信号線を駆動する走査信号として出力するための、前記走査信号線に接続された第１出力ノードと、
前記複数のクロック信号の１つが第２電極に与えられ、前記第１出力ノードに第３電極が接続された第１の出力制御用スイッチング素子と、
前記セット信号に基づいて、前記第１の出力制御用スイッチング素子の第１電極に接続された第１ノードのレベルをオンレベルに向けて変化させるための第１ノードターンオン用スイッチング素子と、
前記第１ノードに第２電極が接続され前記第１ノードのレベルをオフレベルに向けて変化させるための第１の第１ノードターンオフ用スイッチング素子と、
前記第１出力ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられ、前記第１出力ノードのレベルをオフレベルに向けて変化させるための第１の第１出力ノードターンオフ用スイッチング素子と、
前記リセット信号に基づいて、前記第１の第１ノードターンオフ用スイッチング素子の第１電極および前記第１の第１出力ノードターンオフ用スイッチング素子の第１電極に接続された第２ノードのレベルをオンレベルに向けて変化させるための第１の第２ノードターンオン用スイッチング素子と、
前記第１入力ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられ、前記セット信号に基づいて前記第２ノードのレベルをオフレベルに向けて変化させるための第１の第２ノードターンオフ用スイッチング素子と、
前記第２ノードに一端が接続され、前記第１入力ノードに他端が接続された、容量素子と
を有し、
前記第１の出力制御用スイッチング素子，前記第１ノードターンオン用スイッチング素子，前記第１の第１ノードターンオフ用スイッチング素子，前記第１の第１出力ノードターンオフ用スイッチング素子，前記第１の第２ノードターンオン用スイッチング素子，および前記第１の第２ノードターンオフ用スイッチング素子はそれぞれ第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、
前記容量素子の容量値をＣ２とし、前記第１の第２ノードターンオフ用スイッチング素子についての第１電極−第２電極間の寄生容量の容量値をＣ３とし、前記第１の第１ノードターンオフ用スイッチング素子についての第１電極−第２電極間の寄生容量の容量値をＣ５とし、前記第１の第１出力ノードターンオフ用スイッチング素子についての第１電極−第２電極間の寄生容量の容量値をＣ６としたとき、下記の式を満たすことを特徴とする。
Ｃ２≧Ｃ５＋Ｃ６−Ｃ３

本発明の第２の局面は、本発明の第１の局面において、
各双安定回路において、前記第１ノードがオフレベルで維持されるべき期間には、前記第２ノードの電位はオンレベルの直流電源電位で維持されることを特徴とする。

本発明の第３の局面は、本発明の第１の局面において、
前記第１の第２ノードターンオフ用スイッチング素子は、第１電極としてのゲート電極，第２電極としてのドレイン電極，および第３電極としてのソース電極からなる薄膜トランジスタであって、
前記容量素子は、前記薄膜トランジスタのゲート電極とドレイン電極との間に形成されていることを特徴とする。

本発明の第４の局面は、本発明の第１の局面において、
各双安定回路は、前記第１の第１ノードターンオフ用スイッチング素子を備え、
前記第１の第１ノードターンオフ用スイッチング素子の第３電極は、前記第１出力ノードに接続されていることを特徴とする。

本発明の第５の局面は、本発明の第１の局面において、
各双安定回路は、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、前記第１出力ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第２の第２ノードターンオフ用スイッチング素子を更に有することを特徴とする。

本発明の第６の局面は、本発明の第１の局面において、
各双安定回路は、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、前記第２入力ノードに第１電極が接続され、前記第１出力ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第２の第１出力ノードターンオフ用スイッチング素子を更に有することを特徴とする。

本発明の第７の局面は、本発明の第１の局面において、
各双安定回路は、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、前記第２入力ノードに第１電極が接続され、前記第１ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第２の第１ノードターンオフ用スイッチング素子を更に有することを特徴とする。

本発明の第８の局面は、本発明の第１の局面において、
前記第１ノードターンオン用スイッチング素子は、マルチチャネル構造を有する薄膜トランジスタであることを特徴とする。

本発明の第９の局面は、本発明の第１の局面において、
各双安定回路は、前記第１の第１ノードターンオフ用スイッチング素子を備え、
前記第１の第１ノードターンオフ用スイッチング素子は、マルチチャネル構造を有する薄膜トランジスタであることを特徴とする。

本発明の第１０の局面は、本発明の第１の局面において、
各双安定回路は、
当該各双安定回路の出力信号を当該各双安定回路以外の双安定回路の動作を制御する他段制御信号として出力するための第２出力ノードと、
第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、第１電極が前記第１ノードに接続され、第２電極が前記第１の出力制御用スイッチング素子の第２電極に接続され、第３電極が前記第２出力ノードに接続された第２の出力制御用スイッチング素子と
を有し、
各双安定回路から出力される前記他段制御信号は、当該各双安定回路よりも前の段の双安定回路に前記リセット信号として与えられることを特徴とする。

本発明の第１１の局面は、本発明の第１０の局面において、
各双安定回路から出力される前記他段制御信号は、更に、当該各双安定回路よりも後の段の双安定回路に前記セット信号として与えられることを特徴とする。

本発明の第１２の局面は、本発明の第１０の局面において、
前記複数のクロック信号は、２相のクロック信号であって、
前記第１の第２ノードターンオン用スイッチング素子の第２電極には、前記２相のクロック信号のうち前記第１の出力制御用スイッチング素子の第２電極に与えられる信号とは異なる信号が与えられることを特徴とする。

本発明の第１３の局面は、本発明の第１０の局面において、
前記第１の出力制御用スイッチング素子の第２電極には、前記複数のクロック信号の１つに代えて直流電源電位が与えられることを特徴とする。

本発明の第１４の局面は、本発明の第１３の局面において、
前記複数のクロック信号の振幅電圧をＶＣＫとし、前記複数のクロック信号のオフレベル側の電位を基準として前記走査信号線が駆動される時の前記走査信号の電圧をＶＧＨとしたとき、下記の式を満たすことを特徴とする。
ＶＧＨ≧ＶＣＫ≧ＶＧＨ／２

本発明の第１５の局面は、本発明の第１の局面において、
各双安定回路は、
外部から送られる信号をクリア信号として受け取るための第３入力ノードと、
前記クリア信号に基づいて、前記第２ノードのレベルをオンレベルに向けて変化させるための第２の第２ノードターンオン用スイッチング素子と
を更に有することを特徴とする。

本発明の第１６の局面は、本発明の第１５の局面において、
各双安定回路は、
外部から送られる信号をリフレッシュ信号として受け取るための第４入力ノードと、
前記リフレッシュ信号に基づいて、前記第２ノードのレベルをオフレベルよりも低いレベルに向けて変化させるための第２ノードレベル低下用スイッチング素子と
を更に有することを特徴とする。

本発明の第１７の局面は、本発明の第１の局面において、
各双安定回路は、
外部から送られる信号をクリア信号として受け取るための第３入力ノードと、
前記クリア信号に基づいて、前記第２ノードのレベルをオンレベルに向けて変化させるための第２の第２ノードターンオン用スイッチング素子と、
前記クリア信号に基づいて、前記第２ノードのレベルをオフレベルよりも低いレベルに向けて変化させるための第２ノードレベル低下用スイッチング素子と
を更に有することを特徴とする。

本発明の第１８の局面は、本発明の第１の局面において、
各双安定回路に含まれるスイッチング素子は、すべてが同一チャネルの薄膜トランジスタであることを特徴とする。
本発明の第１９の局面は、本発明の第１の局面において、
各双安定回路に含まれるスイッチング素子は、半導体層が酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなる薄膜トランジスタであることを特徴とする。

本発明の第２０の局面は、表示装置であって、
前記表示部を含み、本発明の第１の局面に係る走査信号線駆動回路を備えていることを特徴とする。
本発明の第２１の局面は、第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路からなるシフトレジスタであって、外部から入力されオンレベルとオフレベルとを周期的に繰り返す複数のクロック信号に基づいて前記複数の双安定回路の出力信号が順次にアクティブとなるシフトレジスタを備えた走査信号線駆動回路によって、表示部に配設された複数の走査信号線を駆動する方法であって、
各双安定回路について、
前記第２の状態から前記第１の状態に変化させるための予備状態にする第１の駆動ステップと、
前記予備状態から前記第１の状態に変化させる第２の駆動ステップと、
前記第１の状態から前記第２の状態に変化させる第３の駆動ステップと
を含み、
各双安定回路は、
当該各双安定回路よりも前の段の双安定回路の出力信号をセット信号として受け取るための第１入力ノードと、
当該各双安定回路よりも後の段の双安定回路の出力信号をリセット信号として受け取るための第２入力ノードと、
当該各双安定回路の出力信号を前記走査信号線を駆動する走査信号として出力するための、前記走査信号線に接続された第１出力ノードと、
前記複数のクロック信号の１つが第２電極に与えられ、前記第１出力ノードに第３電極が接続された第１の出力制御用スイッチング素子と、
前記セット信号に基づいて、前記第１の出力制御用スイッチング素子の第１電極に接続された第１ノードのレベルをオンレベルに向けて変化させるための第１ノードターンオン用スイッチング素子と、
前記第１ノードに第２電極が接続され前記第１ノードのレベルをオフレベルに向けて変化させるための第１の第１ノードターンオフ用スイッチング素子と、
前記第１出力ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられ、前記第１出力ノードのレベルをオフレベルに向けて変化させるための第１の第１出力ノードターンオフ用スイッチング素子と、
前記リセット信号に基づいて、前記第１の第１ノードターンオフ用スイッチング素子の第１電極および前記第１の第１出力ノードターンオフ用スイッチング素子の第１電極に接続された第２ノードのレベルをオンレベルに向けて変化させるための第１の第２ノードターンオン用スイッチング素子と、
前記第１入力ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられ、前記セット信号に基づいて前記第２ノードのレベルをオフレベルに向けて変化させるための第１の第２ノードターンオフ用スイッチング素子と、
前記第２ノードに一端が接続され、前記第１入力ノードに他端が接続された、容量素子と
を有し、
前記第１の出力制御用スイッチング素子，前記第１ノードターンオン用スイッチング素子，前記第１の第１ノードターンオフ用スイッチング素子，前記第１の第１出力ノードターンオフ用スイッチング素子，前記第１の第２ノードターンオン用スイッチング素子，および前記第１の第２ノードターンオフ用スイッチング素子はそれぞれ第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、
各双安定回路について、
前記第１の駆動ステップでは、前記セット信号が前記第２のレベルから前記第１のレベルに変化することによって前記第１ノードターンオン用スイッチング素子がオン状態となり、
前記第２の駆動ステップでは、前記セット信号が前記第１のレベルから前記第２のレベルに変化することによって前記第１ノードターンオン用スイッチング素子がオフ状態となるとともに、前記複数のクロック信号のうち前記第１の出力制御用スイッチング素子の第２電極に与えられる信号が前記第２のレベルから前記第１のレベルに変化することによって前記第１ノードのレベルが変化し、
前記第３の駆動ステップでは、前記リセット信号が前記第２のレベルから前記第１のレベルに変化することによって前記第１の第２ノードターンオフ用スイッチング素子がオン状態となり、
前記容量素子の容量値をＣ２とし、前記第１の第２ノードターンオフ用スイッチング素子についての第１電極−第２電極間の寄生容量の容量値をＣ３とし、前記第１の第１ノードターンオフ用スイッチング素子についての第１電極−第２電極間の寄生容量の容量値をＣ５とし、前記第１の第１出力ノードターンオフ用スイッチング素子についての第１電極−第２電極間の寄生容量の容量値をＣ６としたとき、下記の式を満たすことを特徴とする。
Ｃ２≧Ｃ５＋Ｃ６−Ｃ３

本発明の第１の局面によれば、走査信号線駆動回路を構成するシフトレジスタの各双安定回路には、セット信号に基づいて第２ノードのレベルをオフレベルに向けて変化させるための第１の第２ノードターンオフ用スイッチング素子が設けられている。このため、セット信号の電位が変化することによって（例えば、スイッチング素子としてｎチャネル型の薄膜トランジスタが採用されている場合、セット信号の電位がローレベルからハイレベルに変化することによって）直接的に第２ノードの電位がオフレベルに向けて変化する。また、第１の第１ノードターンオフ用スイッチング素子の第１電極が第２ノードに接続されているので、第２ノードの電位がオフレベルになると第１の第１ノードターンオフ用スイッチング素子はオフ状態となる。以上より、第１ノードの電位がオンレベルにされるべき期間（セット期間）には、速やかに第２ノードの電位がオフレベルとなって第１の第１ノードターンオフ用スイッチング素子はオフ状態となるので、第１ノードの電位のオフレベルからオンレベルへの変化が妨げられることはない。その結果、従来の構成と比較して、回路動作の安定性が向上する。

また、本発明の第１の局面によれば、第１ノードの電位をオフレベルにするための第２ノードに関し、「第１ノードの電位がオンレベルになることによって第２ノードの電位がオフレベルとなる」という構成を採用していないので、第１ノードにノイズが生じても第２ノードの電位がそのノイズの影響を受けることはない。このため、第１ノードの電位がオフレベルで維持されるべき期間（通常動作期間）に第２ノードの電位はオンレベルで維持され、第１ノードに大きなノイズが生じることが抑制される。また、セット期間に第１入力ノード−第２ノード間の容量素子が充電されるので、第１ノードの電位が充分にオンレベルで維持されるべき期間（選択期間）には、セット期間とは逆方向にセット信号の電位を変化させることによって、第２ノードの電位をオフレベルで維持することができる。このため、スイッチング素子の寄生容量に起因して第２ノードの電位が変動しようとしても、第２ノードの電位はオフレベルで維持され、選択期間に第１ノードの電位が低下することが抑制される、これにより、回路動作の安定性が確保される。

さらに、本発明の第１の局面によれば、通常動作期間に、セット信号やリセット信号に生じるノイズの影響によって第１の第２ノードターンオフ用スイッチング素子や第１の第２ノードターンオン用スイッチング素子で電流のリークが生じて第２ノードの電位が変動し得るが、セット期間に容量素子が充電されることによって、そのような電流のリークに起因する第２ノードの電位の変動が抑制される。さらにまた、従来構成と比較して必要な回路素子を増やすことなく、動作の安定性に優れたシフトレジスタを備えた走査信号線駆動回路が実現される。

さらにまた、容量素子の容量値は、「選択期間においてオンレベルに向けてレベル変化するノードが第２電極に接続され、第１電極が第２ノードに接続されたスイッチング素子についての第１電極−第２電極間の寄生容量の容量値の和」から「選択期間においてオフレベルに向けてレベル変化するノードが第１電極に接続され、第２電極が第２ノードに接続されたスイッチング素子についての第１電極−第２電極間の寄生容量の容量値」を減ずることによって得られる値以上である。このため、選択期間に、第２ノードの電位がオンレベルになることが確実に抑止される。

本発明の第２の局面によれば、スイッチング素子として閾値シフトの小さい薄膜トランジスタ（微結晶シリコン，酸化物半導体など）を用いた構成に好適な走査信号線駆動回路が実現される。

本発明の第３の局面によれば、既存の構成要素を利用して、第１入力ノード−第２ノード間に容量素子を備えることが可能となる。

本発明の第４の局面によれば、第１の第１ノードターンオフ用スイッチング素子の第３電極には双安定回路からの出力信号の電位が与えられる。このため、選択期間における第１の第１ノードターンオフ用スイッチング素子の第２電極−第３電極間の電圧が比較的小さくなる。これにより、第１ノードからの第１の第１ノードターンオフ用スイッチング素子を介した電荷の流出が抑制される。その結果、選択期間に第１ノードの電位が確実に高いレベルで維持され、回路動作の安定性が効果的に高められる。また、第１ノードのターンオフのタイミングが第１出力ノードのターンオフのタイミングよりも遅くなるため、第１の出力制御用スイッチング素子による第１出力ノードをターンオフさせる働きがより強くなり、より迅速に第１出力ノードのターンオフが行われる。これにより、回路の高速動作が可能となる。

本発明の第５の局面によれば、第２の第２ノードターンオフ用スイッチング素子の第１電極は、走査信号を出力するための第１出力ノードに接続されている。このため、選択期間には、第２の第２ノードターンオフ用スイッチング素子はオン状態となる。また、第２の第２ノードターンオフ用スイッチング素子については、第２電極は第２ノードに接続され、第３電極にはオフレベルの電位が与えられる。このため、選択期間中、第２ノードの電位はオフレベルへと引き込まれる。以上より、選択期間に第２ノードの電位が確実にオフレベルで維持され、回路動作の安定性が効果的に高められる。

本発明の第６の局面によれば、走査信号線駆動回路を構成するシフトレジスタの各双安定回路には、リセット信号に基づいて第１出力ノードのレベルをオフレベルに向けて変化させるための第２の第１出力ノードターンオフ用スイッチング素子が設けられている。このため、リセット信号の電位が変化することによって（例えば、スイッチング素子としてｎチャネル型の薄膜トランジスタが採用されている場合、リセット信号の電位がローレベルからハイレベルに変化することによって）直接的に第１出力ノードの電位がオフレベルに向けて変化する。また、第１出力ノードの電位がオンレベルからオフレベルに変化すべき期間（リセット期間）には、第１出力ノードの電位が低下するよう２つのスイッチング素子（第１の第１出力ノードターンオフ用スイッチング素子，第２の第１出力ノードターンオフ用スイッチング素子）が機能する。このため、走査信号線の負荷容量が大きい場合であっても、リセット期間に第１出力ノードの電位を速やかにオフレベルにすることが可能となり、第１出力ノードからの異常パルスの出力が抑制される。

本発明の第７の局面によれば、走査信号線駆動回路を構成するシフトレジスタの各双安定回路には、リセット信号に基づいて第１ノードのレベルをオフレベルに向けて変化させるための第２の第１ノードターンオフ用スイッチング素子が設けられている。このため、リセット信号の電位が変化することによって直接的に第１ノードの電位がオフレベルに向けて変化する。また、リセット期間には、第１ノードの電位が低下するよう２つのスイッチング素子（第１の第１ノードターンオフ用スイッチング素子，第２の第１ノードターンオフ用スイッチング素子）が機能する。このため、回路を高速動作させる場合であっても、リセット期間に第１ノードの電位を確実にオフレベルにすることが可能となり、回路動作の安定性が向上する。

本発明の第８の局面によれば、セット期間における第１ノードの電位の上昇が比較的小さくなり、第１の第１ノードターンオン用スイッチング素子のオフ電流が比較的小さくなる。このため、選択期間終了時点における第１ノードの電位は、出力制御に必要な電位を維持しつつ、比較的低い値をとる。これにより、第１の出力制御用スイッチング素子の第１電極に与えられる電圧が低下し、第１の出力制御用スイッチング素子の破壊が抑制される。また、第１ノードからの電流のリークが抑制されるので、回路動作の安定性が向上する。

本発明の第９の局面によれば、第１の第１ノードターンオフ用スイッチング素子のオフ電流が比較的小さくなる。このため、リーク電流の大きい薄膜トランジスタがスイッチング素子として採用されている場合であっても、選択期間に第１出力ノードの電位を充分に高めることができるとともに、リセット期間に第１出力ノードの電位を速やかに低下させることができる。

本発明の第１０の局面によれば、シフトレジスタの各双安定回路について、当該各双安定回路に対応する走査信号線を駆動するための信号と当該各双安定回路の前段の双安定回路の動作を制御するための信号とが異なる信号となる。このため、各双安定回路においてリセット信号の波形なまりを小さくすることができる。これにより、走査信号線の負荷容量が大きい場合であっても、各双安定回路においてリセット信号に基づく動作が速やかに行われ、回路動作の信頼性が高められる。

本発明の第１１の局面によれば、シフトレジスタの各双安定回路について、当該各双安定回路に対応する走査信号線を駆動するための信号と当該各双安定回路の前段および次段の双安定回路の動作を制御するための信号とが異なる信号となる。このため、各双安定回路においてセット信号およびリセット信号の波形なまりを小さくすることができる。これにより、走査信号線の負荷容量が大きい場合であっても、各双安定回路においてセット信号に基づく動作およびリセット信号に基づく動作が速やかに行われ、回路動作の安定性が高められる。

本発明の第１２の局面によれば、第１の第２ノードターンオン用スイッチング素子の第２電極にはクロック信号が与えられるので、電源電圧が第１の第２ノードターンオン用スイッチング素子の電荷供給源となる。また、第２入力ノードにかかる負荷が低減される。このため、第２入力ノードから第２ノードへの電荷の流れが抑止され、第２入力ノードの電位が速やかに変化する。さらに、本発明の第１０の局面と同様、リセット信号の波形なまりが小さくなる。これにより、リセット期間終了後の期間における第２ノードの電位の低下が抑制される。

本発明の第１３の局面によれば、第１の出力制御用スイッチング素子の第２電極には直流電源電位が与えられるので、第１出力ノードの電位のオフレベルからオンレベルへの変化がセット期間に開始される。このため、選択期間に走査信号線は速やかに選択状態とされ、画素容量への充電時間が充分に確保される。また、第１の出力制御用スイッチング素子の第２電極にクロック信号が与えられる構成と比較して、クロック信号用の配線にかかる負荷が低減される。このため、クロック信号についての波形なまりの発生が抑制されるとともに、消費電力が低減される。

本発明の第１４の局面によれば、選択期間に走査信号の電位が充分にオンレベルにされるとともに、消費電力低減の効果が得られる。

本発明の第１５の局面によれば、シフトレジスタの動作開始前にクリア信号に基づいて第２の第２ノードターンオン用スイッチング素子をオン状態にすることにより、シフトレジスタの動作開始時点には全ての双安定回路において第１ノードの電位および第１出力ノードの電位がオフレベルとなり、回路動作の安定性が向上する。

本発明の第１６の局面によれば、リフレッシュ信号に基づいて第２ノードレベル低下用スイッチング素子をオン状態にすることにより、第２ノードのレベルをオフレベルよりも低いレベルにすることができる。このため、第１電極が第２ノードに接続されているスイッチング素子（第１の第１ノードターンオフ用スイッチング素子，第１の第１出力ノードターンオフ用スイッチング素子）の閾値シフトを抑制することが可能となる。

本発明の第１７の局面によれば、リフレッシュ信号を用いることなく、本発明の第１６の局面と同様の効果が得られる。

本発明の第１８の局面によれば、走査信号線駆動回路の製造コストを下げることができる。
本発明の第１９の局面によれば、額縁面積の縮小や高精細化を実現しつつ、本発明の第１の局面と同様の効果が得られる。

本発明の第２０の局面によれば、本発明の第１の局面と同様の効果が得られる走査信号線駆動回路を備えた表示装置が実現される。

本発明の第１の実施形態に係る液晶表示装置のゲートドライバ内のシフトレジスタに含まれる双安定回路の構成を示す回路図である。 上記第１の実施形態において、液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態において、ゲートドライバの構成を説明するためのブロック図である。 上記第１の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第１の実施形態において、ゲートドライバの動作を説明するための信号波形図である。 上記第１の実施形態において、双安定回路の動作について説明するための信号波形図である。 上記第１の実施形態において、第１ノードの電位および第２ノードの電位の変化を示す信号波形図である。 図５１に示す従来構成において、第１ノードの電位および第２ノードの電位の変化を示す信号波形図である。 図５２に示す従来構成において、第１ノードの電位および第２ノードの電位の変化を示す信号波形図である。 上記第１の実施形態の第１の変形例における薄膜トランジスタＭ１近傍の構成を示す図である。 上記第１の実施形態の第１の変形例において、双安定回路の動作について説明するための信号波形図である。 上記第１の実施形態の第１の変形例において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第１の実施形態の第２の変形例における薄膜トランジスタＭ１近傍の構成を示す図である。 上記第１の実施形態の第３の変形例における薄膜トランジスタＭ７近傍の構成を示す図である。 上記第１の実施形態の第４の変形例における薄膜トランジスタＭ７近傍の構成を示す図である。 上記第１の実施形態の第５の変形例における薄膜トランジスタＭ７近傍の構成を示す図である。 上記第１の実施形態の第６の変形例における薄膜トランジスタＭ３近傍の構成を示す図である。 上記第１の実施形態の第７の変形例における薄膜トランジスタＭ３近傍の構成を示す図である。 ゲートドライバや画素回路などが形成されているアレイ基板の部分断面図である。 上記第１の実施形態において、キャパシタＣＡＰ２の好ましい配置について説明するための回路図である。 本発明の第２の実施形態における双安定回路の構成を示す回路図である。 本発明の第３の実施形態における双安定回路の構成を示す回路図である。 本発明の第４の実施形態における双安定回路の構成を示す回路図である。 上記第４の実施形態において、状態信号の電位の変化についてのシミュレーション結果を示す図である。 上記第４の実施形態の変形例における双安定回路の構成を示す回路図である。 本発明の第５の実施形態における双安定回路の構成を示す回路図である。 上記第５の実施形態において、第１ノードの電位の変化についてのシミュレーション結果を示す図である。 上記第５の実施形態の変形例における双安定回路の構成を示す回路図である。 上記第５の実施形態の変形例に関し、図２５に示した構成において薄膜トランジスタＭ１１をマルチゲート化したときの回路図である。 本発明の第６の実施形態における双安定回路の構成を示す回路図である。 上記第６の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第６の実施形態の第１の変形例において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第６の実施形態の第２の変形例における双安定回路の構成を示す回路図である。 上記第６の実施形態の第２の変形例において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第６の実施形態の第３の変形例における双安定回路の構成を示す回路図である。 上記第６の実施形態の第３の変形例において、双安定回路の動作について説明するための信号波形図である。 本発明の第７の実施形態における双安定回路の構成を示す回路図である。 上記第７の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第７の実施形態において、双安定回路の動作について説明するための信号波形図である。 上記第７の実施形態において、ゲートエンドパルス信号をクリア信号として用いたときのゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第７の実施形態において、ゲートエンドパルス信号をクリア信号として用いたときの好ましい駆動方法を説明するための信号波形図である。 上記第７の実施形態の第１の変形例における双安定回路の構成を示す回路図である。 上記第７の実施形態の第１の変形例において、双安定回路の動作について説明するための信号波形図である。 上記第７の実施形態の第２の変形例における双安定回路の構成を示す回路図である。 上記第７の実施形態の第２の変形例において、双安定回路の動作について説明するための信号波形図である。 第１の参考例における双安定回路の構成を示す回路図である。 第１の参考例において、双安定回路の動作について説明するための信号波形図である。 第１の参考例において、キャパシタＣＡＰ２の好ましい配置について説明するための回路図である。 第２の参考例における双安定回路の構成を示す回路図である。 第２の参考例において、双安定回路の動作について説明するための信号波形図である。 従来の表示装置において、シフトレジスタに含まれる双安定回路の構成の一例を示す回路図である。 従来の表示装置において、シフトレジスタに含まれる双安定回路の構成の別の例を示す回路図である。

以下、添付図面を参照しつつ、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は第１電極に相当し、ドレイン端子（ドレイン電極）は第２電極に相当し、ソース端子（ソース電極）は第３電極に相当する。また、双安定回路内に設けられている薄膜トランジスタはすべてｎチャネル型であるものとして説明する。

＜１．第１の実施形態＞
＜１．１ 全体構成および動作＞
図２は、本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、電源１００とＤＣ／ＤＣコンバータ１１０と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と共通電極駆動回路５００と表示部６００とを備えている。なお、ゲートドライバ４００は、アモルファスシリコン，多結晶シリコン，微結晶シリコン，酸化物半導体（例えばＩＧＺＯ）などを用いて、表示部６００を含む表示パネル上に形成されている。すなわち、本実施形態においては、ゲートドライバ４００と表示部６００とは同一基板（液晶パネルを構成する２枚の基板のうちの一方の基板であるアレイ基板）上に形成されている。

表示部６００には、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ１〜ＳＬｊと、複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｉと、それらのソースバスラインＳＬ１〜ＳＬｊとゲートバスラインＧＬ１〜ＧＬｉとの交差点にそれぞれ対応して設けられた複数個（ｉ×ｊ個）の画素形成部とを含む画素回路が形成されている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）６０と、その薄膜トランジスタ６０のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお通常、画素容量Ｃｐに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。

電源１００は、ＤＣ／ＤＣコンバータ１１０と表示制御回路２００と共通電極駆動回路５００とに所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ１１０は、ソースドライバ３００およびゲートドライバ４００を動作させるための所定の直流電圧を電源電圧から生成し、それをソースドライバ３００およびゲートドライバ４００に供給する。共通電極駆動回路５００は、共通電極Ｅｃに所定の電位Ｖｃｏｍを与える。

表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、表示部６００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ラッチストローブ信号ＬＳ，ゲートスタートパルス信号ＧＳＰ，ゲートエンドパルス信号ＧＥＰ，およびゲートクロック信号ＧＣＫとを出力する。なお、本実施形態においては、ゲートクロック信号ＧＣＫは、後述するように２相のクロック信号ＧＣＫ１（以下「第１ゲートクロック信号」という。）およびＧＣＫ２（以下「第２ゲートクロック信号」という。）で構成されている。また、ゲートクロック信号ＧＣＫは電源電圧より生成されており、そのハイレベル側の電位はＶＤＤ、ローレベル側の電位はＶＳＳとなっている。

ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬ１〜ＳＬｊに駆動用映像信号Ｓ（１）〜Ｓ（ｊ）を印加する。

ゲートドライバ４００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰ，ゲートエンドパルス信号ＧＥＰ，およびゲートクロック信号ＧＣＫに基づいて、アクティブな走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｉ）の各ゲートバスラインＧＬ１〜ＧＬｉへの印加を１垂直走査期間を周期として繰り返す。なお、このゲートドライバ４００についての詳しい説明は後述する。

以上のようにして、各ソースバスラインＳＬ１〜ＳＬｊに駆動用映像信号Ｓ（１）〜Ｓ（ｊ）が印加され、各ゲートバスラインＧＬ１〜ＧＬｉに走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｉ）が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される。

＜１．２ ゲートドライバの構成および動作＞
次に、図３〜図５を参照しつつ、本実施形態におけるゲートドライバ４００の構成および動作の概要について説明する。図３に示すように、ゲートドライバ４００は複数段からなるシフトレジスタ４１０によって構成されている。表示部６００にはｉ行×ｊ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ４１０の各段が設けられている。また、シフトレジスタ４１０の各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号（以下「状態信号」という。）を出力する双安定回路となっている。このように、このシフトレジスタ４１０はｉ個の双安定回路４０（１）〜４０（ｉ）で構成されている。なお、本実施形態においては、双安定回路が第１の状態となっていれば、当該双安定回路からはハイレベル（Ｈレベル）の状態信号が出力され、双安定回路が第２の状態となっていれば、当該双安定回路からはローレベル（Ｌレベル）の状態信号が出力される。また、以下においては、双安定回路からハイレベルの状態信号が出力され当該双安定回路に対応するゲートバスラインにハイレベルの走査信号が印加される期間のことを「選択期間」という。

図４は、ゲートドライバ４００内のシフトレジスタ４１０の構成を示すブロック図である。上述したように、このシフトレジスタ４１０はｉ個の双安定回路４０（１）〜４０（ｉ）で構成されている。各双安定回路には、クロック信号ＣＫ（以下「第１クロック」という。）を受け取るための入力端子と、ローレベルの直流電源電位ＶＳＳ（この電位の大きさのことを「ＶＳＳ電位」ともいう。）を受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、状態信号Ｑを出力するための出力端子とが設けられている。

シフトレジスタ４１０には、ゲートクロック信号ＧＣＫとして、２相のクロック信号である第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２が与えられる。第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２については、図５に示すように、互いに１水平走査期間だけ位相がずれており、いずれも２水平走査期間中の１水平走査期間だけハイレベル（Ｈレベル）の状態となる。

シフトレジスタ４１０の各段（各双安定回路）の入力端子に与えられる信号は次のようになっている。１段目４０（１）については、第１ゲートクロック信号ＧＣＫ１が第１クロックＣＫとして与えられる。２段目４０（２）については、第２ゲートクロック信号ＧＣＫ２が第１クロックＣＫとして与えられる。３段目以降については、上述した１段目および２段目の構成と同様の構成が２段ずつ繰り返される。また、１段目４０（１）には、ゲートスタートパルス信号ＧＳＰがセット信号Ｓとして与えられる。２段目４０（２）以降の段については、前段の状態信号Ｑがセット信号Ｓとして与えられる。さらに、ｉ段目４０（ｉ）には、ゲートエンドパルス信号ＧＥＰがリセット信号Ｒとして与えられる。（ｉ−１）段目４０（ｉ−１）以前の段については、次段の状態信号Ｑがリセット信号Ｒとして与えられる。なお、ローレベルの直流電源電位ＶＳＳについては、全ての双安定回路に共通的に与えられる。

以上のような構成において、シフトレジスタ４１０の１段目４０（１）にセット信号Ｓとしてのゲートスタートパルス信号ＧＳＰが与えられると、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２に基づいて、ゲートスタートパルス信号ＧＳＰに含まれるパルス（このパルスは各段から出力される状態信号Ｑに含まれる）が１段目４０（１）からｉ段目４０（ｉ）へと順次に転送される。そして、このパルスの転送に応じて、各段４０（１）〜４０（ｉ）から出力される状態信号Ｑが順次にハイレベルとなる。そして、それら各段４０（１）〜４０（ｉ）から出力される状態信号Ｑは、走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｉ）として各ゲートバスラインＧＬ１〜ＧＬｉに与えられる。これにより、図５に示すように、１水平走査期間ずつ順次にハイレベル（アクティブ）となる走査信号が表示部６００内のゲートバスラインに与えられる。

＜１．３ 双安定回路の構成＞
図１は、本実施形態における双安定回路の構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。図１に示すように、この双安定回路は、６個の薄膜トランジスタＭ１〜Ｍ３，Ｍ５〜Ｍ７と、２個のキャパシタＣＡＰ１，ＣＡＰ２とを備えている。また、この双安定回路は、ローレベルの直流電源電位ＶＳＳ用の入力端子のほか、３個の入力端子４１〜４３と１個の出力端子４８とを有している。ここで、セット信号Ｓを受け取る入力端子には符号４１を付し、リセット信号Ｒを受け取る入力端子には符号４２を付し、第１クロックＣＫを受け取る入力端子には符号４３を付している。また、状態信号Ｑを出力する出力端子には符号４８を付している。

次に、この双安定回路内における構成要素間の接続関係について説明する。薄膜トランジスタＭ１のソース端子，薄膜トランジスタＭ２のゲート端子，薄膜トランジスタＭ５のドレイン端子，およびキャパシタＣＡＰ１の一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「第１ノード」という。薄膜トランジスタＭ３のドレイン端子，薄膜トランジスタＭ５のゲート端子，薄膜トランジスタＭ６のゲート端子，薄膜トランジスタＭ７のソース端子，およびキャパシタＣＡＰ２の一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「第２ノード」という。第１ノードには符号Ｎ１を付し、第２ノードには符号Ｎ２を付している。

薄膜トランジスタＭ１については、ゲート端子およびドレイン端子は入力端子４１に接続され（すなわち、ダイオード接続となっている）、ソース端子は第１ノードＮ１に接続されている。薄膜トランジスタＭ２については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は入力端子４３に接続され、ソース端子は出力端子４８に接続されている。薄膜トランジスタＭ３については、ゲート端子は入力端子４１に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ５については、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ６については、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は出力端子４８に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ７については、ゲート端子およびドレイン端子は入力端子４２に接続され（すなわち、ダイオード接続となっている）、ソース端子は第２ノードＮ２に接続されている。キャパシタＣＡＰ１については、一端は第１ノードＮ１に接続され、他端は出力端子４８に接続されている。キャパシタＣＡＰ２については、一端は第２ノードＮ２に接続され、他端は入力端子４１に接続されている。

なお、薄膜トランジスタＭ３，Ｍ５，およびＭ６のゲート−ドレイン間の寄生容量の容量値をそれぞれＣ３，Ｃ５，およびＣ６とすると、キャパシタＣＡＰ２の容量値Ｃ２は、次式（１）を満たすことが好ましい。
Ｃ２≧Ｃ５＋Ｃ６−Ｃ３ ・・・（１）

より詳しくは、第２ノードＮ２に対する入力端子４１，第１ノードＮ１，および出力端子４８の配線容量を含めた容量値をそれぞれＣ４１，ＣＮ１，およびＣ４８とすると、キャパシタＣＡＰ２の容量値Ｃ２は、次式（２）を満たすことが好ましい。
Ｃ２≧ＣＮ１＋Ｃ４８−Ｃ４１ ・・・（２）

次に、各構成要素のこの双安定回路における機能について説明する。薄膜トランジスタＭ１は、セット信号Ｓがハイレベルになっているときに、第１ノードＮ１の電位をハイレベルに向けて変化させる。薄膜トランジスタＭ２は、第１ノードＮ１の電位がハイレベルになっているときに、第１クロックＣＫの電位を出力端子４８に与える。薄膜トランジスタＭ３は、セット信号Ｓがハイレベルになっているときに、第２ノードＮ２の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ５は、第２ノードＮ２の電位がハイレベルになっているときに、第１ノードＮ１の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ６は、第２ノードＮ２の電位がハイレベルになっているときに、出力端子４８の電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ７は、リセット信号Ｒがハイレベルになっているときに、第２ノードＮ２の電位をハイレベルに向けて変化させる。キャパシタＣＡＰ１は、この双安定回路に接続されたゲートバスラインが選択状態となっている期間中に第１ノードＮ１の電位をハイレベルで維持するための補償容量として機能する。キャパシタＣＡＰ２は、この双安定回路に接続されたゲートバスラインが選択状態となる時に第２ノードＮ２の電位を低下させて回路動作を安定化させるために機能する。

なお、本実施形態においては、薄膜トランジスタＭ１によって第１ノードターンオン用スイッチング素子が実現され、薄膜トランジスタＭ２によって第１の出力制御用スイッチング素子が実現され、薄膜トランジスタＭ３によって第１の第２ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＭ５によって第１の第１ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＭ６によって第１の第１出力ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＭ７によって第１の第２ノードターンオン用スイッチング素子が実現されている。また、入力端子４１によって第１入力ノードが実現され、入力端子４２によって第２入力ノードが実現され、出力端子４８によって第１出力ノードが実現されている。

＜１．４ 双安定回路の動作＞
次に、図１および図６を参照しつつ、本実施形態における双安定回路の動作について説明する。図６では、時点ｔ１から時点ｔ２までの期間が選択期間に相当する。なお、以下においては、選択期間直前の１水平走査期間のことを「セット期間」といい、選択期間直後の１水平走査期間のことを「リセット期間」という。また、選択期間，セット期間，およびリセット期間以外の期間のことを「通常動作期間」という。

通常動作期間（時点ｔ０以前の期間および時点ｔ３以降の期間）には、第２ノードＮ２の電位はハイレベルで維持されている。このため、薄膜トランジスタＭ５，Ｍ６はオン状態となっている。薄膜トランジスタＭ２のゲート−ドレイン間には寄生容量が存在するので第１クロックＣＫの波形の変動（図６参照）に起因して第１ノードＮ１にノイズが生じるが、薄膜トランジスタＭ５がオン状態になっていることから、第１ノードＮ１の電位はローレベルへと引き込まれる。また、第１ノードＮ１に生じたノイズや映像信号電圧の変動に起因して状態信号Ｑ（出力端子４８）にもノイズが生じるが、薄膜トランジスタＭ６がオン状態になっていることから、状態信号Ｑの電位はローレベルへと引き込まれる。以上より、この期間中、第１ノードＮ１の電位および状態信号Ｑの電位はローレベルで維持される。

セット期間になると（時点ｔ０になると）、セット信号Ｓがローレベルからハイレベルに変化する。薄膜トランジスタＭ１は図１に示すようにダイオード接続となっているので、セット信号Ｓがハイレベルとなることによって薄膜トランジスタＭ１はオン状態となり、キャパシタＣＡＰ１が充電（ここではプリチャージ）される。これにより、第１ノードＮ１の電位はローレベルからハイレベルに変化し、薄膜トランジスタＭ２はオン状態となる。しかしながら、セット期間には、第１クロックＣＫはローレベルとなっているので、状態信号Ｑの電位はローレベルで維持される。また、セット信号Ｓがハイレベルとなることによって薄膜トランジスタＭ３はオン状態となり、第２ノードＮ２の電位はローレベルとなる。これにより、薄膜トランジスタＭ５，Ｍ６はオフ状態となる。以上より、セット期間には、セット信号Ｓがハイレベルとなり、第２ノードＮ２の電位がローレベルとなるので、入力端子４１と第２ノードＮ２との電位差に基づいてキャパシタＣＡＰ２が充電される。

選択期間になると（時点ｔ１になると）、セット信号Ｓがハイレベルからローレベルに変化する。このとき、第２ノードＮ２の電位はローレベルとなっているので、薄膜トランジスタＭ５はオフ状態となっている。以上より、第１ノードＮ１はフローティング状態となる。ここで、時点ｔ１には第１クロックＣＫがローレベルからハイレベルに変化する。上述したように薄膜トランジスタＭ２のゲート−ドレイン間には寄生容量が存在するので、入力端子４３の電位の上昇に伴って第１ノードＮ１の電位も上昇する（第１ノードＮ１がブートストラップされる）。その結果、薄膜トランジスタＭ２が完全にオン状態となり、この双安定回路の出力端子４８に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで状態信号Ｑの電位が上昇する。ところで、薄膜トランジスタＭ５，Ｍ６についてもゲート−ドレイン間に寄生容量が存在するので、第１ノードＮ１の電位および状態信号Ｑの電位の上昇に伴って、第２ノードＮ２の電位は上昇しようとする。しかしながら、セット期間に入力端子４１と第２ノードＮ２との電位差に基づいてキャパシタＣＡＰ２が充電されていること、および、この期間にセット信号Ｓがハイレベルからローレベルに変化することによって、第２ノードＮ２の電位はローレベルで維持される。

リセット期間になると（時点ｔ２になると）、第１クロックＣＫがハイレベルからローレベルに変化する。時点ｔ２には薄膜トランジスタＭ２はオン状態となっているので、入力端子４３の電位の低下とともに状態信号Ｑの電位は低下する。このように状態信号Ｑの電位が低下することによって、キャパシタＣＡＰ１を介して第１ノードＮ１の電位も低下する。また、この期間には、リセット信号Ｒがローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ７はオン状態となり、第２ノードＮ２の電位はハイレベルとなる。これにより、薄膜トランジスタＭ５，Ｍ６はオン状態となる。その結果、リセット期間には、第１ノードＮ１の電位および状態信号Ｑの電位はローレベルにまで低下する。

＜１．５ 効果＞
図７〜図９を参照しつつ、本実施形態における効果について説明する。図７は、本実施形態における第１ノードＮ１および第２ノードＮ２の電位の変化を示す信号波形図である。図８は、図５１に示した従来構成における第１ノードＮ１および第２ノードＮ２の電位の変化を示す信号波形図である。図９は、図５２に示した従来構成における第１ノードＮ１および第２ノードＮ２の電位の変化を示す信号波形図である。

図５１に示した従来構成によると、第１ノードＮ１の電位の上昇によって第２ノードＮ２の電位が低下する際、第２ノードＮ２の電位の低下は次のような順序で行われる。まず、セット信号Ｇｎ−１がローレベルからハイレベルに変化することによって、第１ノードＮ１の電位が上昇する。次に、第１ノードＮ１の電位の上昇に基づいてトランジスタグループＴＧ１がオン状態となることによって、第２ノードＮ２の電位が低下する。このように、第２ノードＮ２の電位の低下は第１ノードＮ１の電位の上昇後に行われる。ところで、図５１に示すように、双安定回路には、第２ノードＮ２の電位に基づいて第１ノードＮ１の電位を低下させるためのトランジスタＴＲ４が設けられている。このため、セット期間開始直後の期間には、第１ノードＮ１の電位は、第２ノードＮ２の電位に基づいて低下しようとしつつ、セット信号Ｇｎ−１に基づいて上昇しようとする。その結果、図８で符号７３で示す部分の波形から把握されるように、セット期間における第１ノードＮ１の電位は速やかには上昇しない。従って、回路動作の安定性に欠けている。

これに対して、本実施形態によれば、セット信号Ｓの電位がローレベルからハイレベルに変化することによって、直接的に第２ノードＮ２の電位が低下する。第２ノードＮ２の電位が低下することによって薄膜トランジスタＭ５はオフ状態となるので、セット期間における第１ノードＮ１の電位の上昇が妨げられることはない。その結果、図７で符号７１で示す部分の波形から把握されるように、セット期間における第１ノードＮ１の電位は速やかに上昇する。従って、従来の構成と比較して、回路動作の安定性が向上する。

また、図５１に示した従来構成によると、第１電極が第１ノードＮ１に接続され、第２電極にクロックＣＫが与えられているトランジスタＴＧ２のゲート−ドレイン間には寄生容量が存在するので、クロックＣＫの波形の変動に起因して第１ノードＮ１にノイズが生じる。このため、当該ノイズによって第２ノードＮ２の電位が低下する。その結果、第１ノードＮ１の電位を低下させる機能を有するトランジスタＴＲ４が完全なオン状態とはならず、第１ノードＮ１に生じたノイズが増大する。

これに対して、本実施形態によれば、第１ノードの電位の低下させるための第２ノードＮ２に関し、「第１ノードＮ１の電位の上昇によって第２ノードＮ２の電位を低下させる」という構成を採用していないので、第１ノードＮ１に大きなノイズが生じることが抑制される。また、セット期間にキャパシタＣＡＰ２が充電されること、および、選択期間にセット信号Ｓがハイレベルからローレベルに変化することによって、選択期間には第２ノードＮ２の電位はローレベルで維持される。このため、セット期間に第１ノードＮ１の電位が低下することが抑制され、回路動作の安定性が確保される。

また、図５２に示した従来構成によると、セット信号Ｇｎ−１の電位の上昇に基づいて第２ノードＮ２の電位が上昇した後、選択期間には第２ノードＮ２はフローティング状態となる。ここで、選択期間には、トランジスタＴＧ３，ＴＲ４のゲート−ドレイン間の寄生容量の存在に起因して、第２ノードＮ２の電位は上昇する。このため、選択期間には、トランジスタＴＧ３，ＴＲ４がわずかにオン状態となる。これにより、ゲート信号Ｇｎ（本実施形態における状態信号Ｑに相当）の電位の上昇が妨げられるとともに、高いレベルで維持されるべき第１ノードＮ１の電位が図９で符号７４で示す部分のように低下する。

これに対して、本実施形態によれば、セット期間中にキャパシタＣＡＰ２には入力端子４１側を正とする電荷が蓄積される。そして、選択期間には、入力端子４１に与えられるセット信号Ｓがハイレベルからローレベルに低下する。このため、薄膜トランジスタＭ５，Ｍ６のゲート−ドレイン間の寄生容量の存在に起因して選択期間中に第２ノードＮ２の電位が上昇しようとしても、キャパシタＣＡＰ２の他端側（入力端子４１側）の電位が低下するので、第２ノードＮ２の電位の上昇は抑制される。これにより、選択期間における第１ノードＮ１の電位の低下が抑制される。その結果、図７で符号７２で示す部分のように、選択期間において第１ノードＮ１の電位は充分に高いレベルで維持される。なお、選択期間中における第２ノードＮ２の電位の上昇が確実に抑止されるよう、薄膜トランジスタＭ３，Ｍ５，およびＭ６の容量値とキャパシタＣＡＰ２の容量値との関係は上式（１）を満たすことが好ましい。また、セット信号Ｓやリセット信号Ｒに生じるノイズの影響によって薄膜トランジスタＭ３，Ｍ７で電流のリークが生じて第２ノードＮ２の電位が低下し得るが、本実施形態によれば、キャパシタＣＡＰ２に電荷が蓄積されることによって、そのような電流のリークに起因する第２ノードＮ２の電位の低下が抑制される。

さらに、本実施形態においては、キャパシタＣＡＰ２が図５１や図５２に示した構成におけるフレームキャパシタＣｃｈａｒｇｅと同等の機能も有している。このため、従来構成と比較して必要な回路素子を増やすことなく、動作の安定性に優れたシフトレジスタが実現される。

＜１．６ 変形例＞
次に、上記第１の実施形態の変形例について説明する。

＜１．６．１ 薄膜トランジスタＭ１近傍の構成についての変形例＞
上記第１の実施形態では、薄膜トランジスタＭ１については、ゲート端子およびドレイン端子は入力端子４１に接続され、ソース端子は第１ノードＮ１に接続されていた。しかしながら、本発明はこれに限定されない。図１０に示すように、ゲート端子が入力端子４１に接続され、ドレイン端子がクロック信号ＣＫＢ（以下「第２クロック」という。）を受け取るための入力端子４４（以下においても、第２クロックＣＫＢを受け取るための入力端子には符号４４を付す）に接続され、ソース端子が第１ノードＮ１に接続されるように、薄膜トランジスタＭ１が構成されていても良い（第１の変形例）。この構成が採用される場合、図１１に示すように１水平走査期間毎に交互にハイレベルとなる第１クロックＣＫと第２クロックＣＫＢとが双安定回路に与えられるよう、シフトレジスタ４１１は図１２に示すように構成される。すなわち、第１の変形例においては、シフトレジスタ４１１の奇数段目については、第１ゲートクロック信号ＧＣＫ１が第１クロックＣＫとして与えられ、第２ゲートクロック信号ＧＣＫ２が第２クロックＣＫＢとして与えられる。シフトレジスタ４１１の偶数段目については、第２ゲートクロック信号ＧＣＫ２が第１クロックＣＫとして与えられ、第１ゲートクロック信号ＧＣＫ１が第２クロックＣＫＢとして与えられる。

第１の変形例によれば、薄膜トランジスタＭ１のドレイン端子には、第２クロックＣＫＢが与えられる。図１２に示すように各双安定回路には第２クロックＣＫＢとして第１ゲートクロック信号ＧＣＫ１または第２ゲートクロック信号ＧＣＫ２が与えられるところ、上述したように第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２は電源電圧より生成される。従って、第１の変形例においては、電源電圧が第１ノードＮ１の電荷供給源となる。このため、上記第１の実施形態とは異なり、入力端子４１から第１ノードＮ１への電荷の流れが抑止され、入力端子４１の電位が速やかに上昇する。なお、薄膜トランジスタＭ１のドレイン端子がハイレベルの直流電源電位ＶＤＤ（この電位の大きさのことを「ＶＤＤ電位」ともいう。）を受け取るための入力端子に接続された構成であっても、図１０に示す構成と同様の効果が得られる。

また、図１３に示すように、ゲート端子が入力端子４４に接続され、ドレイン端子が入力端子４１に接続され、ソース端子が第１ノードＮ１に接続されるように、薄膜トランジスタＭ１が構成されていても良い（第２の変形例）。第２の変形例によれば、薄膜トランジスタＭ１は電源電圧に基づいてオン状態にされる。このため、セット期間に薄膜トランジスタＭ１は速やかにオン状態となり、第１ノードＮ１の電位は速やかに上昇する。

＜１．６．２ 薄膜トランジスタＭ７近傍の構成についての変形例＞
上記第１の実施形態では、薄膜トランジスタＭ７については、ゲート端子およびドレイン端子は入力端子４２に接続され、ソース端子は第２ノードＮ２に接続されていた。しかしながら、本発明はこれに限定されない。図１４に示すように、ゲート端子が入力端子４２に接続され、ドレイン端子が入力端子４４に接続され、ソース端子が第２ノードＮ２に接続されるように、薄膜トランジスタＭ７が構成されていても良い（第３の変形例）。第３の変形例によれば、薄膜トランジスタＭ７のドレイン端子には第２クロックＣＫＢが与えられるので、電源電圧が第２ノードＮ２の電荷供給源となる。このため、上記第１の実施形態とは異なり、入力端子４２から第２ノードＮ２への電荷の流れが抑止され、入力端子４２の電位が速やかに上昇する。なお、薄膜トランジスタＭ７のドレイン端子がハイレベルの直流電源電位ＶＤＤ用の入力端子に接続された構成であっても、図１４に示す構成と同様の効果が得られる。

また、図１５に示すように、ゲート端子およびドレイン端子が入力端子４４に接続され、ソース端子が第２ノードＮ２に接続されるように、薄膜トランジスタＭ７が構成されていても良い（第４の変形例）。さらに、図１６に示すように、ゲート端子が入力端子４４に接続され、ドレイン端子がハイレベルの直流電源電位ＶＤＤ用の入力端子に接続され、ソース端子が第２ノードＮ２に接続されるように、薄膜トランジスタＭ７が構成されていても良い（第５の変形例）。図１に示した構成（第１の実施形態における構成）においては、薄膜トランジスタＭ７は１垂直走査期間中に１回だけオン状態となるが、第４の変形例および第５の変形例によれば、薄膜トランジスタＭ７は２水平走査期間毎にオン状態となるので、短周期で第２ノードＮ２に電荷が供給される。このため、通常動作期間中、第２ノードＮ２の電位が確実にハイレベルで維持される。ところで、セット期間にはセット信号Ｓと第２クロックＣＫＢとがハイレベルになることから（図１１の時点ｔ０から時点ｔ１までの期間を参照）、薄膜トランジスタＭ３と薄膜トランジスタＭ７とがほぼ同じタイミングでオン状態となって回路動作が不安定になることが懸念される。そこで、薄膜トランジスタＭ７のトランジスタサイズ（チャネル幅／チャネル長）を薄膜トランジスタＭ３のトランジスタサイズよりも充分に小さくすることが好ましい。これにより、薄膜トランジスタＭ７の駆動力が薄膜トランジスタＭ３の駆動力よりも小さくなり、セット期間に薄膜トランジスタＭ３と薄膜トランジスタＭ７とがほぼ同じタイミングでオン状態となっても第２ノードＮ２の電位は低下し、回路動作が不安定になることが抑制される。

なお、第３〜第５の変形例においては、シフトレジスタ４１１は図１２に示すように構成される。

＜１．６．３ 薄膜トランジスタＭ３近傍の構成についての変形例＞
上記第１の実施形態では、薄膜トランジスタＭ３については、ゲート端子は入力端子４１に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されていた。しかしながら、本発明はこれに限定されない。図１７に示すように、薄膜トランジスタＭ３のソース端子は出力端子４８に接続されていても良い（第６の変形例）。また、図１８に示すように、薄膜トランジスタＭ３のソース端子は入力端子４３に接続されていても良い（第７の変形例）。この理由は以下のとおりである。セット期間には、第１ノードＮ１の電位を上昇させなければならないので、第２ノードＮ２の電位はローレベルで維持されるべきである。また、図６から把握されるように、セット期間には出力端子４８の電位（状態信号Ｑの電位）および入力端子４３の電位（第１クロックＣＫの電位）はローレベルとなっている。以上より、ゲート端子にセット信号Ｓが与えられ、かつ、ドレイン端子に第２ノードＮ２が接続された薄膜トランジスタＭ３に関し、ソース端子が出力端子４８や入力端子４３に接続されていても、セット期間には第２ノードＮ２の電位はローレベルとなる。

＜１．６．４ キャパシタＣＡＰ２の配置について＞
次に、キャパシタＣＡＰ２の配置に関する好ましい構成について説明する。図１９は、ゲートドライバ４００や画素回路などが形成されているアレイ基板の部分断面図である。アレイ基板はゲートドライバ４００や画素回路などを形成すべく積層構造となっており、その積層構造内には２つの金属膜（金属層）が含まれている。具体的には、図１９に示すように、ガラス基板７００上に金属膜７０２，保護膜７１２，金属膜７０１，および保護膜７１１が積層されている。金属膜７０１は、ゲートドライバ４００や画素回路に設けられる薄膜トランジスタのソース電極（およびドレイン電極）を形成するために用いられている。そこで、以下、このような金属膜７０１のことを「ソースメタル」７０１という。金属膜７０２は、薄膜トランジスタのゲート電極を形成するために用いられている。そこで、以下、このような金属膜７０２のことを「ゲートメタル」７０２という。なお、ソースメタル７０１およびゲートメタル７０２については、薄膜トランジスタの電極として利用されるだけではなく、ゲートドライバ４００内あるいは画素回路内に形成される配線パターンとしても利用される。

上記第１の実施形態では、キャパシタＣＡＰ２については、一端は第２ノードＮ２に接続され、他端は入力端子４１に接続されている。このキャパシタＣＡＰ２に関し、一端側の電極はソースメタル７０１で形成され、他端側の電極はゲートメタル７０２で形成されることが好ましい。また、図２０に示すように、キャパシタＣＡＰ２と薄膜トランジスタＭ３とが互いに隣接して配置されることが好ましい。このとき、薄膜トランジスタＭ３については、ドレイン電極はソースメタル７０１で形成され、ゲート電極はゲートメタル７０２で形成される。このような構成とすることにより、キャパシタＣＡＰ２を備えることによる配線面積・実装面積の増大が抑制される。これにより、パネルの狭額縁化が可能となる。また、配線負荷が低減されるので、回路動作の信頼性が向上する。

＜２．第２の実施形態＞
＜２．１ 双安定回路の構成＞
図２１は、本発明の第２の実施形態における双安定回路の構成を示す回路図である。なお、液晶表示装置の全体構成および動作，ゲートドライバの構成および動作については、上記第１の実施形態と同様であるので説明を省略する。

上記第１の実施形態においては、薄膜トランジスタＭ５については、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されていた。しかしながら、本発明はこれに限定されない。図２１に示すように、薄膜トランジスタＭ５のソース端子は、出力端子４８に接続されていても良い。

＜２．２ 効果＞
本実施形態によれば、薄膜トランジスタＭ５のソース端子には状態信号Ｑの電位が与えられる。ここで、選択期間には、薄膜トランジスタＭ５のドレイン端子に接続されている第１ノードＮ１の電位はハイレベルとなっていて、状態信号Ｑもハイレベルとなっている（図６参照）。このため、薄膜トランジスタＭ５のソース端子に直流電源電位ＶＳＳが与えられる構成である上記第１の実施形態と比較して、選択期間における薄膜トランジスタＭ５のドレイン−ソース間の電圧が低減される。これにより、選択期間において、第１ノードＮ１からの薄膜トランジスタＭ５を介した電荷の流出が抑制される。その結果、選択期間には第１ノードＮ１の電位が確実に高いレベルで維持され、回路動作の安定性が効果的に高められる。

＜３．第３の実施形態＞
＜３．１ 双安定回路の構成＞
図２２は、本発明の第３の実施形態における双安定回路の構成を示す回路図である。なお、液晶表示装置の全体構成および動作，ゲートドライバの構成および動作については、上記第１の実施形態と同様であるので説明を省略する。

本実施形態においては、双安定回路には、図１に示した第１の実施形態における構成要素に加えて、薄膜トランジスタＭ４が設けられている。薄膜トランジスタＭ４については、ゲート端子は出力端子４８に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ４は、出力端子４８の電位がハイレベルのときに第２ノードＮ２の電位をＶＳＳ電位に向けて変化させるよう機能する。この薄膜トランジスタＭ４によって、第２の第２ノードターンオフ用スイッチング素子が実現されている。

＜３．２ 効果＞
上述したように、薄膜トランジスタＭ４のゲート端子は出力端子４８に接続されている。また、選択期間には、状態信号Ｑの電位（出力端子４８の電位）はハイレベルとなる。以上より、選択期間には、薄膜トランジスタＭ４はオン状態となる。これにより、選択期間中、第２ノードＮ２の電位はローレベルへと引き込まれる。従って、本実施形態によれば、選択期間には第２ノードＮ２の電位が確実にローレベルで維持され、回路動作の安定性が効果的に高められる。

＜４．第４の実施形態＞
＜４．１ 双安定回路の構成＞
図２３は、本発明の第４の実施形態における双安定回路の構成を示す回路図である。なお、液晶表示装置の全体構成および動作，ゲートドライバの構成および動作については、上記第１の実施形態と同様であるので説明を省略する。

本実施形態においては、双安定回路には、図２２に示した第３の実施形態における構成要素に加えて、薄膜トランジスタＭ１０が設けられている。薄膜トランジスタＭ１０については、ゲート端子は入力端子４２に接続され、ドレイン端子は出力端子４８に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ１０は、リセット信号Ｒがハイレベルのときに状態信号Ｑの電位をＶＳＳ電位に向けて変化させるよう機能する。この薄膜トランジスタＭ１０によって、第２の第１出力ノードターンオフ用スイッチング素子が実現されている。なお、図１に示した第１の実施形態における構成要素に加えて薄膜トランジスタＭ１０が設けられた構成であっても良い。

＜４．２ 効果＞
上記第１〜第３の実施形態においては、リセット期間には、リセット信号Ｒがローレベルからハイレベルに変化して薄膜トランジスタＭ７がオン状態となることによって、第２ノードＮ２の電位がローレベルからハイレベルに変化していた。そして、第２ノードＮ２の電位がローレベルからハイレベルに変化して薄膜トランジスタＭ６がオン状態となることによって、状態信号Ｑの電位が低下していた。これに対して、本実施形態においては、リセット信号Ｒがローレベルからハイレベルに変化することによって、薄膜トランジスタＭ１０がオン状態となる。このため、リセット信号Ｒがローレベルからハイレベルに変化することによって直接的に状態信号Ｑの電位が低下する。また、本実施形態においては、リセット期間には状態信号Ｑの電位が低下するよう２つの薄膜トランジスタＭ６，Ｍ１０が機能する。このため、ゲートバスラインの負荷容量が大きい場合であっても、リセット期間に状態信号Ｑの電位を速やかにローレベルにまで低下させることが可能となる。図２４は、状態信号Ｑの電位の変化についてのシミュレーション結果を示す図である。図２４に示すように、薄膜トランジスタＭ１０を有する構成においては、薄膜トランジスタＭ１０を有さない構成に比べて、リセット期間中に状態信号Ｑの電位が速やかに低下している。以上のように、本実施形態によれば、ゲートバスラインの負荷容量が大きい場合であっても、状態信号Ｑの電位がリセット期間に速やかに低下し、出力端子４８からの異常パルスの出力が抑制される。

＜４．３ 変形例＞
図２５は、上記第４の実施形態の変形例における双安定回路の構成を示す回路図である。本変形例においては、双安定回路には、図２３に示した構成要素に加えて、薄膜トランジスタＭ１１が設けられている。薄膜トランジスタＭ１１については、ゲート端子は入力端子４２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ１１は、リセット信号Ｒがハイレベルになっているときに第１ノードＮ１の電位をＶＳＳ電位に向けて変化させるよう機能する。この薄膜トランジスタＭ１１によって、第２の第１ノードターンオフ用スイッチング素子が実現されている。

上記第１〜第３の実施形態においては、リセット期間には、リセット信号Ｒがローレベルからハイレベルに変化して薄膜トランジスタＭ７がオン状態となることによって、第２ノードＮ２の電位がローレベルからハイレベルに変化していた。そして、第２ノードＮ２の電位がローレベルからハイレベルに変化して薄膜トランジスタＭ５がオン状態となることによって、第１ノードＮ１の電位がローレベルにまで低下していた。これに対して、本変形例によれば、リセット信号Ｒがローレベルからハイレベルに変化することによって、薄膜トランジスタＭ１１がオン状態となる。このため、リセット信号Ｒがローレベルからハイレベルに変化することによって直接的に第１ノードＮ１の電位がＶＳＳ電位に向けて低下する。また、本変形例においては、リセット期間には第１ノードＮ１の電位が低下するよう２つの薄膜トランジスタＭ５，Ｍ１１が機能する。このため、回路を高速動作させる場合であっても、リセット期間に第１ノードＮ１の電位を確実にローレベルにまで低下させることが可能となる。これにより、ゲートバスラインの負荷容量が大きい場合の回路動作の安定性が向上する。

＜５．第５の実施形態＞
＜５．１ 双安定回路の構成＞
図２６は、本発明の第５の実施形態における双安定回路の構成を示す回路図である。なお、液晶表示装置の全体構成および動作，ゲートドライバの構成および動作については、上記第１の実施形態と同様であるので説明を省略する。

上記第１〜第４の実施形態においては、第１ノードＮ１は、セット期間にセット信号Ｓがローレベルからハイレベルに変化することに基づいてプリチャージされる。ここで、第１クロックＣＫに関してハイレベルの電位がＶＤＤ電位であってローレベルの電位がＶＳＳ電位であれば、セット期間終了直前における第１ノードＮ１の電位Ｖｎは、理論的には次式（３）で示される値となる。但し、Ｖｔｈは、薄膜トランジスタＭ１の閾値電圧である。
Ｖｎ＝ＶＤＤ−Ｖｔｈ ・・・（３）

選択期間になると、第１クロックＣＫがローレベルからハイレベルに変化する。上述したように薄膜トランジスタＭ２のゲート−ドレイン間には寄生容量が存在するので、入力端子４３の電位の上昇に伴って第１ノードＮ１の電位も上昇する。そして、選択期間終了直前における第１ノードＮ１の電位Ｖｎは、理論的には次式（４）で示される値となる。
Ｖｎ＝２×ＶＤＤ−Ｖｔｈ ・・・（４）

ところで、微結晶シリコン（μｃ−Ｓｉ）や酸化物半導体（例えばＩＧＺＯ）など移動度の高いものを半導体層に用いた薄膜トランジスタが採用されている場合、上式（４）で示すほど第１ノードＮ１の電位を上昇させなくても、ゲートバスラインを充分に駆動することができる。この点に関し、薄膜トランジスタＭ２のゲート−ドレイン間の寄生容量に基づく第１ノードＮ１の電位の上昇は必然的になされるものである。そこで、本実施形態においては、図２６に示すように、セット信号Ｓに基づいて第１ノードＮ１の電位を高めるための薄膜トランジスタＭ１がマルチゲート化された構成となっている。この構成によれば、セット期間に第１ノードＮ１がプリチャージされた際、第１ノードＮ１の電位Ｖｎは、理論的には次式（５）で示される値となる。但し、ｎは薄膜トランジスタＭ１のゲート電極の数である。
Ｖｎ＝ＶＤＤ−ｎ＊Ｖｔｈ ・・・（５）

＜５．２ 効果＞
上式（３）および上式（５）から把握されるように、本実施形態においては、セット期間におけるプリチャージ直後の第１ノードＮ１の電位が上記第１〜第４の実施形態と比較して低くなる。このため、本実施形態と上記第１〜第４の実施形態とを比較すると、選択期間終了直前における第１ノードＮ１の電位は、上記第１〜第４の実施形態よりも本実施形態の方が低くなる。これにより、薄膜トランジスタＭ２のゲート端子に与えられる電圧が低下し、薄膜トランジスタＭ２についてのゲート絶縁膜破壊が抑制される。特に、酸化物半導体（例えばＩＧＺＯ）を半導体層に用いた薄膜トランジスタについては、比較的耐圧が低いので、本実施形態における構成を採用することによって薄膜トランジスタＭ２のゲート絶縁膜破壊が効果的に抑制される。

図２７は、第１ノードＮ１の電位の変化についてのシミュレーション結果を示す図である。図２７に示すように、薄膜トランジスタＭ１がマルチゲート化された構成においては、薄膜トランジスタＭ１がマルチゲート化されていない構成に比べて、セット期間における第１ノードＮ１の電位の上昇が小さくなっている。その結果、薄膜トランジスタＭ１がマルチゲート化された構成においては、薄膜トランジスタＭ１がマルチゲート化されていない構成に比べて、選択期間終了直前における第１ノードＮ１の電位が低くなっている。

以上のように、本実施形態によれば、酸化物半導体（例えばＩＧＺＯ）など比較的耐圧の低いものを半導体層に用いた薄膜トランジスタが採用されている場合であっても、薄膜トランジスタのゲート絶縁膜破壊が抑制され、回路動作の安定性を高めることができる。

＜５．３ 変形例＞
図２８は、上記第５の実施形態の変形例における双安定回路の構成を示す回路図である。本変形例においては、薄膜トランジスタＭ１に加えて、薄膜トランジスタＭ５がマルチゲート化されている。

上記第１〜第４の実施形態においては、ドレイン−ソース間に高電圧が印加されている時のリーク電流（ゲート−ソース間の電圧が０Ｖのときのリーク電流）が大きい薄膜トランジスタが採用されている場合、選択期間中に第１ノードＮ１の電位が低下することが懸念される。この理由は以下のとおりである。図１および図６から把握されるように、選択期間には、薄膜トランジスタＭ１，Ｍ５についてのドレイン−ソース間の電圧が大きくなる。また、選択期間には、セット信号Ｓの電位および第２ノードＮ２の電位はローレベルとなっている。このため、選択期間中、薄膜トランジスタＭ１，Ｍ５に電流のリークが生じ、第１ノードＮ１の電位が低下する。このように選択期間中に第１ノードＮ１の電位が低下すると、状態信号Ｑの電位が第１クロックＣＫのハイレベルの電位にまで上昇しなくなるおそれがある。また、リセット期間には出力端子４８側から入力端子４３側へと薄膜トランジスタＭ２を介して電荷が流れることにより状態信号Ｑの電位が低下するところ、薄膜トランジスタＭ２のゲート端子に接続されている第１ノードＮ１の電位が低ければ、状態信号Ｑの電位がローレベルにまで低下するのに要する時間が長くなる。そこで、本変形例においては、図２８に示すように、第１ノードＮ１にドレイン端子またはソース端子が接続されている薄膜トランジスタＭ１，Ｍ５がマルチゲート化された構成となっている。

本変形例によれば、薄膜トランジスタＭ１，Ｍ５のオフ電流が比較的小さくなる。このため、例えば微結晶シリコン（μｃ−Ｓｉ）を半導体層に用いた薄膜トランジスタすなわちリーク電流の大きい薄膜トランジスタが採用されている場合であっても、選択期間に状態信号Ｑの電位を充分に高めることができるとともに、リセット期間に状態信号Ｑの電位を速やかに低下させることができる。

また、上記と同様の趣旨により、上記第４の実施形態の変形例に係る構成（図２５参照）において、図２９に示すように薄膜トランジスタＭ１１がマルチゲート化された構成にしても良い。

＜６．第６の実施形態＞
＜６．１ 双安定回路の構成＞
図３０は、本発明の第６の実施形態における双安定回路の構成を示す回路図である。本実施形態においては、双安定回路には、図２２に示した第３の実施形態における構成要素に加えて、薄膜トランジスタＭ９と出力端子４９とが設けられている。薄膜トランジスタＭ９によって第２の出力制御用スイッチング素子が実現され、出力端子４９によって、第２出力ノードが実現されている。各双安定回路の出力端子４９から出力される信号は、当該各双安定回路とは異なる段の双安定回路の動作を制御するための信号（以下「他段制御信号」という。）Ｚとして、当該異なる段の双安定回路に与えられる。また、本実施形態においては、シフトレジスタ４１２は、図３１に示すように構成される。すなわち、シフトレジスタ４１２の各段の出力端子４９から出力される他段制御信号Ｚは、リセット信号Ｒとして前段に与えられるとともに、セット信号Ｓとして次段に与えられる。シフトレジスタ４１２の各段の出力端子４８から出力される状態信号Ｑについては、当該出力端子４８に接続されたゲートバスラインを駆動するための信号としてのみ用いられる。なお、図１に示した第１の実施形態における構成要素に加えて薄膜トランジスタＭ９と出力端子４９とが設けられた構成であっても良い。

＜６．２ 効果＞
本実施形態によれば、シフトレジスタ４１２の各段について、当該各段に対応するゲートバスラインを駆動するための信号と当該各段の前段および次段の動作を制御するための信号とが異なる信号となる。このため、各双安定回路においてセット信号Ｓおよびリセット信号Ｒの波形なまりを小さくすることができる。これにより、ゲートバスラインの負荷容量が大きい場合であっても、各双安定回路においてセット信号Ｓに基づく動作およびリセット信号Ｒに基づく動作が速やかに行われ、回路動作の安定性が高められる。

＜６．３ 変形例＞
＜６．３．１ 第１の変形例＞
図３２は、上記第６の実施形態の第１の変形例におけるゲートドライバ４００内のシフトレジスタ４１３の構成を示すブロック図である。本変形例においては、上記第６の実施形態とは異なり、双安定回路から出力される他段制御信号Ｚはセット信号Ｓとして次段には与えられない。すなわち、本変形例においては、双安定回路から出力される他段制御信号Ｚはリセット信号Ｒとしてのみ用いられる。このため、双安定回路から出力される状態信号Ｑについては、ゲートバスラインを駆動するための信号として用いられるほか、次段の動作を制御するためのセット信号Ｓとして用いられる。

図６から把握されるように、セット期間に関しては、セット期間の終了時点までに第１ノードＮ１の電位が充分なレベルにまで上昇していれば良い。また、リセット期間に関しては、リセット期間の開始後に速やかに状態信号Ｑの電位がローレベルにまで低下すべきである。これらのことを考慮すると、回路動作上、セット信号Ｓに波形なまりが生じるよりもリセット信号Ｒに波形なまりが生じる方が好ましくないと考えられる。そこで、本変形例のように他段制御信号Ｚがリセット信号Ｒとしてのみ用いられる構成とすることにより、出力端子４９にかかる負荷が上記第６の実施形態と比較して低減され、シフトレジスタ４１３の各段におけるリセット信号Ｒの立ち上がり時間が短縮される。これにより、選択期間終了後に状態信号Ｑの電位は速やかにローレベルにまで低下し、回路動作の信頼性が高められる。

＜６．３．２ 第２の変形例＞
図３３は、上記第６の実施形態の第２の変形例における双安定回路の構成を示す回路図である。本変形例においては、薄膜トランジスタＭ７のドレイン端子が第２クロックＣＫＢを受け取るための入力端子４４に接続されている。この構成が採用される場合、図１１に示すように１水平走査期間毎に交互にハイレベルとなる第１クロックＣＫと第２クロックＣＫＢとが双安定回路に与えられるよう、シフトレジスタ４１４は図３４に示すように構成される。

本変形例においては、薄膜トランジスタＭ７のドレイン端子には第２クロックＣＫＢが与えられるので、電源電圧が第２ノードＮ２の電荷供給源となる。また、入力端子４２にかかる負荷が低減される。このため、上記第６の実施形態と比較して、入力端子４２から第２ノードＮ２への電荷の流れが抑止され、入力端子４２の電位が速やかに上昇する。

上記第１の実施形態の第３の変形例（図１４参照）においては、リセット信号Ｒの立ち上がりタイミングと第２クロックＣＫＢの立ち上がりタイミングとはほぼ同じになるが、第２クロックＣＫＢよりもリセット信号Ｒの方が完全に立ち上がるまでに多くの時間を要する。これは、それらの信号の立ち下がりについても同様である。この理由は、双安定回路から出力される状態信号Ｑが前段のリセット信号Ｒとして用いられるだけではなくゲートバスラインを駆動する走査信号および次段のセット信号Ｓとしても用いられており、ゲートバスラインにかかる負荷が大きいからである。従って、第２クロックＣＫＢよりもリセット信号Ｒの方が波形なまりが生じやすい。このため、図１１の時点ｔ３以降の期間に、薄膜トランジスタＭ７のドレイン端子の電位がＶＳＳ電位にまで低下した後、薄膜トランジスタＭ７のゲート端子の電位がＶＳＳ電位よりも大きくなっていることがある。その結果、時点ｔ３以降の期間に第２ノードＮ２の電位が低下することが懸念される。これに対して、本変形例によれば、リセット信号Ｒとして用いられる信号と走査信号およびセット信号Ｓとして用いられる信号とが異なる信号となる。詳しくは、シフトレジスタ４１４の各段の出力端子４９から出力される他段制御信号Ｚが当該各段の前段のリセット信号Ｒとして用いられ、シフトレジスタ４１４の各段の出力端子４８から出力される状態信号Ｑが当該各段に対応するゲートバスラインを駆動するための走査信号および当該各段の次段のセット信号Ｓとして用いられる。これにより、比較的負荷の小さい出力端子４９から出力される信号（他段制御信号Ｚ）がリセット信号Ｒとなるので、リセット信号Ｒの波形なまりは抑制される。よって、リセット期間終了後の期間における第２ノードＮ２の電位の低下が抑制される。

＜６．３．３ 第３の変形例＞
図３５は、上記第６の実施形態の第３の変形例における双安定回路の構成を示す回路図である。本変形例においては、薄膜トランジスタＭ２のドレイン端子がハイレベルの直流電源電位ＶＤＤ用の入力端子に接続されている。本変形例によれば、セット期間および選択期間に双安定回路は以下のように動作する（図３６参照）。

セット期間になると（時点ｔ０になると）、セット信号Ｓがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ１はオン状態となり、キャパシタＣＡＰ１が充電（ここではプリチャージ）される。このため、第１ノードＮ１の電位はローレベルからハイレベルに変化し、薄膜トランジスタＭ２，Ｍ９はオン状態となる。薄膜トランジスタＭ２のドレイン端子にはＶＤＤ電位が与えられているので、薄膜トランジスタＭ２がオン状態となることによって、状態信号Ｑの電位が上昇する。他段制御信号Ｚの電位については、セット期間には第１クロックＣＫがローレベルになっているので、ローレベルで維持される。また、セット信号Ｓがハイレベルとなることによって薄膜トランジスタＭ３はオン状態となり、第２ノードＮ２の電位はローレベルとなる。

選択期間になると（時点ｔ１になると）、セット信号Ｓがハイレベルからローレベルに変化する。これにより、上記第１の実施形態と同様、第１ノードＮ１はフローティング状態となる。ここで、時点ｔ１には第１クロックＣＫがローレベルからハイレベルに変化する。薄膜トランジスタＭ９のゲート−ドレイン間には寄生容量が存在するので、入力端子４３の電位の上昇に伴って第１ノードＮ１の電位も上昇する。その結果、薄膜トランジスタＭ２，Ｍ９が完全にオン状態となる。薄膜トランジスタＭ２が完全なオン状態となることによって、状態信号Ｑの電位がＶＤＤ電位にまで上昇する。また、薄膜トランジスタＭ２が完全なオン状態となることによって、他段制御信号Ｚの電位が第１クロックＣＫのハイレベルの電位にまで上昇する。なお、第２ノードＮ２の電位については、上記第１の実施形態と同様、ローレベルで維持される。

本変形例によれば、状態信号Ｑの電位の上昇がセット期間に開始される。このため、選択期間においてゲートバスラインは速やかに選択状態とされ、画素容量への充電時間が充分に確保される。また、薄膜トランジスタＭ２のドレイン端子にはクロック信号ではなくＶＤＤ電位が与えられる構成となっているので、クロック信号用の配線にかかる負荷が低減される。このため、クロック信号についての波形なまりの発生が抑制されるとともに、消費電力が低減される。

ところで、本変形例においては、走査信号用の電圧源と回路駆動用の電圧源とが別系統となる。ここで、クロック信号のハイレベル側の電位ＶＣＫと走査信号のハイレベル側の電位（走査信号を伝達するゲートバスラインにゲート端子が接続された薄膜トランジスタをオン状態にする電位）ＶＧＨとの関係は、次式（６）および次式（７）を満たすことが好ましい。
ＶＣＫ≧ＶＧＨ／２ ・・・（６）
ＶＣＫ≦ＶＧＨ ・・・（７）

上式（６）を満たすことが好ましい理由は次のとおりである。選択期間には、表示部６００内の各画素形成部の薄膜トランジスタ６０（図２参照）がオン状態となるよう、走査信号の電位は充分に上昇しなければならない。このため、第１ノードＮ１の電位は、選択期間に上記ＶＧＨ以上の大きさとならなければならない。ここで、選択期間には、理想的には第１ノードＮ１の電位はＶＣＫの２倍の大きさとなる。このため、ＶＣＫをＶＧＨの２分の１よりも小さくすると、第１ノードＮ１の電位は選択期間にＶＧＨ以上とはならない。その結果、各ゲートバスラインを駆動するための走査信号の電位が、選択期間に充分に高められない。

より詳しくは、基準電位を０Ｖ、選択期間における第１ノードＮ１の上昇電圧をＡ×ＶＣＫ、薄膜トランジスタＭ１の閾値電圧をＶ１ｔｈ、薄膜トランジスタＭ２の閾値電圧をＶ２ｔｈとすると、次式（８）が成立することが好ましい。
（１＋Ａ）×ＶＣＫ−Ｖ１ｔｈ−Ｖ２ｔｈ≧ＶＧＨ ・・・（８）
上式（８）については、次式（９）のように変形することができる。
ＶＣＫ≧（ＶＧＨ＋Ｖ１ｔｈ＋Ｖ２ｔｈ）／（１＋Ａ） ・・・（９）
上式（９）において、閾値電圧Ｖ１ｔｈ，Ｖ２ｔｈを０とし、Ａを１とすると、上式（６）が導き出される。

また、上式（７）を満たすことが好ましい理由は次のとおりである。一般に、電気信号による消費電力Ｗは、電圧（振幅）Ｖの２乗と容量Ｃと周波数ｆとの積に比例する。ここで、クロック信号については周波数ｆが比較的大きく、また、消費電力Ｗが電圧Ｖの２乗に比例していることから、クロック信号の電圧Ｖすなわちクロック信号のハイレベル側の電位ＶＣＫを低くすることによって消費電力Ｗは大きく低減される。従って、上式（７）が成立することが好ましい。なお、本変形例によれば、比較的寄生容量の大きい薄膜トランジスタＭ２にクロック信号が与えられなくなるので、上式（７）が成立しない場合においても、クロック信号による消費電力Ｗの大きさに影響を及ぼす容量Ｃの大きさが小さくなり、消費電力低減の効果が得られる。

＜７．第７の実施形態＞
＜７．１ 双安定回路の構成＞
図３７は、本発明の第７の実施形態における双安定回路の構成を示す回路図である。本実施形態においては、双安定回路には、図１に示した第１の実施形態における構成要素に加えて、薄膜トランジスタＭ８が設けられている。この薄膜トランジスタＭ８によって、第２の第２ノードターンオン用スイッチング素子が実現されている。薄膜トランジスタＭ８については、ゲート端子およびドレイン端子は各双安定回路を初期化するためのクリア信号ＣＬＲを受け取るための入力端子４５に接続され、ソース端子は第２ノードＮ２に接続されている。なお、入力端子４５によって、第３入力ノードが実現されている。薄膜トランジスタＭ８は、クリア信号ＣＬＲがハイレベルのときに第２ノードＮ２の電位をハイレベルに向けて変化させるよう機能する。この構成が採用される場合、各双安定回路にクリア信号ＣＬＲが与えられるよう、シフトレジスタ４１５は図３８に示すように構成される。なお、クリア信号ＣＬＲは、図３９に示すように、装置の電源投入後の期間のうちゲートスタートパルス信号ＧＳＰの最初のパルスが発生する前の一部の期間についてのみハイレベルとされ、それ以外の期間にはローレベルとされる。また、図３９ではクリア信号ＣＬＲの変化タイミングと第１クロックＣＫの変化タイミングとが同期しているが、両者は同期していなくても良い。

上記第１〜第６の実施形態においては、第２ノードＮ２の充電はリセット信号Ｒによってのみ行われていた。このため、装置の電源投入後、各双安定回路において、最初にリセット信号Ｒがハイレベルになるまでの期間、第２ノードＮ２の電位は不定である。例えば、装置の電源投入後における第２ノードＮ２の電位がＶＳＳ電位であれば、最初の画像の表示が行われる期間に薄膜トランジスタＭ５，Ｍ６はオフ状態となる。このため、薄膜トランジスタＭ２のゲート−ドレイン間の寄生容量の存在に起因して第１ノードＮ１にノイズが生じたときに、本来ローレベルで維持されるべき状態信号Ｑの電位がローレベルで維持されなくなる。

これに対して、本実施形態においては、装置の電源投入後、シフトレジスタ４１５の動作が開始するまでの期間に、クリア信号ＣＬＲがハイレベルとなる。薄膜トランジスタＭ８は図３７に示すようにダイオード接続となっているので、クリア信号ＣＬＲがハイレベルとなることによって薄膜トランジスタＭ８はオン状態となり、第２ノードＮ２の電位は不定状態からハイレベルへと変化する。このため、シフトレジスタ４１５の動作が開始するまでに、薄膜トランジスタＭ５，Ｍ６はオン状態となる。これにより、シフトレジスタ４１５の動作開始時点には全ての双安定回路において第１ノードＮ１の電位および状態信号Ｑの電位がローレベルとなり、回路動作の安定性が向上する。

なお、垂直帰線期間（ゲートエンドパルス信号ＧＥＰのパルスの発生時点からゲートスタートパルス信号ＧＳＰのパルスの発生時点までの期間）にもクリア信号ＣＬＲがハイレベルとなる期間を設けることが好ましい。これにより、１垂直走査期間毎に全ての双安定回路において第１ノードＮ１の電位および状態信号Ｑの電位がローレベルとされるので、回路動作の安定性がより高められる。また、図４０に示すように、ゲートエンドパルス信号ＧＥＰをクリア信号ＣＬＲとして用いてもよい。これにより、信号数を削減しつつ、回路動作の安定性がより高められる。さらに、ゲートエンドパルス信号ＧＥＰをクリア信号ＣＬＲとして用いた場合には、図４１に示すように、ゲートエンドパルス信号ＧＥＰの発振に応じてシフトレジスタの駆動が開始されるようにすることが好ましい。

＜７．２ 変形例＞
＜７．２．１ 第１の変形例＞
図４２は、上記第７の実施形態の第１の変形例における双安定回路の構成を示す回路図である。本変形例においては、図３７に示した第７の実施形態における構成要素に加えて、薄膜トランジスタＭ１２が設けられている。この薄膜トランジスタＭ１２によって、第２ノードレベル低下用スイッチング素子が実現されている。薄膜トランジスタＭ１２については、ゲート端子はローレベルの直流電源電位ＶＳＳ用の入力端子に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子は第２ノードＮ２の電位をＶＳＳ電位よりも低い電位にまで低下させるためのリフレッシュ信号ＲＦＲを受け取るための入力端子４６に接続されている。なお、入力端子４６によって、第４入力ノードが実現されている。

リフレッシュ信号ＲＦＲについては、図４３に示すように、一部の期間を除いてＶＳＳ電位で維持される。詳しくは、クリア信号ＣＬＲがハイレベルとされる期間以前の一部の期間のみＶＳＳ電位よりも低い電位とされる。なお、図４３ではリフレッシュ信号ＲＦＲの変化タイミングと第１クロックＣＫの変化タイミングとが同期しているが、両者は同期していなくても良い。

上記第１〜第７の実施形態においては、大半の期間、第２ノードＮ２の電位はハイレベルで維持されている。このため、大半の期間、薄膜トランジスタＭ５，Ｍ６はオン状態となっている。従って、薄膜トランジスタＭ５，Ｍ６に関し、閾値シフトに起因する特性の劣化が懸念される。これに対し、本変形例によれば、リフレッシュ信号ＲＦＲの電位がＶＳＳ電位よりも低い電位となった時点からクリア信号ＣＬＲがローレベルからハイレベルに変化する時点までの期間（図４３のリフレッシュ期間）、第２ノードＮ２の電位はＶＳＳ電位よりも低い電位で維持される。このため、当該期間中、薄膜トランジスタＭ５，Ｍ６のゲート−ソース間には負の電圧が印加される。これにより、シフトレジスタの動作中、薄膜トランジスタＭ５，Ｍ６についての上述した閾値シフトの抑止もしくは抑制が可能となる。なお、リフレッシュ期間については、垂直帰線期間（ゲートエンドパルス信号ＧＥＰのパルスの発生時点からゲートスタートパルス信号ＧＳＰのパルスの発生時点までの期間）に設けられることが好ましい。

ところで、リフレッシュ期間には薄膜トランジスタＭ５，Ｍ６がオフ状態となるため、第１クロックＣＫの電位の変動に起因して第１ノードＮ１の電位が上昇することが懸念される。そこで、リフレッシュ期間には、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２をローレベルで維持することが好ましい。これにより、リフレッシュ期間には、各双安定回路に与えられる第１クロックＣＫがローレベルとなり、薄膜トランジスタＭ５，Ｍ６がオフ状態となっていても第１ノードＮ１の電位はローレベルで維持される。その結果、回路動作の安定性がより高められる。

＜７．２．２ 第２の変形例＞
図４４は、上記第７の実施形態の第２の変形例における双安定回路の構成を示す回路図である。本変形例においては、上記第１の変形例と同様、図３７に示した第７の実施形態における構成要素に加えて、薄膜トランジスタＭ１２が設けられている。ところで、上記第１の変形例においては、薄膜トランジスタＭ８のゲート端子およびドレイン端子にはクリア信号ＣＬＲが与えられ、薄膜トランジスタＭ１２のソース端子にはリフレッシュ信号ＲＦＲが与えられるよう、双安定回路は構成されていた。これに対して、本変形例においては、薄膜トランジスタＭ８のゲート端子，ドレイン端子，および薄膜トランジスタＭ１２のソース端子にクリア信号ＣＬＲが与えられるよう、双安定回路は構成されている。

本変形例においては、クリア信号ＣＬＲについては、図４５に示すように、一部の期間にはＶＳＳ電位よりも低い電位とされ、他の一部の期間にはＶＳＳ電位よりも高い電位とされ、それ以外の期間（大半の期間）にはＶＳＳ電位で維持される。詳しくは、クリア信号ＣＬＲの電位がＶＳＳ電位よりも高い電位とされる期間以前の一部の期間に、当該クリア信号ＣＬＲの電位はＶＳＳ電位よりも低い電位とされる。クリア信号ＣＬＲの電位がＶＳＳ電位以外の電位となる期間は、垂直帰線期間（ゲートエンドパルス信号ＧＥＰのパルスの発生時点からゲートスタートパルス信号ＧＳＰのパルスの発生時点までの期間）に設けられることが好ましい。なお、図４５ではクリア信号ＣＬＲの変化タイミングと第１クロックＣＫの変化タイミングとが同期しているが、両者は同期していなくても良い。

本変形例によれば、クリア信号ＣＬＲの電位がＶＳＳ電位よりも低くなると、薄膜トランジスタＭ１２がオン状態となり、第２ノードＮ２の電位はＶＳＳ電位よりも低い電位にまで低下する。また、クリア信号ＣＬＲの電位がＶＳＳ電位よりも高くなると、薄膜トランジスタＭ８がオン状態となり、第２ノードＮ２の電位はハイレベルとなる。このように、本変形例によれば、上記第１の変形例におけるリフレッシュ信号ＲＦＲを用いることなく、上記第１の変形例と同様の効果を得ることができる。

＜８．参考例＞
上記各実施形態では、キャパシタＣＡＰ２については、一端は第２ノードＮ２に接続され、他端は入力端子４１に接続されていた。しかしながら、キャパシタＣＡＰ２の他端の接続先は、入力端子４１以外であっても良い。これについて、参考例として以下に説明する。

＜８．１ 第１の参考例＞
図４６は、第１の参考例における双安定回路の構成を示す回路図である。本参考例においては、キャパシタＣＡＰ２の他端は、出力端子４８に接続されている。以下、図４６および図４７を参照しつつ、本参考例における双安定回路の動作について説明する。

通常動作期間（時点ｔ０以前の期間および時点ｔ３以降の期間）には、第２ノードＮ２の電位はハイレベルで維持されている。このため、薄膜トランジスタＭ５，Ｍ６はオン状態となっている。薄膜トランジスタＭ２のゲート−ドレイン間には寄生容量が存在するので第１クロックＣＫの波形の変動（図４７参照）に起因して第１ノードＮ１にノイズが生じるが、薄膜トランジスタＭ５がオン状態になっていることから、第１ノードＮ１の電位はローレベルへと引き込まれる。また、第１ノードＮ１に生じたノイズに起因して状態信号Ｑ（出力端子４８）にもノイズが生じるが、薄膜トランジスタＭ６がオン状態になっていることから、状態信号Ｑの電位はローレベルへと引き込まれる。ところで、ノイズによって状態信号Ｑの電位が上昇したとき、本参考例においては、キャパシタＣＡＰ２を介して第２ノードＮ２の電位も上昇する。その結果、薄膜トランジスタＭ５，Ｍ６のゲート−ソース間の電圧がより大きくなり、第１ノードＮ１や状態信号Ｑに生じるノイズの影響が低減される。以上より、この期間中、第１ノードＮ１の電位および状態信号Ｑの電位は確実にローレベルで維持される。

セット期間になると（時点ｔ０になると）、上記第１の実施形態と同様にして、キャパシタＣＡＰ１が充電（ここではプリチャージ）され、第１ノードＮ１の電位がローレベルからハイレベルに変化する。また、薄膜トランジスタＭ３がオン状態となるので、第２ノードＮ２の電位はローレベルとなる。これにより、薄膜トランジスタＭ５，Ｍ６はオフ状態となる。

選択期間になると（時点ｔ１になると）、上記第１の実施形態と同様にして、第１ノードＮ１の電位が上昇することにより薄膜トランジスタＭ２が完全にオン状態となり、この双安定回路の出力端子４８に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで状態信号Ｑの電位が上昇する。ところで、薄膜トランジスタＭ５，Ｍ６についてはゲート−ドレイン間に寄生容量が存在する。このため、第１ノードＮ１の電位および状態信号Ｑの電位の上昇に伴って、第２ノードＮ２の電位は僅かに上昇する。なお、第２ノードＮ２の電位の上昇に伴う動作不良の発生を抑制するためには、上記第３の実施形態で示した薄膜トランジスタ（出力端子４８にゲート端子が接続され、第２ノードＮ２にドレイン端子が接続され、直流電源電位ＶＳＳ用の入力端子にソース端子が接続された薄膜トランジスタ）Ｍ４を備えた構成とすれば良い。

リセット期間になると（時点ｔ２になると）、上記第１の実施形態と同様にして、状態信号Ｑの電位および第１ノードＮ１の電位は低下する。また、この期間には、リセット信号Ｒがローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ７はオン状態となり、第２ノードＮ２の電位はハイレベルとなる。このとき、第２ノードＮ２と出力端子４８との電位差に基づいてキャパシタＣＡＰ２が充電される。ところで、通常動作期間には、第１クロックＣＫの波形の変動に起因して状態信号Ｑにノイズが生じ得る。状態信号Ｑのノイズはセット信号Ｓやリセット信号Ｒのノイズとして現れるので、薄膜トランジスタＭ３，Ｍ７で電流のリークが生じて第２ノードＮ２の電位が低下し得る。しかしながら、本参考例においては、上述のようにリセット期間にキャパシタＣＡＰ２が充電されるので、通常動作期間における第２ノードＮ２の電位の低下が抑制される。

以上のように、本参考例によれば、ノイズによって第１ノードＮ１の電位や状態信号Ｑの電位が上昇しても、薄膜トランジスタＭ５，Ｍ６のゲート−ソース間の電圧が大きくなることにより、そのノイズの影響が低減される。また、通常動作期間における薄膜トランジスタＭ３，Ｍ７での電流のリークに起因する第２ノードＮ２の電位の低下が抑制される。これにより、表示品位の向上が期待される。

本参考例においては、図４８に示すように、キャパシタＣＡＰ２と薄膜トランジスタＭ６とが互いに隣接して配置される構成とし、キャパシタＣＡＰ２の一端側（第２ノードＮ２側）の電極はゲートメタル７０２で形成され、キャパシタＣＡＰ２の他端側（出力端子４８側）の電極はソースメタル７０１で形成されることが好ましい。このとき、薄膜トランジスタＭ６については、ドレイン電極はソースメタル７０１で形成され、ゲート電極はゲートメタル７０２で形成される。このような構成とすることにより、キャパシタＣＡＰ２を備えることによる配線面積・実装面積の増大が抑制され、パネルの狭額縁化や回路動作の信頼性向上が可能となる。なお、キャパシタＣＡＰ２と薄膜トランジスタＭ４とが互いに隣接して配置され、キャパシタＣＡＰ２の一端側の電極がソースメタル７０１で形成され、キャパシタＣＡＰ２の他端側の電極がゲートメタル７０２で形成された構成であっても良い。

＜８．２ 第２の参考例＞
図４９は、第２の参考例における双安定回路の構成を示す回路図である。本参考例においては、キャパシタＣＡＰ２の他端は、第１ノードＮ１に接続されている。以下、図４９および図５０を参照しつつ、本参考例における双安定回路の動作について説明する。

通常動作期間（時点ｔ０以前の期間および時点ｔ３以降の期間）には、第２ノードＮ２の電位はハイレベルで維持されている。このため、薄膜トランジスタＭ５，Ｍ６はオン状態となっている。薄膜トランジスタＭ２のゲート−ドレイン間には寄生容量が存在するので第１クロックＣＫの波形の変動（図５０参照）に起因して第１ノードＮ１にノイズが生じるが、薄膜トランジスタＭ５がオン状態になっていることから、第１ノードＮ１の電位はローレベルへと引き込まれる。また、第１ノードＮ１に生じたノイズに起因して状態信号Ｑ（出力端子４８）にもノイズが生じるが、薄膜トランジスタＭ６がオン状態になっていることから、状態信号Ｑの電位はローレベルへと引き込まれる。ところで、ノイズによって第１ノードＮ１の電位が上昇したとき、本参考例においては、キャパシタＣＡＰ２を介して第２ノードＮ２の電位も上昇する。その結果、薄膜トランジスタＭ５，Ｍ６のゲート−ソース間の電圧がより大きくなり、第１ノードＮ１や状態信号Ｑに生じるノイズの影響が低減される。以上のように、この期間中、第１ノードＮ１の電位および状態信号Ｑの電位は確実にローレベルで維持される。

セット期間および選択期間には、上記第１の参考例と同様の動作が行われる。リセット期間になると（時点ｔ２になると）、上記第１の実施形態と同様にして、状態信号Ｑの電位および第１ノードＮ１の電位は低下する。また、この期間には、リセット信号Ｒがローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ７はオン状態となり、第２ノードＮ２の電位はハイレベルとなる。このとき、第２ノードＮ２と第１ノードＮ１との電位差に基づいてキャパシタＣＡＰ２が充電される。ところで、通常動作期間には、第１クロックＣＫの波形の変動に起因して状態信号Ｑにノイズが生じ得る。状態信号Ｑのノイズはセット信号Ｓやリセット信号Ｒのノイズとして現れるので、薄膜トランジスタＭ３，Ｍ７で電流のリークが生じて第２ノードＮ２の電位が低下し得る。しかしながら、本参考例においては、上述のようにリセット期間にキャパシタＣＡＰ２が充電されるので、通常動作期間における第２ノードＮ２の電位の低下が抑制される。また、本変形例においては、キャパシタＣＡＰ２の他端が第１ノードＮ１に接続されているので、リセット期間開始後第２ノードＮ２の電位がハイレベルになるまでの期間には、キャパシタＣＡＰ２を介して第１ノードＮ１の電位は上昇する。このため、上記各実施形態と比較して、リセット期間開始後第１ノードＮ１の電位がローレベルとなるまでの期間が長くなる。これにより、薄膜トランジスタＭ２がオン状態で維持される期間が長くなるので、上記各実施形態と比較して、リセット期間に状態信号Ｑの電位が速やかに低下する。

以上のように、本参考例によれば、ノイズによって第１ノードＮ１の電位や状態信号Ｑの電位が上昇しても、薄膜トランジスタＭ５，Ｍ６のゲート−ソース間の電圧が大きくなることにより、そのノイズの影響が低減される。また、通常動作期間における薄膜トランジスタＭ３，Ｍ７での電流のリークに起因する第２ノードＮ２の電位の低下が抑制される。これにより、表示品位の向上が期待される。さらに、リセット期間開始後第１ノードＮ１の電位がローレベルとなるまでの期間が長くなるので、リセット期間に状態信号Ｑの電位は速やかに低下する。このため、大型パネルや高精細化したパネルの高速駆動が可能となる。さらにまた、第１ノードＮ１の容量が大きくなるので、選択期間における第１ノードＮ１のブートストラップによる電位の上昇が抑制され、第１ノードＮ１に接続された薄膜トランジスタのゲート絶縁膜破壊が抑制される。

なお、本参考例においては、キャパシタＣＡＰ２と薄膜トランジスタＭ５とが互いに隣接して配置される構成とし、キャパシタＣＡＰ２の一端側（第２ノードＮ２側）の電極はゲートメタル７０２で形成され、キャパシタＣＡＰ２の他端側（第１ノードＮ１側）の電極はソースメタル７０１で形成されることが好ましい。このとき、薄膜トランジスタＭ５については、ドレイン電極はソースメタル７０１で形成され、ゲート電極はゲートメタル７０２で形成される。このような構成とすることにより、キャパシタＣＡＰ２を備えることによる配線面積・実装面積の増大が抑制され、パネルの狭額縁化や回路動作の信頼性向上が可能となる。

＜９．その他＞
上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）等の他の表示装置にも本発明を適用することができる。

４０（１）〜４０（ｉ）…双安定回路
４１〜４６…（双安定回路の）入力端子
４８，４９…（双安定回路の）出力端子
３００…ソースドライバ（映像信号線駆動回路）
４００…ゲートドライバ（走査信号線駆動回路）
４１０〜４１５…シフトレジスタ
６００…表示部
ＣＡＰ１，ＣＡＰ２…キャパシタ（容量素子）
Ｍ１〜Ｍ１２…薄膜トランジスタ
Ｎ１，Ｎ２…第１ノード，第２ノード
ＧＬ１〜ＧＬｉ…ゲートバスライン
ＳＬ１〜ＳＬｊ…ソースバスライン
ＧＣＫ１，ＧＣＫ２…第１ゲートクロック信号，第２ゲートクロック信号
ＣＫ，ＣＫＢ…第１クロック，第２クロック
Ｓ…セット信号
Ｒ…リセット信号
Ｑ…状態信号
Ｚ…他段制御信号
ＧＯＵＴ…走査信号
ＶＤＤ…ハイレベルの直流電源電位
ＶＳＳ…ローレベルの直流電源電位

Claims (21)

1. 表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
   互いに直列に接続された複数の双安定回路を含み、外部から入力されオンレベルとオフレベルとを周期的に繰り返す複数のクロック信号に基づいて前記複数の双安定回路の出力信号が順次にアクティブとなるシフトレジスタを備え、
   各双安定回路は、
   当該各双安定回路よりも前の段の双安定回路の出力信号をセット信号として受け取るための第１入力ノードと、
   当該各双安定回路よりも後の段の双安定回路の出力信号をリセット信号として受け取るための第２入力ノードと、
   当該各双安定回路の出力信号を前記走査信号線を駆動する走査信号として出力するための、前記走査信号線に接続された第１出力ノードと、
   前記複数のクロック信号の１つが第２電極に与えられ、前記第１出力ノードに第３電極が接続された第１の出力制御用スイッチング素子と、
   前記セット信号に基づいて、前記第１の出力制御用スイッチング素子の第１電極に接続された第１ノードのレベルをオンレベルに向けて変化させるための第１ノードターンオン用スイッチング素子と、
   前記第１ノードに第２電極が接続され前記第１ノードのレベルをオフレベルに向けて変化させるための第１の第１ノードターンオフ用スイッチング素子と、
   前記第１出力ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられ、前記第１出力ノードのレベルをオフレベルに向けて変化させるための第１の第１出力ノードターンオフ用スイッチング素子と、
   前記リセット信号に基づいて、前記第１の第１ノードターンオフ用スイッチング素子の第１電極および前記第１の第１出力ノードターンオフ用スイッチング素子の第１電極に接続された第２ノードのレベルをオンレベルに向けて変化させるための第１の第２ノードターンオン用スイッチング素子と、
   前記第１入力ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられ、前記セット信号に基づいて前記第２ノードのレベルをオフレベルに向けて変化させるための第１の第２ノードターンオフ用スイッチング素子と、
   前記第２ノードに一端が接続され、前記第１入力ノードに他端が接続された、容量素子と
   を有し、
   前記第１の出力制御用スイッチング素子，前記第１ノードターンオン用スイッチング素子，前記第１の第１ノードターンオフ用スイッチング素子，前記第１の第１出力ノードターンオフ用スイッチング素子，前記第１の第２ノードターンオン用スイッチング素子，および前記第１の第２ノードターンオフ用スイッチング素子はそれぞれ第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、
   前記容量素子の容量値をＣ２とし、前記第１の第２ノードターンオフ用スイッチング素子についての第１電極−第２電極間の寄生容量の容量値をＣ３とし、前記第１の第１ノードターンオフ用スイッチング素子についての第１電極−第２電極間の寄生容量の容量値をＣ５とし、前記第１の第１出力ノードターンオフ用スイッチング素子についての第１電極−第２電極間の寄生容量の容量値をＣ６としたとき、下記の式を満たすことを特徴とする、走査信号線駆動回路。
   Ｃ２≧Ｃ５＋Ｃ６−Ｃ３
2. 各双安定回路において、前記第１ノードがオフレベルで維持されるべき期間には、前記第２ノードの電位はオンレベルの直流電源電位で維持されることを特徴とする、請求項１に記載の走査信号線駆動回路。
3. 前記第１の第２ノードターンオフ用スイッチング素子は、第１電極としてのゲート電極，第２電極としてのドレイン電極，および第３電極としてのソース電極からなる薄膜トランジスタであって、
   前記容量素子は、前記薄膜トランジスタのゲート電極とドレイン電極との間に形成されていることを特徴とする、請求項１に記載の走査信号線駆動回路。
4. 各双安定回路は、前記第１の第１ノードターンオフ用スイッチング素子を備え、
   前記第１の第１ノードターンオフ用スイッチング素子の第３電極は、前記第１出力ノードに接続されていることを特徴とする、請求項１に記載の走査信号線駆動回路。
5. 各双安定回路は、
   第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、前記第１出力ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第２の第２ノードターンオフ用スイッチング素子を更に有することを特徴とする、請求項１に記載の走査信号線駆動回路。
6. 各双安定回路は、
   第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、前記第２入力ノードに第１電極が接続され、前記第１出力ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第２の第１出力ノードターンオフ用スイッチング素子を更に有することを特徴とする、請求項１に記載の走査信号線駆動回路。
7. 各双安定回路は、
   第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、前記第２入力ノードに第１電極が接続され、前記第１ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第２の第１ノードターンオフ用スイッチング素子を更に有することを特徴とする、請求項１に記載の走査信号線駆動回路。
8. 前記第１ノードターンオン用スイッチング素子は、マルチチャネル構造を有する薄膜トランジスタであることを特徴とする、請求項１に記載の走査信号線駆動回路。
9. 各双安定回路は、前記第１の第１ノードターンオフ用スイッチング素子を備え、
   前記第１の第１ノードターンオフ用スイッチング素子は、マルチチャネル構造を有する薄膜トランジスタであることを特徴とする、請求項１に記載の走査信号線駆動回路。
10. 各双安定回路は、
    当該各双安定回路の出力信号を当該各双安定回路以外の双安定回路の動作を制御する他段制御信号として出力するための第２出力ノードと、
    第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、第１電極が前記第１ノードに接続され、第２電極が前記第１の出力制御用スイッチング素子の第２電極に接続され、第３電極が前記第２出力ノードに接続された第２の出力制御用スイッチング素子と
    を有し、
    各双安定回路から出力される前記他段制御信号は、当該各双安定回路よりも前の段の双安定回路に前記リセット信号として与えられることを特徴とする、請求項１に記載の走査信号線駆動回路。
11. 各双安定回路から出力される前記他段制御信号は、更に、当該各双安定回路よりも後の段の双安定回路に前記セット信号として与えられることを特徴とする、請求項１０に記載の走査信号線駆動回路。
12. 前記複数のクロック信号は、２相のクロック信号であって、
    前記第１の第２ノードターンオン用スイッチング素子の第２電極には、前記２相のクロック信号のうち前記第１の出力制御用スイッチング素子の第２電極に与えられる信号とは異なる信号が与えられることを特徴とする、請求項１０に記載の走査信号線駆動回路。
13. 前記第１の出力制御用スイッチング素子の第２電極には、前記複数のクロック信号の１つに代えて直流電源電位が与えられることを特徴とする、請求項１０に記載の走査信号線駆動回路。
14. 前記複数のクロック信号の振幅電圧をＶＣＫとし、前記複数のクロック信号のオフレベル側の電位を基準として前記走査信号線が駆動される時の前記走査信号の電圧をＶＧＨとしたとき、下記の式を満たすことを特徴とする、請求項１３に記載の走査信号線駆動回路。
    ＶＧＨ≧ＶＣＫ≧ＶＧＨ／２
15. 各双安定回路は、
    外部から送られる信号をクリア信号として受け取るための第３入力ノードと、
    前記クリア信号に基づいて、前記第２ノードのレベルをオンレベルに向けて変化させるための第２の第２ノードターンオン用スイッチング素子と
    を更に有することを特徴とする、請求項１に記載の走査信号線駆動回路。
16. 各双安定回路は、
    外部から送られる信号をリフレッシュ信号として受け取るための第４入力ノードと、
    前記リフレッシュ信号に基づいて、前記第２ノードのレベルをオフレベルよりも低いレベルに向けて変化させるための第２ノードレベル低下用スイッチング素子と
    を更に有することを特徴とする、請求項１５に記載の走査信号線駆動回路。
17. 各双安定回路は、
    外部から送られる信号をクリア信号として受け取るための第３入力ノードと、
    前記クリア信号に基づいて、前記第２ノードのレベルをオンレベルに向けて変化させるための第２の第２ノードターンオン用スイッチング素子と、
    前記クリア信号に基づいて、前記第２ノードのレベルをオフレベルよりも低いレベルに向けて変化させるための第２ノードレベル低下用スイッチング素子と
    を更に有することを特徴とする、請求項１に記載の走査信号線駆動回路。
18. 各双安定回路に含まれるスイッチング素子は、すべてが同一チャネルの薄膜トランジスタであることを特徴とする、請求項１に記載の走査信号線駆動回路。
19. 各双安定回路に含まれるスイッチング素子は、半導体層が酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなる薄膜トランジスタであることを特徴とする、請求項１に記載の走査信号線駆動回路。
20. 前記表示部を含み、請求項１に記載の走査信号線駆動回路を備えていることを特徴とする、表示装置。
21. 第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路からなるシフトレジスタであって、外部から入力されオンレベルとオフレベルとを周期的に繰り返す複数のクロック信号に基づいて前記複数の双安定回路の出力信号が順次にアクティブとなるシフトレジスタを備えた走査信号線駆動回路によって、表示部に配設された複数の走査信号線を駆動する方法であって、
    各双安定回路について、
    前記第２の状態から前記第１の状態に変化させるための予備状態にする第１の駆動ステップと、
    前記予備状態から前記第１の状態に変化させる第２の駆動ステップと、
    前記第１の状態から前記第２の状態に変化させる第３の駆動ステップと
    を含み、
    各双安定回路は、
    当該各双安定回路よりも前の段の双安定回路の出力信号をセット信号として受け取るための第１入力ノードと、
    当該各双安定回路よりも後の段の双安定回路の出力信号をリセット信号として受け取るための第２入力ノードと、
    当該各双安定回路の出力信号を前記走査信号線を駆動する走査信号として出力するための、前記走査信号線に接続された第１出力ノードと、
    前記複数のクロック信号の１つが第２電極に与えられ、前記第１出力ノードに第３電極が接続された第１の出力制御用スイッチング素子と、
    前記セット信号に基づいて、前記第１の出力制御用スイッチング素子の第１電極に接続された第１ノードのレベルをオンレベルに向けて変化させるための第１ノードターンオン用スイッチング素子と、
    前記第１ノードに第２電極が接続され前記第１ノードのレベルをオフレベルに向けて変化させるための第１の第１ノードターンオフ用スイッチング素子と、
    前記第１出力ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられ、前記第１出力ノードのレベルをオフレベルに向けて変化させるための第１の第１出力ノードターンオフ用スイッチング素子と、
    前記リセット信号に基づいて、前記第１の第１ノードターンオフ用スイッチング素子の第１電極および前記第１の第１出力ノードターンオフ用スイッチング素子の第１電極に接続された第２ノードのレベルをオンレベルに向けて変化させるための第１の第２ノードターンオン用スイッチング素子と、
    前記第１入力ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられ、前記セット信号に基づいて前記第２ノードのレベルをオフレベルに向けて変化させるための第１の第２ノードターンオフ用スイッチング素子と、
    前記第２ノードに一端が接続され、前記第１入力ノードに他端が接続された、容量素子と
    を有し、
    前記第１の出力制御用スイッチング素子，前記第１ノードターンオン用スイッチング素子，前記第１の第１ノードターンオフ用スイッチング素子，前記第１の第１出力ノードターンオフ用スイッチング素子，前記第１の第２ノードターンオン用スイッチング素子，および前記第１の第２ノードターンオフ用スイッチング素子はそれぞれ第１電極，第２電極，および第３電極を有し第１電極に印加される信号によって第２電極−第３電極間の導通／非導通が制御されるスイッチング素子であって、
    各双安定回路について、
    前記第１の駆動ステップでは、前記セット信号が前記第２のレベルから前記第１のレベルに変化することによって前記第１ノードターンオン用スイッチング素子がオン状態となり、
    前記第２の駆動ステップでは、前記セット信号が前記第１のレベルから前記第２のレベルに変化することによって前記第１ノードターンオン用スイッチング素子がオフ状態となるとともに、前記複数のクロック信号のうち前記第１の出力制御用スイッチング素子の第２電極に与えられる信号が前記第２のレベルから前記第１のレベルに変化することによって前記第１ノードのレベルが変化し、
    前記第３の駆動ステップでは、前記リセット信号が前記第２のレベルから前記第１のレベルに変化することによって前記第１の第２ノードターンオフ用スイッチング素子がオン状態となり、
    前記容量素子の容量値をＣ２とし、前記第１の第２ノードターンオフ用スイッチング素子についての第１電極−第２電極間の寄生容量の容量値をＣ３とし、前記第１の第１ノードターンオフ用スイッチング素子についての第１電極−第２電極間の寄生容量の容量値をＣ５とし、前記第１の第１出力ノードターンオフ用スイッチング素子についての第１電極−第２電極間の寄生容量の容量値をＣ６としたとき、下記の式を満たすことを特徴とする、駆動方法。
    Ｃ２≧Ｃ５＋Ｃ６−Ｃ３

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