JP3944394B2 - 表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス型の表示装置に関する。
【０００２】
【従来の技術】
アクティブマトリクス型の表示装置としては、例えば液晶表示装置が知られている。
【０００３】
このようなアクティブマトリクス型の表示装置の一例としては、基板上にｘ方向に延在しｙ方向に並設される複数のゲート配線と、このゲート配線に交差するようにｙ方向に延在しｘ方向に並設されるドレイン配線とが形成されてマトリクスを構成したものが知られている。そして、このマトリクスに対応してゲート配線とドレイン配線とに接続されたアクティブ素子を有する画素がマトリクス状に配置されている。ゲート配線には走査駆動回路から走査信号が印加され、これによって画素のアクティブ素子がオンされる。一方、ドレイン配線には映像信号駆動回路から映像信号が印加され、オンとなったアクティブ素子を介して映像信号が画素に書き込まれ、その信号に応じて表示が行われる。液晶表示装置の場合はアクティブ素子には薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を用い、映像信号は画素電極に書き込まれるのが一般的である。
【０００４】
ここで、薄膜トランジスタの半導体層に非晶質シリコン（アモルファスシリコン、ａ−Ｓｉ）を用いる場合には、走査駆動回路や映像信号駆動回路を別部品のドライバＩＣとして設けているが、薄膜トランジスタの半導体層に多結晶シリコン（ポリシリコン、ｐ−Ｓｉ）を用いる場合には、走査駆動回路と映像信号駆動回路の全部又は一部を別部品ではなく画素が形成された表示パネルの基板上に一体形成するものが知られている。
【０００５】
図２１は、従来の走査駆動回路の一例を示した図である。走査駆動回路３００は、シフトレジスタ３０１、レベルシフタ３０２、バッファ３０３を有している。そして、これらはポリシリコン薄膜トランジスタを用いて基板上に一体形成されている。そして、シフトレジスタ３０１の各段の出力はそれぞれレベルシフタ３０２によりレベル変換され、バッファ３０３を介してそれぞれ各行のゲート配線ＧＬｎ，ＧＬｎ＋１，…に走査信号として印加される。このレベルシフタ３０２は、ＣＭＯＳ（相補型）回路により構成されている。ＣＭＯＳ回路とはＰチャネルＭＯＳトランジスタ（以下、単にＰＭＯＳという）とＮチャネルＭＯＳトランジスタ（以下、単にＮＭＯＳという）の両者が混在した回路である。
【０００６】
この従来技術に関連する文献としては、例えば特開２０００−３０５５０４号公報がある。この文献には、ポリシリコン薄膜トランジスタを用いて、走査駆動回路に相当する垂直ドライバと映像信号駆動回路に相当する水平ドライバとを基板に一体形成した駆動回路一体型液晶表示装置が記載されている。そして、垂直ドライバはシフトレジスタとレベルシフト回路とバッファとから構成されている。このレベルシフト回路はＣＭＯＳラッチセルとＣＭＯＳインバータを有したＣＭＯＳ回路となっている。
【０００７】
また、これ以外に走査駆動回路について関連する文献としては特開平５−２４３５７７号公報がある。この文献では、アクティブマトリクス用のゲート線（ゲート配線）側の駆動回路とデータ線（ドレイン配線）側の駆動回路を基板内に作り込んだ（一体形成した）ものが記載されている。走査駆動回路はＣＭＯＳ回路ではなく、使われている薄膜トランジスタはＮチャネルまたはＰチャネルの何れか一方のみのポリシリコン薄膜トランジスタで構成されている。また、レベルシフト回路やバッファを用いていない。シフトレジスタはシフトレジスタセルで構成され、シフトレジスタセルは４つのトランジスタと１つのブートストラップ容量より構成される。
【０００８】
また、先程説明した特開平５−２４３５７７号公報には、データ線側駆動回路にブートストラップ動作を行うシフトレジスタを用いた例が記載されている。シフトレジスタセルはブートストラップ容量と３つのトランジスタで構成されている。シフトレジスタセルからの出力はサンプルホールドトランジスタのゲートに入力される。このゲート入力にはブートストラップ動作によりクロック信号の２倍近い振幅で印加されるので高速でスイッチングされる。
【０００９】
これ以外に、特開昭６２−６６２９１号公報には、映像信号駆動回路の一例として、相補型（ＣＭＯＳ）薄膜トランジスタによるゲート選択回路によって薄膜トランジスタよりなるアナログスイッチのゲートを順次選択する様に構成された薄膜走査回路において、前記アナログスイッチのゲートに前記薄膜トランジスタと同一構造のＭＯＳ型キャパシタの第１の電極を接続し、前記薄膜走査回路の内部端子の一つに該ＭＯＳ型キャパシタの第２の電極を接続したものが記載されている。ゲート選択回路は相補型ＴＦＴを用いたロジック回路で、例えばシフトレジスタなどである。尚、このゲート選択回路のゲートとはアクティブマトリクスパネルのゲート配線のゲートを意味するのではなく、映像信号駆動回路の中のアナログスイッチのゲートを選択するという意味のゲートである。したがって、このゲート選択回路は走査信号駆動回路ではなく映像信号駆動回路に用いられている。このような構成により、アナログスイッチのゲートはＭＯＳ型キャパシタのブートストラップ効果によって電源電圧の２倍近くまで持ち上げられ、アナログスイッチの負荷駆動能力が増大される。そして、これによりオンされたアナログスイッチを介して映像信号が映像信号線（ドレイン配線に相当する）に印加される。
【００１０】
その他の映像信号駆動回路の例としては、特開平５−２８１５１７号公報がある。この文献では、映像信号駆動回路は、映像信号を転送するためのスイッチと、このスイッチを駆動する回路で構成されている。このスイッチを駆動する回路は、シフトレジスタと、このシフトレジスタの出力を昇圧する昇圧手段を有している。そして、この昇圧手段はトランジスタと容量素子とダイオードを用いて形成されている。このような構成により、シフトレジスタ内及び昇圧回路内の各トランジスタに印加される電源電圧は７Ｖという低電圧のまま、１２．３Ｖという高電圧を発生することができ、１１Ｖ振幅の信号（映像信号）を扱うことができる。尚、この昇圧手段は１つのスイッチに対してシフトレジスタ出力の２つ以上を利用するとともに、複数のスイッチで同じシフトレジスタ出力を一部共用している。また、薄膜トランジスタはＮＭＯＳ又はＰＭＯＳが用いられている。また、この文献にはアクティブ素子や転送用のスイッチ更にはシフトレジスタ及び昇圧手段は望ましくは半導体集積回路として同一基体上（同一基板上）に一体的に作製されることが記載されている。
【００１１】
更に他の映像信号駆動回路の例としては、特開２０００−２７５６１１号公報がある。この文献では、映像信号駆動回路は、ＬＣＤパネルの外部回路としてテープキャリア上に配置されたドライバＩＣと、ＬＣＤパネル上に形成された時分割スイッチにより構成されている。ドライバＩＣからは画素信号（映像信号）が時分割数（この文献では３）に対応した時系列の信号として出力される。そして、この時系列の画素信号は、時分割スイッチによって時分割でサンプリングされて対応する信号ライン（この文献ではＲ，Ｇ，Ｂに対応するドレイン配線）に供給される。これにより、ドレイン配線の本数よりもドライバＩＣの出力ピン数を減らすことができる。時分割スイッチにはアナログスイッチが用いられる。１組の時分割スイッチはＰｃｈＭＯＳトランジスタ３個とＮｃｈＭＯＳトランジスタ３個のＣＭＯＳ構成のトランスミッションスイッチからなり、ＬＣＤパネルと同一基板上にポリシリコンＴＦＴによって形成されている。これらは、３本の選択信号とこれら３本の選択信号の反転信号からなる合計６本の制御ラインによって制御される。
【００１２】
【発明が解決しようとする課題】
しかし、これらの文献に記載された装置では次のような問題がある。
【００１３】
まず、走査駆動回路に関して、図２１や特開２０００−３０５５０４号公報では、レベルシフト回路にＣＭＯＳ回路を使用しているため、製造工程においてＰＭＯＳとＮＭＯＳを両方とも形成する必要があるためプロセス数が増加してしまう。特開平５−２４３５７７号公報のゲート側の駆動回路では、シフトレジスタにブートストラップ容量を用いることでＣＭＯＳ回路やレベルシフト回路やバッファを不要としているが、ゲート線（ゲート配線）には走査信号として一度電圧が上昇してから更にもう一段階電圧が上昇するような信号が印加されることになる。
【００１４】
また、映像信号駆動回路に関して、特開２０００−２７５６１１号公報には、時分割スイッチを用いた例が記載されているが、ＣＭＯＳ構成であるため製造プロセス数が多くなってしまう。尚、この文献にはＰＭＯＳあるいはＮＭＯＳ構成のトランスミッションスイッチを用いることも可能であると記載されているが、具体的な構成例は記載されておらず、おそらくこの場合は６本の制御ラインではなく３本の制御ラインで制御するものと思われる。しかし、ＰＭＯＳあるいはＮＭＯＳ構成、すなわち、単チャネル構成とした場合、時分割スイッチに用いられるアナログスイッチのゲートに入力される制御ラインの電圧と映像信号の電圧が近い場合には、トランジスタの抵抗によってスイッチの前後で映像信号の電圧が変化してしまうという問題がある。
【００１５】
尚、映像信号駆動回路については特開平５−２４３５７７号公報、特開昭６２−６６２９１号公報及び特開平５−２８１５１７号公報には映像信号駆動回路でアナログスイッチをオンする際にブートストラップ効果を利用した例が記載されているが、時分割スイッチについては記載がなく、また、シフトレジスタの使用を前提としており、時分割スイッチとの組み合わせについても考慮されていない。
【００１６】
本発明の第１の目的は、消費電力の低減を図りつつ走査信号の波形の設計自由度が高い走査駆動回路を有する表示装置を提供することである。
【００１７】
本発明の第２の目的は、ドライバＩＣの出力ピン数を減らしつつ劣化の少ない映像信号をドレイン配線に印加できる消費電力の少ない映像信号駆動回路を有する表示装置を提供することである。
【００１８】
本発明の第３の目的は、製造プロセス数の少ない表示装置を提供することである。
【００１９】
【課題を解決するための手段】
本発明の第１の目的を達成するために、走査駆動回路に用いられるシフトレジスタを走査信号の電圧振幅よりも低電圧で駆動するとともに、シフトレジスタの各段に対応して昇圧回路を設け、この昇圧回路にシフトレジスタ出力とは別の信号として他の昇圧回路と共通な共通走査信号を入力し、シフトレジスタ出力により選択されている期間にこの共通走査信号から走査信号を選択してそれぞれのゲート配線に出力するようにした。
【００２０】
本発明の第２の目的を達成するために、映像信号駆動回路に用いられるドレインドライバから映像信号を時分割で出力するとともに、これを分配回路で対応するドレイン配線に分配するようにし、この分配回路に用いられるスイッチ１つあたりについて他の分配回路と共通な２本の分配制御信号を用いてスイッチのゲートの電圧を２段階で分配制御信号以上に上昇させ、スイッチのゲートの電圧を映像信号の電圧振幅よりも十分大きくして映像信号をドレイン配線に出力するようにした。
【００２１】
本発明の第３の目的を達成するために、駆動回路のうち基板上に一体形成された部分に用いられている薄膜トランジスタのチャネルを画素の薄膜トランジスタと同じにした単チャネル構成とした。
【００２２】
本発明の第１の目的を達成する表示装置の代表的な構成を列挙すると次の通りである。尚、単チャネル構成の場合は本発明の第３の目的を達成することができる。
【００２３】
（１）、基板と、
前記基板上に形成された複数のゲート配線と、
前記基板上に形成され前記複数のゲート配線と交差する複数のドレイン配線と、
前記ゲート配線と前記ドレイン配線とに接続された薄膜トランジスタを有する複数の画素と、
前記基板上に形成され前記ゲート配線に走査信号を印加する走査駆動回路と、
前記走査駆動回路に必要な信号を供給する制御回路とを備えた表示装置であって、
前記走査駆動回路は、前記複数のゲート配線のそれぞれに対応する複数段の出力を出すシフトレジスタと、前記シフトレジスタの複数段の出力のうちの１つが入力され前記走査信号をそれぞれ対応する前記ゲート配線に出力する複数の駆動部とを有し、
前記シフトレジスタ出力よりも電圧振幅が大きい複数の前記走査信号の列である共通走査信号が前記制御回路から２以上の前記駆動部に共通に入力され、
前記駆動部は、前記駆動部に入力された前記シフトレジスタの出力と前記共通走査信号とが入力され、前記共通走査信号の複数の走査信号の列のうち前記シフトレジスタの出力が入力された期間に入力されたものを選択して前記シフトレジスタ出力よりも電圧振幅が大きい走査信号を前記対応するゲート配線に出力する昇圧回路を有することを特徴とする。
【００２４】
（２）、（１）において、前記駆動部は１つ以上の薄膜トランジスタを有して前記基板上に一体形成され、
前記画素及び前記駆動部に用いられている薄膜トランジスタは単チャネルであることを特徴とする。
【００２５】
（３）、（２）において、前記昇圧回路は、ゲート電極と第１電極と第２電極とを有する第１及び第２の薄膜トランジスタと、第１電極及び第２電極を有する容量素子とを有し、
前記第１の薄膜トランジスタのゲート電極は直流電圧信号に接続され、
前記第１の薄膜トランジスタの第１電極は前記シフトレジスタの出力に接続され、
前記第１の薄膜トランジスタの第２電極は前記第２の薄膜トランジスタのゲート電極と前記容量素子の第１電極とに接続され、
前記第２の薄膜トランジスタの第１電極は前記共通走査信号に接続され、
前記第２の薄膜トランジスタの第２電極は前記容量素子の第２電極と前記ゲート配線に接続されていることを特徴とする。
【００２６】
（４）、（２）又は（３）において、前記シフトレジスタは１つ以上の薄膜トランジスタを有して前記基板上に一体形成され、
前記画素、前記駆動部及び前記シフトレジスタに用いられている薄膜トランジスタは単チャネルであることを特徴とする。
【００２７】
（５）、（１）から（４）の何れかにおいて、前記駆動部は、前記昇圧回路に前記シフトレジスタからの出力が入力されていない期間に前記ゲート配線に前記画素の薄膜トランジスタのオフ電位を印加するリセット回路を有することを特徴とする。
【００２８】
（６）、（５）において、前記リセット回路は、前記シフトレジスタからの出力を反転する反転回路を有することを特徴とする。
【００２９】
（７）、（１）から（６）の何れかにおいて、前記駆動部は、前記昇圧回路の動作の停止又は許可を切り替える切替スイッチ回路を有することを特徴とする。
【００３０】
（８）、（７）において、前記切替スイッチ回路は、第１及び第２の切替スイッチ信号が入力され、前記第１の切替スイッチ信号に接地電位が入力され前記第２の切替スイッチ信号に直流電圧信号が入力されている期間は前記昇圧回路の動作を停止させ、前記第１の切替スイッチ信号に直流電圧信号が入力され前記第２の切替スイッチ信号に接地電位が入力された時には前記昇圧回路の動作を許可する回路であることを特徴とする。
【００３１】
（９）、（７）又は（８）において、前記制御回路は、表示を開始する前に前記切替スイッチ回路を制御して前記昇圧回路の動作を停止させた状態で前記シフトクロックを制御して少なくとも一巡の走査を行った後、前記昇圧回路の動作を許可し、表示を開始することを特徴とする。
【００３２】
（１０）、（１）から（９）の何れかにおいて、前記共通走査信号は、第１の共通走査信号配線によって伝えられる第１の共通走査信号と、第２の共通走査信号配線によって伝えられ前記第１の共通走査信号とは位相が異なる第２の共通走査信号とを有し、
前記昇圧回路は、前記第１の共通走査信号が共通に入力される第１のグループと、前記第２の共通走査信号が共通に入力され前記第１のグループに属さない第２のグループに分けられていることを特徴とする。
【００３３】
（１１）、（１０）において、奇数行目の前記ゲート配線に対応する前記昇圧回路が前記第１のグループに属し、
偶数行目の前記ゲート配線に対応する前記昇圧回路が前記第２のグループに属することを特徴とする。
【００３４】
（１２）、（１）から（１１）の何れかにおいて、前記基板に対向配置される対向基板と、
前記基板と前記対向基板との間に挟持される液晶層とを備えることを特徴とする。
【００３５】
本発明の第２の目的を達成する表示装置の代表的な構成を列挙すると次の通りである。尚、単チャネル構成の場合は本発明の第３の目的を達成することができる。
【００３６】
（１３）、基板と、
前記基板上に形成された複数のゲート配線と、
前記基板上に形成され前記複数のゲート配線と交差する複数のドレイン配線と、
前記ゲート配線と前記ドレイン配線とに接続された薄膜トランジスタを有する複数の画素と、
前記ドレイン配線に映像信号を印加する映像信号駆動回路と、
前記映像信号駆動回路に必要な信号を供給する制御回路とを備えた表示装置であって、
前記映像信号駆動回路は、２以上の前記ドレイン配線に印加する映像信号を時分割で共通映像信号配線に出力するドレインドライバと、前記共通映像信号配線に時分割で出力された映像信号を対応するドレイン配線に分配する前記基板上に一体形成された分配回路とを有し、
前記分配回路は、１本の共通映像信号配線に対応するドレイン配線の本数の２倍の本数の分配制御信号が入力されて分配の制御がなされ、
前記分配回路は、前記画素の薄膜トランジスタと同じチャネルであるｎ型の薄膜トランジスタであって、それぞれの第１電極が前記共通映像信号配線に接続され、それぞれの第２電極が対応するドレイン配線に接続され、それぞれのゲート電極の電圧が前記分配制御信号のうちのそれぞれ対応する２本に基づいて制御される複数の薄膜トランジスタを有し、
前記分配回路の薄膜トランジスタのゲート電極の電圧は前記分配制御信号の前記対応する２本のうち１本目に基づいて第１の電圧まで上昇され、２本目に基づいて前記第１の電圧よりも高い第２の電圧まで上昇され、前記第２の電圧は前記映像信号の電圧の最大値と前記薄膜トランジスタの閾値電圧との和よりも大きく、かつ、前記分配制御信号の電圧よりも大きい電圧に制御され、
前記分配制御信号は２本以上の共通映像信号配線の分配に共通に用いられていることを特徴とする。
【００３７】
（１４）、（１３）において、前記分配回路の薄膜トランジスタのゲート電極の電圧が前記第２の電圧となっている期間は、前記第１の電圧以上になっている期間の５０％よりも長いことを特徴とする。
【００３８】
（１５）、（１４）において、前記分配回路の薄膜トランジスタのゲート電極の電圧が前記第２の電圧となっている期間は、前記第１の電圧以上になっている期間の７５％以上の長さであることを特徴とする。
【００３９】
（１６）、（１３）から（１５）の何れかにおいて、前記分配回路は、１本の前記共通映像信号配線から赤、緑、青のそれぞれの画素に対応する前記ドレイン配線へ分配する回路であることを特徴とする。
【００４０】
（１７）、（１３）から（１６）の何れかにおいて、前記基板に対向配置される対向基板と、
前記基板と前記対向基板との間に挟持される液晶層とを備えることを特徴とする。
【００４１】
（１８）、基板と、
前記基板上に形成された複数のゲート配線と、
前記基板上に形成され前記複数のゲート配線と交差する複数のドレイン配線と、
前記ゲート配線と前記ドレイン配線とに接続された薄膜トランジスタを有する複数の画素と、
前記ドレイン配線に映像信号を印加する映像信号駆動回路と、
前記映像信号駆動回路に必要な信号を供給する制御回路とを備えた表示装置であって、
前記映像信号駆動回路は、２以上の前記ドレイン配線に印加する映像信号を時分割で共通映像信号配線に出力するドレインドライバと、前記共通映像信号配線に時分割で出力された映像信号を対応するドレイン配線に分配する前記基板上に一体形成された分配回路とを有し、
前記分配回路は、１本の共通映像信号配線に対応するドレイン配線の本数の２倍の本数の分配制御信号が入力されて分配の制御がなされ、
前記分配回路は、前記画素の薄膜トランジスタと同じチャネルであるｐ型の薄膜トランジスタであって、それぞれの第１電極が前記共通映像信号配線に接続され、それぞれの第２電極が対応するドレイン配線に接続され、それぞれのゲート電極の電圧が前記分配制御信号のうちのそれぞれ対応する２本に基づいて制御される複数の薄膜トランジスタを有し、
前記分配回路の薄膜トランジスタのゲート電極の電圧は前記分配制御信号の前記対応する２本のうち１本目に基づいて第１の電圧まで下降され、２本目に基づいて前記第１の電圧よりも低い第２の電圧まで下降され、前記第２の電圧は前記映像信号の電圧の最小値と前記薄膜トランジスタの閾値電圧との和よりも小さく、かつ、前記分配制御信号の電圧よりも小さい電圧に制御され、
前記分配制御信号は２本以上の共通映像信号配線の分配に共通に用いられていることを特徴とする。
【００４２】
（１９）、（１８）において、前記分配回路の薄膜トランジスタのゲート電極の電圧が前記第２の電圧となっている期間は、前記第１の電圧以下になっている期間の５０％よりも長いことを特徴とする。
【００４３】
（２０）、（１８）において、前記分配回路の薄膜トランジスタのゲート電極の電圧が前記第２の電圧となっている期間は、前記第１の電圧以下になっている期間の７５％以上の長さであることを特徴とする。
【００４４】
（２１）、（１８）から（２０）の何れかにおいて、前記分配回路は、１本の前記共通映像信号配線から赤、緑、青のそれぞれの画素に対応する前記ドレイン配線へ分配する回路であることを特徴とする。
【００４５】
（２２）、（１８）から（２１）の何れかにおいて、前記基板に対向配置される対向基板と、
前記基板と前記対向基板との間に挟持される液晶層とを備えることを特徴とする。
【００４６】
尚、本発明は以上に列挙した構成及び後述する実施例に限定されることなく、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。また、上記した目的以外の課題や構成や効果については実施例などの明細書全体において明らかにされる。
【００４７】
【発明の実施の形態】
以下、実施例及び図面を用いて本発明について説明する。本発明による表示装置の一例として、液晶表示装置を例に説明をする。
【００４８】
［全体構成の説明］
図１は、本発明による表示装置に用いられる表示パネルの一例を示す平面図である。
【００４９】
ＳＵＢ１は基板、ＳＵＢ２は対向基板であり、ガラスやプラスチックなどを好適とする。ＡＲは図示しない画素がマトリクス状に配置されている表示領域で、この表示領域ＡＲ以外の場所は額縁領域と呼ばれる。
【００５０】
基板ＳＵＢ１上には図示しないゲート配線ＧＬに走査信号を印加する走査駆動回路１０と、図示しないドレイン配線ＤＬに映像信号を印加する映像信号回路２０１とを有している。基板ＳＵＢ１上には外部と接続されるゲート側の接続端子Ｔｇが形成され、走査駆動回路１０へ制御信号及び電源を供給している。また、基板ＳＵＢ１上には外部と接続されるドレイン側の接続端子Ｔｄが形成され、映像信号回路２０１に映像信号や制御信号や電源を供給している。接続端子Ｔｄは複数本の引き出し配線が一ヶ所に束ねられて形成されている。また、基板ＳＵＢ１上には図示しないドレイン配線ＤＬの断線を検査する検査回路ＣＣが形成されている。
【００５１】
基板ＳＵＢ１と対向基板ＳＵＢ２は、間に図示しない液晶層ＬＣを挟持して表示領域ＡＲを囲むように例えばエポキシ樹脂などで形成されたシールＳＬにより貼り合わされている。この液晶層ＬＣは封入口ＩＮＪより封入されて例えばエポキシ樹脂などで封止されている。対向基板ＳＵＢ２は基板ＳＵＢ１よりも小さくなっており、基板ＳＵＢ１の突き出た部分で接続端子Ｔｄ，Ｔｇにより外部と接続される。
【００５２】
図２は、本発明による表示装置の一例を示す図であり、表示パネルに回路基板を接続した一例を示す平面図である。
【００５３】
回路基板ＰＣＢ１は、電源ＳＣＣ、タイミングコントローラＴＣＯＮ、パソコンなどの外部と接続され電源や信号が供給されるコネクタ部ＣＪを有している。そして、この回路基板ＰＣＢ１は、ゲート側のフレキシブル基板ＧＦＰＣを介して表示パネルのゲート側の接続端子Ｔｇと接続されており、表示パネルのドレイン側の接続端子ＴｇとはテープキャリアパッケージＴＣＰを介して接続されている。このテープキャリアパッケージＴＣＰには、駆動用ＩＣチップであるドレインドライバ２００がテープ・オートメイティド・ボンディング法（ＴＡＢ）により実装されている。映像信号駆動回路２０は、このドレインドライバ２００と映像信号回路２０１を有している。
【００５４】
図３は、本発明による表示装置の等価回路の一例を示す図である。
【００５５】
表示領域ＡＲには、基板ＳＵＢ１上に、図の左右方向に延在し上下方向に並設される複数のゲート配線ＧＬ（ＧＬ１，ＧＬ２，…）と、このゲート配線ＧＬに交差するように図の上下方向に延在し左右方向に並設されるドレイン配線ＤＬ（ＤＬ１，ＤＬ２，ＤＬ３，…）とが形成されてマトリクスを構成している。そして、このマトリクスに対応して画素がマトリクス状に配置されている。ゲート配線ＧＬは走査駆動回路１０に接続されており、ドレイン配線ＤＬは映像信号駆動回路２０の映像信号回路２０１に接続されている。各画素は、アクティブ素子として薄膜トランジスタＴＦＴを有しており、ゲート電極がゲート配線ＧＬに、ドレイン電極がドレイン配線ＤＬに、ソース電極が図示しない画素電極に接続されている。この薄膜トランジスタＴＦＴは、本実施例においてはポリシリコン薄膜トランジスタとし、ｎ型のＴＦＴとした。
【００５６】
また、基板ＳＵＢ１上には共通電極配線ＣＬ（ＣＬ１，ＣＬ２，…）が形成されている。そして、各画素は図示しない対向電極を有しており、この共通電極配線ＣＬに接続されている。そして、画素電極と対向電極とが図示しない液晶層ＣＬを介して液晶容量Ｃｌｃを形成している。また、共通電極配線ＣＬは画素電極との間で保持容量Ｃｓｔｇを形成しており、これによって画素電極に書き込まれた映像信号の電位を比較的長く保持する役割を果たす。
【００５７】
Ｒ，Ｇ，Ｂはそれぞれ赤、緑、青の画素に相当し、図の縦方向に同じ色の画素が並べられ、図の横方向にはＲ，Ｇ，Ｂ，Ｒ，Ｇ，Ｂ，・・・と繰り返されてストライプ状に配置されている。そして、これらの色を実現するために、対向基板ＳＵＢ２には対応する赤、緑、青の図示しないカラーフィルタがストライプ状に形成されている。
【００５８】
ゲート配線ＧＬには走査駆動回路１０により１行目のゲート配線ＧＬ１から最下行のゲート配線まで順に走査信号が印加され、これによって走査された行の画素の薄膜トランジスタＴＦＴがオンされる。一方、ドレイン配線ＤＬには映像信号駆動回路２０から映像信号が印加され、オンとなった薄膜トランジスタＴＦＴを介して映像信号が画素電極に書き込まれる。共通電極配線ＣＬにはコモン電位が印加されており、画素電極と対向電極との間の電位差によって画素内に面内方向の横電界が発生し、これによって液晶層ＬＣの液晶が駆動されることにより、表示パネルに入射して液晶層ＬＣを通った光が表示パネルから出射される量を制御して表示が行われる。このような横電界を利用した表示方式は横電界スイッチング（ＩＰＳ：Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）方式と呼ばれている。
【００５９】
尚、本実施例ではＩＰＳ方式を例に説明しているが、共通電極配線ＣＬと対向電極を基板ＳＵＢ１側に形成するかわりに対向基板ＳＵＢ２側に対向電極を形成した縦電界方式の液晶表示装置としても良い。
【００６０】
また、本実施例では走査駆動回路１０から遠くなるにつれて走査信号が遅延したり波形がなまったりするのを低減するためにゲート配線ＧＬには図の左右両方に設けられた走査駆動回路１０の両方から走査信号が印加される構成としているが、これに限らず片側だけとしても良い。
【００６１】
走査駆動回路１０や映像信号駆動回路２０のドレインドライバ２００や映像信号回路２０１や共通電極配線ＣＬに必要な信号（電源や制御信号）は電源回路ＳＣＣ及びタイミングコントローラＴＣＯＮから供給されている。
【００６２】
ドレイン配線ＤＬは検査回路ＣＣに接続されており、基板ＳＵＢ１上に設けられた検査端子ＣＰＡＤを利用してドレイン配線ＤＬの断線の検査が可能となっている。
【００６３】
［第１の実施例］
図４は、本発明による表示装置の第１の実施例における走査駆動回路の構成の一例を説明する図である。
【００６４】
本実施例に用いられる走査駆動回路１０は、シフトレジスタ１００と駆動部ＤＲＶを備えている。シフトレジスタ１００は複数段の出力Ｖ１（Ｖ１ｎ，Ｖ１ｎ＋１，…）を有しており、図示しないシフトレジスタスタートパルスＶＩＮを受けた後、図示しないクロックＣＫ１，ＣＫ２に同期してｎ番目，ｎ＋１番目，…の出力Ｖ１ｎ，Ｖ１ｎ＋１，…に順次出力を出す。そして、これらの出力Ｖ１ｎ，Ｖ１ｎ＋１，…は、それぞれ対応するｎ番目，ｎ＋１番目，…の駆動部ＤＲＶｎ，ＤＲＶｎ＋１，…に入力され、それぞれの駆動部ＤＲＶｎ，ＤＲＶｎ＋１，…から対応するｎ番目，ｎ＋１番目，…のゲート配線ＧＬｎ，ＧＬｎ＋１，…に走査信号を印加することで走査を行う。
【００６５】
ここで、駆動部ＤＲＶｎは、昇圧回路１０１を有している。この昇圧回路１０１には、シフトレジスタ出力Ｖ１ｎと、このシフトレジスタ出力Ｖ１ｎよりも電圧振幅が大きい複数の走査信号の列である共通走査信号Ｖ５とが入力されている。また、この共通制御信号Ｖ５は、他の駆動部ＤＲＶｎ＋１などにも共通に入力されるようになっている。昇圧回路１０１は、スイッチ１０３を有している。このスイッチ１０３はシフトレジスタ出力Ｖ１ｎによって制御され、共通走査信号Ｖ５の複数の走査信号の列のうちシフトレジスタ出力Ｖ１ｎが入力された期間に入力されたものを選択して走査信号を対応するゲート配線ＧＬｎに出力する。この走査信号はシフトレジスタ出力Ｖ１ｎよりも電圧振幅が大きい信号となっている。したがって、シフトレジスタ１００の駆動電圧は走査信号の電圧振幅よりも低くなっているため消費電力の低減ができる。
【００６６】
また、駆動部ＤＲＶｎはリセット回路１０２を有している。このリセット回路１０２は、シフトレジスタ出力Ｖ１ｎが入力され、その反転信号Ｖ４を出力する反転回路１０５を有している。また、リセット回路１０２には、ゲート配線ＧＬに接続された画素の薄膜トランジスタＴＦＴのオフ電位ＶＳが入力される。そして、リセット回路１０２は反転信号Ｖ４により制御されるスイッチ１０４を有しており、このスイッチ１０４を介して対応するゲート配線ＧＬｎにオフ電位ＶＳを出力する。このように、昇圧回路１０１のスイッチ１０３とリセット回路１０２のスイッチ１０４は排他制御され、リセット回路１０２は昇圧回路１０１にシフトレジスタ出力Ｖ１ｎが入力されていない期間に、対応するゲート配線ＧＬｎに画素の薄膜トランジスタＴＦＴのオフ電位ＶＳを印加する。このように、走査していない期間にゲート配線ＧＬｎがフローティングとなるのを防いでいる。これにより、フローティングの場合に生ずるドレイン配線ＤＬの電圧変動によるゲート配線ＧＬｎの電圧の変化を低減でき、画質に与える影響を低減できる。尚、このオフ電位ＶＳは他の駆動部ＤＲＶｎ＋１などにも共通に入力されるようになっている。
【００６７】
本実施例では反転信号Ｖ４をリセット回路１０２の中の反転回路１０５により生成しているが、これに限らず、別途生成された反転信号Ｖ４を駆動部ＤＲＶｎに入力する構成としても良い。
【００６８】
以上、駆動部ＤＲＶｎを例に説明したが、他の駆動部ＤＲＶｎ＋１なども駆動部ＤＲＶｎと同様の構成となっている。
【００６９】
尚、これらの動作に必要な信号である電源や制御信号は、電源ＳＣＣ及びタイミングコントローラＴＣＯＮから供給され、これら電源回路ＳＣＣ及びタイミングコントローラＴＣＯＮは制御回路の役割を果たす。本実施例では、シフトクロックスタートパルスＶＩＮ、クロックＣＫ１，ＣＫ２、共通走査信号Ｖ５及びオフ電位ＶＳが制御回路から供給される。
【００７０】
次に、具体的な回路構成の例について説明する。
【００７１】
図５は、本発明の第１の実施例における駆動部の回路構成の一例を説明する図である。図６は、図５の駆動部の回路の動作の一例を説明する波形図である。図７は、図５の駆動部の中のリセット回路の動作の一例を説明する波形図である。
【００７２】
ここでは、代表としてｎ番目の駆動部ＤＲＶｎを例に説明する。
【００７３】
駆動部ＤＲＶｎのうち、昇圧回路１０１はトランジスタＴＲ４，ＴＲ５と、容量素子Ｃ２とを有している。また、リセット回路１０２は、トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ６と容量素子Ｃ１とを有している。また、それ以外に、駆動部ＤＲＶｎはトランジスタＴＲ７，ＴＲ８，ＴＲ９を有している。駆動部ＤＲＶｎに用いられているトランジスタＴＲ１〜ＴＲ９はｎ型のポリシリコン薄膜トランジスタであり、基板ＳＵＢ１上に一体に形成されている。これらは画素の薄膜トランジスタＴＦＴと同じ導電型であるため、画素と駆動部ＤＲＶのトランジスタは単チャネルとなっている。従って、少ない製造プロセス数で製造することができる。尚、シフトレジスタ１００をＣＭＯＳ回路で構成する場合にはシフトレジスタ１００を基板ＳＵＢ１上に一体形成するのではなく別部品として設ければ基板ＳＵＢ１上は単チャネル構成となるため製造プロセス数が少なくて済む。トランジスタＴＲ１〜ＴＲ９はゲート電極と第１電極と第２電極とを有しており、本実施例では閾値を２Ｖと仮定して説明する。また、トランジスタの寄生容量などは無視して考える。また、本明細書においては電圧などについて具体的に数値を上げて説明しているが、あくまでこれは一例であり、技術思想を逸脱しない範囲で適宜変更が可能である。
【００７４】
電圧Ｖ３はトランジスタＴＲ１のゲート電極の電圧を示し、電圧Ｖ６はトランジスタＴＲ５のゲート電極の電圧を示す。駆動部出力Ｖ７は駆動部ＤＲＶｎの出力であり、これが走査信号として対応するゲート配線ＧＬｎに印加される。
【００７５】
ｎ番目のシフトレジスタ出力Ｖ１ｎは、図６に示すようにタイミングＴ１で０Ｖ（Ｌｏｗ）から１０Ｖ（Ｈｉｇｈ）に変化し、タイミングＴ４で再び０Ｖに戻る。このタイミングＴ１からタイミングＴ４の期間がシフトレジスタ１００の出力の期間となる。
【００７６】
リセット回路１０２に入力されるオフ出力ＶＳは０Ｖである。リセット回路１０２に入力されるクロックＶ２は０Ｖ（Ｌｏｗ）と１０Ｖ（Ｈｉｇｈ）の値を持つ。駆動部ＤＲＶｎに入力される切替スイッチ信号ＶＢ１は１０Ｖ、切替スイッチ信号ＶＢ２は０Ｖであり、これらの詳細は後述する。共通走査信号Ｖ５は０Ｖ（Ｌｏｗ）と２０Ｖ（Ｈｉｇｈ）の値を持つ走査信号の列であり、その電圧振幅は２０Ｖとなっておりシフトレジスタの動作電圧よりも大きくなっている。これらのオフ出力ＶＳ、クロックＶ２、切替スイッチ信号ＶＢ１，ＶＢ２、共通走査信号Ｖ５は制御回路により供給され、他の駆動部ＤＲＶｎ＋１などにも共通に入力されている。
【００７７】
はじめに、昇圧回路１０１の動作について説明する。昇圧回路１０１は、シフトレジスタ出力Ｖ１ｎが入力されている期間だけ動作を行う。
【００７８】
切替スイッチ信号ＶＢ１は１０ＶであるためトランジスタＴＲ７はオンである。また、切替スイッチ信号ＶＢ２は０ＶであるためトランジスタＴＲ９はオフである。
【００７９】
タイミングＴ１において、シフトレジスタ出力Ｖ１ｎが０Ｖから１０Ｖになると、後述するようにリセット回路１０２において反転信号Ｖ４が６Ｖ（Ｈｉｇｈ）から０Ｖ（Ｌｏｗ）になる。このとき、トランジスタＴＲ６がオフになる。したがって、この期間は駆動部出力Ｖ７は昇圧回路１０１の出力となる。トランジスタＴＲ４のゲート電極には切替スイッチ信号ＶＢ１が接続されており、１０Ｖとなっている。シフトレジスタ出力Ｖ１ｎはトランジスタＴＲ４の第１電極に接続されている。ここで、トランジスタＴＲ４の第２電極はトランジスタＴＲ５のゲート電極と容量素子Ｃ２の第１電極に接続されており、その電圧Ｖ６はトランジスタＴＲ４の閾値２Ｖだけ小さくなるので電圧Ｖ６＝１０Ｖ−２Ｖ＝８Ｖで飽和する。これにより、トランジスタＴＲ５はオンになる。トランジスタＴＲ５の第１電極は共通走査信号Ｖ５に接続されており、第２電極は容量素子Ｃ２の第２電極とｎ番目のゲート配線ＧＬｎに接続されている。したがって、トランジスタＴＲ５の第２電極の出力が駆動部出力Ｖ７となる。タイミングＴ１では共通走査信号Ｖ５は０Ｖなので、駆動部出力Ｖ７＝共通走査信号Ｖ５＝０Ｖとなる。
【００８０】
タイミングＴ２では、共通走査信号Ｖ５が０Ｖから２０Ｖに変化する。このとき、トランジスタＴＲ５はオン状態なので、駆動部出力Ｖ７も上昇する。すると、容量素子Ｃ２によりトランジスタＴＲ５のゲート電極の電圧Ｖ６も一緒に上昇する。トランジスタＴＲ５のゲート電極の電圧Ｖ６が上昇したことによりトランジスタＴＲ５はさらに高い電圧を駆動部出力Ｖ７に出力できるようになる。これにより容量素子Ｃ２を介してさらにゲート電極の電圧Ｖ６が上昇する。このようなブートストラップ動作が短時間の間に起こり、最終的に電圧Ｖ６＝８Ｖ＋２０Ｖ＝２８Ｖに、駆動部出力Ｖ７＝２０Ｖになる。
【００８１】
タイミングＴ３では、共通走査信号Ｖ５が２０Ｖから０Ｖに変化する。このとき、トランジスタＴＲ５はオン状態なので、駆動部出力Ｖ７＝０Ｖになる。電圧Ｖ６についても２８Ｖから８Ｖに戻る。
【００８２】
タイミングＴ４では、シフトレジスタ出力Ｖ１ｎは０Ｖになる。トランジスタＴＲ４はオン状態なので電圧Ｖ６＝シフトレジスタ出力Ｖ１ｎ＝０Ｖとなる。これによりトランジスタＴＲ５はオフとなる。
【００８３】
タイミングＴ１より前やタイミングＴ４より後では、シフトレジスタ出力Ｖ１ｎは０Ｖであるため、トランジスタＴＲ５はオフ状態である。従って、この期間にも共通走査信号ＴＲ５が２０Ｖになる期間があるが、昇圧回路１０１は動作せず、ゲート配線ＧＬｎには走査信号は出力されない。
【００８４】
このような構成により、共通走査信号Ｖ５の中からシフトレジスタ出力Ｖ１ｎが入力された期間に入力されたものを選択して走査信号を対応するゲート配線ＧＬｎに出力する。これにより、シフトレジスタ１００の駆動電圧は走査信号の電圧振幅よりも低くなっているため消費電力の低減ができる。また、共通走査信号Ｖ５をシフトレジスタ出力Ｖ１ｎとは別に用意しているため、シフトレジスタ出力の波形に依存せずに例えばその長さや電圧振幅などを自由に変更できるため、シフトレジスタを設計し直す必要がなくなるなど、設計自由度が高い。
【００８５】
また、波形のなまりなど多少の劣化は発生するもののその程度は小さく、共通走査信号Ｖ５とほぼ同じ電圧振幅を持ったほぼ同じ波形の走査信号をゲート配線ＧＬｎに出力できる。図２１のようなＣＭＯＳ回路を用いたレベルシフタ３０２の場合には波形のなまりが生ずるためにバッファ３０３でなまりを取る必要があるが、本実施例の構成によればレベルシフタ３０２は不要であり、波形のなまりも少ないためバッファ３０３が不要となる。また、ブートストラップのための容量素子Ｃ２を駆動部出力Ｖ７に接続しているため、自分自身の出力でブートストラップ動作が行われる。
【００８６】
次に、リセット回路１０２の動作について説明する。
【００８７】
タイミングＴ１では、図７に示すようにシフトレジスタ出力Ｖ１ｎが０Ｖから１０Ｖになり、クロックＶ２が０Ｖから１０Ｖになる。この時、トランジスタＴＲ２がオンになり、反転信号Ｖ４＝オフ電位ＶＳ＝０Ｖとなる。電圧Ｖ３は容量素子Ｃ１によりクロックＶ２に同期して上昇するが、トランジスタＴＲ１により構成されたダイオードによって電圧Ｖ３は反転信号Ｖ４から閾値の２Ｖ分だけ高くなった２Ｖで飽和し、トランジスタＴＲ１はオフ状態となる。
【００８８】
タイミングＴ５では、クロックＶ２が１０Ｖから０Ｖに変化する。この時、容量素子Ｃ１により電圧Ｖ３も下降し、−２Ｖよりも小さくなる。すると、ダイオードを構成するトランジスタＴＲ３がオン状態となり、電圧Ｖ３＝オフ電圧ＶＳ−閾値２Ｖ＝０Ｖ−２Ｖ＝−２Ｖで飽和し、トランジスタＴＲ３はオフ状態となる。
【００８９】
タイミングＴ４では、シフトレジスタ出力Ｖ１ｎは１０Ｖから０Ｖになり、クロックＶ２が０Ｖから１０Ｖに変化する。この時、トランジスタＴＲ２はオフ状態になる。また、容量素子Ｃ１により、クロックＶ２に同期して電圧Ｖ３が−２Ｖから１０Ｖ分上昇し、８Ｖになる。すると、ダイオードを構成するトランジスタＴＲ１がオン状態になり、反転信号Ｖ４は閾値の２Ｖ分だけ下がった６Ｖで飽和し、トランジスタＴＲ１はオフ状態となる。尚、タイミングＴ１より前についても反転信号Ｖ４は６Ｖになっている。
【００９０】
タイミングＴ６では、クロックＶ２が１０Ｖから０Ｖに変化する。この時、容量素子Ｃ１により電圧Ｖ３は１０Ｖだけ下降して−２Ｖとなる。この時、ダイオードを構成するトランジスタＴＲ１はオフ状態のままで、トランジスタＴＲ２もオフ状態であるため、反転信号Ｖ４は６Ｖのまま変化しない。
【００９１】
以上の動作により、シフトレジスタ出力Ｖ１ｎから反転信号Ｖ４が生成され、シフトレジスタ出力Ｖ１ｎがあるときは反転信号Ｖ４は０Ｖに、シフトレジスタ出力Ｖ１ｎがないときは反転信号Ｖ４は６Ｖになる。反転信号Ｖ４が６Ｖの時は、トランジスタＴＲ６がオン状態となり、トランジスタＴＲ７もオン状態であるので駆動部出力Ｖ７にはオフ電位ＶＳが出力され０Ｖとなる。このようにして、昇圧回路１０１のトランジスタＴＲ５とリセット回路１０２のトランジスタＴＲ６とは排他制御され、昇圧回路１０１が動作していない間はリセット回路１０２からオフ電位ＶＳを出力することでゲート配線ＧＬｎがフローティングにならないようにしている。
【００９２】
次に、切替スイッチ回路について説明する。
【００９３】
図８は、本発明の第１の実施例における駆動部の切替スイッチ回路の回路構成の一例を説明する図である。図９は、図８の駆動部の回路の動作の一例を説明する波形図である。
【００９４】
図８に示すように、駆動部ＤＲＶｎは切替スイッチ回路１０６を有している。図８に示した回路は図５に示した回路と同じであり、切替スイッチ回路１０６に相当する部分を囲って示しただけである。切替スイッチ回路１０６は、トランジスタＴＲ４，ＴＲ６，ＴＲ７、ＴＲ８，ＴＲ９を有している。この中で、トランジスタＴＲ４は昇圧回路１０１と共有されており、トランジスタＴＲ６はリセット回路１０２と共有されている。
【００９５】
次に、図９を用いて切替スイッチ回路の動作について説明する。
【００９６】
図９に示すように、タイミングＴ７より前では切替スイッチ信号ＶＢ１は接地電位の０Ｖで、切替スイッチ信号ＶＢ２は直流電圧信号の１０Ｖとなっている。このタイミングＴ７より前の期間が昇圧回路１０１の動作を停止させるＯＦＦ期間である。一方、タイミングＴ７以後は切替スイッチ信号ＶＢ１は直流電圧信号の１０Ｖで、切替スイッチ信号ＶＢ２は接地電位の０Ｖとなっている。このタイミングＴ７以降の期間が昇圧回路１０１の動作を許可するＯＮ期間である。
【００９７】
ＯＦＦ期間では、切替スイッチ信号ＶＢ１が０Ｖである。従って、トランジスタＴＲ４はオフ状態である。これにより、タイミングＴ１でシフトレジスタ出力Ｖ１ｎが入力されても電圧Ｖ６は変化せず、トランジスタＴＲ５はオフ状態のままである。また、トランジスタＴＲ７についても切替スイッチ信号ＶＢ１が０Ｖであるためオフ状態となる。また、切替スイッチ信号ＶＢ２は１０Ｖであるため、トランジスタＴＲ９がオン状態になる。すると、タイミングＴ４で反転信号Ｖ４が６Ｖになった時、トランジスタＴＲ８がオン状態となり、電圧Ｖ６はオフ電位ＶＳに等しい０Ｖとなる。これによって、トランジスタＴＲ５はオフ状態が維持され、共通制御信号Ｖ５の出力は駆動部出力Ｖ７に出力されない。このように、ＯＦＦ期間では昇圧回路１０１の動作が停止される。また、トランジスタＴＲ５，ＴＲ７ともにオフ状態であることから駆動部出力Ｖ７はフローティングとなる。
【００９８】
一方、ＯＮ期間では、昇圧回路１０１の動作が許可され、図５から図７を用いて説明した通りの動作を行う。
【００９９】
このような切替スイッチ回路１０６を用いると、次のような利点がある。すなわち、電源投入直後はシフトレジスタ１００の出力が不安定であり、１番目の出力以外の場所からも出力が開始される場合がある。これは１ヶ所だけに限られず、複数の出力端子から出力が出てしまう場合もある。しかし、表示を開始する前に切替スイッチ回路１０６によって昇圧回路１０１の動作を停止させた状態でシフトレジスタ１００を一巡以上走査を行えば、このような異常な出力はなくなる。その後、切替スイッチ回路１０６により昇圧回路１０１の動作を許可し、表示を開始すればよい。
【０１００】
また、このような切替スイッチ回路１０６を用いると、走査駆動回路１０を図３に示したように２つ設けた場合に、切替スイッチ回路により片側の走査駆動回路１０のみＯＦＦ期間にし、もう片側の走査駆動回路１０のみＯＮ期間にして駆動することも可能となる。この場合、ＯＦＦ期間になっている走査駆動回路の出力はフローティングとなっているので動作に影響を及ぼさない。これにより、片側の走査駆動回路１０に問題が発生してももう片側の走査駆動回路１０により駆動が可能であるため歩留まりが向上する。
【０１０１】
次に、走査駆動回路１０全体の動作について説明する。
【０１０２】
図１０は、本発明の第１の実施例における走査駆動回路の動作の一例を説明する波形図である。
【０１０３】
シフトレジスタスタートパルスＶＩＮは、１０Ｖの電圧振幅を持っている。クロックＣＫ１，ＣＫ２は１０Ｖの電圧振幅を持ち、互いに逆位相となっており、このクロックＣＫ１，ＣＫ２に同期してシフトレジスタ１００のシフト動作が行われる。ｎ番目のシフトレジスタ出力Ｖ１ｎとｎ＋１番目のシフトレジスタ出力Ｖ１ｎ＋１は１０Ｖの電圧振幅で、両者は時間的に重ならないようになっている。尚、シフトレジスタ１００からは後述するように時間的に重なった出力を取り出すことは可能であるが、本実施例では取り出していない。
【０１０４】
共通走査信号Ｖ５はシフトレジスタ出力Ｖ１よりも大きな電圧振幅を持ち、２０Ｖである。これは、ある特定のｎ行目のゲート配線ＧＬｎに対して走査信号が印加されてから次に同じｎ行目に印加されるまでの間にも共通走査信号Ｖ５には走査信号の列が印加されているが、ｎ行目のゲート配線ＧＬｎにはシフトレジスタ出力Ｖ１ｎが入っている期間のものだけが選択されて出力されている。次のｎ＋１行目のゲート配線ＧＬｎ＋１についても同様である。このようにして、１行目から順に走査が行われる。
【０１０５】
［第２の実施例］
図１１は、本発明の第２の実施例におけるシフトレジスタの回路構成の一例を説明する図である。図１２は、図１１に示したシフトレジスタの動作の一例を説明する波形図である。
【０１０６】
本実施例において、第１の実施例と特に異なる点は、シフトレジスタ１００の構成とその出力Ｖ１の波形である。第１の実施例と同様の部分については重複説明を省略する。
【０１０７】
図１１において、シフトレジスタ１００は、ダイオードを構成するトランジスタＴＲ１０と、トランジスタＴＲ１１と、容量素子Ｃ３とを有している。また、他にもトランジスタやポンプアップ回路１０７を有している。これらのトランジスタＴＲ１０，ＴＲ１１などはｎ型のポリシリコン薄膜トランジスタであり、画素及び駆動部と同じ導電型の単チャネル構成となっている。そして、このシフトレジスタ１００は基板ＳＵＢ１上に一体形成されており、単チャネル構成であるため製造プロセスが少なくて済む。
【０１０８】
次に、図１２を用いて本実施例の動作を説明する。
【０１０９】
６Ｖ振幅のシフトレジスタスタートパルスＶＩＮが最初のダイオードを構成するトランジスタＴＲ１０に入力されると、出力Ｖ１ｎは６Ｖから閾値２Ｖだけ下がった４Ｖとなる。この時、トランジスタＴＲ１１がオン状態になる。そして、６Ｖ振幅のクロックＣＫ１の立ち上がりに同期して、トランジスタＴＲ１１の第２電極の電位が上昇する。これに伴い、容量素子Ｃ３を介してブートストラップ動作により出力Ｖ１ｎが１０Ｖまで上昇する。そして、クロックＣＫ１の立ち下がりに同期してトランジスタＴＲ１１がオフの状態となり、出力Ｖ１ｎは０Ｖになる。
【０１１０】
次にクロックＣＫ２の立ち上がりに同期して次の段へのシフトが起こる。
【０１１１】
更にその後クロックＣＫ１の立ち上がりに同期して次の段へのシフトが起こり、出力Ｖ１ｎ＋１への出力が開始される。
【０１１２】
これらの出力Ｖ１ｎ，Ｖ１ｎ＋１を用いて第１の実施例と同様にゲート配線ＧＬへの走査信号の印加が行える。このように、シフトレジスタ出力の波形に依存せずに共通走査信号Ｖ５の波形とほぼ同じ走査信号を印加できる。
【０１１３】
本実施例によれば、シフトレジスタ１００を動作させるクロックＣＫ１，ＣＫ２が第１の実施例よりも小さい６Ｖでも、シフトレジスタ出力Ｖ１は最大で第１の実施例と同じ１０Ｖが得られる。したがって、第１の実施例よりも更に消費電力の低減を図ることができる。
【０１１４】
［第３の実施例］
図１３は、本発明の第３の実施例における走査駆動回路の構成の一例を説明する図である。図１４は、図１３の走査駆動回路の動作の一例を説明する波形図である。
【０１１５】
本実施例において図４に示した第１の実施例と特に異なる点は、共通走査信号Ｖ５に代えて共通走査信号Ｖ５１，Ｖ５２の２種類を設け、昇圧回路１０１を２つのグループに分けた点である。尚、これまでに説明した各実施例と同様の部分については重複説明を省略する。
【０１１６】
第１の共通走査信号Ｖ５１は図４に示した共通走査信号Ｖ５と同じである。そして、第２の共通走査信号Ｖ５２は、第１の共通走査信号Ｖ５１と位相が異なる波形となっている。本実施例では、位相が１８０度ずれた例で説明する。
【０１１７】
シフトレジスタ１００の奇数番目の出力Ｖ１（２ｎ−１）は対応する駆動部ＤＲＶ（２ｎ−１）に入力されている。そして、昇圧回路１０１は第１の共通走査信号Ｖ５１を使って動作し、ゲート配線ＧＬ（２ｎ−１）に走査信号を出力する。そして、他の奇数番目の出力Ｖ１（２ｎ＋１）などについても同様に第１の共通走査信号Ｖ５１を使って動作し、対応するゲート配線ＧＬ（２ｎ＋１）などに走査信号を印加する。
【０１１８】
一方、シフトレジスタ１００の偶数番目の出力Ｖ１（２ｎ）は対応する駆動部ＤＲＶ（２ｎ）に入力されている。そして、昇圧回路１０１は第２の共通走査信号Ｖ５２を使って動作し、ゲート配線ＧＬ（２ｎ）に走査信号を出力する。そして、図示しないが他の偶数番目の出力Ｖ１（２ｎ＋２）などについても同様に第２の共通走査信号Ｖ５２を使って動作し、対応するゲート配線ＧＬ（２ｎ＋２）などに走査信号を印加する。
【０１１９】
このように、それぞれの駆動部ＤＲＶの昇圧回路１０１は、第１の共通走査信号Ｖ５１が共通に入力される第１のグループと、第２の共通走査信号Ｖ５２が共通に入力され第１のグループに属さない第２のグループに分けられている。本実施例では、奇数行目のゲート配線ＧＬに対応する昇圧回路１０１が第１のグループに属し、偶数行目のゲート配線ＧＬに対応する昇圧回路が第２のグループに属している。
【０１２０】
このとき、シフトレジスタ出力Ｖ１（２ｎ−１），Ｖ１（２ｎ），Ｖ１（２ｎ＋１）は図１４に示すようにそれぞれ一部が時間的に重なるような出力となっている。これは、第１の実施例では使っていなかったシフトレジスタ１００の出力を引き出して使っている。しかし、このような場合でも対応するゲート配線ＧＬ（２ｎ−１），ＧＬ（２ｎ），ＧＬ（２ｎ＋１）には走査信号の印加ができる。
【０１２１】
本実施例により、第１の実施例と比較してシフトレジスタに使われているトランジスタの数が同じでも共通走査信号を１本増やすだけで２倍の行数のゲート配線ＧＬの走査が可能になる。
【０１２２】
［第４の実施例］
図１５は、本発明の第４の実施例におけるシフトレジスタの回路構成の一例を説明する図である。図１６は、図１５に示したシフトレジスタの動作の一例を説明する波形図である。
【０１２３】
本実施例は、図１３で示した第３の実施例と図１１で示した第２の実施例とを組み合わせた実施例に相当する。但し、図１１で示した第２の実施例と特に異なる点は、図１１に示すシフトレジスタ１００では使われていなかった場所から、図１５に示すように出力Ｖ１（２ｎ）を取り出している点である。これにより、シフトレジスタ１００に使われているトランジスタの数が同じであっても２倍の本数のゲート配線ＧＬの走査が可能になる。また、シフトレジスタ１００、駆動部ＤＲＶ、画素の全てが単チャネル構成なので基板ＳＵＢ１上に走査駆動回路１０を一体形成した場合に製造プロセス数が少なくて済む。また、シフトレジスタ１００の駆動電圧が小さいので消費電力も低減できる。その他、これまでに説明した各実施例と同様の部分については重複説明を省略する。
【０１２４】
［第５の実施例］
次に、映像信号駆動回路２０について説明する。
【０１２５】
図１７は、本発明による表示装置の第５の実施例における映像信号駆動回路の構成の一例を説明する図である。
【０１２６】
本実施例における映像信号駆動回路２０は、時分割方式を用いている。
【０１２７】
映像信号駆動回路２０は、ドレインドライバ２００と、映像信号回路２０１とを有している。ドレインドライバ２００は、１または２以上の駆動用ＩＣチップであり、テープ・オートメイティド・ボンディング法（ＴＡＢ）により実装されている。但し、これに限らず、基板ＳＵＢ１上にＩＣチップを実装する方式としてもよいし、基板ＳＵＢ１以外の場所、例えば回路基板ＰＣＢ１上や、フレキシブル回路基板（ＦＰＣ）などに実装する方式としても良い。一方、映像信号回路２０１は、基板ＳＵＢ１上に一体形成されている。そして、映像信号回路２０１は、分配回路２０２を有している。ドレイン配線ＤＬ（ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，…）は、隣り合う３本で１組になっており、それぞれの分配回路２０２に接続されている。このドレイン配線ＤＬの１組には、赤（Ｒ）、緑（Ｇ）、青（Ｂ）それぞれに対応するドレイン配線ＤＬが１本ずつ含まれている。
【０１２８】
ドレインドライバ２００のそれぞれの出力は、共通映像信号配線ＣＶＬ（ＣＶＬ１，ＣＶＬ２，…）を介してそれぞれ分配回路２０２に入力される。ドレインドライバ２００は、１番目の出力端子から、ゲート配線ＧＬを１行走査する１水平期間の間に赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３画素のそれぞれに対する映像信号を時分割で１番目の共通映像信号配線ＣＶＬ１に出力する。そして、分配回路２０２は、この時分割で出力された映像信号を対応するＲ、Ｇ、Ｂそれぞれのドレイン配線ＤＬ１、ＤＬ２、ＤＬ３に分配する。同様に、ドレインドライバ２００の２番目の出力端子からは２番目の共通映像信号配線ＣＶＬ２に映像信号が時分割で出力され、分配回路２０２により次のドレイン配線の組ＤＬ４、ＤＬ５、ＤＬ６に分配される。３番目以降のドレインドライバ２００の出力についても同様である。
【０１２９】
本実施例ではドレイン配線ＤＬを３本で１組にしているが、２本以上を１組にすればよい。そして、ドレインドライバ２００は、この１組に含まれている２本以上のドレイン配線ＤＬに印加する映像信号を時分割で共通映像信号配線ＣＶＬに出力し、分配回路２０２は、共通映像信号配線ＣＶＬに時分割で出力された映像信号を対応するドレイン配線ＤＬに分配する。
【０１３０】
図１８は、図１７における分配回路の一例を説明する図である。図１９は、図１８に示した回路の動作の一例を説明する波形図である。
【０１３１】
１番目の共通映像信号配線ＣＶＬ１から３本のドレイン配線ＤＬ１，ＤＬ２，ＤＬ３に分配する分配回路２０２に着目して説明をする。１番目のゲート配線ＧＬ１に走査信号が印加されている間に、ドレインドライバ２００は、共通映像信号配線ＣＶＬ１に対して、赤、緑、青の画素のそれぞれに対応する映像信号Ｒ１、Ｇ１、Ｂ１を時分割で出力する。本実施例では、映像信号の最大の電圧振幅は１２Ｖとして説明する。
【０１３２】
分配回路２０２は、１本の共通映像信号配線ＣＶＬ１に対応するドレイン配線ＤＬ１、ＤＬ２、ＤＬ３の本数（３本）の２倍の本数（６本）の分配制御信号Ｖ２１〜Ｖ２６が入力されて分配の制御がなされる。本実施例では、分配制御信号の電圧振幅は１０Ｖとした。
【０１３３】
分配回路２０２は、スイッチの役割を果たすトランジスタＴＲ２４、ＴＲ２５、ＴＲ２６を有している。これらは、それぞれの第１電極が共通映像信号配線ＣＶＬ１に接続され、それぞれの第２電極が対応するドレイン配線ＤＬ１、ＤＬ２、ＤＬ３に接続され、それぞれのゲート電極の電圧が分配制御信号Ｖ２１〜Ｖ２６のうちのそれぞれ対応する２本に基づいて制御される。
【０１３４】
ドレイン配線ＤＬ１への分配は、トランジスタＴＲ２４と、２本の分配制御信号Ｖ２１、Ｖ２２と、トランジスタＴＲ２１と、容量素子Ｃ２１とにより制御される。
【０１３５】
トランジスタＴＲ２４のゲート電極には、映像信号の電圧振幅よりも十分大きな電圧を入力する必要がある。もしこれが小さい場合には、トランジスタＴＲ２４のオン抵抗によりドレイン緯線ＤＬ１に対して正しい映像信号が印加できなくなってしまう。分配制御信号が十分大きな電圧を持つ信号であればドレイン配線ＤＬの１本に対して１本の分配制御信号だけを用い、それをそのままトランジスタＴＲ２４のゲート電極に入力すれば良いが、本実施例では映像信号の最大の電圧振幅とトランジスタＴＲ２４の閾値電圧との和と等しいかそれよりも小さい電圧振幅を持つ分配制御信号を用いて制御するために、次のような工夫をしている。
【０１３６】
トランジスタＴＲ２１は、ゲート電極に直流電圧信号ＶＢ３が入力され、第１電極に分配制御信号Ｖ２１が入力される。容量素子Ｃ２１の第１電極は分配制御信号Ｖ２２と接続され、第２電極はトランジスタＴＲ２１の第２電極及びトランジスタＴＲ２４のゲート電極と接続される。尚、本実施例では直流電圧信号ＶＢ３は分配制御信号Ｖ２１〜Ｖ２６と同じ１０Ｖを用いた。
【０１３７】
初めに、分配制御信号Ｖ２１が入力されると、トランジスタＴＲ２４のゲート電極の電圧Ｖ２７は１０Ｖから閾値の２Ｖを引いた８Ｖとなる。次に、タイミングＴ２１で分配制御信号Ｖ２２が入力されると、容量素子Ｃ２１を介して電圧Ｖ２７が更に上昇し、現在の８Ｖからさらに１０Ｖ上昇して１８Ｖとなる。この時、トランジスタＴＲ２１はオフ状態となる。ここで、トランジスタＴＲ２４はゲート電極は１８Ｖであり、映像信号Ｒ１の最大の電圧振幅である１２ＶにトランジスタＴＲ２４の閾値電圧２Ｖを足した１４Ｖよりも十分大きいため、映像信号Ｒ１はドレイン配線ＤＬ１に印加されることになる。分配制御信号Ｖ２２が０Ｖになると、容量素子Ｃ２１を介して電圧Ｖ２７は８Ｖに戻り、タイミングＴ２２で分配制御信号Ｖ２１が０Ｖになった時に電圧Ｖ２７は０Ｖになり、トランジスタＴＲ２４はオフになる。
【０１３８】
このように、トランジスタＴＲ２４のゲート電極の電圧は対応する分配制御信号Ｖ２１、Ｖ２２の２本のうち１本目に基づいて第１の電圧８Ｖまで上昇され、２本目に基づいて第１の電圧よりも高い第２の電圧１８Ｖまで上昇されており、この第２の電圧は映像信号Ｒ１の電圧の最大値とトランジスタＴＲ２４の閾値電圧との和よりも大きく、かつ、分配制御信号Ｖ２１、Ｖ２２の電圧よりも大きい電圧に制御されている。
【０１３９】
ドレイン配線ＤＬ２、ＤＬ３への分配についてもドレイン配線ＤＬ１と同様に制御されている。ここで、トランジスタＴＲ２４に対応するのはそれぞれトランジスタＴＲ２５、ＴＲ２６であり、トランジスタＴＲ２１に対応するのはそれぞれトランジスタＴＲ２２、ＴＲ２３であり、容量素子Ｃ２１に対応するのはそれぞれ容量素子Ｃ２２、Ｃ２３であり、分配制御信号Ｖ２１に対応するのはそれぞれ分配制御信号Ｖ２３、Ｖ２５であり、分配制御信号Ｖ２２に対応するのはそれぞれ分配制御信号Ｖ２４、Ｖ２６である。そして、ドレインドライバ２００の時分割に対応して分配制御信号Ｖ２１〜Ｖ２６のタイミングをずらして分配を行っている。直流電圧信号ＶＢ３は共通に用いられる。
【０１４０】
尚、２番目の共通映像信号配線ＣＶＬ２やそれ以降の共通映像信号配線ＣＶＬについても同様である。ここで、分配制御信号Ｖ２１〜Ｖ２６は、２以上の共通映像信号配線ＣＶＬに対応する分配回路に対して共通に用いられる。
【０１４１】
トランジスタＴＲ２１〜ＴＲ２６は、ポリシリコン薄膜トランジスタで基板ＳＵＢ１上に一体形成され、その導電型は画素に用いられている薄膜トランジスタＴＦＴと同じにしてある。従って、単チャネル構成であるため製造プロセス数が少なくて済む。
【０１４２】
尚、具体的な電圧の値については本発明の技術思想を逸脱しない範囲内で適宜変更が可能である。回路構成並びに分配制御信号Ｖ２１〜Ｖ２６の波形についても図１８及び図１９に示した例に限定されず適宜変更が可能である。
【０１４３】
本実施例では１つの走査信号が印加されている間に３画素分の映像信号を時分割で書き込む必要があるため、高速性が要求される。そこで、第１の電圧である８Ｖ以上になっている期間を選択期間ＴＳと定義し、第２の電圧である１８Ｖになっている期間をブートストラップ期間ＴＢＳと定義すると、ブートストラップ期間ＴＢＳは選択期間ＴＳの５０％よりも長い方が望ましく、７５％以上であることがさらに望ましい。
【０１４４】
尚、本実施例は、第１〜第４の実施例と組み合わせても良いし、単体で用いても良い。逆に、第１〜第４の実施例は、単体で用いても良いし、本実施例と組み合わせても良い。
【０１４５】
［第６の実施例］
図２０は、本発明による表示装置の一例を示す展開斜視図である。
【０１４６】
液晶表示パネルＰＮＬは、第１〜第５の実施例の何れか１つ、あるいは２つ以上の組み合わせのものを用いている。液晶表示パネルＰＮＬは、透過型、あるいは半透過型の液晶表示パネルを用いている。液晶表示パネルＰＮＬの表示面側には、表示窓ＬＣＷを有する例えば金属製のシールドケースＳＨＤが配置されている。液晶表示パネルＰＮＬの背面にはバックライトユニットＢＬＵが配置されている。バックライトユニットＢＬＵは、光拡散板ＳＰＢ、導光体ＬＣＢ、反射板ＲＭ、バックライト光源ＢＬ、インバータ回路基板ＰＣＢ２がバックライトケースＬＣＡに収容されている。インバータ回路基板ＰＣＢはバックライト光源ＢＬに電源を供給する。そして、導光体ＬＣＢの側面に配置されたバックライト光源からの光は、光拡散板ＳＰＢ、導光体ＬＣＢ、反射板ＲＭにより面状の光源となって液晶表示パネルＰＮＬを背面から照射する。
【０１４７】
液晶表示モジュールＭＤＬは、シールドケースＳＨＤ、液晶表示パネルＰＮＬ、バックライトユニットＢＬＵが図に示したような配置で重ねられ、シールドケースＳＨＤに設けられた爪とフックによって全体が固定される。
【０１４８】
尚、液晶表示モジュールＭＤＬの構成及びバックライトユニットＢＬＵの構成はこれに限られず、さらにプリズムシートを用いるなど、適宜変更が可能である。また、本実施例ではサイドライト型のバックライトユニットＢＬＵを例に説明したが、導光体ＬＣＢを用いずにバックライト光源を複数本液晶表示パネルＰＮＬの背面に並べた直下型のバックライトユニットＢＬＵを用いても良い。また、液晶表示パネルＰＮＬに反射型の液晶表示パネルを用い、バックライトユニットＢＬＵのかわりに液晶表示パネルＰＮＬを表示面側から照射するフロントライトユニットを用いても良い。
【０１４９】
以上の各実施例においては、ｎ型の薄膜トランジスタを用いた例を説明してきたが、ｐ型の薄膜トランジスタで各回路を構成するようにしても良い。この場合は、回路構成や波形は適宜変更される。
【０１５０】
例えば、第５の実施例に関して言えば、図１９において、トランジスタＴＲ２４のゲート電極の電圧Ｖ２７はオフ状態では最も高く、分配制御信号の対応する２本であるＶ２１、Ｖ２２のうち１本目に基づいて第１の電圧まで下降され、２本目に基づいて第１の電圧よりも低い第２の電圧まで下降される。映像信号の電圧が最小値を取る場合に最も低いオン電圧が必要となるため、この第２の電圧は映像信号の電圧の最小値と薄膜トランジスタの閾値電圧（この場合は例えば−２Ｖ）との和よりも小さく、かつ、分配制御信号Ｖ２１、Ｖ２２の電圧よりも小さい電圧に制御される。これにより、トランジスタＴＲ２４の十分なスイッチングが可能となる。選択期間ＴＳは第１の電圧以下になっている期間として定義され、ブートストラップ期間ＴＢＳは第２の電圧になっている期間と定義される。その他にも必要に応じて変更が加えられるがその内容は明らかと思われるため説明を省略する。
【０１５１】
また、以上の各実施例において、シフトレジスタ１００の具体的な回路の例を挙げて説明してきたが、これに限られない。本明細書におけるシフトレジスタ１００は、順次走査出力を行う回路であればどのような回路もこのシフトレジスタという言葉に含まれるものとする。
【０１５２】
また、液晶表示装置を例に本発明の表示装置を説明してきたが、これに限られず、例えば有機ＥＬ表示装置などの他の型式の表示装置に適用することも可能である。
【０１５３】
【発明の効果】
以上説明してきたように、本発明の走査駆動回路によれば、消費電力の低減を図りつつ走査信号の波形の設計自由度が高い走査駆動回路を有する表示装置を提供することができる。
【０１５４】
また、本発明の映像信号駆動回路によれば、ドライバＩＣの出力ピン数を減らしつつ劣化の少ない映像信号をドレイン配線に印加できる消費電力の少ない映像信号駆動回路を有する表示装置を提供することができる。
【０１５５】
さらに、単チャネル構成とすることで、製造プロセス数の少ない表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明による表示装置に用いられる表示パネルの一例を示す平面図である。
【図２】本発明による表示装置の一例を示す図であり、表示パネルに回路基板を接続した一例を示す平面図である。
【図３】本発明による表示装置の等価回路の一例を示す図である。
【図４】本発明による表示装置の第１の実施例における走査駆動回路の構成の一例を説明する図である。
【図５】本発明の第１の実施例における駆動部の回路構成の一例を説明する図である。
【図６】図５の駆動部の回路の動作の一例を説明する波形図である。
【図７】図５の駆動部の中のリセット回路の動作の一例を説明する波形図である。
【図８】本発明の第１の実施例における駆動部の切替スイッチ回路の回路構成の一例を説明する図である。
【図９】図８の駆動部の回路の動作の一例を説明する波形図である。
【図１０】本発明の第１の実施例における走査駆動回路の動作の一例を説明する波形図である。
【図１１】本発明の第２の実施例におけるシフトレジスタの回路構成の一例を説明する図である。
【図１２】図１１に示したシフトレジスタの動作の一例を説明する波形図である。
【図１３】本発明の第３の実施例における走査駆動回路の構成の一例を説明する図である。
【図１４】図１３の走査駆動回路の動作の一例を説明する波形図である。
【図１５】本発明の第４の実施例におけるシフトレジスタの回路構成の一例を説明する図である。
【図１６】図１５に示したシフトレジスタの動作の一例を説明する波形図である。
【図１７】本発明による表示装置の第５の実施例における映像信号駆動回路の構成の一例を説明する図である。
【図１８】図１７における分配回路の一例を説明する図である。
【図１９】図１８に示した回路の動作の一例を説明する波形図である。
【図２０】本発明による表示装置の一例を示す展開斜視図である。
【図２１】従来の走査駆動回路の一例を示した図である。
【符号の説明】
１０…走査駆動回路、２０…映像信号駆動回路、１００…シフトレジスタ、１０１…昇圧回路、１０２…リセット回路、１０３…スイッチ、１０４…スイッチ、１０５…反転回路、１０６…切替スイッチ回路、１０７…ポンプアップ回路、２００…ドレインドライバ、２０１…映像信号回路、２０２…分配回路、３００…走査駆動回路、３０１…シフトレジスタ、３０２…レベルシフタ、３０３…バッファ、ＡＲ…表示領域、ＢＬ…バックライト光源、ＢＬＵ…バックライトユニット、Ｃ１〜Ｃ３，Ｃ２１〜Ｃ２３…容量素子、Ｃｌｃ…液晶容量、Ｃｓｔｇ…保持容量、ＣＣ…検査回路、ＣＪ…コネクタ接続部、ＣＫ１，ＣＫ２…クロック、ＣＬ…共通電極配線、ＣＰＡＤ…検査端子、ＣＶＬ…共通映像信号配線、ＤＬ…ドレイン配線、ＤＲＶ，ＤＲＶｎ，ＤＲＶｎ＋１…駆動部、ＧＦＰＣ…フレキシブル基板、ＧＬ…ゲート配線、ＩＮＪ…封入口、ＬＣＡ…バックライトケース、ＬＣＢ…導光体、ＬＣＷ…表示窓、ＭＤＬ…液晶表示モジュール、ＰＣＢ１…回路基板、ＰＣＢ２…インバータ回路基板、ＰＮＬ…液晶表示パネル、Ｒ１，Ｇ１，Ｂ１…映像信号、ＲＭ…反射板、ＳＣＣ…電源、ＳＨＤ…シールドケース、ＳＬ…シール、ＳＰＢ…光拡散板、ＳＵＢ１…基板、ＳＵＢ２…対向基板、Ｔ１〜Ｔ７，Ｔ２１〜Ｔ２６…タイミング、Ｔｄ，Ｔｇ…接続端子、ＴＢＳ…ブートストラップ期間、ＴＣＯＮ…タイミングコントローラ、ＴＣＰ…テープキャリアパッケージ、ＴＦＴ…薄膜トランジスタ、ＴＲ１〜ＴＲ１１，ＴＲ２１〜２６…トランジスタ、ＴＳ…選択期間、Ｖ１…シフトレジスタ出力、Ｖ２…クロック、Ｖ３，Ｖ６，Ｖ２７〜Ｖ２９…電圧、Ｖ４…反転信号、Ｖ５，Ｖ５１，Ｖ５２…共通走査信号、Ｖ７…駆動部出力、Ｖ２１〜Ｖ２６…分配制御信号、ＶＢ１，ＶＢ２…切替スイッチ信号、ＶＢ３…直流電圧信号、ＶＩＮ…シフトレジスタスタートパルス、ＶＳ…オフ電位。

Claims (10)

1. 基板と、
   前記基板上に形成された複数のゲート配線と、
   前記基板上に形成され前記複数のゲート配線と交差する複数のドレイン配線と、
   前記ゲート配線と前記ドレイン配線とに接続された薄膜トランジスタを有する複数の画素と、
   前記基板上に形成され前記ゲート配線に走査信号を印加する走査駆動回路と、
   前記走査駆動回路に必要な信号を供給する制御回路とを備えた表示装置であって、
   前記走査駆動回路は、前記複数のゲート配線のそれぞれに対応する複数段の出力を出すシフトレジスタと、前記シフトレジスタの複数段の出力のうちの１つが入力され前記走査信号をそれぞれ対応する前記ゲート配線に出力する複数の駆動部とを有し、
   前記シフトレジスタ出力よりも電圧振幅が大きい複数の前記走査信号の列である共通走査信号が前記制御回路から２以上の前記駆動部に共通に入力され、
   前記駆動部は、前記駆動部に入力された前記シフトレジスタの出力と前記共通走査信号とが入力され、前記共通走査信号の複数の走査信号の列のうち前記シフトレジスタの出力が入力された期間に入力されたものを選択して前記シフトレジスタ出力よりも電圧振幅が大きい走査信号を前記対応するゲート配線に出力する昇圧回路と、前記昇圧回路の動作の停止又は許可を切り替える切替スイッチ回路とを有し、
   前記切替スイッチ回路は、第１及び第２の切替スイッチ信号が入力され、前記第１の切替スイッチ信号に接地電位が入力され前記第２の切替スイッチ信号に直流電圧信号が入力されている期間は前記昇圧回路の動作を停止させ、前記第１の切替スイッチ信号に直流電圧信号が入力され前記第２の切替スイッチ信号に接地電位が入力された時には前記昇圧回路の動作を許可する回路であることを特徴とする表示装置。
2. 前記駆動部は１つ以上の薄膜トランジスタを有して前記基板上に一体形成され、
   前記画素及び前記駆動部に用いられている薄膜トランジスタは単チャネルであることを特徴とする請求項１に記載の表示装置。
3. 前記昇圧回路は、ゲート電極と第１電極と第２電極とを有する第１及び第２の薄膜トランジスタと、第１電極及び第２電極を有する容量素子とを有し、
   前記第１の薄膜トランジスタのゲート電極は直流電圧信号に接続され、
   前記第１の薄膜トランジスタの第１電極は前記シフトレジスタの出力に接続され、
   前記第１の薄膜トランジスタの第２電極は前記第２の薄膜トランジスタのゲート電極と前記容量素子の第１電極とに接続され、
   前記第２の薄膜トランジスタの第１電極は前記共通走査信号に接続され、
   前記第２の薄膜トランジスタの第２電極は前記容量素子の第２電極と前記ゲート配線に接続されていることを特徴とする請求項２に記載の表示装置。
4. 前記シフトレジスタは１つ以上の薄膜トランジスタを有して前記基板上に一体形成され、
   前記画素、前記駆動部及び前記シフトレジスタに用いられている薄膜トランジスタは単チャネルであることを特徴とする請求項２又は３に記載の表示装置。
5. 前記駆動部は、前記昇圧回路に前記シフトレジスタからの出力が入力されていない期間に前記ゲート配線に前記画素の薄膜トランジスタのオフ電位を印加するリセット回路を有することを特徴とする請求項１から４の何れかに記載の表示装置。
6. 前記リセット回路は、前記シフトレジスタからの出力を反転する反転回路を有することを特徴とする請求項５に記載の表示装置。
7. 前記制御回路は、表示を開始する前に前記切替スイッチ回路を制御して前記昇圧回路の動作を停止させた状態で前記シフトクロックを制御して少なくとも一巡の走査を行った後、前記昇圧回路の動作を許可し、表示を開始することを特徴とする請求項１から６の何れかに記載の表示装置。
8. 前記共通走査信号は、第１の共通走査信号配線によって伝えられる第１の共通走査信号と、第２の共通走査信号配線によって伝えられ前記第１の共通走査信号とは位相が異なる第２の共通走査信号とを有し、
   前記昇圧回路は、前記第１の共通走査信号が共通に入力される第１のグループと、前記第２の共通走査信号が共通に入力され前記第１のグループに属さない第２のグループに分けられていることを特徴とする請求項１から７の何れかに記載の表示装置。
9. 奇数行目の前記ゲート配線に対応する前記昇圧回路が前記第１のグループに属し、
   偶数行目の前記ゲート配線に対応する前記昇圧回路が前記第２のグループに属することを特徴とする請求項８に記載の表示装置。
10. 前記基板に対向配置される対向基板と、
    前記基板と前記対向基板との間に挟持される液晶層とを備えることを特徴とする請求項１から９の何れかに記載の表示装置。

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