WO2018163897A1

WO2018163897A1 - 走査信号線駆動回路およびそれを備える表示装置

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Publication number: WO2018163897A1
Application number: PCT/JP2018/007111
Authority: WO
Inventors: 泰章岩瀬; 卓哉渡部; 晶田川; 洋平竹内
Original assignee: シャープ株式会社
Priority date: 2017-03-06
Filing date: 2018-02-27
Publication date: 2018-09-13

Abstract

本発明は、低消費電力で充電時間を充分に確保することのできるゲートドライバ（走査信号線駆動回路）を実現することを目的とする。　ゲート出力を立ち下げるための薄膜トランジスタ（Ｔ０２）の制御端子には、当該薄膜トランジスタ（Ｔ０２）をオン状態にすべき時にその電圧レベルがゲートクロック信号（ＧＣＫ）のハイレベル電圧の電圧レベル（Ｖｇｈ２）となるリセット信号（Ｒ）が与えられる。ここで、"ゲートクロック信号（ＧＣＫ）のハイレベル電圧の電圧レベル（Ｖｇｈ２）とゲートクロック信号（ＧＣＫ）のローレベル電圧の電圧レベル（Ｖｇｌ）との差"を"（選択状態にするゲートバスライン（ＧＬ）に与えられる）直流電源電圧（ＶＤＤ）の電圧レベル（Ｖｇｈ）とゲートクロック信号（ＧＣＫ）のローレベル電圧の電圧レベル（Ｖｇｌ）との差"よりも大きくする。

Description

走査信号線駆動回路およびそれを備える表示装置

　本発明は、表示装置に関し、更に詳しくは、表示装置の表示部に配設されたゲートバスライン（走査信号線）を駆動するための走査信号線駆動回路に関する。

　従来より、複数本のソースバスライン（映像信号線）および複数本のゲートバスライン（走査信号線）を含む表示部を備えた液晶表示装置が知られている。そのような液晶表示装置において、ソースバスラインとゲートバスラインとの交差点には、画素を形成する画素形成部が設けられている。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（画素ＴＦＴ）や、画素電圧値を保持するための画素容量などを含んでいる。液晶表示装置には、また、ゲートバスラインを駆動するためのゲートドライバ（走査信号線駆動回路）とソースバスラインを駆動するためのソースドライバ（映像信号線駆動回路）とが設けられている。

　画素電圧値を示す映像信号はソースバスラインによって伝達される。しかしながら、各ソースバスラインは複数行分の画素電圧値を示す映像信号を一時（同時）に伝達することができない。このため、表示部に設けられた複数個の画素形成部内の画素容量への映像信号の書き込み（充電）は１行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。そして、シフトレジスタの各段から順次にアクティブな走査信号が出力されることによって、上述のように、画素容量への映像信号の書き込みが１行ずつ順次に行われる。なお、本明細書においては、シフトレジスタの各段を構成する回路のことを「単位回路」という。

　ゲートドライバを構成するシフトレジスタは、「ゲートクロック信号」と呼ばれる複数相のクロック信号に基づいて動作する。これに関し、以下においては、それら複数相のクロック信号の総称としてのゲートクロック信号には符号ＧＣＫを付し、それら複数相のクロック信号のうち単位回路に入力されるゲートクロック信号には符号ＧＣＫｉｎを付す。

　ところで、従来、ゲートドライバは、液晶パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かった。しかしながら、近年、基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」などと呼ばれている。

　従来のＰｏｗｅｒＣｌｏｃｋ方式のモノリシックゲートドライバの構成（以下、「第１の従来例」という。）は、例えば日本の特許第５３１８１１７号明細書に開示されている。第１の従来例によれば、図３０に示すように、ゲート負荷を駆動するために設けられているバッファＴＦＴと呼ばれる薄膜トランジスタＴ９０１の一方の導通端子にゲートクロック信号ＧＣＫｉｎが与えられている（薄膜トランジスタＴ９０１の他方の導通端子はゲートバスラインＧＬに接続されている）。このような構成が採用されているため、交流信号であるゲートクロック信号ＧＣＫｉｎによって比較的大きな容量が駆動される必要がある。従って、第１の従来例によれば、消費電力が大きくなる。

　そこで、日本の特許第５４０５５７０号明細書には、図３１に示すように、バッファＴＦＴと呼ばれる薄膜トランジスタＴ９１１の一方の導通端子にハイレベルの直流電源電圧ＶＤＤが与えられるようにした構成（以下、「第２の従来例」という。）が開示されている。第２の従来例によれば、ゲート負荷はハイレベルの直流電源電圧ＶＤＤによって駆動されるので、ゲートクロック信号ＧＣＫｉｎによって駆動される必要のある容量が小さくなる。その結果、第１の従来例と比較して、消費電力が低減される。

日本の特許第５３１８１１７号明細書日本の特許第５４０５５７０号明細書

　上述したように、第２の従来例によれば、低消費電力性を有するモノリシックゲートドライバが実現される。ところが、第２の従来例によれば、ゲートバスラインＧＬに出力される走査信号の立ち上げ・立ち下げに要する時間が比較的長くなる。このため、特に高速駆動を行うパネルや高精細パネルを採用している場合には、画素容量を充電するための時間を充分に確保することができない。これについて、図３２を参照しつつ、以下に説明する。

　図３２は、ゲート出力（ゲートドライバから出力される走査信号の電圧）の波形を第１の従来例と第２の従来例とで比較するための図である。図３２では、ゲートクロック信号ＧＣＫの波形を符号９１を付した実線で表し、第１の従来例におけるゲート出力の波形を符号９２を付した太実線で表し、第２の従来例におけるゲート出力の波形を符号９３を付した太点線で表している。図３２より、ゲート出力の立ち上がり時間についてもゲート出力の立ち下がり時間についても第１の従来例よりも第２の従来例の方が長くなっていることが把握される。この理由は、次のとおりである。第１の従来例においては、ゲート出力を立ち下げる際にゲートクロック信号ＧＣＫｉｎがハイレベルからローレベルに変化することによって、ゲートバスラインＧＬからゲートクロック信号ＧＣＫｉｎ用の入力端子へと電荷が抜かれる。これに対して、第２の従来例においては、ゲート出力の立ち下げ用に設けられている薄膜トランジスタＴ９１２（図３１参照）の制御端子に与えられるリセット信号Ｒがゲート出力を立ち下げる際にローレベルからハイレベルに変化して当該薄膜トランジスタＴ９１２がオン状態となることによって、ゲートバスラインＧＬからローレベルの直流電源電圧ＶＳＳ用の入力端子へと電荷が抜かれる。すなわち、第２の従来例においては、リセット信号Ｒの立ち上がり後にゲート出力が立ち下がることになるので、第１の従来例と比較してゲート出力の立ち下がりに遅延が生じる。なお、第１の従来例では、第２の従来例と同様にして、ゲートバスラインＧＬから直流電源電圧ＶＳＳ用の入力端子へも電荷が抜かれている。

　以上のように、第１の従来例によれば、画素容量の充電時間は充分に確保されるが、消費電力が大きくなる。一方、第２の従来例によれば、消費電力は低減されるが、画素容量の充電時間を充分に確保することができない。

　そこで本発明は、低消費電力で充電時間を充分に確保することのできるゲートドライバ（走査信号線駆動回路）を実現することを目的とする。

　本発明の第１の局面は、第１レベル電圧と第２レベル電圧との間で切り替えられる複数のクロック信号に基づいて動作する複数の単位回路からなるシフトレジスタを含む、表示装置の表示部に配設された複数の走査信号線を駆動するための走査信号線駆動回路であって、
　各単位回路は、
　　対応する走査信号線に与えられるべき第１出力信号を出力する第１出力ノードと、
　　他の単位回路の動作を制御するための第２出力信号を出力する第２出力ノードと、
　　制御端子と、選択状態にする走査信号線に供給されるべき直流電圧である選択レベル電圧が与えられる第１導通端子と、前記第１出力ノードに接続された第２導通端子とを有する選択制御トランジスタと、
　　後段の単位回路の第２出力ノードから出力された第２出力信号がリセット信号として与えられる制御端子と、前記第１出力ノードに接続された第１導通端子と、非選択状態にする走査信号線に供給されるべき直流電圧である非選択レベル電圧が与えられる第２導通端子とを有する非選択制御トランジスタと
を含み、
　各単位回路の第２出力ノードから出力される第２出力信号は、対応する走査信号線が選択状態で維持されるべき期間中に前記第１レベル電圧となり、
　前記非選択制御トランジスタは、前記リセット信号が前記第１レベル電圧である時にオン状態となり、
　非選択状態にする走査信号線に対応する単位回路に含まれる非選択制御トランジスタの制御端子に与えられるリセット信号が前記第１レベル電圧となるように、前記複数の単位回路が互いに接続され、
　前記選択レベル電圧と前記第２レベル電圧との差よりも前記第１レベル電圧と前記第２レベル電圧との差の方が大きいことを特徴とする。

　本発明の第２の局面は、本発明の第１の局面において、
　各単位回路は、
　　前記選択制御トランジスタの制御端子に接続された第１ノードと、
　　前記第１ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第２出力ノードに接続された第２導通端子とを有する出力制御トランジスタと、
　　前記リセット信号が与えられる制御端子と、前記第２出力ノードに接続された第１導通端子と、前記非選択レベル電圧が与えられる第２導通端子とを有する非出力制御トランジスタと、
　　先行する段の単位回路の第２出力ノードから出力された第２出力信号をセット信号として受け取り、当該セット信号に基づいて前記第１ノードの電位をオンレベルに向けて変化させるための第１ノードターンオン用トランジスタと、
　　制御端子と、前記第１ノードに接続された第１導通端子と、前記非選択レベル電圧が与えられる第２導通端子とを有する第１の第１ノードターンオフ用トランジスタと、
　　前記第１の第１ノードターンオフ用トランジスタの制御端子に接続された第２ノードと、
　　前記第１ノードの電位がオフレベルで維持されるべき期間に前記第２ノードの電位をオンレベルで維持するための第２ノードターンオン用トランジスタと、
　　前記第１ノードに接続された制御端子と、前記第２ノードに接続された第１導通端子と、前記非選択レベル電圧が与えられる第２導通端子とを有する第２ノードターンオフ用トランジスタと
を更に含むことを特徴とする。

　本発明の第３の局面は、本発明の第２の局面において、
　各単位回路は、
　　前記リセット信号が与えられる制御端子と、前記第１ノードに接続された第１導通端子と、前記非選択レベル電圧が与えられる第２導通端子とを有する第２の第１ノードターンオフ用トランジスタと、
　　前記第２ノードに接続された制御端子と、前記第１出力ノードに接続された第１導通端子と、前記非選択レベル電圧が与えられる第２導通端子とを有する第１出力ノードターンオフ用トランジスタと、
　　前記第２ノードに接続された制御端子と、前記第２出力ノードに接続された第１導通端子と、前記非選択レベル電圧が与えられる第２導通端子とを有する第２出力ノードターンオフ用トランジスタと
を更に含むことを特徴とする。

　本発明の第４の局面は、本発明の第３の局面において、
　各単位回路は、
　　第３ノードと、
　　一端が前記第１ノードに接続され、他端が前記第３ノードに接続された容量素子と、
　　前記出力制御トランジスタの第１導通端子に与えられるクロック信号が与えられる制御端子と、前記選択レベル電圧が与えられる第１導通端子と、前記第３ノードに接続された第２導通端子とを有する第３ノードターンオン用トランジスタと、
　　前記セット信号が与えられる制御端子と、前記第３ノードに接続された第１導通端子と、前記非選択レベル電圧が与えられる第２導通端子とを有する第３ノードターンオフ用トランジスタと
を更に含むことを特徴とする。

　本発明の第５の局面は、本発明の第４の局面において、
　前記第１ノードターンオン用トランジスタは、前記セット信号が与えられる制御端子および第１導通端子と、前記第１ノードに接続された第２導通端子とを有し、
　前記第２ノードターンオン用トランジスタは、前記出力制御トランジスタの第１導通端子に与えられるクロック信号が与えられる制御端子および第１導通端子と、前記第２ノードに接続された第２導通端子とを有することを特徴とする。

　本発明の第６の局面は、本発明の第４の局面おいて、
　前記第１ノードターンオン用トランジスタは、前記セット信号が与えられる制御端子と、前記第１レベル電圧が与えられる第１導通端子と、前記第１ノードに接続された第２導通端子とを有し、
　前記第２ノードターンオン用トランジスタは、前記第１レベル電圧が与えられる制御端子および第１導通端子と、前記第２ノードに接続された第２導通端子とを有することを特徴とする。

　本発明の第７の局面は、本発明の第３の局面おいて、
　各単位回路は、一端が前記第１ノードに接続され、他端が前記第２出力ノードに接続された容量素子を更に含むことを特徴とする。

　本発明の第８の局面は、本発明の第７の局面おいて、
　前記第１ノードターンオン用トランジスタは、前記セット信号が与えられる制御端子および第１導通端子と、前記第１ノードに接続された第２導通端子とを有し、
　前記第２ノードターンオン用トランジスタは、前記出力制御トランジスタの第１導通端子に与えられるクロック信号が与えられる制御端子および第１導通端子と、前記第２ノードに接続された第２導通端子とを有することを特徴とする。

　本発明の第９の局面は、本発明の第７の局面おいて、
　前記第１ノードターンオン用トランジスタは、前記セット信号が与えられる制御端子と、前記第１レベル電圧が与えられる第１導通端子と、前記第１ノードに接続された第２導通端子とを有し、
　前記第２ノードターンオン用トランジスタは、前記第１レベル電圧が与えられる制御端子および第１導通端子と、前記第２ノードに接続された第２導通端子とを有することを特徴とする。

　本発明の第１０の局面は、本発明の第１の局面おいて、
　前記複数の走査信号線が順次に選択状態となる走査期間と前記複数の走査信号線のいずれもが非選択状態で維持される休止期間とが交互に現れるように前記複数の走査信号線を駆動することができることを特徴とする。

　本発明の第１１の局面は、本発明の第１０の局面おいて、
　前記選択制御トランジスタおよび前記非選択制御トランジスタは、制御端子－第２導通端子間の電圧が０である時には第１導通端子－第２導通端子間に電流を流さない特性を有しており、
　前記走査期間および前記休止期間を通じて、前記選択制御トランジスタの第１導通端子には前記選択レベル電圧が与えられることを特徴とする。

　本発明の第１２の局面は、本発明の第１０の局面おいて、
　前記選択制御トランジスタおよび前記非選択制御トランジスタは、制御端子－第２導通端子間の電圧が０である時に第１導通端子－第２導通端子間に電流を流す特性を有しており、
　前記休止期間には、前記選択制御トランジスタの第１導通端子には前記選択レベル電圧に代えて前記非選択レベル電圧または前記第２レベル電圧が与えられることを特徴とする。

　本発明の第１３の局面は、本発明の第１の局面おいて、
　前記選択制御トランジスタおよび前記非選択制御トランジスタは、ｎチャネル型の薄膜トランジスタであって、
　前記第１レベル電圧は、前記第２レベル電圧よりも高く、
　前記選択レベル電圧は、前記非選択レベル電圧よりも高く、
　前記第１レベル電圧は、前記選択レベル電圧よりも高いことを特徴とする。

　本発明の第１４の局面は、表示装置であって、
　本発明の第１の局面に係る走査信号線駆動回路を備えたことを特徴とする。

　本発明の第１の局面によれば、第１レベル電圧と第２レベル電圧との間で切り替えられる複数のクロック信号に基づいて動作する複数の単位回路からなるシフトレジスタを備えた構成の走査信号線駆動回路において、走査信号線を非選択状態にするために各単位回路に設けられている非選択制御トランジスタのオン／オフ状態は、後段の単位回路から出力される第２出力信号であるリセット信号によって制御される。その第２出力信号は、対応する走査信号線が選択状態で維持されるべき期間中に第１レベル電圧となる。ここで、“第１レベル電圧と第２レベル電圧との差”が“選択レベル電圧と第２レベル電圧との差”よりも大きいので、非選択制御トランジスタをオフ状態からオン状態へと変化させる際に、当該非選択制御トランジスタの制御端子に与えられるリセット信号の電圧が従来よりも速い速度で変化する。その結果、走査信号線が選択状態から非選択状態に変化するのに要する時間が従来よりも短くなる。これにより、高速駆動を行うパネルや高精細パネルが採用される場合においても、画素容量の充電時間が充分に確保される。また、走査信号線が直流電圧によって駆動される構成（選択制御トランジスタの第１導通端子に直流電圧が与えられる構成）が採用されているので、消費電力は低い。以上より、低消費電力で充電時間を充分に確保することのできる走査信号線駆動回路が実現される。

　本発明の第２の局面によれば、各単位回路から走査信号線に与える第１出力信号と他の単位回路に与える第２出力信号とが出力されるように構成されたシフトレジスタにおいて、安定したシフト動作が行われる。

　本発明の第３の局面によれば、走査信号線を選択状態から非選択状態に変化させる際に、第１ノード，第１出力ノード，および第２出力ノードの電位を速やかにオンレベルからオフレベルに変化させることが可能となる。これにより、動作不良の発生が抑制される。

　本発明の第４から第９までの局面によれば、走査信号線を非選択状態から選択状態に変化させる際に、容量素子を介して第１ノードの電位を充分なオンレベルにまで変化させることが可能となる。

　本発明の第１０から第１２までの局面によれば、いわゆる休止駆動が行われるので、消費電力を更に低減しつつ充電時間を充分に確保することが可能となる。

　本発明の第１３の局面によれば、ｎチャネル型の薄膜トランジスタを用いた構成において、本発明の第１の局面の効果が得られる。

　本発明の第１４の局面によれば、本発明の第１の局面の効果を奏する走査信号線駆動回路を備えた表示装置が実現される。

本発明の全ての実施形態に共通する特徴について説明するための図である。本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。上記第１の実施形態において、ゲートドライバの構成について説明するためのブロック図である。上記第１の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。上記第１の実施形態において、ゲートドライバの動作について説明するための信号波形図である。上記第１の実施形態において、シフトレジスタの各単位回路の入出力信号について説明するための図である。上記第１の実施形態において、単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。上記第１の実施形態において、単位回路の動作について説明するための信号波形図である。上記第１の実施形態と第２の従来例とでゲート出力の波形を比較するための図である。上記第１の実施形態において、シミュレーションの結果について説明するための図である。上記第１の実施形態において、シミュレーションの結果について説明するための図である。上記第１の実施形態において、シミュレーションの結果について説明するための図である。上記第１の実施形態において、シミュレーションの結果について説明するための図である。上記第１の実施形態の変形例において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。上記第１の実施形態の変形例において、ゲートドライバの動作について説明するための信号波形図である。上記第１の実施形態の変形例において、単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。本発明の第２の実施形態において、単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。上記第２の実施形態において、単位回路の動作について説明するための信号波形図である。上記第２の実施形態において、シミュレーションの結果について説明するための図である。上記第２の実施形態において、シミュレーションの結果について説明するための図である。上記第２の実施形態において、シミュレーションの結果について説明するための図である。上記第２の実施形態の変形例において、単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。本発明の第３の実施形態において、動作モードが通常駆動であるときの駆動信号の信号波形図である。上記第３の実施形態において、動作モードが休止駆動であるときの駆動信号の信号波形図である（薄膜トランジスタが図２５に示す特性を有する場合）。上記第３の実施形態に関し、薄膜トランジスタのＶｄｓ－Ｉｄｓ特性の一例を示す図である。上記第３の実施形態に関し、薄膜トランジスタのＶｄｓ－Ｉｄｓ特性の別の例を示す図である。上記第３の実施形態に関し、休止期間中に単位回路内を流れ得る電流について説明するための図である。上記第３の実施形態において、動作モードが休止駆動であるときの駆動信号の信号波形図である（薄膜トランジスタが図２６に示す特性を有する場合）。ｐチャネル型の薄膜トランジスタが用いられている場合について説明するための図である。第１の従来例について説明するための回路図である。第２の従来例について説明するための回路図である。第１の従来例と第２の従来例とでゲート出力の波形を比較するための図である。

＜０．はじめに＞
　本発明の実施形態について説明する前に、全ての実施形態に共通する事項について説明する。図１において、符号６１を付した点線内に、ゲートドライバを構成するシフトレジスタに含まれる１つの単位回路の出力部近傍の構成を示している。単位回路の出力部近傍には、ゲート負荷６を駆動するためのバッファＴＦＴと呼ばれる薄膜トランジスタＴ０１とゲート出力を立ち下げるための薄膜トランジスタＴ０２とが設けられている。薄膜トランジスタＴ０１，Ｔ０２は、ｎチャネル型であって、制御端子と第１導通端子と第２導通端子とを有している。薄膜トランジスタＴ０１については、第１導通端子にはハイレベルの直流電源電圧ＶＤＤが与えられ、第２導通端子はゲートバスラインＧＬに接続されている。薄膜トランジスタＴ０２については、制御端子にはリセット信号Ｒが与えられ、第１導通端子はゲートバスラインＧＬに接続され、第２導通端子にはローレベルの直流電源電圧ＶＳＳが与えられる。なお、リセット信号Ｒは、後段の単位回路から出力される信号であって当該後段の単位回路に対応するゲートバスラインＧＬが選択状態で維持されるべき期間中に第１レベル電圧となる信号である。

　以上のように、単位回路の出力部近傍の回路構成自体は、上述した第２の従来例における構成と同様である。但し、ゲートクロック信号ＧＣＫのハイレベル電圧・ローレベル電圧、直流電源電圧ＶＤＤ、および直流電源電圧ＶＳＳの電圧レベルが図１で符号６２を付した点線内に示すようなものとなっている。すなわち、直流電源電圧ＶＤＤの電圧レベルＶｇｈよりもゲートクロック信号ＧＣＫのハイレベル電圧の電圧レベルＶｇｈ２の方が高くなっている。換言すれば、“直流電源電圧ＶＤＤの電圧レベルＶｇｈとゲートクロック信号ＧＣＫのローレベル電圧の電圧レベルＶｇｌとの差”よりも“ゲートクロック信号ＧＣＫのハイレベル電圧の電圧レベルＶｇｈ２とゲートクロック信号ＧＣＫのローレベル電圧の電圧レベルＶｇｌとの差”の方が大きくなっている。

　以上の点を踏まえ、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は制御端子に相当し、ドレイン端子（ドレイン電極）は第１の導通端子に相当し、ソース端子（ソース電極）は第２の導通端子に相当する。また、これに関し、一般的にはドレインとソースのうち電位の高い方がドレインと呼ばれているが、本明細書の説明では、一方をドレイン，他方をソースと定義するので、ドレイン電位よりもソース電位の方が高くなることもある。

＜１．第１の実施形態＞
＜１．１　全体構成および動作概要＞
　図２は、本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、電源１００とＤＣ／ＤＣコンバータ１１０と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と共通電極駆動回路５００と表示部６００とを備えている。なお、本実施形態においては、ゲートドライバ４００と表示部６００とは同一基板（液晶パネルを構成する２枚の基板のうちの一方の基板であるＴＦＴ基板）上に形成されている。すなわち、本実施形態におけるゲートドライバ４００は、モノリシックゲートドライバである。

　表示部６００には、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ１～ＳＬｊと、複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ１～ＧＬｉと、それら複数本のソースバスラインＳＬ１～ＳＬｊと複数本のゲートバスラインＧＬ１～ＧＬｉとの交差点にそれぞれ対応して設けられた複数個（ｉ×ｊ個）の画素形成部とが形成されている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）６０と、その薄膜トランジスタ６０のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお、通常、画素容量Ｃｐに確実に電荷を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。また、本実施形態においては、薄膜トランジスタ６０はｎチャネル型である。

　ところで、薄膜トランジスタ６０としては、半導体層にアモルファスシリコンを用いた薄膜トランジスタ（ａ－Ｓｉ　ＴＦＴ），半導体層に微結晶シリコンを用いた薄膜トランジスタ，半導体層に酸化物半導体を用いた薄膜トランジスタ（酸化物ＴＦＴ），半導体層に低温ポリシリコンを用いた薄膜トランジスタ（ＬＴＰＳ－ＴＦＴ）などを採用することができる。酸化物ＴＦＴとしては、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む酸化物半導体層を有する薄膜トランジスタを採用することができる。

　電源１００は、ＤＣ／ＤＣコンバータ１１０と表示制御回路２００と共通電極駆動回路５００とに所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ１１０は、その電源電圧からソースドライバ３００およびゲートドライバ４００を動作させるための直流電圧（直流電源電圧ＶＤＤおよび直流電源電圧ＶＳＳ）を生成し、それをソースドライバ３００およびゲートドライバ４００に供給する。共通電極駆動回路５００は、共通電極Ｅｃに共通電極駆動電圧Ｖｃｏｍを与える。

　表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、表示部６００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ラッチストローブ信号ＬＳ，ゲートスタートパルス信号ＧＳＰ，ゲートエンドパルス信号ＧＥＰ，およびゲートクロック信号ＧＣＫとを出力する。なお、本実施形態においては、ゲートクロック信号ＧＣＫは、デューティ比が１／２（すなわち５０％）の４相のクロック信号で構成されている。

　ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬ１～ＳＬｊに駆動用映像信号Ｓ（１）～Ｓ（ｊ）を印加する。

　ゲートドライバ４００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰ，ゲートエンドパルス信号ＧＥＰ，およびゲートクロック信号ＧＣＫに基づいて、アクティブな走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）の各ゲートバスラインＧＬ１～ＧＬｉへの印加を１垂直走査期間を周期として繰り返す。このゲートドライバ４００についての詳しい説明は後述する。

　以上のようにして、各ソースバスラインＳＬ１～ＳＬｊに駆動用映像信号Ｓ（１）～Ｓ（ｊ）が印加され、各ゲートバスラインＧＬ１～ＧＬｉに走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される。

＜１．２　ゲートドライバ＞
＜１．２．１　シフトレジスタ全体の構成および動作＞
　次に、図３～図６を参照しつつ、本実施形態におけるゲートドライバ４００の構成および動作の概要について説明する。図３は、本実施形態におけるゲートドライバ４００の構成について説明するためのブロック図である。図３に示すように、ゲートドライバ４００は複数段からなるシフトレジスタ４１０によって構成されている。表示部６００にはｉ行×ｊ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ４１０の各段が設けられている。すなわち、シフトレジスタ４１０にはｉ個の単位回路４（１）～４（ｉ）が含まれている。

　図４は、ゲートドライバ４００内のシフトレジスタ４１０の構成を示すブロック図である。上述したように、このシフトレジスタ４１０はｉ個の単位回路４（１）～４（ｉ）で構成されている。なお、図４には、（ｎ－２）段目から（ｎ＋２）段目までの単位回路４（ｎ－２）～４（ｎ＋２）を示している。以下においては、ｉ個の単位回路４（１）～４（ｉ）を互いに区別する必要がない場合には単位回路を単に符号４で表す。ゲートクロック信号ＧＣＫは、４相のクロック信号（ゲートクロック信号ＧＣＫ１，ＧＣＫ１Ｂ，ＧＣＫ２，およびＧＣＫ２Ｂ）で構成されている。また、ゲートスタートパルス信号ＧＳＰは第１のゲートスタートパルス信号ＧＳＰ１と第２のゲートスタートパルス信号ＧＳＰ２とで構成され、ゲートエンドパルス信号ＧＥＰは第１のゲートエンドパルス信号ＧＥＰ１と第２のゲートエンドパルス信号ＧＥＰ２とで構成されている（図４では省略）。

　シフトレジスタ４１０の各段（各単位回路４）の入力端子に与えられる信号は次のようになっている（図４参照）。ゲートクロック信号ＧＣＫに関しては、（ｎ－２）段目の単位回路４（ｎ－２）にはゲートクロック信号ＧＣＫ１が与えられ、（ｎ－１）段目の単位回路４（ｎ－１）にはゲートクロック信号ＧＣＫ２が与えられ、ｎ段目の単位回路４（ｎ）にはゲートクロック信号ＧＣＫ１Ｂが与えられ、（ｎ＋１）段目の単位回路４（ｎ＋１）にはゲートクロック信号ＧＣＫ２Ｂが与えられる。このような構成が、シフトレジスタ４１０の全ての段を通して４段ずつ繰り返される。なお、図５に示すように、ゲートクロック信号ＧＣＫ１とゲートクロック信号ＧＣＫ１Ｂとは位相が１８０度ずれていて、ゲートクロック信号ＧＣＫ２とゲートクロック信号ＧＣＫ２Ｂとは位相が１８０度ずれていて、ゲートクロック信号ＧＣＫ１の位相はゲートクロック信号ＧＣＫ２の位相よりも９０度進んでいる。また、任意の段（ここではｋ段目とする）の単位回路４（ｋ）について、２段前の単位回路４（ｋ－２）から出力される出力信号Ｑ（ｋ－２）がセット信号Ｓとして与えられ、２段後の単位回路４（ｋ＋２）から出力される出力信号Ｑ（ｋ＋２）がリセット信号Ｒとして与えられる（図６参照）。但し、１段目の単位回路４（１）については、第１のゲートスタートパルス信号ＧＳＰ１がセット信号Ｓとして与えられ、２段目の単位回路４（２）については、第２のゲートスタートパルス信号ＧＳＰ２がセット信号Ｓとして与えられる。また、（ｉ－１）段目の単位回路４（ｉ－１）については、第１のゲートエンドパルス信号ＧＥＰ１がリセット信号Ｒとして与えられ、ｉ段目の単位回路４（ｉ）については、第２のゲートエンドパルス信号ＧＥＰがリセット信号Ｒとして与えられる。直流電源電圧ＶＤＤおよび直流電源電圧ＶＳＳについては、全ての単位回路４（１）～４（ｉ）に共通的に与えられる。

　シフトレジスタ４１０の各段（各単位回路４）の出力端子からは２つの信号（出力信号Ｇおよび出力信号Ｑ）が出力される（図４および図６を参照）。任意の段から出力される出力信号Ｇは、走査信号ＧＯＵＴとしてゲートバスラインＧＬに与えられる。また、任意の段（ここではｋ段目とする）から出力される出力信号Ｑは、リセット信号Ｒとして２段前の単位回路４（ｋ－２）に与えられるとともに、セット信号Ｓとして２段後の単位回路４（ｋ＋２）に与えられる。

　以上のような構成において、シフトレジスタ４１０の１段目の単位回路４（１）にセット信号Ｓとしての第１のゲートスタートパルス信号ＧＳＰ１のパルスが与えられ、シフトレジスタ４１０の２段目の単位回路４（２）にセット信号Ｓとしての第２のゲートスタートパルス信号ＧＳＰ２のパルスが与えられると、ゲートクロック信号ＧＣＫのクロック動作に基づいて、各単位回路４から出力される出力信号Ｑに含まれるシフトパルスが１段目の単位回路４（１）からｉ段目の単位回路４（ｉ）へと順次に転送される。そして、このシフトパルスの転送に応じて、各単位回路４から出力される出力信号Ｑおよび出力信号Ｇ（走査信号ＧＯＵＴ）が順次にハイレベルとなる。これにより、図５に示すように、所定期間ずつ順次にハイレベル（アクティブ）となる走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）が表示部６００内のゲートバスラインＧＬ１～ＧＬｉに与えられる。すなわち、ｉ本のゲートバスラインＧＬ１～ＧＬｉが順次に選択状態となる。そして、走査信号ＧＯＵＴ（ｉ）がハイレベルになった後、シフトレジスタ４１０の（ｉ－１）段目の単位回路４（ｉ－１）にリセット信号Ｒとしての第１のゲートエンドパルス信号ＧＥＰ１のパルスが与えられ、シフトレジスタ４１０のｉ段目の単位回路４（ｉ）にリセット信号Ｒとしての第２のゲートエンドパルス信号ＧＥＰ２のパルスが与えられる。これにより、シフトレジスタ４１０でのシフト動作が終了する。

　ところで、本実施形態においては、直流電源電圧ＶＤＤの電圧レベルＶｇｈよりもゲートクロック信号ＧＣＫ（ゲートクロック信号ＧＣＫ１，ＧＣＫ１Ｂ，ＧＣＫ２，およびＧＣＫ２Ｂ）のハイレベル電圧の電圧レベルＶｇｈ２の方が高くなっている。直流電源電圧ＶＳＳとゲートクロック信号ＧＣＫのローレベル電圧とは同じ電圧レベルＶｇｌを有している。ゲートスタートパルス信号ＧＳＰおよびゲートエンドパルス信号ＧＥＰのハイレベル電圧については、特に限定はされないが、電圧レベルＶｇｈ２を有していることが好ましい。

　なお、本実施形態においては、ゲートクロック信号ＧＣＫとしてデューティ比が１／２（すなわち５０％）の４相のクロック信号が用いられているが、本発明はこれには限定されない。ＺａおよびＺｂを整数としてデューティ比がＺｂ／ＺａのＺａ相のクロック信号を用いる場合、各段に関し、Ｚｂ段前の単位回路から出力される出力信号Ｑがセット信号Ｓとして与えられるようにするとともにＺｂ段後の単位回路から出力される出力信号Ｑがリセット信号Ｒとして与えられるようにすれば良い。例えば、デューティ比が２／６の６相のクロック信号を用いる場合、各段に関し、２段前の単位回路から出力される出力信号Ｑがセット信号Ｓとして与えられるようにするとともに２段後の単位回路から出力される出力信号Ｑがリセット信号Ｒとして与えられるようにすれば良い。また、例えば、デューティ比が４／８の８相のクロック信号を用いる場合、各段に関し、４段前の単位回路から出力される出力信号Ｑがセット信号Ｓとして与えられるようにするとともに４段後の単位回路から出力される出力信号Ｑがリセット信号Ｒとして与えられるようにすれば良い。

＜１．２．２　単位回路の構成＞
　図７は、本実施形態における単位回路４の構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。図７に示すように、この単位回路４は、１３個の薄膜トランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ１４，Ｔ１５，Ｔ１６，Ｔ１７，Ｔ１８，Ｔ１９，Ｔ１Ａ，Ｔ１Ｂ，Ｔ１Ｃ，およびＴ１Ｄと、１個のキャパシタ（容量素子）Ｃ１とを備えている。また、この単位回路４は、直流電源電圧ＶＳＳ用の入力端子のほか、４個の入力端子４１～４４および２個の出力端子４８，４９を有している。ここで、セット信号Ｓを受け取る入力端子には符号４１を付し、リセット信号Ｒを受け取る入力端子には符号４２を付し、ゲートクロック信号ＧＣＫｉｎを受け取る入力端子には符号４３を付し、直流電源電圧ＶＤＤを受け取る入力端子には符号４４を付している。また、出力信号Ｇを出力するための出力端子には符号４８を付し、出力信号Ｑを出力するための出力端子には符号４９を付している。なお、単位回路４内の薄膜トランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ１４，Ｔ１５，Ｔ１６，Ｔ１７，Ｔ１８，Ｔ１９，Ｔ１Ａ，Ｔ１Ｂ，Ｔ１Ｃ，およびＴ１Ｄは、上述した画素形成部４内の薄膜トランジスタ６０（図２参照）と同じ種類の薄膜トランジスタで実現される。

　次に、この単位回路４内における構成要素間の接続関係について説明する。薄膜トランジスタＴ１１のゲート端子，薄膜トランジスタＴ１３のゲート端子，薄膜トランジスタＴ１５のドレイン端子，薄膜トランジスタＴ１６のソース端子，薄膜トランジスタＴ１７のドレイン端子，薄膜トランジスタＴ１９のゲート端子，およびキャパシタＣ１の一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「第１ノード」という。第１ノードには符号Ｎ１を付す。薄膜トランジスタＴ１７のゲート端子，薄膜トランジスタＴ１８のソース端子，薄膜トランジスタＴ１９のドレイン端子，薄膜トランジスタＴ１Ａのゲート端子，および薄膜トランジスタＴ１Ｂのゲート端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「第２ノード」という。第２ノードには符号Ｎ２を付す。薄膜トランジスタＴ１Ｃのソース端子，薄膜トランジスタＴ１Ｄのドレイン端子，およびキャパシタＣ１の他端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「第３ノード」という。第３ノードには符号Ｎ３を付す。

　薄膜トランジスタＴ１１については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は入力端子４４に接続され、ソース端子は出力端子４８に接続されている。薄膜トランジスタＴ１２については、ゲート端子は入力端子４２に接続され、ドレイン端子は出力端子４８に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ１３については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は入力端子４３に接続され、ソース端子は出力端子４９に接続されている。薄膜トランジスタＴ１４については、ゲート端子は入力端子４２に接続され、ドレイン端子は出力端子４９に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ１５については、ゲート端子は入力端子４２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ１６については、ゲート端子およびドレイン端子は入力端子４１に接続され（すなわち、ダイオード接続となっている）、ソース端子は第１ノードＮ１に接続されている。

　薄膜トランジスタＴ１７については、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ１８については、ゲート端子およびドレイン端子は入力端子４３に接続され（すなわち、ダイオード接続となっている）、ソース端子は第２ノードＮ２に接続されている。薄膜トランジスタＴ１９については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ１Ａについては、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は出力端子４８に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ１Ｂについては、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は出力端子４９に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ１Ｃについては、ゲート端子は入力端子４３に接続され、ドレイン端子は入力端子４４に接続され、ソース端子は第３ノードＮ３に接続されている。薄膜トランジスタＴ１Ｄについては、ゲート端子は入力端子４１に接続され、ドレイン端子は第３ノードＮ３に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。キャパシタＣ１については、一端は第１ノードＮ１に接続され、他端は第３ノードＮ３に接続されている。

　次に、各構成要素のこの単位回路４における機能について説明する。薄膜トランジスタＴ１１は、第１ノードＮ１の電位がハイレベルになっているときに、直流電源電圧ＶＤＤを出力端子４８に与える。薄膜トランジスタＴ１２は、リセット信号Ｒがハイレベルになっているときに、出力信号Ｇをローレベルに向けて変化させる。薄膜トランジスタＴ１３は、第１ノードＮ１の電位がハイレベルになっているときに、ゲートクロック信号ＧＣＫｉｎの電圧を出力端子４９に与える。薄膜トランジスタＴ１４は、リセット信号Ｒがハイレベルになっているときに、出力信号Ｑをローレベルに向けて変化させる。薄膜トランジスタＴ１５は、リセット信号Ｒがハイレベルになっているときに、第１ノードＮ１の電位をローレベルに向けて変化させる。

　薄膜トランジスタＴ１６は、セット信号Ｓがハイレベルになっているときに、第１ノードＮ１の電位をハイレベルに向けて変化させる。薄膜トランジスタＴ１７は、第２ノードＮ２の電位がハイレベルになっているときに、第１ノードＮ１の電位をローレベルに向けて変化させる。薄膜トランジスタＴ１８は、ゲートクロック信号ＧＣＫｉｎがハイレベルになっているときに、第２ノードＮ２の電位をハイレベルに向けて変化させる。薄膜トランジスタＴ１９は、第１ノードＮ１の電位がハイレベルになっているときに、第２ノードＮ２の電位をローレベルに向けて変化させる。薄膜トランジスタＴ１Ａは、第２ノードＮ２の電位がハイレベルになっているときに、出力信号Ｇをローレベルに向けて変化させる。薄膜トランジスタＴ１Ｂは、第２ノードＮ２の電位がハイレベルになっているときに、出力信号Ｑをローレベルに向けて変化させる。薄膜トランジスタＴ１Ｃは、ゲートクロック信号ＧＣＫｉｎがハイレベルになっているときに、第３ノードＮ３の電位をハイレベルに向けて変化させる。薄膜トランジスタＴ１Ｄは、セット信号Ｓがハイレベルになっているときに、第３ノードＮ３の電位をローレベルに向けて変化させる。キャパシタＣ１は、第１ノードＮ１の電位を上昇させるためのブートストラップ容量として機能する。

　本実施形態においては、図７に示す構成の薄膜トランジスタＴ１８，Ｔ１９によって第２ノードＮ２の電位の制御が行われるが、本発明はこれに限定されない。第１ノードＮ１の電位がハイレベルで維持されるべき期間中に第２ノードＮ２の電位がローレベルとなり、かつ、第１ノードＮ１の電位がローレベルで維持されるべき期間のうちのゲートクロック信号ＧＣＫｉｎがハイレベルとなっている期間中に第２ノードＮ２の電位がハイレベルとなるのであれば、図７に示す構成以外の構成によって第２ノードＮ２の電位の制御が行われるようにしても良い。

　なお、本実施形態においては、薄膜トランジスタＴ１１によって選択制御トランジスタトランジスタが実現され、薄膜トランジスタＴ１２によって非選択制御トランジスタが実現され、薄膜トランジスタＴ１３によって出力制御トランジスタが実現され、薄膜トランジスタＴ１４によって非出力制御トランジスタが実現され、薄膜トランジスタＴ１５によって第２の第１ノードターンオフ用トランジスタが実現され、薄膜トランジスタＴ１６によって第１ノードターンオン用トランジスタが実現され、薄膜トランジスタＴ１７によって第１の第１ノードターンオフ用トランジスタが実現され、薄膜トランジスタＴ１８によって第２ノードターンオン用トランジスタが実現され、薄膜トランジスタＴ１９によって第２ノードターンオフ用トランジスタが実現され、薄膜トランジスタＴ１Ａによって第１出力ノードターンオフ用トランジスタが実現され、薄膜トランジスタＴ１Ｂによって第２出力ノードターンオフ用トランジスタが実現され、薄膜トランジスタＴ１Ｃによって第３ノードターンオン用トランジスタが実現され、薄膜トランジスタＴ１Ｄによって第３ノードターンオフ用トランジスタが実現されている。また、出力端子４８によって第１出力ノードが実現され、出力端子４９によって第２出力ノードが実現されている。

＜１．２．３　単位回路の動作＞
　次に、図８を参照しつつ、本実施形態における単位回路４の動作について説明する。なお、ここでは、波形の遅延を無視するものとする。

　時点ｔ１１以前の期間には、セット信号Ｓはローレベル、第１ノードＮ１の電位はローレベル、第２ノードＮ１の電位はハイレベル、第３ノードＮ３の電位はハイレベル、出力信号Ｑはローレベル、出力信号Ｇはローレベル、リセット信号Ｒはローレベルとなっている。ゲートクロック信号ＧＣＫｉｎについては、ハイレベルとローレベルとを交互に繰り返している。ところで、単位回路４内の薄膜トランジスタには寄生容量が存在する。このため、時点ｔ１１以前の期間には、ゲートクロック信号ＧＣＫｉｎのクロック動作と薄膜トランジスタＴ１３（図７参照）の寄生容量の存在とに起因して、第１ノードＮ１の電位に変動が生じ得る。これにより、出力信号Ｇの電圧すなわちゲートバスラインＧＬに与えられる走査信号ＧＯＵＴの電圧が上昇し得る。しかしながら、第２ノードＮ２の電位がハイレベルで維持されている期間には薄膜トランジスタＴ１７はオン状態で維持される。従って、時点ｔ１１以前の期間には、薄膜トランジスタＴ１７はオン状態で維持され、第１ノードＮ１の電位は確実にローレベルで維持される。以上より、ゲートクロック信号ＧＣＫｉｎのクロック動作に起因するノイズが第１ノードＮ１に混入しても、対応する走査信号ＧＯＵＴの電圧が上昇することはない。これにより、ゲートクロック信号ＧＣＫｉｎのクロック動作に起因する表示不良等の不具合の発生が防止される。

　時点ｔ１１になると、セット信号Ｓがローレベルからハイレベルに変化する。薄膜トランジスタＴ１６は図７に示すようにダイオード接続となっているので、このセット信号Ｓのパルスによって薄膜トランジスタＴ１６がオン状態となり、第１ノードＮ１の電位が上昇する。これにより、薄膜トランジスタＴ１１，Ｔ１３，およびＴ１９がオン状態となる。薄膜トランジスタＴ１１がオン状態となることによって、出力信号Ｇの電圧が上昇する。但し、直流電源電圧ＶＤＤの電圧レベルＶｇｈよりも薄膜トランジスタＴ１１の閾値電圧分だけ低い電圧レベルにまで上昇する。また、薄膜トランジスタＴ１９がオン状態となることによって、第２ノードＮ２の電位がローレベルとなる。なお、時点ｔ１１から時点ｔ１２までの期間には、ゲートクロック信号ＧＣＫｉｎはローレベルとなっているので、薄膜トランジスタＴ１３がオン状態となっていても、出力信号Ｑはローレベルで維持される。また、時点ｔ１１には、セット信号Ｓのパルスによって薄膜トランジスタＴ１Ｄがオン状態となる。これにより、第３ノードＮ３の電位がローレベルとなる。時点ｔ１１から時点ｔ１２までの期間には、リセット信号Ｒはローレベルで維持され、第２ノードＮ２の電位もローレベルで維持される。従って、この期間中に、薄膜トランジスタＴ１５，Ｔ１７が設けられていることに起因して第１ノードＮ１の電位が低下することはない。

　時点ｔ１２になると、ゲートクロック信号ＧＣＫｉｎがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１Ｃを介して第３ノードＮ３の電位が上昇する。ここで、図７に示すように第１ノードＮ１－第３ノードＮ３間にはキャパシタＣ１が設けられているので、第３ノードＮ３の電位の上昇とともに第１ノードＮ１の電位も上昇する（第１ノードＮ１がブートストラップされる）。これにより、第１ノードＮ１の電位は、直流電源電圧ＶＤＤの電圧レベルＶｇｈ以上の電圧レベルにまで高められる。その結果、薄膜トランジスタＴ１１，Ｔ１３のゲート端子には大きな電圧が印加され、出力信号Ｇの電圧が直流電源電圧ＶＤＤの電圧レベルＶｇｈにまで上昇するとともに出力信号Ｑの電圧がゲートクロック信号ＧＣＫｉｎのハイレベル電圧の電圧レベルＶｇｈ２にまで上昇する。これに関し、上述したように、直流電源電圧ＶＤＤの電圧レベルＶｇｈよりもゲートクロック信号ＧＣＫｉｎのハイレベル電圧の電圧レベルＶｇｈ２の方が高くなっている。なお、時点ｔ１２から時点ｔ１３までの期間には、リセット信号Ｒはローレベルで維持され、第２ノードＮ２の電位もローレベルで維持される。従って、この期間中に、薄膜トランジスタＴ１５，Ｔ１７が設けられていることに起因して第１ノードＮ１の電位が低下することはなく、薄膜トランジスタＴ１２，Ｔ１Ａが設けられていることに起因して出力信号Ｇの電圧が低下することはなく、薄膜トランジスタＴ１４，Ｔ１Ｂが設けられていることに起因して出力信号Ｑの電圧が低下することはない。

　時点ｔ１３になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１２，Ｔ１４，およびＴ１５がオン状態となる。なお、このとき、薄膜トランジスタＴ１２，Ｔ１４，およびＴ１５のゲート端子に与えられる電圧は、電圧レベルＶｇｌから電圧レベルＶｇｈ２（図１参照）へと変化する。従って、薄膜トランジスタＴ１２，Ｔ１４，およびＴ１５についてのオフ状態からオン状態への変化は従来よりも速やかに行われる。薄膜トランジスタＴ１２がオン状態となることによって出力信号Ｇ（すなわち走査信号ＧＯＵＴ）はローレベルとなり、薄膜トランジスタＴ１４がオン状態となることによって出力信号Ｑはローレベルとなり、薄膜トランジスタＴ１５がオン状態となることによって第１ノードＮ１の電位はローレベルとなる。

　時点ｔ１４になると、ゲートクロック信号ＧＣＫｉｎがローレベルからハイレベルに変化する。薄膜トランジスタＴ１８は図７に示すようにダイオード接続となっているので、ゲートクロック信号ＧＣＫｉｎがローレベルからハイレベルに変化することによって、第２ノードＮ２の電位はハイレベルとなる。そして、時点ｔ１４以降の期間には、時点ｔ１１以前の期間と同様の動作が行われる。

　以上のような動作が各単位回路４で行われることによって、この液晶表示装置に設けられている複数本のゲートバスラインＧＬ（１）～ＧＬ（ｉ）が順次に選択状態となり、画素容量への書き込みが順次に行われる。これにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される（図２参照）。

＜１．３　効果＞
　本実施形態によれば、各単位回路４に設けられているゲート出力の立ち下げ用の薄膜トランジスタＴ１２のオン／オフ状態は、２段後の単位回路４から出力される出力信号Ｑであるリセット信号Ｒによって制御される。このような構成において、選択状態にするゲートバスラインＧＬに対応する単位回路４から出力される出力信号Ｑの電圧は、ゲートクロック信号ＧＣＫのハイレベル電圧の電圧レベルＶｇｈ２にまで上昇する。ここで、ゲートクロック信号ＧＣＫのハイレベル電圧の電圧レベルＶｇｈ２が直流電源電圧ＶＤＤの電圧レベルＶｇｈよりも高いレベルにされているので、薄膜トランジスタＴ１２をオン状態にする時には従来よりも高い電圧が当該薄膜トランジスタＴ１２のゲート端子に与えられる。すなわち、従来よりもリセット信号Ｒの立ち上がりに要する時間が短くなる。その結果、従来よりもゲート出力の立ち下がり時間が短くなり、高速駆動を行うパネルや高精細パネルが採用される場合においても画素容量の充電時間が充分に確保される。また、本実施形態においては、ゲート負荷６が直流電源電圧ＶＤＤによって駆動される構成（バッファＴＦＴと呼ばれる薄膜トランジスタＴ１１のドレイン端子に直流電源電圧ＶＤＤが与えられる構成）が採用されているので、消費電力は低い。以上のように、本実施形態によれば、低消費電力で充電時間を充分に確保することのできるゲートドライバ４００が実現される。

　図９は、ゲート出力の波形を上述した第２の従来例と本実施形態とで比較するための図である。図９では、第２の従来例におけるゲートクロック信号ＧＣＫの波形を符号７０を付した実線で表し、本実施形態におけるゲートクロック信号ＧＣＫの波形を符号７１を付した点線で表し、第２の従来例におけるゲート出力の波形を符号７２を付した太点線で表し、本実施形態におけるゲート出力の波形を符号７３を付した太実線で表している。図９より、本実施形態においてはゲートクロック信号ＧＣＫのハイレベル電圧の電圧レベルを高くしたことによってゲート出力の立ち下がり時間が第２の従来例よりも短くなっていることが把握される。

　ここで、図１０～図１３を参照しつつ、或るシミュレーションの結果について説明する。このシミュレーションでは、デューティ比が１／２の４相のクロック信号をゲートクロック信号ＧＣＫとして用いたパネルにおいて、走査信号ＧＯＵＴの立ち下がり時間（ゲートクロック信号ＧＣＫの立ち下がり開始時点からゲート出力電圧が－６Ｖに到達する時点までの時間）の目標を１２００ナノ秒とする。この立ち下がり時間の測定位置については、パネルへの信号入力地点から最も遠い位置（例えば、表示部６００の両側にシフトレジスタ４１０が設けられる構成においては、模式的には図１０で符号６６を付した位置）とする。また、Ｖｇｈ＝１８Ｖ、Ｖｇｌ＝－１２Ｖとし、直流電源電圧ＶＤＤの電圧レベルをＶｇｈに設定し、直流電源電圧ＶＳＳの電圧レベルをＶｇｌに設定する。ゲートクロック信号ＧＣＫのローレベル電圧については、電圧レベルをＶｇｌに設定する。以上のような前提下、ゲートクロック信号ＧＣＫのハイレベル電圧に設定する電圧レベルＶｇｈ２を１８Ｖ～２３Ｖの範囲で変化させる。なお、ゲートクロック信号ＧＣＫのハイレベル電圧とローレベル電圧との差をＶＧＰＰで表す。

　図１１には、シミュレーションの結果として、ＶＧＰＰの値と立ち下がり時間との関係を示している。ゲートクロック信号ＧＣＫのハイレベル電圧の電圧レベルＶｇｈ２を従来と同じ電圧レベルＶｇｈ（すなわち１８Ｖ）に設定した場合、ＶＧＰＰは３０Ｖであって、立ち下がり時間は１３５０ナノ秒となっている。すなわち、立ち下がり時間の目標は達成できない。これに対して、ゲートクロック信号ＧＣＫのハイレベル電圧の電圧レベルＶｇｈ２を２１Ｖ以上に設定した場合、ＶＧＰＰは３３Ｖ以上となり、立ち下がり時間は１２００ナノ秒以下となっている。

　図１２には、シミュレーションの結果として、第１ノードＮ１の電位の変化、出力信号Ｇ（走査信号ＧＯＵＴ）の電圧の変化、および出力信号Ｑの電圧の変化を示している。なお、図１２では、“ＶＧＰＰ＝３０Ｖ”の状態における変化を太点線で表し、“ＶＧＰＰ＝３５Ｖ”の状態における変化を太実線で表している。また、図１３には、シミュレーションの結果として、詳細な波形の変化を示している。なお、図１３では、“ＶＧＰＰ＝３０Ｖ”の状態におけるゲートクロック信号ＧＣＫの波形の変化を符号７４ａを付した点線で表し、“ＶＧＰＰ＝３５Ｖ”の状態におけるゲートクロック信号ＧＣＫの波形の変化を符号７４ｂを付した実線で表し、“ＶＧＰＰ＝３０Ｖ”の状態におけるリセット信号Ｒの波形の変化を符号７５ａを付した点線で表し、“ＶＧＰＰ＝３５Ｖ”の状態におけるリセット信号Ｒの波形の変化を符号７５ｂを付した実線で表し、“ＶＧＰＰ＝３０Ｖ”の状態における出力信号Ｇの波形の変化を符号７６ａを付した点線で表し、“ＶＧＰＰ＝３５Ｖ”の状態における出力信号Ｇの波形の変化を符号７６ｂを付した実線で表している。このシミュレーションの結果によれば、“ＶＧＰＰ＝３０Ｖ”の状態では、ゲート出力の立ち下がり時間（図１３において符号Ｔ（ａ）を付した矢印で表される時間）は目標である１２００ナノ秒を超えているが、“ＶＧＰＰ＝３５Ｖ”の状態では、ゲート出力の立ち下がり時間（図１３において符号Ｔ（ｂ）を付した矢印で表される時間）は目標である１２００ナノ秒以下となっている。

　以上のようなシミュレーションの結果からも、ゲートクロック信号ＧＣＫのハイレベル電圧を高い電圧レベルに設定することによってリセット信号Ｒの立ち上がりに要する時間が従来よりも短縮されることが把握される。

　なお、本実施形態によれば、ロジック部を従来よりも高い電圧で駆動することになる。このため、各薄膜トランジスタの動作点が高くなる。これにより、回路マージンを大きくすることができるという副次的な効果も得られる。ところで、ロジック部を従来よりも高い電圧で駆動することから、上述した第２の従来例と比較すると消費電力は増加する。しかしながら、薄膜トランジスタＴ１３は他の段の単位回路４にセット信号Ｓ，リセット信号Ｒとして与えられる出力信号Ｑを駆動するだけであるので、当該薄膜トランジスタＴ１３には小さなサイズのものを採用することができる。従って、容量を小さくすることができるので、消費電力は増加分は極めて小さくなる。これに対して、上述したように、第１の従来例によれば、バッファＴＦＴが大きな容量を駆動する必要があるので、消費電力が大きい。以上より、第２の従来例よりは消費電力が大きくなるものの、その増加分はわずかであり、第１の従来例と比較すると、消費電力は大きく低減される。

＜１．４　変形例＞
　上記第１の実施形態においては、ゲートクロック信号ＧＣＫのハイレベル電圧の電圧レベルのみが直流電源電圧ＶＤＤの電圧レベルよりも高いレベルに設定されていた。しかしながら、本発明はこれに限定されず、ゲートクロック信号ＧＣＫのハイレベル電圧以外にも、直流電源電圧ＶＤＤの電圧レベルよりも高い電圧レベルを有する信号がゲートドライバ４００を構成するシフトレジスタ４１０に与えられるようにしても良い。これについて、以下に説明する。但し、上記第１の実施形態と異なる点を中心に説明する。

　図１４は、本変形例におけるゲートドライバ４００の構成を示すブロック図である。ゲートドライバ４００を構成するシフトレジスタ４１０に含まれる各単位回路４には、上記第１の実施形態における入力信号に加えて、制御信号ＶＤＤ２が入力される。制御信号ＶＤＤ２は、全ての単位回路４（１）～４（ｉ）に共通的に与えられる。

　図１５に示すように、制御信号ＶＤＤ２は、ハイレベル電圧とローレベル電圧との間で変化する。詳しくは、制御信号ＶＤＤ２は、有効水平走査期間にはハイレベル電圧となり、帰線期間にはローレベル電圧となる。制御信号ＶＤＤ２のハイレベル電圧とゲートクロック信号ＧＣＫのハイレベル電圧とは同じ電圧レベルＶｇｈ２を有しており、制御信号ＶＤＤ２のローレベル電圧とゲートクロック信号ＧＣＫのローレベル電圧とは同じ電圧レベルＶｇｌを有している。

　図１６は、本変形例における単位回路４の構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。図１６において、制御信号ＶＤＤ２を受け取る入力端子には符号４５を付している。本変形例においては、薄膜トランジスタＴ１６の接続先および薄膜トランジスタＴ１８の接続先が上記第１の実施形態とは異なっている。薄膜トランジスタＴ１６については、ゲート端子は入力端子４１に接続され、ドレイン端子は入力端子４５に接続され、ソース端子は第１ノードＮ１に接続されている。薄膜トランジスタＴ１８については、ゲート端子およびドレイン端子は入力端子４５に接続され（すなわち、ダイオード接続となっている）、ソース端子は第２ノードＮ２に接続されている。

　本変形例においては、以下の点を除き、上記第１の実施形態と同様の動作が行われる。セット信号Ｓがハイレベルになったとき、第１ノードＮ１には薄膜トランジスタＴ１６を介して制御信号ＶＤＤ２のハイレベル電圧が与えられる。また、帰線期間を除き、第２ノードＮ２には薄膜トランジスタＴ１８を介して常に制御信号ＶＤＤ２のハイレベル電圧が与えられる。これにより、第１ノードＮ１の電位がハイレベルとなっている期間（薄膜トランジスタＴ１９がオン状態となっている期間）以外の期間を通じて、第２ノードＮ２の電位はハイレベルで維持される。

　上記第１の実施形態と同様、本変形例においても、低消費電力で充電時間を充分に確保することのできるゲートドライバ４００が実現される。

　以上のように、ゲートドライバ４００を構成するシフトレジスタ４１０を動作させるためにゲートクロック信号ＧＣＫ，ゲートスタートパルス信号ＧＳＰ，およびゲートエンドパルス信号ＧＥＰに加えて他の信号（上述の変形例では制御信号ＶＤＤ２）が用いられる場合にも、本発明を適用することができる。また、当該他の信号が上述した電圧レベルＶｇｈ２を有する信号であっても良い。上述した変形例以外にも、例えばタッチパネルとして使用されるパネルにおいて以下のような構成を採用することもできる。

　タッチパネルとして使用されるパネルでは、帰線期間や休止期間を通じて走査信号ＧＯＵＴの電圧レベルを直流電源電圧ＶＳＳの電圧レベルで維持するための薄膜トランジスタがシフトレジスタ４１０内の各単位回路４に設けられることがある。このような構成において、当該薄膜トランジスタのオン／オフ状態を制御するための信号のハイレベル電圧の電圧レベルを上述した電圧レベルＶｇｈ２とする。

＜２．第２の実施形態＞
　本発明の第２の実施形態について説明する。全体構成およびゲートドライバ４００の概略構成については、上記第１の実施形態と同様であるので説明を省略する（図２～図４，図６を参照）。以下、上記第１の実施形態と異なる点を中心に説明する。

　なお、ここではゲートクロック信号ＧＣＫとしてデューティ比が１／２（すなわち５０％）の４相のクロック信号が用いられているものとして説明するが、本発明はこれには限定されない。ＺｃおよびＺｄを整数としてデューティ比がＺｄ／ＺｃのＺｃ相のクロック信号を用いる場合、各段に関し、Ｚｄ段前または（Ｚｄ－１）段前の単位回路から出力される出力信号Ｑがセット信号Ｓとして与えられるようにするとともにＺｄ段後の単位回路から出力される出力信号Ｑがリセット信号Ｒとして与えられるようにすれば良い。例えば、デューティ比が２／６の６相のクロック信号を用いる場合、各段に関し、２段前または１段前の単位回路から出力される出力信号Ｑがセット信号Ｓとして与えられるようにするとともに２段後の単位回路から出力される出力信号Ｑがリセット信号Ｒとして与えられるようにすれば良い。

＜２．１　単位回路の構成＞
　図１７は、本実施形態における単位回路４の構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。図１７に示すように、この単位回路４は、１１個の薄膜トランジスタＴ２１，Ｔ２２，Ｔ２３，Ｔ２４，Ｔ２５，Ｔ２６，Ｔ２７，Ｔ２８，Ｔ２９，Ｔ２Ａ，およびＴ２Ｂと、１個のキャパシタ（容量素子）Ｃ２とを備えている。

　次に、この単位回路４内における構成要素間の接続関係について説明する。薄膜トランジスタＴ２１のゲート端子，薄膜トランジスタＴ２３のゲート端子，薄膜トランジスタＴ２５のドレイン端子，薄膜トランジスタＴ２６のソース端子，薄膜トランジスタＴ２７のドレイン端子，薄膜トランジスタＴ２９のゲート端子，およびキャパシタＣ２の一端は、第１ノードＮ１を介して互いに接続されている。薄膜トランジスタＴ２７のゲート端子，薄膜トランジスタＴ２８のソース端子，薄膜トランジスタＴ２９のドレイン端子，薄膜トランジスタＴ２Ａのゲート端子，および薄膜トランジスタＴ２Ｂのゲート端子は、第２ノードＮ２を介して互いに接続されている。

　薄膜トランジスタＴ２１については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は入力端子４４に接続され、ソース端子は出力端子４８に接続されている。薄膜トランジスタＴ２２については、ゲート端子は入力端子４２に接続され、ドレイン端子は出力端子４８に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ２３については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は入力端子４３に接続され、ソース端子は出力端子４９に接続されている。薄膜トランジスタＴ２４については、ゲート端子は入力端子４２に接続され、ドレイン端子は出力端子４９に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ２５については、ゲート端子は入力端子４２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。

　薄膜トランジスタＴ２６については、ゲート端子およびドレイン端子は入力端子４１に接続され（すなわち、ダイオード接続となっている）、ソース端子は第１ノードＮ１に接続されている。薄膜トランジスタＴ２７については、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ２８については、ゲート端子およびドレイン端子は入力端子４３に接続され（すなわち、ダイオード接続となっている）、ソース端子は第２ノードＮ２に接続されている。薄膜トランジスタＴ２９については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ２Ａについては、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は出力端子４８に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ２Ｂについては、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は出力端子４９に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。キャパシタＣ２については、一端は第１ノードＮ１に接続され、他端は出力端子４９に接続されている。

　次に、各構成要素のこの単位回路４における機能について説明する。薄膜トランジスタＴ２１は、第１ノードＮ１の電位がハイレベルになっているときに、直流電源電圧ＶＤＤを出力端子４８に与える。薄膜トランジスタＴ２２は、リセット信号Ｒがハイレベルになっているときに、出力信号Ｇをローレベルに向けて変化させる。薄膜トランジスタＴ２３は、第１ノードＮ１の電位がハイレベルになっているときに、ゲートクロック信号ＧＣＫｉｎの電圧を出力端子４９に与える。薄膜トランジスタＴ２４は、リセット信号Ｒがハイレベルになっているときに、出力信号Ｑをローレベルに向けて変化させる。薄膜トランジスタＴ２５は、リセット信号Ｒがハイレベルになっているときに、第１ノードＮ１の電位をローレベルに向けて変化させる。

　薄膜トランジスタＴ２６は、セット信号Ｓがハイレベルになっているときに、第１ノードＮ１の電位をハイレベルに向けて変化させる。薄膜トランジスタＴ２７は、第２ノードＮ２の電位がハイレベルになっているときに、第１ノードＮ１の電位をローレベルに向けて変化させる。薄膜トランジスタＴ２８は、ゲートクロック信号ＧＣＫｉｎがハイレベルになっているときに、第２ノードＮ２の電位をハイレベルに向けて変化させる。薄膜トランジスタＴ２９は、第１ノードＮ１の電位がハイレベルになっているときに、第２ノードＮ２の電位をローレベルに向けて変化させる。薄膜トランジスタＴ２Ａは、第２ノードＮ２の電位がハイレベルになっているときに、出力信号Ｇをローレベルに向けて変化させる。薄膜トランジスタＴ２Ｂは、第２ノードＮ２の電位がハイレベルになっているときに、出力信号Ｑをローレベルに向けて変化させる。キャパシタＣ２は、第１ノードＮ１の電位を上昇させるためのブートストラップ容量として機能する。

　上記第１の実施形態と同様、本実施形態においても、図１７に示す構成以外の構成によって第２ノードＮ２の電位の制御が行われるようにしても良い。

　なお、本実施形態においては、薄膜トランジスタＴ２１によって選択制御トランジスタトランジスタが実現され、薄膜トランジスタＴ２２によって非選択制御トランジスタが実現され、薄膜トランジスタＴ２３によって出力制御トランジスタが実現され、薄膜トランジスタＴ２４によって非出力制御トランジスタが実現され、薄膜トランジスタＴ２５によって第２の第１ノードターンオフ用トランジスタが実現され、薄膜トランジスタＴ２６によって第１ノードターンオン用トランジスタが実現され、薄膜トランジスタＴ２７によって第１の第１ノードターンオフ用トランジスタが実現され、薄膜トランジスタＴ２８によって第２ノードターンオン用トランジスタが実現され、薄膜トランジスタＴ２９によって第２ノードターンオフ用トランジスタが実現され、薄膜トランジスタＴ２Ａによって第１出力ノードターンオフ用トランジスタが実現され、薄膜トランジスタＴ２Ｂによって第２出力ノードターンオフ用トランジスタが実現されている。

＜２．２　単位回路の動作＞
　次に、図１８を参照しつつ、本実施形態における単位回路４の動作について説明する。なお、ここでも、波形の遅延を無視するものとする。

　時点ｔ２１以前の期間には、セット信号Ｓはローレベル、第１ノードＮ１の電位はローレベル、第２ノードＮ１の電位はハイレベル、出力信号Ｑはローレベル、出力信号Ｇはローレベル、リセット信号Ｒはローレベルとなっている。ゲートクロック信号ＧＣＫｉｎについては、ハイレベルとローレベルとを交互に繰り返している。上述したように、単位回路４内の薄膜トランジスタには寄生容量が存在する。このため、時点ｔ２１以前の期間には、ゲートクロック信号ＧＣＫｉｎのクロック動作と薄膜トランジスタＴ２３（図１７参照）の寄生容量の存在とに起因して、第１ノードＮ１の電位に変動が生じ得る。これにより、出力信号Ｇの電圧すなわちゲートバスラインＧＬに与えられる走査信号ＧＯＵＴの電圧が上昇し得る。しかしながら、第２ノードＮ２の電位がハイレベルで維持されている期間には薄膜トランジスタＴ２７はオン状態で維持される。従って、時点ｔ２１以前の期間には、薄膜トランジスタＴ２７はオン状態で維持され、第１ノードＮ１の電位は確実にローレベルで維持される。以上より、ゲートクロック信号ＧＣＫｉｎのクロック動作に起因するノイズが第１ノードＮ１に混入しても、対応する走査信号ＧＯＵＴの電圧が上昇することはない。これにより、ゲートクロック信号ＧＣＫｉｎのクロック動作に起因する表示不良等の不具合の発生が防止される。

　時点ｔ２１になると、セット信号Ｓがローレベルからハイレベルに変化する。薄膜トランジスタＴ２６は図１７に示すようにダイオード接続となっているので、このセット信号Ｓのパルスによって薄膜トランジスタＴ２６がオン状態となり、第１ノードＮ１の電位が上昇する。これにより、薄膜トランジスタＴ２１，Ｔ２３，およびＴ２９がオン状態となる。薄膜トランジスタＴ２１がオン状態となることによって、出力信号Ｇの電圧が上昇する。但し、直流電源電圧ＶＤＤの電圧レベルＶｇｈよりも薄膜トランジスタＴ２１の閾値電圧分だけ低い電圧レベルにまで上昇する。また、薄膜トランジスタＴ２９がオン状態となることによって、第２ノードＮ２の電位がローレベルとなる。なお、時点ｔ２１から時点ｔ２２までの期間には、ゲートクロック信号ＧＣＫｉｎはローレベルとなっているので、薄膜トランジスタＴ２３がオン状態となっていても、出力信号Ｑはローレベルで維持される。時点ｔ２１から時点ｔ２２までの期間には、リセット信号Ｒはローレベルで維持され、第２ノードＮ２の電位もローレベルで維持される。従って、この期間中に、薄膜トランジスタＴ２５，Ｔ２７が設けられていることに起因して第１ノードＮ１の電位が低下することはない。

　時点ｔ２２になると、ゲートクロック信号ＧＣＫｉｎがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ２３はオン状態となっているので、入力端子４３の電位の上昇とともに出力端子４９の電位が上昇する。ここで、図１７に示すように第１ノードＮ１－出力端子４９間にはキャパシタＣ２が設けられているので、出力端子４９の電位の上昇とともに第１ノードＮ１の電位も上昇する（第１ノードＮ１がブートストラップされる）。これにより、第１ノードＮ１の電位は、直流電源電圧ＶＤＤの電圧レベルＶｇｈ以上の電圧レベルにまで高められる。その結果、薄膜トランジスタＴ２１，Ｔ２３のゲート端子には大きな電圧が印加され、出力信号Ｇの電圧が直流電源電圧ＶＤＤの電圧レベルＶｇｈにまで上昇するとともに出力信号Ｑの電圧がゲートクロック信号ＧＣＫｉｎのハイレベル電圧の電圧レベルＶｇｈ２にまで上昇する。これに関し、上記第１の実施形態と同様、直流電源電圧ＶＤＤの電圧レベルＶｇｈよりもゲートクロック信号ＧＣＫｉｎのハイレベル電圧の電圧レベルＶｇｈ２の方が高くなっている。なお、時点ｔ２２から時点ｔ２３までの期間には、リセット信号Ｒはローレベルで維持され、第２ノードＮ２の電位もローレベルで維持される。従って、この期間中に、薄膜トランジスタＴ２５，Ｔ２７が設けられていることに起因して第１ノードＮ１の電位が低下することはなく、薄膜トランジスタＴ２２，Ｔ２Ａが設けられていることに起因して出力信号Ｇの電圧が低下することはなく、薄膜トランジスタＴ２４，Ｔ２Ｂが設けられていることに起因して出力信号Ｑの電圧が低下することはない。

　時点ｔ２３になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ２２，Ｔ２４，およびＴ２５がオン状態となる。なお、このとき、薄膜トランジスタＴ２２，Ｔ２４，およびＴ２５のゲート端子に与えられる電圧は、電圧レベルＶｇｌから電圧レベルＶｇｈ２（図１参照）へと変化する。従って、薄膜トランジスタＴ２２，Ｔ２４，およびＴ２５についてのオフ状態からオン状態への変化は従来よりも速やかに行われる。薄膜トランジスタＴ２２がオン状態となることによって出力信号Ｇ（すなわち走査信号ＧＯＵＴ）はローレベルとなり、薄膜トランジスタＴ２４がオン状態となることによって出力信号Ｑはローレベルとなり、薄膜トランジスタＴ２５がオン状態となることによって第１ノードＮ１の電位はローレベルとなる。

　時点ｔ２４になると、ゲートクロック信号ＧＣＫｉｎがローレベルからハイレベルに変化する。薄膜トランジスタＴ２８は図１７に示すようにダイオード接続となっているので、ゲートクロック信号ＧＣＫｉｎがローレベルからハイレベルに変化することによって、第２ノードＮ２の電位はハイレベルとなる。そして、時点ｔ２４以降の期間には、時点ｔ２１以前の期間と同様の動作が行われる。

　以上のような動作が各単位回路４で行われることによって、上記第１の実施形態と同様、この液晶表示装置に設けられている複数本のゲートバスラインＧＬ（１）～ＧＬ（ｉ）が順次に選択状態となり、画素容量への書き込みが順次に行われる。これにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される（図２参照）。

＜２．３　効果＞
　本実施形態においても、上記第１の実施形態と同様、従来よりもゲート出力の立ち下がり時間が短くなり、高速駆動を行うパネルや高精細パネルが採用される場合においても画素容量の充電時間が充分に確保される。また、本実施形態においても、ゲート負荷６が直流電源電圧ＶＤＤによって駆動される構成（バッファＴＦＴと呼ばれる薄膜トランジスタＴ２１のドレイン端子に直流電源電圧ＶＤＤが与えられる構成）が採用されているので、消費電力は低い。以上より、本実施形態によれば、上記第１の実施形態と同様、低消費電力で充電時間を充分に確保することのできるゲートドライバ４００が実現される。

　ここで、図１９～図２１を参照しつつ、或るシミュレーションの結果について説明する。このシミュレーションでは、走査信号ＧＯＵＴの立ち下がり時間の目標を１０００ナノ秒とする。また、Ｖｇｈ＝１８Ｖ、Ｖｇｌ＝－１２Ｖとし、直流電源電圧ＶＤＤの電圧レベルをＶｇｈに設定し、直流電源電圧ＶＳＳの電圧レベルをＶｇｌに設定する。ゲートクロック信号ＧＣＫのローレベル電圧については、電圧レベルをＶｇｌに設定する。以上のような前提下、ゲートクロック信号ＧＣＫのハイレベル電圧に設定する電圧レベルＶｇｈ２を３０Ｖ～３５Ｖの範囲で変化させる。なお、ゲートクロック信号ＧＣＫのハイレベル電圧とローレベル電圧との差をＶＧＰＰで表す。

　図１９には、シミュレーションの結果として、ＶＧＰＰの値と立ち下がり時間との関係を示している。ゲートクロック信号ＧＣＫのハイレベル電圧の電圧レベルＶｇｈ２を従来と同じ電圧レベルＶｇｈ（すなわち１８Ｖ）に設定した場合、ＶＧＰＰは３０Ｖであって、立ち下がり時間は約１３００ナノ秒となっている。すなわち、立ち下がり時間の目標は達成できない。これに対して、ゲートクロック信号ＧＣＫのハイレベル電圧の電圧レベルＶｇｈ２を２１．５Ｖ以上に設定した場合、ＶＧＰＰは３３．５Ｖ以上となり、立ち下がり時間は１０００ナノ秒以下となっている。

　図２０には、シミュレーションの結果として、第１ノードＮ１の電位の変化、出力信号Ｇ（走査信号ＧＯＵＴ）の電圧の変化、および出力信号Ｑの電圧の変化を示している。なお、図２０では、“ＶＧＰＰ＝３０Ｖ”の状態における変化を太点線で表し、“ＶＧＰＰ＝３５Ｖ”の状態における変化を太実線で表している。また、図２１には、シミュレーションの結果として、詳細な波形の変化を示している。なお、図２１では、“ＶＧＰＰ＝３０Ｖ”の状態におけるゲートクロック信号ＧＣＫの波形の変化を符号７７ａを付した点線で表し、“ＶＧＰＰ＝３５Ｖ”の状態におけるゲートクロック信号ＧＣＫの波形の変化を符号７７ｂを付した実線で表し、“ＶＧＰＰ＝３０Ｖ”の状態におけるリセット信号Ｒの波形の変化を符号７８ａを付した点線で表し、“ＶＧＰＰ＝３５Ｖ”の状態におけるリセット信号Ｒの波形の変化を符号７８ｂを付した実線で表し、“ＶＧＰＰ＝３０Ｖ”の状態における出力信号Ｇの波形の変化を符号７９ａを付した点線で表し、“ＶＧＰＰ＝３５Ｖ”の状態における出力信号Ｇの波形の変化を符号７９ｂを付した実線で表している。このシミュレーションの結果によれば、“ＶＧＰＰ＝３０Ｖ”の状態では、ゲート出力の立ち下がり時間（図２１において符号Ｔ（ａ）を付した矢印で表される時間）は目標である１０００ナノ秒を超えているが、“ＶＧＰＰ＝３５Ｖ”の状態では、ゲート出力の立ち下がり時間（図２１において符号Ｔ（ｂ）を付した矢印で表される時間）は目標である１０００ナノ秒以下となっている。

＜２．４　変形例＞
　上記第２の実施形態に関しても、上記第１の実施形態の変形例のように、ゲートクロック信号ＧＣＫのハイレベル電圧以外にも直流電源電圧ＶＤＤの電圧レベルよりも高い電圧レベルを有する信号がシフトレジスタ４１０に与えられるという構成を採用することができる。これについて、上記第２の実施形態と異なる点を中心に説明する。

　ゲートドライバ４００の概略構成については、上記第１の実施形態の変形例と同様、図１４に示すような構成となる。すなわち、ゲートドライバ４００を構成するシフトレジスタ４１０に含まれる各単位回路４には、上記第２の実施形態における入力信号に加えて、制御信号ＶＤＤ２が入力される。制御信号ＶＤＤ２は、全ての単位回路４（１）～４（ｉ）に共通的に与えられる。上記第１の実施形態の変形例と同様、制御信号ＶＤＤ２のハイレベル電圧とゲートクロック信号ＧＣＫのハイレベル電圧とは同じ電圧レベルＶｇｈ２を有しており、制御信号ＶＤＤ２のローレベル電圧とゲートクロック信号ＧＣＫのローレベル電圧とは同じ電圧レベルＶｇｌを有している。

　図２２は、本変形例における単位回路４の構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。本変形例においては、薄膜トランジスタＴ２６の接続先および薄膜トランジスタＴ２８の接続先が上記第２の実施形態とは異なっている。薄膜トランジスタＴ２６については、ゲート端子は入力端子４１に接続され、ドレイン端子は入力端子４５に接続され、ソース端子は第１ノードＮ１に接続されている。薄膜トランジスタＴ２８については、ゲート端子およびドレイン端子は入力端子４５に接続され（すなわち、ダイオード接続となっている）、ソース端子は第２ノードＮ２に接続されている。

　本変形例においては、以下の点を除き、上記第２の実施形態と同様の動作が行われる。セット信号Ｓがハイレベルになったとき、第１ノードＮ１には薄膜トランジスタＴ２６を介して制御信号ＶＤＤ２のハイレベル電圧が与えられる。また、帰線期間を除き、第２ノードＮ２には薄膜トランジスタＴ２８を介して常に制御信号ＶＤＤ２のハイレベル電圧が与えられる。これにより、第１ノードＮ１の電位がハイレベルとなっている期間（薄膜トランジスタＴ２９がオン状態となっている期間）以外の期間を通じて、第２ノードＮ２の電位はハイレベルで維持される。

　上記第２の実施形態と同様、本変形例においても、低消費電力で充電時間を充分に確保することのできるゲートドライバ４００が実現される。

　以上のように、ゲートドライバ４００を構成するシフトレジスタ４１０を動作させるためにゲートクロック信号ＧＣＫ，ゲートスタートパルス信号ＧＳＰ，およびゲートエンドパルス信号ＧＥＰに加えて他の信号（上述の変形例では制御信号ＶＤＤ２）が用いられる場合にも、本発明を適用することができる。また、当該他の信号が上述した電圧レベルＶｇｈ２を有する信号であっても良い。

＜３．第３の実施形態＞
＜３．１　概要＞
　上述した液晶表示装置などの表示装置に関し、従来より、消費電力を低減することが課題となっている。そこで、「ゲートバスラインの走査を停止して映像信号の書き込み動作を休止する休止期間を設ける（走査期間と走査期間との間に休止期間を設ける）」という駆動方法の開発が進められている。このように書き込み動作を休止する休止期間を設ける駆動方法は「休止駆動」と呼ばれている。なお、一般的な液晶表示装置においても帰線期間にはゲートバスラインの走査は行われないが、帰線期間は走査期間の中の一部の期間であり、休止駆動においては帰線期間よりも長い期間の休止期間が設けられる。このような休止駆動が採用されている液晶表示装置では、休止期間には、例えばゲートドライバやソースドライバなどのドライバ（駆動回路）に制御用の信号などを与える必要がない。このため、全体としてドライバなどの駆動周波数が低減され、低消費電力化が可能となる。そこで、以下、休止駆動を採用した構成を本発明の第３の実施形態として説明する。

＜３．２　構成および動作＞
　本実施形態に関しては、シフトレジスタ４１０を構成する単位回路４等の回路構成については特に限定されない。従って、例えば、上記第１の実施形態（変形例を含む）や上記第２の実施形態（変形例を含む）における回路構成を採用することができる。

　本実施形態においては、動作モードを通常駆動と休止駆動との間で切り替えることが可能となっている。動作モードの切り替えは、例えば表示制御回路２００によって行われる。図２３は、動作モードが通常駆動であるときの駆動信号（ゲートドライバ４００を構成するシフトレジスタ４１０を駆動するための信号）の信号波形図である。図２４は、動作モードが休止駆動であるときの駆動信号の信号波形図である。なお、ゲートクロック信号ＧＣＫは複数のクロック信号で構成されるが、図２３および図２４では、それら複数のクロック信号のうちの１つの波形のみを示している（図２７も同様）。

　通常駆動中には、図２３に示すように、１／６０秒毎にゲートスタートパルス信号ＧＳＰが立ち上がる。ゲートスタートパルス信号ＧＳＰの立ち上がり後、ゲートクロック信号ＧＣＫのクロック動作に基づき、シフトレジスタ４１０でシフト動作が行われる。その後、ゲートエンドパルス信号ＧＥＰが立ち上がることによって、シフトレジスタ４１０でのシフト動作が停止する。このような動作が１／６０秒毎に繰り返される。これにより、１／６０秒毎に画面がリフレッシュされる。

　休止駆動中には、図２４に示すように、１／３０秒毎にゲートスタートパルス信号ＧＳＰが立ち上がる。各フレームにおいて、最初の１／６０秒間には通常駆動中と同様の動作が行われる。ここで、休止駆動中には、ゲートエンドパルス信号ＧＥＰが立ち上がることによってシフトレジスタ４１０でのシフト動作が停止した後、次のフレームが開始するまでの期間を通じて、直流電源電圧ＶＤＤ以外の全ての信号（ここでは、ゲートスタートパルス信号ＧＳＰ，ゲートクロック信号ＧＣＫ，ゲートエンドパルス信号ＧＥＰ，および直流電源電圧ＶＳＳ）の電圧レベルが上述した電圧レベルＶｇｌで固定される。従って、各フレーム期間（１／３０秒）のうち少なくとも１／６０秒はシフトレジスタ４１０の動作が完全に停止する。以上のような動作が１／３０秒毎に繰り返される。これにより、１／３０秒毎に画面がリフレッシュされる。なお、ここでは休止駆動中の駆動周波数が３０Ｈｚである場合の例に挙げて説明しているが、本発明はこれに限定されない。例えば、休止駆動中の駆動周波数を２０Ｈｚとすることもできる。この場合、各フレーム期間の長さは１／２０秒となり、当該期間中の最初の１／６０秒間に通常駆動中と同様の動作が行われた後、シフトレジスタ４１０の動作が完全に停止する。

　ところで、シフトレジスタ４１０を構成する各単位回路４内の薄膜トランジスタについては、様々な特性のものが採用され得る。これに関し、薄膜トランジスタのＶｇｓ（ゲート－ソース間電圧）が０Ｖの時のＶｄｓ－Ｉｄｓ特性に着目すると（Ｖｄｓ：ドレイン－ソース間電圧、Ｉｄｓ：ドレイン－ソース間電流）、Ｖｄｓが所定の大きさＶａのときに図２５に示すようにＩｄｓが０になる薄膜トランジスタと、Ｖｄｓが当該所定の大きさＶａのときに図２６に示すようにＩｄｓが０よりも大きな値となる薄膜トランジスタとがある。

　休止期間中には、各単位回路４の出力部近傍において、ゲート負荷６を駆動するためのバッファＴＦＴと呼ばれる薄膜トランジスタＴ０１のＶｇｓおよびゲート出力を立ち下げるための薄膜トランジスタＴ０２のＶｇｓはほぼ０となる（図２７参照）。ここで、各単位回路４内の薄膜トランジスタとして図２５に示したような特性を有する薄膜トランジスタが用いられている場合には、休止期間中に図２７において符号８０を付した矢印のように流れる電流はほとんど生じない。従って、直流電源電圧ＶＤＤについては、図２４に示すように、休止期間中にも上述した電圧レベルＶｇｈを維持すれば良い。また、仮に休止期間中に直流電源電圧ＶＤＤの電圧レベルを低下させる構成を採用した場合、シフトレジスタ４１０でのシフト動作を再開する都度、上記薄膜トランジスタＴ０１のドレインを充電する必要性が生じる。このため消費電力が増大する。直流電源電圧ＶＤＤの電圧レベルを制御する必要性も生じるので、回路が複雑化する。以上のような観点からも、図２５に示したような特性を有する薄膜トランジスタが用いられている場合には、直流電源電圧ＶＤＤについては休止期間中にも上述した電圧レベルＶｇｈを維持するのが良い。

　一方、各単位回路４内の薄膜トランジスタとして図２６に示したような特性を有する薄膜トランジスタが用いられている場合には、休止期間中に図２７において符号８０を付した矢印のように流れる電流が生じ得る。従って、図２８に示すように、休止期間中には直流電源電圧ＶＤＤの電圧レベルを例えば上述した電圧レベルＶｇｌにまで低下させるのが好ましい。なお、より詳しくは、「休止期間中に直流電源電圧ＶＤＤの電圧レベルを上述した電圧レベルＶｇｈで維持した場合に、休止期間中に各単位回路４内を流れる電流によって消費される電力」と「休止期間中に直流電源電圧ＶＤＤの電圧レベルを低下させた場合に、各フレームにおいて各単位回路４内の上記薄膜トランジスタＴ０１のドレインを充電することによって消費される電力」とを比較し、消費電力の少ない方の構成を採用するのが好ましい。

　なお、通常駆動中には、図２３に示すように、直流電源電圧ＶＤＤの電圧レベルを上述した電圧レベルＶｇｈで維持するのが良い。何故ならば、例えば帰線期間に直流電源電圧ＶＤＤの電圧レベルを低下させると、フレームが切り替わる都度、上記薄膜トランジスタＴ０１のドレインを充電する必要性が生じて消費電力が増大するからである。

＜３．３　効果＞
　本実施形態によれば、休止駆動が採用されているので、上記第１の実施形態や上記第２の実施形態と比較して更に消費電力を低減しつつ充電時間を充分に確保することのできるゲートドライバ４００が実現される。

＜４．その他＞
　本発明は、上記各実施形態（変形例を含む）に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。例えば、上記各実施形態においてはｎチャネル型の薄膜トランジスタが用いられていることを前提に説明しているが、ｐチャネル型の薄膜トランジスタが用いられている場合にも本発明を適用することができる。これに関し、ｐチャネル型の薄膜トランジスタが用いられている場合には、上記各実施形態とは電圧の極性が全て逆になる。従って、図２９で符号６３を付した点線内に示すように、単位回路の出力部近傍において、バッファＴＦＴと呼ばれる薄膜トランジスタＴ０１の第１導通端子にはローレベルの直流電源電圧ＶＳＳが与えられ、ゲート出力を立ち下げるための薄膜トランジスタＴ０２の第２導通端子にはハイレベルの直流電源電圧ＶＤＤが与えられる。以上のような構成において、図２９で符号６４を付した点線内に示すように、ゲートクロック信号ＧＣＫのローレベル電圧の電圧レベルＶｇｌ２を直流電源電圧ＶＳＳの電圧レベルＶｇｌよりも低くすれば良い。換言すれば、“ゲートクロック信号ＧＣＫのハイレベル電圧の電圧レベルＶｇｈと直流電源電圧ＶＳＳの電圧レベルＶｇｌとの差”よりも“ゲートクロック信号ＧＣＫのハイレベル電圧の電圧レベルＶｇｈとローレベル電圧の電圧レベルＶｇｌ２との差”を大きくすれば良い。

　さらに、用いられる薄膜トランジスタの型に関わらず、次のように各電圧の電圧レベルを設定すれば良いと考えることができる。第１レベル電圧と第２レベル電圧との間で切り替えられる複数のクロック信号に基づいて動作し、ゲート出力を立ち下げるための薄膜トランジスタＴ０２の制御端子に第１レベル電圧が与えられると対応するゲートバスラインＧＬに非選択電圧が与えられるように構成された複数の単位回路からなるシフトレジスタにおいて、“選択レベル電圧と第２レベル電圧との差”よりも“第１レベル電圧と第２レベル電圧との差”を大きくする。ここで、選択レベル電圧とは、選択状態にするゲートバスラインＧＬに供給されるべき直流電圧であり、非選択レベル電圧とは、非選択状態にするゲートバスラインＧＬに供給されるべき直流電圧である。

　なお、図１に示す構成（ｎチャネル型の薄膜トランジスタが用いられている構成）においては、電圧レベルＶｇｈ２の電圧が第１レベル電圧に相当し、電圧レベルＶｇｌの電圧が第２レベル電圧に相当し、直流電源電圧ＶＤＤが選択レベル電圧に相当し、直流電源電圧ＶＳＳが非選択レベル電圧に相当する。

　また、図２９に示す構成（ｐチャネル型の薄膜トランジスタが用いられている構成）においては、電圧レベルＶｇｌ２の電圧が第１レベル電圧に相当し、電圧レベルＶｇｈの電圧が第２レベル電圧に相当し、直流電源電圧ＶＳＳが選択レベル電圧に相当し、直流電源電圧ＶＤＤが非選択レベル電圧に相当する。

　なお、本発明回路の薄膜トランジスタとして、酸化物半導体ＴＦＴ（例えばＩＧＺＯ－ＴＦＴ）を用いると、低消費電力，回路面積縮小等の面で効果があり、好適である。

　本願は、２０１７年３月６日に出願された「走査信号線駆動回路およびそれを備える表示装置」という名称の日本出願２０１７－４１４７７号に基づく優先権を主張する出願であり、この日本出願の内容は、引用することによって本願の中に含まれる。

　４，４（１）～４（ｉ）…単位回路
　６…ゲート負荷
　４００…ゲートドライバ（走査信号線駆動回路）
　４１０…シフトレジスタ
　ＧＬ（１）～ＧＬ（ｉ）…ゲートバスライン
　Ｔ１１～Ｔ１９，Ｔ１Ａ～Ｔ１Ｄ，Ｔ２１～Ｔ２９，Ｔ２Ａ，Ｔ２Ｂ…単位回路内の薄膜トランジスタ
　ＧＣＫ，ＧＣＫｉｎ，ＧＣＫ１，ＧＣＫ１Ｂ，ＧＣＫ２，ＧＣＫ２Ｂ…ゲートクロック信号
　Ｇ，Ｑ…（単位回路からの）出力信号
　Ｓ…セット信号
　Ｒ…リセット信号
　ＶＤＤ…ハイレベルの直流電源電圧
　ＶＳＳ…ローレベルの直流電源電圧
　Ｖｇｈ２…ゲートクロック信号のハイレベル電圧の電圧レベル
　Ｖｇｈ…ハイレベルの直流電源電圧の電圧レベル
　Ｖｇｌ…ゲートクロック信号のローレベル電圧の電圧レベル

Claims

　第１レベル電圧と第２レベル電圧との間で切り替えられる複数のクロック信号に基づいて動作する複数の単位回路からなるシフトレジスタを含む、表示装置の表示部に配設された複数の走査信号線を駆動するための走査信号線駆動回路であって、
　各単位回路は、
　　対応する走査信号線に与えられるべき第１出力信号を出力する第１出力ノードと、
　　他の単位回路の動作を制御するための第２出力信号を出力する第２出力ノードと、
　　制御端子と、選択状態にする走査信号線に供給されるべき直流電圧である選択レベル電圧が与えられる第１導通端子と、前記第１出力ノードに接続された第２導通端子とを有する選択制御トランジスタと、
　　後段の単位回路の第２出力ノードから出力された第２出力信号がリセット信号として与えられる制御端子と、前記第１出力ノードに接続された第１導通端子と、非選択状態にする走査信号線に供給されるべき直流電圧である非選択レベル電圧が与えられる第２導通端子とを有する非選択制御トランジスタと
を含み、
　各単位回路の第２出力ノードから出力される第２出力信号は、対応する走査信号線が選択状態で維持されるべき期間中に前記第１レベル電圧となり、
　前記非選択制御トランジスタは、前記リセット信号が前記第１レベル電圧である時にオン状態となり、
　非選択状態にする走査信号線に対応する単位回路に含まれる非選択制御トランジスタの制御端子に与えられるリセット信号が前記第１レベル電圧となるように、前記複数の単位回路が互いに接続され、
　前記選択レベル電圧と前記第２レベル電圧との差よりも前記第１レベル電圧と前記第２レベル電圧との差の方が大きいことを特徴とする、走査信号線駆動回路。
　各単位回路は、
　　前記選択制御トランジスタの制御端子に接続された第１ノードと、
　　前記第１ノードに接続された制御端子と、前記複数のクロック信号の１つが与えられる第１導通端子と、前記第２出力ノードに接続された第２導通端子とを有する出力制御トランジスタと、
　　前記リセット信号が与えられる制御端子と、前記第２出力ノードに接続された第１導通端子と、前記非選択レベル電圧が与えられる第２導通端子とを有する非出力制御トランジスタと、
　　先行する段の単位回路の第２出力ノードから出力された第２出力信号をセット信号として受け取り、当該セット信号に基づいて前記第１ノードの電位をオンレベルに向けて変化させるための第１ノードターンオン用トランジスタと、
　　制御端子と、前記第１ノードに接続された第１導通端子と、前記非選択レベル電圧が与えられる第２導通端子とを有する第１の第１ノードターンオフ用トランジスタと、
　　前記第１の第１ノードターンオフ用トランジスタの制御端子に接続された第２ノードと、
　　前記第１ノードの電位がオフレベルで維持されるべき期間に前記第２ノードの電位をオンレベルで維持するための第２ノードターンオン用トランジスタと、
　　前記第１ノードに接続された制御端子と、前記第２ノードに接続された第１導通端子と、前記非選択レベル電圧が与えられる第２導通端子とを有する第２ノードターンオフ用トランジスタと
を更に含むことを特徴とする、請求項１に記載の走査信号線駆動回路。
　各単位回路は、
　　前記リセット信号が与えられる制御端子と、前記第１ノードに接続された第１導通端子と、前記非選択レベル電圧が与えられる第２導通端子とを有する第２の第１ノードターンオフ用トランジスタと、
　　前記第２ノードに接続された制御端子と、前記第１出力ノードに接続された第１導通端子と、前記非選択レベル電圧が与えられる第２導通端子とを有する第１出力ノードターンオフ用トランジスタと、
　　前記第２ノードに接続された制御端子と、前記第２出力ノードに接続された第１導通端子と、前記非選択レベル電圧が与えられる第２導通端子とを有する第２出力ノードターンオフ用トランジスタと
を更に含むことを特徴とする、請求項２に記載の走査信号線駆動回路。
　各単位回路は、
　　第３ノードと、
　　一端が前記第１ノードに接続され、他端が前記第３ノードに接続された容量素子と、
　　前記出力制御トランジスタの第１導通端子に与えられるクロック信号が与えられる制御端子と、前記選択レベル電圧が与えられる第１導通端子と、前記第３ノードに接続された第２導通端子とを有する第３ノードターンオン用トランジスタと、
　　前記セット信号が与えられる制御端子と、前記第３ノードに接続された第１導通端子と、前記非選択レベル電圧が与えられる第２導通端子とを有する第３ノードターンオフ用トランジスタと
を更に含むことを特徴とする、請求項３に記載の走査信号線駆動回路。
　前記第１ノードターンオン用トランジスタは、前記セット信号が与えられる制御端子および第１導通端子と、前記第１ノードに接続された第２導通端子とを有し、
　前記第２ノードターンオン用トランジスタは、前記出力制御トランジスタの第１導通端子に与えられるクロック信号が与えられる制御端子および第１導通端子と、前記第２ノードに接続された第２導通端子とを有することを特徴とする、請求項４に記載の走査信号線駆動回路。
　前記第１ノードターンオン用トランジスタは、前記セット信号が与えられる制御端子と、前記第１レベル電圧が与えられる第１導通端子と、前記第１ノードに接続された第２導通端子とを有し、
　前記第２ノードターンオン用トランジスタは、前記第１レベル電圧が与えられる制御端子および第１導通端子と、前記第２ノードに接続された第２導通端子とを有することを特徴とする、請求項４に記載の走査信号線駆動回路。
　各単位回路は、一端が前記第１ノードに接続され、他端が前記第２出力ノードに接続された容量素子を更に含むことを特徴とする、請求項３に記載の走査信号線駆動回路。
　前記第１ノードターンオン用トランジスタは、前記セット信号が与えられる制御端子および第１導通端子と、前記第１ノードに接続された第２導通端子とを有し、
　前記第２ノードターンオン用トランジスタは、前記出力制御トランジスタの第１導通端子に与えられるクロック信号が与えられる制御端子および第１導通端子と、前記第２ノードに接続された第２導通端子とを有することを特徴とする、請求項７に記載の走査信号線駆動回路。
　前記第１ノードターンオン用トランジスタは、前記セット信号が与えられる制御端子と、前記第１レベル電圧が与えられる第１導通端子と、前記第１ノードに接続された第２導通端子とを有し、
　前記第２ノードターンオン用トランジスタは、前記第１レベル電圧が与えられる制御端子および第１導通端子と、前記第２ノードに接続された第２導通端子とを有することを特徴とする、請求項７に記載の走査信号線駆動回路。
　前記複数の走査信号線が順次に選択状態となる走査期間と前記複数の走査信号線のいずれもが非選択状態で維持される休止期間とが交互に現れるように前記複数の走査信号線を駆動することができることを特徴とする、請求項１に記載の走査信号線駆動回路。
　前記選択制御トランジスタおよび前記非選択制御トランジスタは、制御端子－第２導通端子間の電圧が０である時には第１導通端子－第２導通端子間に電流を流さない特性を有しており、
　前記走査期間および前記休止期間を通じて、前記選択制御トランジスタの第１導通端子には前記選択レベル電圧が与えられることを特徴とする、請求項１０に記載の走査信号線駆動回路。
　前記選択制御トランジスタおよび前記非選択制御トランジスタは、制御端子－第２導通端子間の電圧が０である時に第１導通端子－第２導通端子間に電流を流す特性を有しており、
　前記休止期間には、前記選択制御トランジスタの第１導通端子には前記選択レベル電圧に代えて前記非選択レベル電圧または前記第２レベル電圧が与えられることを特徴とする、請求項１０に記載の走査信号線駆動回路。
　前記選択制御トランジスタおよび前記非選択制御トランジスタは、ｎチャネル型の薄膜トランジスタであって、
　前記第１レベル電圧は、前記第２レベル電圧よりも高く、
　前記選択レベル電圧は、前記非選択レベル電圧よりも高く、
　前記第１レベル電圧は、前記選択レベル電圧よりも高いことを特徴とする、請求項１に記載の走査信号線駆動回路。
　請求項１に記載の走査信号線駆動回路を備えたことを特徴とする、表示装置。