JP2019152814A - 走査信号線駆動回路、それを備えた表示装置、および、走査信号線の駆動方法 - Google Patents
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Abstract
【課題】画像表示のための高速な走査を確保しつつ消費電力の低減化とともに狭額縁化を図ることができる走査信号線駆動回路を提供する。【解決手段】第1および第2ゲートドライバ410,420が表示部500を介して対向するように配置され、DCバッファ方式に基づき、第1ゲートドライバ410により奇数番目のゲートラインGL1,GL3,…が駆動されると共に第2ゲートドライバ420により偶数番目のゲートラインGL2,GL4,…が駆動され、各ゲートバスラインGLiを非選択状態とすべきときにその両端から電荷が放電される。このために、例えば奇数番目のゲートバスラインGLnは、第1ゲートドライバ側の端部を活性化および非活性化トランジスタM10,M13Lからなるバッファに接続され、第2ゲートドライバ側の端部を非活性化補助トランジスタM13Rに接続されている。【選択図】図10
Description
本発明は、表示装置に関し、更に詳しくは、表示装置の表示部に配設された走査信号線を駆動するための走査信号線駆動回路および駆動方法に関する。
従来より、複数のデータ信号線(「ソースバスライン」とも呼ばれる)と、当該複数のデータ信号線に交差する複数の走査信号線(「ゲートバスライン」とも呼ばれる)と、当該複数のデータ信号線および当該複数の走査信号線に沿ってマトリクス状に配置された複数の画素形成部とを含む表示部を備えたマトリクス型の表示装置が知られている。このようなマトリクス型の表示装置は、当複数のデータ信号線を駆動するためのデータ信号線駆動回路(「データドライバ」または「ソースドライバ」とも呼ばれる)および当複数の走査信号線を駆動するための走査信号線駆動回路(「ゲートドライバ」とも呼ばれる)を備えている。走査信号線駆動回路は、各フレーム期間において当該複数の走査信号線が順次選択されるように複数の走査信号を当該複数の走査信号線にそれぞれ印加し、データ信号線駆動回路は、このような当該複数の走査信号線の順次的な選択に連動して、表示すべき画像信号を表す複数のデータ信号を当該複数のデータ信号線に印加する。これにより、表示すべき画像を表す画像データを構成する複数の画素データが上記複数の画素形成部にそれぞれ与えられる。
ところで、アクティブマトリクス型の液晶表示装置では、走査信号線駆動回路は、従来、上記のような表示部を含む表示パネルとしての液晶パネルを構成する基板の周辺部にIC(Integrated Circuit)チップとして搭載されることが多かった。しかしながら、近年、基板上に直接的に走査信号線駆動回路を形成することが徐々に多くなされている。このような走査信号線駆動回路は「モノリシックゲートドライバ」等と呼ばれ、このような走査信号線駆動回路を含む表示パネルは「ゲートドライバモノリシックパネル」または「GDMパネル」と呼ばれている。
このようなモノリシックゲートドライバまたはGMDパネルに関し、種々の従来技術が知られている。例えば、図7に示すように、出力スイッチング素子としてのトランジスタM10を介してゲートクロック信号GCKkが走査信号G(n)としてゲートバスラインに印加されるように構成された出力部を有するゲートドライバが従来から知られている。また、図9に示すように、走査信号G(n)を印加すべきゲートバスラインが活性化スイッチング素子としてのトランジスタM10を介して高圧電源ラインVDD1に接続されるとともに非活性化スイッチング素子としてのトランジスタM13Lを介して低圧電源ラインVSSに接続された出力部を有するゲートドライバも知られている(例えば特許文献1参照)。この構成では、そのゲートバスラインを選択状態とすべきときには、トランジスタM10がオン状態となって高圧電源電圧(固定電圧)がそのゲートバスラインに与えられ、そのゲートバスラインを非選択状態とすべときには、トランジスタM13Lがオン状態となって低圧電源電圧(固定電圧)がそのゲートバスラインに与えられる。また、図11(A)(B)に示すように、表示部を介して対向する第1および第2ゲートドライバからなるモノリシックゲートドライバも知られている。このような構成においてゲートドライバから走査信号をゲートバスラインに与える方式として、図11(A)に示すように各ゲートバスラインの両端に走査信号を印加する両側入力方式の他、図11(B)に示すように表示部におけるゲートバスラインの一端と他端に交互に走査信号を印加する片側入力方式(例えば奇数番目のゲートバスラインには第1ゲートドライバから走査信号を印加し偶数番目のゲートバスラインには第2ゲートドライバから走査信号を印加する方式)が知られている(例えば特許文献2参照)。
上記のようなモノリシックゲートドライバにおいて消費電力を低減するために、ゲートクロック信号の相数を増やすことが考えられる。ゲートクロック信号の相数を増やすと、ゲートクロック信号を供給するための信号線の1本あたりに接続されるバッファトランジスタ数が減少し充放電を行うトランジスタの負荷が軽減されるからである。しかし、ゲートクロック信号の相数を増やすと、表示パネルにおける額縁領域が増大する。
そこで、表示パネルの額縁領域の増大を抑えつつ消費電力を低減できるモノリシックゲートドライバ等の走査信号線駆動回路およびそれを備えた表示装置を提供することが望まれる。
本発明の幾つかの実施形態は、 表示装置の表示部に配設された複数の走査信号線を選択的に駆動する走査信号線駆動回路であって、
前記複数の走査信号線の一端側に配置された第1の走査信号線駆動部と、
前記複数の走査信号線の他端側に配置された第2の走査信号線駆動部と、
選択状態にする走査信号線に与えるべき固定電圧を供給する第1電源ラインと、
非選択状態にする走査信号線に与えるべき固定電圧を供給する第2電源ラインと
を備え、
前記第1の走査信号線駆動部は、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオン状態であり非選択状態とすべき間はオフ状態である第1活性化スイッチング素子と、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオフ状態であり非選択状態とすべきときにオン状態となる第1非活性化スイッチング素子と、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオフ状態であり非選択状態とすべきときにオン状態となる第1非活性化補助スイッチング素子とを含み、
前記第2の走査信号線駆動部は、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオン状態であり非選択状態とすべき間はオフ状態である第2活性化スイッチング素子と、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオフ状態であり非選択状態とすべきときにオン状態となる第2非活性化スイッチング素子と、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオフ状態であり非選択状態とすべきときにオン状態となる第2非活性化補助スイッチング素子とを含み、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれは、前記第1活性化スイッチング素子を介して前記第1電源ラインに接続され、前記第1非活性化スイッチング素子を介して前記第2電源ラインに接続され、かつ、前記第2非活性化補助スイッチング素子を介して前記第2電源ラインに接続されており、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれは、前記第2活性化スイッチング素子を介して前記第1電源ラインに接続され、前記第2非活性化スイッチング素子を介して前記第2電源ラインに接続され、かつ、前記第1非活性化補助スイッチング素子を介して前記第2電源ラインに接続されている。
前記複数の走査信号線の一端側に配置された第1の走査信号線駆動部と、
前記複数の走査信号線の他端側に配置された第2の走査信号線駆動部と、
選択状態にする走査信号線に与えるべき固定電圧を供給する第1電源ラインと、
非選択状態にする走査信号線に与えるべき固定電圧を供給する第2電源ラインと
を備え、
前記第1の走査信号線駆動部は、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオン状態であり非選択状態とすべき間はオフ状態である第1活性化スイッチング素子と、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオフ状態であり非選択状態とすべきときにオン状態となる第1非活性化スイッチング素子と、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオフ状態であり非選択状態とすべきときにオン状態となる第1非活性化補助スイッチング素子とを含み、
前記第2の走査信号線駆動部は、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオン状態であり非選択状態とすべき間はオフ状態である第2活性化スイッチング素子と、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオフ状態であり非選択状態とすべきときにオン状態となる第2非活性化スイッチング素子と、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオフ状態であり非選択状態とすべきときにオン状態となる第2非活性化補助スイッチング素子とを含み、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれは、前記第1活性化スイッチング素子を介して前記第1電源ラインに接続され、前記第1非活性化スイッチング素子を介して前記第2電源ラインに接続され、かつ、前記第2非活性化補助スイッチング素子を介して前記第2電源ラインに接続されており、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれは、前記第2活性化スイッチング素子を介して前記第1電源ラインに接続され、前記第2非活性化スイッチング素子を介して前記第2電源ラインに接続され、かつ、前記第1非活性化補助スイッチング素子を介して前記第2電源ラインに接続されている。
本発明の他の幾つかの実施形態は、 表示装置の表示部に配設された複数の走査信号線を選択的に駆動するための駆動方法であって、
前記複数の走査信号線の一端側で前記複数の走査信号線を駆動する第1の走査信号線駆動ステップと、
前記複数の走査信号線の他端側で前記複数の走査信号線を駆動する第2の走査信号線駆動ステップとを備え、
前記第1の走査信号線駆動ステップは、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれを、当該走査信号線を選択状態とすべき間、選択状態にする走査信号線に与えるべき固定電圧を供給する第1電源ラインに接続するステップと、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれを、当該走査信号を非選択状態とすべきときに、非選択状態にする走査信号線に与えるべき固定電圧を供給する第2電源ラインに接続するステップと、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれを、当該走査信号線を非選択状態とすべきときに、前記第2電源ラインに接続するステップとを含み、
前記第2の走査信号線駆動ステップは、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれを、当該走査信号線を選択状態とすべき間、前記第1電源ラインに接続するステップと、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれを、当該走査信号線を非選択状態とすべきときに、前記第2電源ラインに接続するステップと、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれを、当該走査信号線を非選択状態とすべきときに、前記第2電源ラインに接続するステップとを含む。
前記複数の走査信号線の一端側で前記複数の走査信号線を駆動する第1の走査信号線駆動ステップと、
前記複数の走査信号線の他端側で前記複数の走査信号線を駆動する第2の走査信号線駆動ステップとを備え、
前記第1の走査信号線駆動ステップは、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれを、当該走査信号線を選択状態とすべき間、選択状態にする走査信号線に与えるべき固定電圧を供給する第1電源ラインに接続するステップと、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれを、当該走査信号を非選択状態とすべきときに、非選択状態にする走査信号線に与えるべき固定電圧を供給する第2電源ラインに接続するステップと、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれを、当該走査信号線を非選択状態とすべきときに、前記第2電源ラインに接続するステップとを含み、
前記第2の走査信号線駆動ステップは、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれを、当該走査信号線を選択状態とすべき間、前記第1電源ラインに接続するステップと、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれを、当該走査信号線を非選択状態とすべきときに、前記第2電源ラインに接続するステップと、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれを、当該走査信号線を非選択状態とすべきときに、前記第2電源ラインに接続するステップとを含む。
本発明の上記幾つかの実施形態によれば、表示部における複数の走査信号線の一端側において、当該複数の走査信号線のうち奇数番目の走査信号線のそれぞれは、当該走査信号線を選択状態とすべき間、選択状態にする走査信号線に与えるべき固定電圧すなわち選択電圧を供給する第1電源ラインに接続され、当該複数の走査信号線の他端側において、当該複数の走査信号線のうち偶数番目の走査信号線のそれぞれは、当該走査信号線を選択状態とすべき間、上記第1電源ラインに接続される。一方、当該複数の走査信号線のうち奇数番目の走査信号線のそれぞれは、当該走査信号線を非選択状態とすべきときに、上記一端側において、非選択状態にする走査信号線に与えるべき固定電圧すなわち非選択電圧を供給する第2電源ラインに接続されるとともに、上記他端側においても当該第2電源ラインに接続される。また、当該複数の走査信号線のうち偶数番目の走査信号線のそれぞれは、当該走査信号線を非選択状態とすべきときに、上記他端側において当該第2電源ラインに接続されるとともに、上記一端側においても当該第2電源ラインに接続される。このようにして、表示部における複数の走査信号線のそれぞれに対し、当該走査信号線を選択状態とすべき間、上記一端側および他端側のいずれか一方が上記第1電源ラインに接続されることにより選択電圧としての固定電圧が与えられるので、当該複数の走査信号線の駆動のための消費電力を抑えつつ、表示パネルにおける額縁領域を減らすことができる。また、表示部における複数の走査信号線のそれぞれに対し、当該走査信号線を非選択状態とすべきときには、上記一端側および他端側の双方が上記第2電源ラインに接続されることにより非選択電圧としての固定電圧が与えられるので、額縁領域の増大を抑えつつ、選択状態から非選択状態へ変化するときの走査信号の波形鈍りを抑制すること(選択状態から非選択状態への遷移に要する時間の短縮化)ができる。したがって、本発明の上記幾つかの実施形態によれば、走査信号線駆動回路において画像表示のための高速な走査能力を確保しつつ消費電力を低減するとともに表示パネルの狭額縁化を図ることができる。
以下、添付図面を参照しながら一実施形態について説明する。なお、以下で言及する各トランジスタにおいて、ゲート端子は制御端子に相当し、ドレイン端子およびソース端子の一方は第1導通端子に相当し、他方は第2導通端子に相当する。また、本実施形態におけるトランジスタはすべてNチャネル型であるものとするが、本発明はこれに限定されない。なお、Nチャネル型トランジスタでは、2つの導通端子のうち電位の高い方がドレイン端子であり低い方がソース端子であるが、本明細書では、動作中に当該2つの導通端子の電位の高低が反転する場合であっても、当該2つの導通端子のうち一方を固定的に「ドレイン端子」と呼び他方を「ソース端子」と呼ぶものとする。また、本明細書における「接続」とは、特に断らない限り「電気的接続」を意味し、本発明の要旨を逸脱しない範囲において、直接的な接続を意味する場合のみならず、他の素子を介した間接的な接続を意味する場合も含むものとする。
<1.全体構成および動作概要>
図1は、本実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示制御回路200、データ信号線駆動回路としてのソースドライバ300、および、表示部500と走査信号線駆動回路としてのゲートドライバとを含む液晶パネル600を備えている。本実施形態では、液晶パネル600を構成する2枚の基板のうちの一方の基板(「TFT基板」と呼ばれる)に、表示部500を構成する画素回路とゲートドライバとが一体的に形成されており、ゲートドライバは、図1に示すように表示部500を介して対向するように配置された第1および第2ゲートドライバ410,420からなる。
図1は、本実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示制御回路200、データ信号線駆動回路としてのソースドライバ300、および、表示部500と走査信号線駆動回路としてのゲートドライバとを含む液晶パネル600を備えている。本実施形態では、液晶パネル600を構成する2枚の基板のうちの一方の基板(「TFT基板」と呼ばれる)に、表示部500を構成する画素回路とゲートドライバとが一体的に形成されており、ゲートドライバは、図1に示すように表示部500を介して対向するように配置された第1および第2ゲートドライバ410,420からなる。
表示部500には、複数(M本)のデータ信号線としてのソースバスラインSL1〜SLMと、当該複数のソースバスラインSL1〜SLMに交差する複数(N本)の走査信号線としてのゲートバスラインGL1〜GLNと、当該複数のソースバスラインSL1〜SLMおよび当該複数のゲートバスラインGL1〜GLNに沿ってマトリクス状に配置された複数個(M×N個)の画素形成部Ps(i,j)(i=1〜N,j=1〜M)とが設けられている。各画素形成部Ps(i,j)は、当該複数のソースバスラインSL1〜SLMのいずれか1つに対応するとともに、当該複数のゲートバスラインGL1〜GLNのいずれか1つに対応する。なお、液晶パネル600の方式は、液晶層に垂直な方向に電界が印加されるVA(Vertical Alignment)方式やTN(Twisted Nematic)方式等に限定されず、液晶層に略平行な方向に電界が印加されるIPS(In-Plane Switching)方式であってもよい。
図2は、表示部500における1つの画素形成部Ps(i,j)の電気的構成を示す回路図である。図2に示すように各画素形成部Ps(i,j)は、対応する交差点を通過するゲートバスラインGLiにゲート端子が接続されると共に当該交差点を通過するソースバスラインSLjにソース端子が接続された画素スイッチング素子としてのNチャネル形の薄膜トランジスタ(TFT)10と、その薄膜トランジスタM10のドレイン端子に接続された画素電極Epと、上記複数個の画素形成部Ps(i,j)(i=1〜N,j=1〜M)に共通的に設けられた対向電極である共通電極Ecと、上記複数個の画素形成部Ps(i,j)(i=1〜N,j=1〜M)に共通的に設けられ画素電極Epと共通電極Ecとの間に挟持された液晶層とからなる。そして、画素電極Epと共通電極Ecとによって形成される液晶容量Clcにより、画素容量Cpが構成される。なお、通常、画素容量Cpに確実に電荷を保持すべく、液晶容量Clcに並列に補助容量が設けられるが、補助容量は本発明に直接に関係するわけではないのでその説明および図示を省略する。また、共通電極Ecは、液晶パネル600がIPS方式の場合には、当該液晶パネル600を構成する2枚の基板のうちの上記一方の基板(TFT基板)に形成されて薄膜トランジスタ10および画素電極Epと共に画素回路を構成するが、液晶パネル600がVA方式等の場合には、当該2枚の基板のうちの他方の基板に形成される。
画素形成部Ps(i,j)における薄膜トランジスタ10としては、チャネル層にアモルファスシリコンを用いた薄膜トランジスタ(a−Si TFT)、チャネル層に微結晶シリコンを用いた薄膜トランジスタ、チャネル層に酸化物半導体を用いた薄膜トランジスタ(酸化物TFT)、チャネル層に低温ポリシリコンを用いた薄膜トランジスタ(LTPS−TFT)などを採用することができる。酸化物TFTとしては、例えば、In−Ga−Zn−O系の半導体(例えば酸化インジウムガリウム亜鉛)を含む酸化物半導体層を有する薄膜トランジスタを採用することができる。これらの点については、第1および第2ゲートドライバ410,420内の薄膜トランジスタについても同様である。
表示制御回路200は、外部から与えられる画像信号DATおよびタイミング制御信号TGを受け取り、デジタル映像信号DVと、ソースドライバ300の動作を制御するためのデータ側制御信号SCTと、第1および第2ゲートドライバ410,420をそれぞれ制御するための第1および第2走査側制御信号GCT1,GCT2とを出力する。データ側制御信号SCTには、スタートパルス信号、ソースクロック信号、および、ラッチストローブ信号等が含まれている。第1走査側制御信号GCT1には、第1ゲートスタートパルス信号GSP1、ならびに、第1、第3、および第5ゲートクロック信号GCK1,GCK3,GCK5等が含まれており、第2走査側制御信号GCT2には、第2ゲートスタートパルス信号GSP2、ならびに、第2、第4、および第6ゲートクロック信号GCK2,GCK4,GCK6等が含まれている。本実施形態では、第1および第2ゲートドライバ410,420からなるゲートドライバは、第1から第6ゲートクロック信号GCK1〜GCK6からなる6相クロック信号により動作する。
ソースドライバ300は、表示制御回路200からのデジタル映像信号DVとデータ側制御信号SCTとに基づいて、ソースバスラインSL1〜SLMにデータ信号D1〜DMをそれぞれ印加する。このとき、ソースドライバ300では、ソースクロック信号のパルスが発生するタイミングで、各ソースバスラインSLに印加すべき電圧を示すデジタル映像信号DVが順次に保持される。そして、ラッチストローブ信号のパルスが発生するタイミングで、上記保持されたデジタル映像信号DVがアナログ電圧に変換される。その変換されたアナログ電圧は、データ信号D1〜DMとして全てのソースバスラインSL1〜SLMに一斉に印加される。
第1ゲートドライバ410は、ゲートバスラインGL1〜GLNの一端側に配置されていて、表示制御回路200からの第1走査側制御信号GCT1に基づいて奇数番目のゲートバスラインGL1,GL3,GL5,…に奇数番目の走査信号G(1),G(3),G(5),…をそれぞれ印加し、一方、第2ゲートドライバ420は、ゲートバスラインGL1〜GLNの他端側に配置されていて、表示制御回路200からの第2走査側制御信号GCT2に基づいて偶数番目のゲートバスラインGL2,GL4,GL6,…に偶数番目の走査信号G(2),G(4),G(6),…をそれぞれ印加する。これにより、各フレーム期間においてアクティブな走査信号がゲートバスラインGL1〜GLNに順次印加され、かつ、アクティブな走査信号の各ゲートバスラインGL1i(i=1〜N)への印加が1フレーム期間を周期として繰り返される。
液晶パネル600の背面側には、図示しないバックライトユニットが設けられており、これにより液晶パネル600の背面にバックライト光が照射される。このバックライトユニットも表示制御回路200により駆動されるが、その他の方法により駆動される構成であってもよい。なお、液晶パネル600が反射型である場合には、バックライトユニットは不要である。
以上のようにして、ソースバスラインSL1〜SLMにデータ信号D1〜DMが印加され、ゲートバスラインGL1〜GLNに走査信号G(1)〜G(N)が印加される。また共通電極Ecには、図示しない電源回路から所定の共通電圧Vcomが供給される。さらにバックライトには、それを駆動するための信号が供給される。このような表示部500におけるソースバスラインSL1〜SLM、ゲートバスラインGL1〜GLN、および、共通電極Ecの駆動によって、デジタル映像信号DVに基づく画素データが各画素形成部Ps(i,j)に書き込まれるとともに、液晶パネル600の背面にバックライトから光が照射されることにより、外部から与えられる画像信号DATの表す画像が表示部500に表示される。
<2.ゲートドライバ>
次に、本実施形態におけるゲートドライバについて詳しく説明する。本実施形態では、ゲートドライバを構成するトランジスタはすべてNチャネル型の薄膜トランジスタである。
次に、本実施形態におけるゲートドライバについて詳しく説明する。本実施形態では、ゲートドライバを構成するトランジスタはすべてNチャネル型の薄膜トランジスタである。
<2.1 ゲートドライバの基本構成>
図3は、本実施形態におけるゲートドライバの基本構成を説明するための回路図であり、ゲートドライバのうちn番目のゲートバスラインGLnを駆動する部分の構成を示している(ここではnは奇数とする)。表示部500におけるゲートバスラインGL1〜GLNの本数Nを偶数とすると、第1および第2ゲートドライバ410,420のそれぞれは、互いに縦続接続されてN/2段のシフトレジスタを構成するN/2個の双安定回路を備えている。図3に示すように、ゲートドライバのうちn番目のゲートバスラインGLnを駆動する部分は、第1ゲートドライバ410に含まれるシフトレジスタの(n+1)/2段目の双安定回路41bs、活性化スイッチング素子としてのトランジスタ(以下「活性化トランジスタ」という)T01、および、非活性化スイッチング素子としてのトランジスタ(以下「非活性化トランジスタ」という)T02と、第2ゲートドライバ420に含まれる非活性化補助スイッチング素子としてのトランジスタ(以下「非活性化補助トランジスタ」という)T03とを含んでいる。
図3は、本実施形態におけるゲートドライバの基本構成を説明するための回路図であり、ゲートドライバのうちn番目のゲートバスラインGLnを駆動する部分の構成を示している(ここではnは奇数とする)。表示部500におけるゲートバスラインGL1〜GLNの本数Nを偶数とすると、第1および第2ゲートドライバ410,420のそれぞれは、互いに縦続接続されてN/2段のシフトレジスタを構成するN/2個の双安定回路を備えている。図3に示すように、ゲートドライバのうちn番目のゲートバスラインGLnを駆動する部分は、第1ゲートドライバ410に含まれるシフトレジスタの(n+1)/2段目の双安定回路41bs、活性化スイッチング素子としてのトランジスタ(以下「活性化トランジスタ」という)T01、および、非活性化スイッチング素子としてのトランジスタ(以下「非活性化トランジスタ」という)T02と、第2ゲートドライバ420に含まれる非活性化補助スイッチング素子としてのトランジスタ(以下「非活性化補助トランジスタ」という)T03とを含んでいる。
上記シフトレジスタにおける各双安定回路は、RSフリップフロップであり、図3に示す双安定回路41bsでは、そのセット端子Sに前段の双安定回路の出力信号Qが入力され、そのリセット端子Rに後段の双安定回路の出力信号Qが入力され、そのクロック端子CLKに第1、第3、および第5ゲートクロック信号のいずれかが入力される(詳細は後述)。活性化トランジスタT01は、ゲート端子を双安定回路41bsの出力端子に接続され、ドレイン端子を第1高圧電源ラインVDD1に接続され、ソース端子を非活性化トランジスタT02のドレイン端子に接続されている。非活性化トランジスタT02は、ゲート端子を双安定回路41bsのリセット端子Rに接続され、ソース端子を低圧電源ラインVSSに接続されている。活性化トランジスタT01のソース端子と非活性化トランジスタT02のドレイン端子との接続点(G)は、駆動対象のn番目のゲートバスラインGLnの一端に接続されている。一方、第2ゲートドライバ420に含まれる非活性化補助トランジスタT03は、ゲート端子を第2ゲートドライバ420における他の所定の双安定回路の出力端子に接続され、ドレイン端子を駆動対象のn番目のゲートバスラインGLnの他端に接続され、ソース端子を低圧電源ラインVSSに接続されている。なお、第1高圧電源ラインVDD1は、選択状態にするゲートバスラインSLiに印加すべき固定電圧(以下「選択電圧」といい、これも記号“VDD1”で示すものとする)を供給するためにゲートドライバ内に配設される第1電源ラインに相当し、低圧電源ラインVSSは、非選択状態にするゲートバスラインSLiに印加すべき固定電圧(以下「非選択電圧」といい、これも記号“VSS”で示すものとする)を供給するためにゲートドライバ内に配設される第2電源ラインに相当する。また、ゲートバスラインGLiは配線抵抗および配線容量を含むので、図3ではこれをゲート負荷6として示している(後述の図10においても同様)。
上記のような構成を有するゲートドライバでは、各双安定回路のクロック端子CLKに与えられるゲートクロック信号(第1から第6ゲートクロック信号GCK1〜GCK6のいずれか)に基づいて動作し、表示部500における奇数番目のゲートバスラインGLnを選択状態とすべき間は、第1ゲートドライバ410において、そのゲートバスラインGLnに対応する双安定回路41bsの出力信号Qがアクティブ(本実施形態ではハイレベル(Hレベル))であって活性化トランジスタT01がオン状態である。したがって、この間、選択電圧VDD1が活性化トランジスタT01を介してそのゲートバスラインGLnに印加される。そのゲートバスラインGLnを非選択状態とすべきときには、それに対応する双安定回路41bsのリセット端子Rに与えられる信号(後段の双安定回路の出力信号)がHレベルとなって非活性化トランジスタT02がオン状態となるので、非選択電圧VSSが非活性化トランジスタT02介してゲートバスラインGLnに印加される。このとき、第2ゲートドライバ420において、そのゲートバスラインGLnに対応する非活性化補助トランジスタT03のゲート端子(R2)に他の所定の双安定回路の出力信号であるHレベルの信号が与えられ、非活性化補助トランジスタT03もオン状態となり、非選択電圧VSSが非活性化補助トランジスタT03を介してもゲートバスラインGLnに印加される(詳細は後述)。したがって、ゲートバスラインGLnにおける電荷(配線容量に蓄積された電荷)は、そのゲートバスラインGLnを非選択状態とすべきときに、そのゲートバスラインGLnの一端側および他端側の双方から放電される。
なお、図3に示す第1ゲートドライバ410の構成要素(双安定回路41bs、活性化トランジスタT01、および非活性トランジスタT02)からなる回路を「第1ゲートドライバ側の単位主回路41m」と呼び、図3に示す第2ゲートドライバ420の構成要素(非活性化補助トランジスタT03)からなる回路を「第2ゲートドライバ側の単位副回路42s」と呼ぶものとすると、本実施形態におけるゲートドライバのうち偶数番目のゲートバスラインGLn+1(nは奇数であるものとする)を駆動する部分(不図示)は、第1ゲートドライバ側の単位主回路41mと第2ゲートドライバ側の単位副回路42sとを入れ替えた構成となる。すなわち、当該ゲートバスラインGLn+1を駆動する部分は、第1ゲートドライバ側の単位主回路41mと同様の構成であって当該ゲートバスラインGLn+1の第2ゲートドライバ側端部(他端)に接続された回路(以下「第2ゲートドライバ側の単位主回路42m」という)、および、第2ゲートドライバ側の単位副回路42sと同様の構成であって当該ゲートバスラインGLn+1の第1ゲートドライバ側端部(一端)に接続された回路(以下「第1ゲートドライバ側の単位副回路41s」という)から構成される。なお以下では、第1ゲートドライバ側の単位主回路41mおよび単位副回路41sをそれぞれ、単に「単位主回路41m」および「単位副回路41s」ともいい、第2ゲートドライバ側の単位主回路42mおよび単位副回路42sをそれぞれ、単に「単位主回路42m」および「単位副回路42s」ともいう。
<2.2 ゲートドライバの全体構成>
図4は、本実施形態におけるゲートドライバの全体構成を示す回路図である。図4に示すように第1ゲートドライバ410は、表示部500における奇数番目のゲートバスラインGL1,GL3,…,GLn,…,に1対1に対応する複数の単位主回路41mを含むとともに(nは奇数)、表示部500における偶数番目のゲートバスラインGL2,GL4,…,GLn+1,…,に1対1に対応する複数の単位副回路41sを含む。各単位主回路41mの駆動用出力端子G(活性化トランジスタT01と非活性化トランジスタT02との接続点に相当(図3参照))は、対応するゲートバスラインGLi1(i1は奇数)に接続されており、当該駆動用出力端子Gから当該対応するゲートバスラインGLi1に走査信号G(i1)が印加される(i1=1,3,…,n−2,n,n+2,…)。
図4は、本実施形態におけるゲートドライバの全体構成を示す回路図である。図4に示すように第1ゲートドライバ410は、表示部500における奇数番目のゲートバスラインGL1,GL3,…,GLn,…,に1対1に対応する複数の単位主回路41mを含むとともに(nは奇数)、表示部500における偶数番目のゲートバスラインGL2,GL4,…,GLn+1,…,に1対1に対応する複数の単位副回路41sを含む。各単位主回路41mの駆動用出力端子G(活性化トランジスタT01と非活性化トランジスタT02との接続点に相当(図3参照))は、対応するゲートバスラインGLi1(i1は奇数)に接続されており、当該駆動用出力端子Gから当該対応するゲートバスラインGLi1に走査信号G(i1)が印加される(i1=1,3,…,n−2,n,n+2,…)。
上記複数の単位主回路41mのそれぞれは活性化トランジスタT01および非活性化トランジスタT02を含む双安定回路として機能し(図3参照)、上記複数の単位主回路41mは図4に示すように縦続接続されてシフトレジスタを構成する。すなわち、各単位主回路41mについては、そのセット端子Sに前段の単位主回路41mの出力信号Qが入力され、そのリセット端子Rに後段の単位主回路41mの出力信号Qが入力され、第1高圧電源端子VDD1には内部の活性化トランジスタT01のドレイン端子に与えるべき選択電圧VDD1が供給され(図3参照)、第2高圧電源端子VDD2には内部の双安定回路41bsのための第2高圧電源電圧(これも記号“VDD2”で示す)が供給され、低圧電源端子VSSには内部の双安定回路41bsのための低圧電源電圧(これも記号“VSS”で示す)として既述の非選択電圧VSSに等しい電圧が供給される(図3参照)。また、このように縦続接続された複数の単位主回路41mには、6相クロック信号を構成する第1から第6ゲートクロック信号GCK1〜GCK6のうち第1、第3、および第5ゲートクロック信号GCK1,GCK3,GCK5が循環的に対応し、各単位主回路41mのクロック端子CLKに、対応するゲートクロック信号GCKk(kは1,3,5のいずれか)が入力される(図4参照)。ただし、例えばデューティ比50%の6相クロック信号における第1、第3、および第5ゲートクロック信号GCK1,GCK3,GCK5で上記複数の単位主回路41mをシフトレジスタとして動作させるためには、ダミーの単位主回路41mが上記複数の単位主回路41mの先頭に1段、後尾に2段それぞれ必要であり(図4参照)、これらダミーの単位主回路を含めた複数の単位主回路の先頭の段におけるセット端子Sに、各フレーム期間の開始時点で所定期間だけHレベルとなる第1ゲートスタートパルス信号GSP1が入力される。
図4に示すように第2ゲートドライバ420は、表示部500における偶数番目のゲートバスラインGL2,GL4,…,GLn+1,…,に1対1に対応する複数の単位主回路42mを含むとともに、表示部500における奇数番目のゲートバスラインGL1,GL3,…,GLn,…,に1対1に対応する複数の単位副回路42sを含む。各単位主回路42mの駆動用出力端子G(活性化トランジスタT01と非活性化トランジスタT02との接続点に相当(図3参照))は、対応するゲートバスラインGLi2(i2は偶数)に接続されており、当該駆動用出力端子Gから当該対応するゲートバスラインGLi2に走査信号G(i2)が印加される(i2=2,4,…,n−1,n+1,…)。
上記複数の単位主回路42mのそれぞれは活性化トランジスタT01および非活性化トランジスタT02を含む双安定回路として機能し(図3参照)、上記複数の単位主回路42mは図4に示すように縦続接続されてシフトレジスタを構成する。すなわち、これらの複数の単位主回路42mは、第1ゲートドライバ410における上記複数の単位主回路41mと同様の形態で接続され、第1高圧電源端子VDD1には内部の活性化トランジスタT01のドレイン端子に与えるべき選択電圧VDD1が供給され(図3参照)、第2高圧電源端子VDD2には内部の双安定回路41bsのための第2高圧電源電圧VDD2が供給され、低圧電源端子VSSには内部の双安定回路41bsのための低圧電源電圧VSSとして既述の非選択電圧VSSに等しい電圧が供給される(図3参照)。また、このように縦続接続された複数の単位主回路42mには、6相クロック信号を構成する第1から第6ゲートクロック信号GCK1〜GCK6のうち第2、第4、および第6ゲートクロック信号GCK2,GCK4,GCK6が循環的に対応し、各単位主回路42mのクロック端子CLKに、対応するゲートクロック信号GCKk(kは2,4,6のいずれか)が入力される(図4参照)。ただし、例えばデューティ比50%の6相クロック信号における第2、第4、および第6ゲートクロック信号GCK2,GCK4,GCK6で上記複数の単位主回路42mをシフトレジスタとして動作させるためには、ダミーの単位主回路42mが上記複数の単位主回路42mの先頭に1段、後尾に1段それぞれ必要であり(図4参照)、これらダミーの単位主回路を含めた複数の単位主回路の先頭の段におけるセット端子Sに、各フレーム期間の開始時点で所定期間だけHレベルとなる第2ゲートスタートパルス信号GSP2が入力される。
第1ゲートドライバ410における各単位副回路41sは、非活性化補助トランジスタT03を含み、この非活性化補助トランジスタT03は、ゲート端子を、対応するゲートバスラインGLi2(i2は偶数:i2=2,3,…,n+1,…)の後続のゲートバスラインGLi2+1に対応する単位主回路41mの後段の単位主回路41mの出力端子(内部の双安定回路41bsの出力端子)Qに接続され、ドレイン端子を、対応するゲートバスラインGLi2に接続され、ソース端子を、既述の非選択電圧VSSを供給するための第2電源ラインとしての低圧電源ラインVSSに接続されている。
第2ゲートドライバ420における各単位副回路42sも、非活性化補助トランジスタT03を含み、この非活性化補助トランジスタT03は、ゲート端子を、対応するゲートバスラインGLi1(i1は奇数:i1=1,3,…,n,…)の後続のゲートバスラインGLi1+1に対応する単位主回路42mの後段の単位主回路42mの出力端子(内部の双安定回路41bsの出力端子)Qに接続され、ドレイン端子を、対応するゲートバスラインGLi1に接続され、ソース端子を、既述の非選択電圧VSSを供給するための低圧電源ラインVSSに接続されている。
上記のように構成されたゲートドライバでは、第1ゲートドライバ410内の上記複数の単位主回路41mから構成されるシフトレジスタは、各フレーム期間において第1ゲートスタートパルス信号GSP1のパルスを順次転送し、これに応じてアクティブな走査信号(Hレベルの信号)を表示部500の奇数番目のゲートバスラインGL1,GL3,GL5,…に順次に印加する。また、第2ゲートドライバ420内の上記複数の単位主回路42mから構成されるシフトレジスタは、各フレーム期間において第2ゲートスタートパルス信号GSP2のパルスを順次転送し、これに応じてアクティブな走査信号(Hレベルの信号)を表示部500の偶数番目のゲートバスラインGL2,GL4,GL6,…に順次に印加する。これにより、表示部500におけるゲートバスラインGL1〜GLMは、各フレーム期間において所定期間ずつ(1水平期間ずつ)順次に選択状態となる。その結果、各ゲートバスラインGLi(i=1〜N)は、その選択状態において、Hレベルとなって(当該ゲートバスラインの配線容量に)電荷が蓄積された状態となる。
また第1ゲートドライバ410では、その内部のシフトレジスタによる第1ゲートスタートパルス信号GSP1のパルスの順次的な転送に応じて、表示部500の偶数番目のゲートバスラインGL2,GL4,GL6,…にそれぞれ接続された複数の単位副回路41sを構成する非活性化補助トランジスタ(図3に示すトランジスタT03に相当)が順次にオン状態となる。これより、表示部500における偶数番目の各ゲートバスラインGLi2(i2=2,4,6,…)を非選択状とすべきときには、当該ゲートバスラインGLi2の第2ゲートドライバ420側の端部が、対応する単位主回路42m内の非活性化トランジスタ(図3に示すトランジスタT02に相当)を介して低圧電源ラインVSSに接続されるだけでなく、当該ゲートバスラインGLi2の第1ゲートドライバ410側の端部が、対応する単位副回路41s内の非活性化補助トランジスタを介して低圧電源ラインVSSに接続される。その結果、当該ゲートバスラインGLi2(の配線容量)に蓄積されていた電荷が、その両端から放電される。
さらに第2ゲートドライバ420では、その内部のシフトレジスタによる第2ゲートスタートパルス信号GSP2のパルスの順次的な転送に応じて、表示部500の奇数番目のゲートバスラインGL1,GL3,GL5,…にそれぞれ接続された複数の単位副回路42sを構成する非活性化補助トランジスタ(図3に示すトランジスタT03に相当)が順次にオン状態となる。これより、表示部500における奇数番目の各ゲートバスラインGLi1(i1=1,3,5,…)を非選択状とすべきときには、当該ゲートバスラインGLi1の第1ゲートドライバ410側の端部が、対応する単位主回路41m内の非活性化トランジスタ(図3に示すトランジスタT02に相当)を介して低圧電源ラインVSSに接続されるだけでなく、その第2ゲートドライバ420側の端部が、対応する単位副回路42s内の非活性化補助トランジスタを介して低圧電源ラインVSSに接続される。その結果、当該ゲートバスラインGLi1(の配線容量)に蓄積されていた電荷が、その両端から放電される。
上記のように構成されたゲートドライバによれば、第1ゲートドライバ410内の各単位副回路41sの非活性化補助トランジスタ(T03)のゲート端子に入力される信号は、第1ゲートドライバ410内のいずれかの単位主回路41m(に含まれる双安定回路41bs)により生成される。このため、第1ゲートドライバ410内の各単位副回路41sの非活性化補助トランジスタの制御には、第2ゲートドライバ420内で生成される信号を必要としない。同様の理由で、第2ゲートドライバ420内の各単位副回路42sの非活性化補助トランジスタの制御には、第1ゲートドライバ410内で生成される信号を必要としない。
<2.3 ゲートドライバの詳細構成>
図5は、本実施形態におけるゲートドライバの詳細構成例を説明するための回路図であり、n番目のゲートバスラインGLnに対応する単位主回路41mおよび単位副回路42s、ならびに、n+1番目のゲートバスラインGLn+1に対応する単位主回路42mおよび単位副回路41sの詳細構成の一例を示している(nは奇数)。表示部500における他のゲートバスラインGLi,GLi+1(i=1,3,5,…,n−2,n+2,…)に対応する単位主回路41m,42mおよび単位副回路41s,42sは、図5に示す構成と同様の構成を有しているので、詳しい説明を省略する。なお以下では、奇数番目のゲートバスラインGLi1に対応する単位主回路41mおよび単位副回路42sを他の単位主回路41mおよび他の単位副回路42sと区別する場合に参照符号“41m”,“42s”に代えて参照符号“41m(i1)”,“42s(i1)”をそれぞれ使用し(i1は1≦i1≦Nなる奇数)、偶数番目のゲートバスラインGLi2に対応する単位主回路42mおよび単位副回路41sを他の単位主回路42mおよび他の単位副回路41sと区別する場合に参照符号“42m”,“41s”に代えて参照符号“42m(i2)”,“41s(i2)”をそれぞれ使用するものとする(i2は1≦i2≦Nなる偶数)。
図5は、本実施形態におけるゲートドライバの詳細構成例を説明するための回路図であり、n番目のゲートバスラインGLnに対応する単位主回路41mおよび単位副回路42s、ならびに、n+1番目のゲートバスラインGLn+1に対応する単位主回路42mおよび単位副回路41sの詳細構成の一例を示している(nは奇数)。表示部500における他のゲートバスラインGLi,GLi+1(i=1,3,5,…,n−2,n+2,…)に対応する単位主回路41m,42mおよび単位副回路41s,42sは、図5に示す構成と同様の構成を有しているので、詳しい説明を省略する。なお以下では、奇数番目のゲートバスラインGLi1に対応する単位主回路41mおよび単位副回路42sを他の単位主回路41mおよび他の単位副回路42sと区別する場合に参照符号“41m”,“42s”に代えて参照符号“41m(i1)”,“42s(i1)”をそれぞれ使用し(i1は1≦i1≦Nなる奇数)、偶数番目のゲートバスラインGLi2に対応する単位主回路42mおよび単位副回路41sを他の単位主回路42mおよび他の単位副回路41sと区別する場合に参照符号“42m”,“41s”に代えて参照符号“42m(i2)”,“41s(i2)”をそれぞれ使用するものとする(i2は1≦i2≦Nなる偶数)。
図4および図5に示す構成例では、第1ゲートドライバ410において、n番目のゲートバスラインGLnに対応する単位主回路41m(n)は、トランジスタM1,M2,M3,M4B,M5,M6,M8,M9,M10,M10B,M12,M12B,M13L,13B,M14,M14BおよびキャパシタC1が図5に示すように接続されることにより実現され、そのセット端子Sには前段の単位主回路41m(n−2)の出力信号Q(n−2)が入力され、そのリセット端子Rには後段の単位主回路41m(n+2)の出力信号Q(n+2)が入力され、そのクロック端子CLKにはゲートクロック信号GCKk1が入力される(k1は1,3,5のいずれかであり、ここではk1=1とする)。トランジスタM10は、図3に示す活性化トランジスタT01に相当し、トランジスタM13Lは、図3に示す非活性化トランジスタT02に相当し、トランジスタM10とトランジスタM13Lとの接続点(G)からn番目のゲートバスラインGLnに走査信号G(n)が印加される。なお、各単位主回路41mのSP端子には第1ゲートスタートパルス信号GSP1が入力され、クリア端子CLRにはシフトレジスタを初期化するためのクリア信号が入力されるが、これらについては、役割や動作が当業者には明らかである一方で本実施形態と直接的には関係しないので、詳しい説明を省略する。
また第2ゲートドライバ420において、n番目のゲートバスラインGLnに対応する単位副回路42s(n)はトランジスタM13Rを用いて実現され、このトランジスタM13Rは、ゲート端子をn+3番目のゲートバスラインGLn+3に対応する単位主回路42m(n+3)の出力端子Q(出力信号Q(n+3)が出力される端子)に接続され、ドレイン端子をn番目のゲートバスラインGLnに接続され、ソース端子を低圧電源ラインVSSに接続されている。トランジスタM13Rは、図3に示す非活性化補助トランジスタT03に相当する。
第2ゲートドライバ420において、n+1番目のゲートバスラインGLn+1に対応する単位主回路42m(n+1)も、図5に示すように、n番目のゲートバスラインGLnに対応する上記の単位主回路41m(n)と同様の構成により実現される。また、第1ゲートドライバ410において、n+1番目のゲートバスラインGLn+1に対応する単位副回路41s(n+1)も、図5に示すように、n番目のゲートバスラインGLnに対応する上記の単位副回路42s(n)と同様の構成により実現される。ただし、n+1番目のゲートバスラインGLn+1に対応する単位主回路42m(n+1)からは当該ゲートバスラインGLn+1に走査信号G(n+1)が印加され、n+1番目のゲートバスラインGLn+1に対応する単位副回路41s(n+1)におけるトランジスタM13Rは、ゲート端子をn+4番目のゲートバスラインGLn+4に対応する単位主回路41m(n+4)の出力端子Q(出力信号Q(n+4)が出力される端子)に接続されている。なお、単位主回路42m(n+1)では、そのセット端子Sには前段の単位主回路42m(n−1)の出力信号Q(n−1)が入力され、そのリセット端子Rには後段の単位主回路42m(n+3)の出力信号Q(n+3)が入力され、そのクロック端子CLKにはゲートクロック信号GCKk2が入力される(k2は2,4,6のいずれかであり、ここではk2=2とする)。なお、本実施形態における単位主回路41m,42mの構成は、図5に示す構成に限定されるものではなく、他の構成のRSフリップフロップを含む単位主回路41m,42を使用してもよい。
<2.4 ゲートドライバの動作>
次に、本実施形態において図4および図5に示すように構成されたゲートドライバの動作を説明する。図6は、この構成例によるゲートドライバの動作を説明するための信号波形図である。ここでは、図6に示すようなデューティ比が50%の第1から第6ゲートクロック信号GCK1〜GCK6からなる6相クロック信号が表示制御回路200で生成されるものとする。図4に示すように、この6相クロック信号のうち、第1,第3,および第5ゲートクロック信号GCK1,GCK3,GCK5は第1ゲートドライバ410におけるシフトレジスタに供給され、第2,第4,および第6ゲートクロック信号GCK2,GCK4,GCK6は第2ゲートドライバ420におけるシフトレジスタに供給される。図4に示すように、第1ゲートドライバ410のシフトレジスタを構成する単位主回路41mのうちn番目のゲートバスラインGLnに対応する単位主回路41m(n)には、そのクロック端子CLKに第1ゲートクロック信号GCK1が与えられ、第2ゲートドライバ420のシフトレジスタを構成する単位主回路42mのうちn+1番目のゲートバスラインGLn+1に対応する単位主回路42m(n+1)には、そのクロック端子CLKに第2ゲートクロック信号GCK2が与えられるものとする。
次に、本実施形態において図4および図5に示すように構成されたゲートドライバの動作を説明する。図6は、この構成例によるゲートドライバの動作を説明するための信号波形図である。ここでは、図6に示すようなデューティ比が50%の第1から第6ゲートクロック信号GCK1〜GCK6からなる6相クロック信号が表示制御回路200で生成されるものとする。図4に示すように、この6相クロック信号のうち、第1,第3,および第5ゲートクロック信号GCK1,GCK3,GCK5は第1ゲートドライバ410におけるシフトレジスタに供給され、第2,第4,および第6ゲートクロック信号GCK2,GCK4,GCK6は第2ゲートドライバ420におけるシフトレジスタに供給される。図4に示すように、第1ゲートドライバ410のシフトレジスタを構成する単位主回路41mのうちn番目のゲートバスラインGLnに対応する単位主回路41m(n)には、そのクロック端子CLKに第1ゲートクロック信号GCK1が与えられ、第2ゲートドライバ420のシフトレジスタを構成する単位主回路42mのうちn+1番目のゲートバスラインGLn+1に対応する単位主回路42m(n+1)には、そのクロック端子CLKに第2ゲートクロック信号GCK2が与えられるものとする。
各単位主回路41m,42mのCLR端子には、初期化信号として、表示装置の起動時に所定期間だけHレベルとなる信号が与えられ、第1ゲートドライバ410の各単位主回路41mのSP端子には第1ゲートスタートパルス信号GSP1が、第2ゲートドライバ420の各単位主回路42mのSP端子には第2ゲートスタートパルス信号GSP2がそれぞれ与えられ、第1および第2ゲートスタートパルス信号GSP1,GSP2のそれぞれは、各フレーム期間の開始時に所定期間だけHレベルとなる。これにより、各フレーム期間の開始時点後に第1ゲートスタートパルス信号GSP1がLレベルになった時点において、各単位主回路41mにおける電荷保持ノードとしての第1ノードNAはローレベル(Lレベル)となっており、安定化ノードとしての第2ノードNBはハイレベル(Hレベル)となっている。また、各フレーム期間の開始時点後に第2ゲートスタートパルス信号GSP2がLレベルになった時点において、各単位主回路42mにおける電荷保持ノードとしての第1ノードNAはLレベルとなっており、安定化ノードとしての第2ノードNBはHレベルとなっている。
いま、n番目のゲートバスラインGLnに対応する単位主回路41m(n)に着目し、第1ノードNAがLレベルで第2ノードNBがHレベルである状態の単位主回路41m(n)のセット端子Sに、前段の単位主回路41m(n−2)の出力信号Q(n−2)のパルスが入力された場合の動作を考える。
図6に示すように、着目する単位主回路41m(n)のセット端子Sに入力されている前段の単位主回路41m(n−2)の出力信号Q(n−2)が、時刻t1にLレベルからHレベルに変化することにより、トランジスタM1がオン状態となってキャパシタC1が充電される。これにより、第1ノードNAの電位がHレベルとなることによって、トランジスタM10およびM10Bがオン状態となる。トランジスタM10がオン状態となることによって、第1高圧電源ラインVDD1により供給される選択電圧VDD1が駆動用出力端子Gから走査信号G(n)としてゲートバスラインGLnに出力される。また、トランジスタM10Bがオン状態となることによって、クロック端子CLKから入力されている第1ゲートクロック信号GCK1が出力端子Qから出力信号Q(n)として出力される。第1ゲートクロック信号GCK1は、時刻t2でLレベルからHレベルに変化し、これにより、キャパシタC1を介して第1ノードNAの電位が押し上げられてHレベルよりも高い電位となる。その結果、トランジスタM10が完全にオン状態となり、ゲートバスラインGLnに出力される走査信号G(n)の電圧が完全にHレベルとなる。
その後、時刻t3において、単位主回路41m(n)のリセット端子Rに入力されている信号、すなわち後段の単位主回路41m(n+2)の出力信号Q(n+2)がLレベルからHレベルに変化する。しかし、この時刻t2では、トランジスタM6がオン状態であって第2ノードNBの電位はLレベルであることにより、トランジスタM20はオフ状態である。このため、第1ノードNAの電位や、出力信号Q(n)、走査信号G(n)は変化しない。その後、時刻t4において、クロック端子CLKから入力されている第1ゲートクロック信号GCK1がHレベルからLレベルに変化し、これにより第1ノードNAの電位が低下し、トランジスタM6がオン状態からオフ状態に向かって変化する。その結果、第2ノードNBの電位が上昇し、トランジスタM20がオフ状態からオン状態に向かって変化することにより、トランジスタM9がオフ状態からオン状態に向かって変化し、第1ノードNAの電位が更に低下する。このようにして第1ノードNAの電位が完全にLレベルになり、これによりトランジスタM13Lが完全にオン状態となる。
このようにして、リセット端子Rに入力される後段の出力信号Q(n+2)をトランジスタM13Lのゲート端子に直接に与えるのではなくトランジスタM20を介して与えることにより、トランジスタM13Lがオフ状態からオン状態に変化するタイミングが調整される。これは、単位主回路41m(n)内の非活性化スイッチング素子としてのトランジスタM13Lと単位副回路42s(n)内の非活性化補助スイッチング素子としてのトランジスタM13Rとを同時(時刻t4)にオン状態に変化させるためである。すなわちトランジスタM20は、トランジスタM5,M6,M10BおよびキャパシタC1と共に、非活性化スイッチング素子としてのトランジスタM13Lがオン状態となるタイミングを調整するタイミング調整回路として機能する。このタイミング調整回路は、クロック端子CLKに入力されるゲートクロック信号GCK1とリセット端子Rに入力される後段の出力信号Q(n+2)とに基づき(図6参照)、同一の走査信号線GLnの一端と他端にそれぞれ接続されるトランジスタM13LとトランジスタM13Rとが同時にオン状態となるようにトランジスタM13Lの制御信号を生成する。なお同様に、単位主回路42m(n+1)においても、トランジスタM20は、トランジスタM5,M6,M10BおよびキャパシタC1と共に、同一の走査信号線GLn+1の一端と他端にそれぞれ接続されるトランジスタM13LとトランジスタM13Rとが同時にオン状態となるようにトランジスタM13Lの制御信号を生成するタイミング調整回路として機能する。
上記動作により、時刻t4において、選択電圧としての第1高圧電源電圧VDD1(固定電圧)がトランジスタM10を介してゲートバスラインGLnに走査信号G(n)として出力される状態から、非選択電圧としての低圧電源電圧VSS(固定電圧)がトランジスタM13Lを介してゲートバスラインGLnに走査信号G(n)として出力される状態へと切り替わる。すなわち、時刻t4において、n番目のゲートバスラインGLnの第1ゲートドライバ410側の端部がトランジスタM13Lを介して接地される(低圧電源ラインVSSに接続される)。
一方、第2ゲートドライバ420では、時刻t4において、n番目のゲートバスラインGLnに対応する単位副回路42s(n)のトランジスタM13Rのゲート端子に入力されている信号、すなわちn+3番目のゲートバスラインGLn+3に対応する単位主回路42m(n+3)の出力信号Q(n+3)がLレベルからHレベルに変化する。これにより、n番目のゲートバスラインGLnの第2ゲートドライバ420側の端部が、トランジスタM13Rを介して接地される(低圧電源ラインVSSに接続される)。
このようにして、単位主回路41m(n)内のトランジスタM10がオン状態のときにゲートバスラインGLnに選択電圧VDD1が出力されることにより、当該ゲートバスラインGLnが選択状態となって当該ゲートバスラインGLn(の配線容量)に電荷が蓄積される。当該蓄積された電荷は、時刻t4に単位主回路41m(n)内のトランジスタM13Lおよび単位副回路42s(n)内のトランジスタM13Rの双方がオン状態となることで、当該ゲートバスラインGLnの両端から放電され、当該ゲートバスラインGLnが非選択状態となる(後述の図10参照)。
n+1番目のゲートバスラインGLn+1に対応する単位主回路42m(n+1)および単位副回路41s(n+1)も、それぞれ、n番目のゲートバスラインGLnに対応する単位主回路41m(n)および単位副回路42s(n)の上記動作と同様の動作を行う。これにより、単位主回路42m(n+1)のクロック端子CLKに入力される第2ゲートクロック信号GCK2に応じたタイミングで、選択電圧としての第1高圧電源電圧VDD1(固定電圧)がトランジスタM10を介してn+1番目のゲートバスラインGLn+1に走査信号G(n+1)として出力され、その結果、当該ゲートバスラインGLn+1が選択状態となって当該ゲートバスラインGLn+1(の配線容量)に電荷が蓄積される。当該蓄積された電荷は、その後、単位主回路42m(n+1)内のトランジスタM13Lおよび単位副回路41s(n+1)内のトランジスタM13Rの双方がオン状態となることで、当該ゲートバスラインGLn+1の両端から放電され、当該ゲートバスラインGLn+1が非選択状態となる。
<3.作用および効果>
図7は、第1から第6ゲートクロック信号からなる6相クロック信号により動作する従来のゲートドライバにおける走査信号G(n)の出力部の構成例を示す回路図である。この構成例の出力部は、出力スイッチング素子としてのトランジスタM10とブースト容量としてのキャパシタC1を含む。トランジスタM10は、ゲート端子をノードNA(図5に示す単位主回路41m,42mにおける第1ノードNAと等価なノード)に接続され、ドレイン端子をクロック端子CLKに接続され、ソース端子を出力端子Qに接続されており、キャパシタC1は、一端をトランジスタM10のゲート端子に接続され、他端をトランジスタM10のソース端子に接続されている。クロック端子CLKにはゲートクロック信号GCKk(nが奇数の場合にはkは1,3,5のいずれかであり、nが偶数の場合にはkは2,4,6のいずれかである)が入力され、リセット信号Resetとしては後段の単位主回路の出力信号Q(n+2)が入力される。なお図7に示す構成では、HレベルとLレベルの間で変化するゲートクロック信号GCKkが走査信号G(n)として出力されることから、以下では、図7に示す構成を「ACバッファ方式」と呼ぶものとする。
図7は、第1から第6ゲートクロック信号からなる6相クロック信号により動作する従来のゲートドライバにおける走査信号G(n)の出力部の構成例を示す回路図である。この構成例の出力部は、出力スイッチング素子としてのトランジスタM10とブースト容量としてのキャパシタC1を含む。トランジスタM10は、ゲート端子をノードNA(図5に示す単位主回路41m,42mにおける第1ノードNAと等価なノード)に接続され、ドレイン端子をクロック端子CLKに接続され、ソース端子を出力端子Qに接続されており、キャパシタC1は、一端をトランジスタM10のゲート端子に接続され、他端をトランジスタM10のソース端子に接続されている。クロック端子CLKにはゲートクロック信号GCKk(nが奇数の場合にはkは1,3,5のいずれかであり、nが偶数の場合にはkは2,4,6のいずれかである)が入力され、リセット信号Resetとしては後段の単位主回路の出力信号Q(n+2)が入力される。なお図7に示す構成では、HレベルとLレベルの間で変化するゲートクロック信号GCKkが走査信号G(n)として出力されることから、以下では、図7に示す構成を「ACバッファ方式」と呼ぶものとする。
一般にゲートドライバでは、その内部のシフトレジスタにおける複数段(1つの段は本実施形態における単位主回路41m,42mに相当)に同一のゲートクロック信号GCKkが供給される。図7に示すようなACバッファ方式が採用された従来のゲートドライバでは、図8に示すように、このゲートクロック信号GCKkによる選択状態のゲートバスラインの充放電が、当該ゲートバスラインに対応する段の出力スイッチング素子としてのトランジスタM10を介して行われるだけでなく、非選択状態のゲートバスラインに対応する段の出力スイッチング素子としてのトランジスタM10のチャネル容量の半分程度についても、このゲートクロック信号GCKkにより充放電が行われる(図8では、このゲートクロック信号GCKkによる充放電に関わる部分が太線および斜線のハッチングで示されている)。このようなACバッファ方式が採用されたゲートドライバにおいて消費電力を低減するために、クロック信号の相数を増やすことにより同一のゲートクロック信号GCKkが供給される段数(出力スイッチング素子の個数)を減らすことが考えられる。しかし、相数を増やすとゲートクロック信号を供給するための信号線の本数が増えて、ゲートドライバモノリシックパネル(GDMパネル)の額縁領域が増大する。
図9は、図5に示すゲートドライバのうち単位主回路41m(nが奇数のとき)または単位主回路42m(nが偶数のとき)の出力信号Q(n)および走査信号G(n)の出力部の構成を示す回路図である。図9に示すように出力信号Q(n)の出力部は、出力スイッチング素子としてのトランジスタM10Bとブースト容量としてのキャパシタC1を含む。トランジスタM10Bは、ゲート端子を第1ノードNAに接続され、ドレイン端子をクロック端子CLKに接続され、ソース端子を出力端子Qに接続されており、キャパシタC1は、一端をトランジスタM10Bのゲート端子に接続され、他端をトランジスタM10Bのソース端子に接続されている。また、走査信号G(n)の出力部は、活性化スイッチング素子としてのトランジスタM10と非活性化スイッチング素子としてのトランジスタM13Lとを含んでいる。トランジスタM10は、ゲート端子を第1ノードNAに接続され、ドレイン端子を第1高圧電源ラインVDD1に接続され、ソース端子を駆動用出力端子G(ゲートバスラインGLn)に接続されており、トランジスタM13Lは、ゲート端子をリセット信号Resetの信号線に接続され(図5の構成ではトランジスタM20を介してリセット端子Rに接続されている)、ドレイン端子を駆動用出力端子G(ゲートバスラインGLn)に接続され、ソース端子を低圧電源ラインVSSに接続されている。クロック端子CLKにはゲートクロック信号GCKk(nが奇数の場合にはkは1,3,5のいずれかであり、nが偶数の場合にはkは2,4,6のいずれかである)が入力され、リセット信号Resetとしては後段の単位主回路の出力信号Q(n+2)が入力される。なお図9に示す構成では、走査信号G(n)として出力される電圧は、固定電圧である第1高圧電源電圧VDD1と固定電圧である低圧電源電圧VSSとの間で切り替えられることから、以下では、図9に示す構成を「DCバッファ方式」と呼ぶものとする。
図9に示すようなDCバッファ方式が採用された本実施形態におけるゲートドライバでは、図7に示したACバッファ方式の構成とは異なり、ゲートバスラインGLnに接続されたスイッチング素子としてのトランジスタM10およびM13Lには、ゲートクロック信号GCKkではなく、固定電圧である第1高圧電源電圧(選択電圧)VDD1および低圧電源電圧(非選択電圧)VSSがそれぞれ与えられ、これらの電圧VDD1,VSSにより選択状態のゲートバスラインGLnのみにつき充放電が行われる(より正確には、当該ゲートバスラインGLnを非選択状態から選択状態に変化させるときに充電が行われ、当該ゲートバスラインGLnを選択状態から非選択状態に変化させるときに放電が行われる)。したがって本実施形態によれば、ゲートドライバの動作のためのクロック信号の相数を増やすことなく消費電力を低減することができる。
図10は、本実施形態における図4および図5に示すゲートドライバのうち、n番目のゲートバスラインGLn(nは奇数)に対応する単位主回路41m(n)における走査信号G(n)の出力部および単位副回路42s(n)の構成を示す回路図である。図9を参照して説明したように、単位主回路41m(n)における走査信号G(n)の出力部は、活性化スイッチング素子としてのトランジスタM10と非活性化スイッチング素子としてのトランジスタM13Lとを含み、図10に示すような接続構成を有している。トランジスタM10とトランジスタM13Lとの接続点(駆動用出力端子G)はゲートバスラインGLnの一端(第1ゲートドライバ側の端部)に接続されており、当該接続点の電圧が走査信号G(n)としてゲートバスラインGLnに与えられる。また、この出力部におけるトランジスタM13Lのゲート端子は、スイッチング素子としてのトランジスタM20を介してリセット端子Rに接続されており、トランジスタM20のゲート端子は第2ノードNBに接続されている(図5参照)。このリセット端子Rには、当該単位主回路41m(n)の後段の単位主回路41m(n+2)の出力信号Q(n+2)が与えられ、トランジスタM20を通過した後の出力信号Q(n+2)が、図9に示すリセット信号Resetに相当する。
n番目のゲートバスラインGLnに対応する単位副回路42s(n)は、非活性化補助スイッチング素子としてのトランジスタM13Rを含む。このトランジスタM13Rは、ゲート端子を後段の単位主回路42m(n+3)の出力端子Qに接続され、ドレイン端子をゲートバスラインGLnの他端(第2ゲートドライバ側の端部)に接続され、ソース端子を接地されている(低圧電源ラインVSSに接続されている)。なお、トランジスタM13Rのゲート端子は、単位副回路42s(n)のリセット端子R2に相当し、このリセット端子R2には、単位主回路42m(n+3)の出力信号Q(n+3)が与えられる。
本実施形態におけるゲートドライバでは、n番目のゲートバスラインGLnを選択すべきときには、単位主回路41m(n)において、第1ノードNAの電位がHレベルとなってトランジスタM10がオン状態となり、これにより、選択電圧としての第1高圧電源電圧VDD1が当該ゲートバスラインGLnに出力され、当該ゲートバスラインGLn(ゲート負荷6を構成する配線容量)が第1高圧電源電圧VDD1により充電される。当該ゲートバスラインGLnが選択状態である期間では、トランジスタ13LおよびM13Rは共にオフ状態である。その後、当該ゲートバスラインGLnを選択状態から非選択状態に変化させるべきときに、トランジスタM20がオン状態となって第1ゲートドライバ410における後段のHレベルの出力信号Q(n+2)がトランジスタ13Lのゲート端子に与えられるとともに、第2ゲートドライバ420における後段の出力信号Q(n+3)がトランジスタ13Rのゲート端子に与えられる(図6に示す時刻t4の前後の信号波形参照)。これにより、トランジスタ13Lおよび13Rがオン状態となって当該ゲートバスラインGLnの両端が接地される(当該両端に低圧電源電圧VSSが与えられる)ので、図10に示すように、当該ゲートバスラインGLnに蓄積されていた電荷がその両端から放電される。
上記では、奇数番目のゲートバスラインGLnに対応する単位主回路41m(n)における走査信号G(n)の出力部および単位副回路42s(n)の構成および動作を説明したが、偶数番目のゲートバスラインGLn+1に対応する単位主回路42m(n+1)における走査信号G(n+1)の出力部および単位副回路41s(n+1)の構成および動作も実質的に上記と同様である。ただし、偶数番目のゲートバスラインGLn+1については、その第1ゲートドライバ側の端部に単位副回路41s(n+1)が接続され、その第2ゲートドライバ側の端部に単位主回路42m(n+1)が接続される。
上記のような構成によれば、走査信号G(1)〜G(N)の立下り波形の鈍りを抑えつつ、液晶パネル600の狭額縁化を図ることができる。以下、この点につき図11〜図14を参照して詳しく説明する。
ゲートドライバが表示部を介して対向する第1および第2ゲートドライバから構成される場合、図11(A)に示すように表示部における各ゲートバスラインにその両端から走査信号を印加する方式(以下「両側入力方式」という)と、図11(B)に示すように表示部におけるゲートバスラインに一端と他端から交互に走査信号を印加する方式、例えば、奇数番目のゲートバスラインにはそれらの一端に第1ゲートドライバから走査信号を印加し偶数番目のゲートバスラインにはそれらの他端に第2ゲートドライバから走査信号を印加する方式(以下「片側入力方式」という)とがある。
両側入力方式では、モノリシックゲートドライバのピッチ(当該ドライバのうち1本のゲートバスラインに対応する回路部分についてのデータ信号線の延在方向の長さ)は1画素分であり、GDMパネルにおける額縁領域の面積が大きくなる(図11(A))。
これに対し片側入力方式では、奇数番目のゲートバスラインと偶数番目のゲートバスラインに対し走査信号をそれらの一端と他端に交互に印加するようにすると、モノリシックゲートドライバのピッチが2画素分となり、GDMパネルにおける額縁領域の面積を減らすことができる(図11(B))。
しかし片側入力方式では、走査信号の波形鈍りが両側入力方式に比べて大きくなる。すなわち、1本のゲートバスラインをRC回路とみなした場合の抵抗値をRgとし容量値をCgとすると、両側入力方式では1本のゲートバスラインの実質的な時定数は(Rg/2)(Cg/2)=Rg・Cg/4であるが、片側入力方式では1本のゲートバスラインの時定数はRg・Cgである。このように片側入力方式の場合での1本のゲートバスラインの時定数は両側入力方式の場合に比べて実質的に4倍となるので、例えば図12に示すように、片側入力方式における走査信号の波形鈍りが両側入力方式に比べて大きくなる。走査信号の立下り波形の鈍りが大きくなると、表示部におけるゲートバスラインの走査の高速化が困難となるので、片側入力方式は、一般的には、高速な走査が必要な表示装置(フレーム周波数の高い表示装置または解像度の高い表示装置)には適さない方式と言える。
これに対し本実施形態におけるゲートドライバでは、図5に示すように、片側入力方式が採用されているが、各ゲートバスラインGLi(i=1〜N)につき、単位主回路41mおよび単位副回路42s、または、単位主回路42mおよび単位副回路41sが設けられており、図10に示すように、選択状態のゲートバスラインGLiを非選択状態に変化させるときには、非活性化スイッチング素子としてのトランジスタM13Lと非活性化補助スイッチング素子としてのトランジスタM13Rの双方がオン状態となる。これより、選択状態のゲートバスラインGLiに蓄積されていた電荷が当該ゲートバスラインGLiの両端から放電される。その結果、走査信号の立下り波形の鈍りが抑制され、立下り時間が短縮される。
以上のように、通常の片側入力方式では、両側入力方式に比べて走査信号の波形鈍りが大きく立下り時間が長くなるが、本実施形態では、片側入力方式を採用しつつも非活性化補助スイッチング素子が設けられているので、通常の片側入力方式に比べ走査信号の立下り時間が短縮される。すなわち図13に示すように、片側入力方式の場合のゲートバスライン時定数は、両側入力方式の場合のゲートバスライン時定数の4倍となる。これにより、片側入力方式において非活性化補助スイッチング素子としてのトランジスタM13Rを設けない構成では、走査信号の立下り時において当該走査信号の値が最大値からその1/e倍にまで変化するのに要する時間(以下「立下り時定数」という)は、両側入力方式における立下り時定数の2倍以上となる。しかし本実施形態では、片側入力方式を採用しつつも各ゲートバスラインGLiの他端に非活性化補助スイッチング素子としてのトランジスタM13Rが設けられているので(図5、図10参照)、立下り時定数が両側入力方式の場合と同程度となる。
図14は、本実施形態における額縁サイズの低減効果を説明するための図であり、13.3型のFHD(full high definition)の液晶パネルについての額縁サイズの試算結果を示している。すなわち図14は、回路Aと回路Bの額縁サイズを示しており、回路Aは、比較例であってACバッファ方式および両側入力方式を採用したモノリシックゲートドライバの回路であり、回路Bは、本実施形態に対応する回路であってDCバッファ方式および片側入力方式を採用したモノリシックゲートドライバの回路(図4、図5参照)である。なお、図14における「GDM以外」は、モノリシックゲートドライバの回路に関わらない部分であって幹配線および分断のためのマージンを含み、このGDM以外のサイズはA回路とB回路とで同じである。図14における「GDM」は、モノリシックゲートドライバの回路に相当する部分であってロジック回路部およびそれに使用している幹配線を含む。
13.3型のFHDの液晶パネルについての図14に示す試算によれば、本実施形態の構成を採用することにより、GDMの部分のサイズが45.4%低減され、額縁領域全体でサイズが25.2%低減される。なお消費電力についても、本実施形態の構成を適用することによりGDMの部分で37.8%低減されるという試算結果が得られている。
以上のように本実施形態によれば、ゲートドライバにおいてDCバッファ方式が採用されているので、クロック信号の相数を増やすことなく消費電力を低減することができる。すなわち、消費電力を抑えつつ液晶パネルの狭額縁化を図ることができる。また、ゲートドライバにおいて片側入力方式を採用しつつ各ゲートバスラインGLiの他端に非活性化補助スイッチング素子(M13R)が設けられているので、走査信号の立下り波形の鈍りを抑制しつつ額縁領域の面積を減らすことができる。このようにして本実施形態によれば、DCバッファ方式の採用と非活性化補助スイッチング素子を伴う片側入力方式の採用との組み合わせにより、ゲートドライバにおいて画像表示のための高速な走査能力を確保しつつ消費電力を低減するとともに液晶パネルの狭額縁化を図ることができる。
<4.変形例>
本発明は上記実施形態に限定されるものではなく、本発明の範囲を逸脱しない限りにおいて種々の変形を施すことができる。
本発明は上記実施形態に限定されるものではなく、本発明の範囲を逸脱しない限りにおいて種々の変形を施すことができる。
例えば、第1および第2ゲートドライバ410,420における単位主回路41m,42mおよび単位副回路41s,42sの具体的な構成については、図4および図5に示した構成に限定されない。DCバッファ方式および非活性化補助スイッチング素子を伴う片側入力方式に基づく構成であれば他の構成であってもよい。また、上記実施形態における第1および第2ゲートドライバ410,420および画素形成部Psの構成要素としてのトランジスタについては、Nチャネル型の薄膜トランジスタを用いる例を挙げて説明したが、これには限定されず、Pチャネル型の薄膜トランジスタを用いてもよい。
また上記実施形態では、ゲートドライバ(第1および第2ゲートドライバ410,420)を動作させるためのクロック信号として、デューティ比が50%の第1から第6ゲートクロック信号GCK1〜GCK6からなる6相クロック信号が使用されているが、本発明においてゲートドライバを動作させるためのクロック信号はこのような6相クロック信号に限定されない。例えば、このような6相クロック信号に代えて、デューティ比が3/8の8相クロック信号を使用してもよい。一般的には、本発明におけるゲートドライバを動作させるためのクロック信号として、下記条件(1)〜(3)を満たすデューティ比がx/yのy相クロック信号を使用することができる。
(1)yは6以上の偶数である。
(2)xは3以上の奇数である。
(3)x/y≦1/2
上記条件(1)〜(3)を満たすデューティ比がx/yのy相クロック信号を使用する構成では、第1ゲートドライバ410に入力されるいずれかのクロック信号の変化タイミングと第2ゲートドライバ420に入力されるいずれかのクロック信号の変化タイミングとが一致する(図6に示す例では、例えば第1ゲートクロック信号GCK1の立ち下がりタイミングと第4ゲートクロック信号GCK4の立ち上がりタイミングとが一致する)。このことから、各走査信号線の一端および他端にそれぞれ接続される非活性化スイッチング素子(トランジスタM13L)および非活性化補助スイッチング(トランジスタM13R)が同時にオン状態に変化するように、第1ゲートドライバ410における非活性化スイッチング素子および非活性化補助スイッチング素子の制御信号を当該第1ゲートドライバ410内で生成するとともに、第2ゲートドライバ420における非活性化スイッチング素子および非活性化補助スイッチング素子の制御信号を当該第2ゲートドライバ420内で生成することができる。
(1)yは6以上の偶数である。
(2)xは3以上の奇数である。
(3)x/y≦1/2
上記条件(1)〜(3)を満たすデューティ比がx/yのy相クロック信号を使用する構成では、第1ゲートドライバ410に入力されるいずれかのクロック信号の変化タイミングと第2ゲートドライバ420に入力されるいずれかのクロック信号の変化タイミングとが一致する(図6に示す例では、例えば第1ゲートクロック信号GCK1の立ち下がりタイミングと第4ゲートクロック信号GCK4の立ち上がりタイミングとが一致する)。このことから、各走査信号線の一端および他端にそれぞれ接続される非活性化スイッチング素子(トランジスタM13L)および非活性化補助スイッチング(トランジスタM13R)が同時にオン状態に変化するように、第1ゲートドライバ410における非活性化スイッチング素子および非活性化補助スイッチング素子の制御信号を当該第1ゲートドライバ410内で生成するとともに、第2ゲートドライバ420における非活性化スイッチング素子および非活性化補助スイッチング素子の制御信号を当該第2ゲートドライバ420内で生成することができる。
なお以上では、実施形態として液晶表示装置を例に挙げて説明したが、本発明は、これに限定されるものではなく、マトリクス型の表示装置であれば、有機EL(Electroluminescenece)表示装置等の他の種類の表示装置にも適用可能である。
6 …ゲート負荷
10 …薄膜トランジスタ(画素スイッチング素子)
200 …表示制御回路
300 …ソースドライバ(データ信号線駆動回路)
410 …第1ゲートドライバ(第1の走査信号線駆動部)
420 …第2ゲートドライバ(第2の走査信号線駆動部)
500 …表示部
600 …液晶パネル
Ps(i,j) …画素形成部(i=1〜N,j=1〜M)
41m,42m …単位主回路
41s,42s …単位副回路
41bs …双安定回路
M10,T01 …活性化トランジスタ(活性化スイッチング素子)
M13L,T02…非活性化トランジスタ(非活性化スイッチング素子)
M13R,T03…非活性化補助トランジスタ(非活性化補助スイッチング素子)
VDD1 …第1高圧電源ライン、第1高圧電源電圧(選択電圧)
VDD2 …第2高圧電源ライン、第2高圧電源電圧
VSS …低圧電源ライン、低圧電源電圧(非選択電圧)
S …(単位主回路の)セット端子
R …(単位主回路の)リセット端子
CLK …(単位主回路の)クロック端子
Q …(単位主回路の)出力端子
G …(単位主回路の)駆動用出力端子
GLi …ゲートバスライン(i=1〜N)
Q(i)…(単位主回路の)出力信号(i=1〜N)
G(i)…走査信号(i=1〜N)
GCK1〜GCK6 …第1から第6ゲートクロック信号
10 …薄膜トランジスタ(画素スイッチング素子)
200 …表示制御回路
300 …ソースドライバ(データ信号線駆動回路)
410 …第1ゲートドライバ(第1の走査信号線駆動部)
420 …第2ゲートドライバ(第2の走査信号線駆動部)
500 …表示部
600 …液晶パネル
Ps(i,j) …画素形成部(i=1〜N,j=1〜M)
41m,42m …単位主回路
41s,42s …単位副回路
41bs …双安定回路
M10,T01 …活性化トランジスタ(活性化スイッチング素子)
M13L,T02…非活性化トランジスタ(非活性化スイッチング素子)
M13R,T03…非活性化補助トランジスタ(非活性化補助スイッチング素子)
VDD1 …第1高圧電源ライン、第1高圧電源電圧(選択電圧)
VDD2 …第2高圧電源ライン、第2高圧電源電圧
VSS …低圧電源ライン、低圧電源電圧(非選択電圧)
S …(単位主回路の)セット端子
R …(単位主回路の)リセット端子
CLK …(単位主回路の)クロック端子
Q …(単位主回路の)出力端子
G …(単位主回路の)駆動用出力端子
GLi …ゲートバスライン(i=1〜N)
Q(i)…(単位主回路の)出力信号(i=1〜N)
G(i)…走査信号(i=1〜N)
GCK1〜GCK6 …第1から第6ゲートクロック信号
Claims (8)
- 表示装置の表示部に配設された複数の走査信号線を選択的に駆動する走査信号線駆動回路であって、
前記複数の走査信号線の一端側に配置された第1の走査信号線駆動部と、
前記複数の走査信号線の他端側に配置された第2の走査信号線駆動部と、
選択状態にする走査信号線に与えるべき固定電圧を供給する第1電源ラインと、
非選択状態にする走査信号線に与えるべき固定電圧を供給する第2電源ラインと
を備え、
前記第1の走査信号線駆動部は、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオン状態であり非選択状態とすべき間はオフ状態である第1活性化スイッチング素子と、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオフ状態であり非選択状態とすべきときにオン状態となる第1非活性化スイッチング素子と、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオフ状態であり非選択状態とすべきときにオン状態となる第1非活性化補助スイッチング素子とを含み、
前記第2の走査信号線駆動部は、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオン状態であり非選択状態とすべき間はオフ状態である第2活性化スイッチング素子と、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオフ状態であり非選択状態とすべきときにオン状態となる第2非活性化スイッチング素子と、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれにつきに設けられ、当該走査信号線を選択状態とすべき間はオフ状態であり非選択状態とすべきときにオン状態となる第2非活性化補助スイッチング素子とを含み、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれは、前記第1活性化スイッチング素子を介して前記第1電源ラインに接続され、前記第1非活性化スイッチング素子を介して前記第2電源ラインに接続され、かつ、前記第2非活性化補助スイッチング素子を介して前記第2電源ラインに接続されており、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれは、前記第2活性化スイッチング素子を介して前記第1電源ラインに接続され、前記第2非活性化スイッチング素子を介して前記第2電源ラインに接続され、かつ、前記第1非活性化補助スイッチング素子を介して前記第2電源ラインに接続されている、走査信号線駆動回路。 - 前記第1の走査信号線駆動部は、互いに縦続接続されてシフトレジスタを構成し前記複数の走査信号線における奇数番目の走査信号線と1対1に対応する複数の第1双安定回路を含み、
前記第2の走査信号線駆動部は、互いに縦続接続されてシフトレジスタを構成し前記複数の走査信号線における偶数番目の走査信号線と1対1に対応する複数の第2双安定回路を含み、
前記第1および第2の走査信号線駆動部は、多相クロック信号を受け取り、前記第1の走査信号線駆動部においてシフトレジスタとして動作する前記複数の第1双安定回路により前記第1活性化スイッチング素子、前記第1非活性化スイッチング素子、および、前記第1非活性化補助スイッチング素子のオン/オフを制御し、前記第2の走査信号線駆動部においてシフトレジスタとして動作する前記複数の第2双安定回路により前記第2活性化スイッチング素子、前記第2非活性化スイッチング素子、および、前記第2非活性化補助スイッチング素子のオン/オフを制御する、請求項1に記載の走査信号線駆動回路。 - 前記多相クロック信号の相数をyとしデューティ比をx/yとしたとき、yは6以上の偶数であり、xは3以上の奇数であり、x/yは1/2以下である、請求項2に記載の走査信号線駆動回路。
- 前記多相クロック信号は、6相クロック信号であって、順次に位相の異なる第1から第6クロック信号から構成され、
前記第1の走査信号線駆動部は、前記第1、第3、および、第5クロック信号によって前記複数の第1双安定回路をシフトレジスタとして動作させることにより、前記複数の走査信号線における奇数番目の走査信号線を順次に所定期間ずつ選択状態とするとともに、前記第2の走査信号線駆動部によって選択状態とされた偶数番目の走査信号線を順次に非選択状態とし、
前記第2の走査信号線駆動部は、前記第2、第4、および、第6クロック信号によって前記複数の第2双安定回路をシフトレジスタとして動作させることにより前記複数の走査信号線における偶数番目の走査信号線を順次に所定期間ずつ選択状態とするとともに、前記第1の走査信号線駆動部によって選択状態とされた奇数番目の走査信号線を順次に非選択状態とする、請求項3に記載の走査信号線駆動回路。 - 前記第1の走査信号線駆動回路において、各第1非活性化補助スイッチング素子の制御端子には、当該第1非活性化補助スイッチング素子に対応する走査信号線の後続の走査信号線に対応する第1双安定回路の後段の第1双安定回路の出力信号が与えられ、
前記第2の走査信号線駆動回路において、各第2非活性化補助スイッチング素子の制御端子には、当該第2非活性化補助スイッチング素子に対応する走査信号線の後続の走査信号線に対応する第2双安定回路の後段の第2双安定回路の出力信号が与えられ、
前記第1の走査信号線駆動回路は、各走査信号線につき、対応する第1双安定回路の後段の第1双安定回路の出力信号と当該対応する第1双安定回路に入力されるクロック信号とに基づき、当該走査信号線に対応する第1非活性化スイッチング素子と第2非活性化補助スイッチング素子とが同時にオフ状態からオン状態に変化するように、当該第1非活性化スイッチング素子の制御信号を生成する第1タイミング調整回路を含み、
前記第2の走査信号線駆動回路は、各走査信号線につき、対応する第2双安定回路の後段の第2双安定回路の出力信号と当該対応する第2双安定回路に入力されるクロック信号とに基づき、当該走査信号線に対応する第2非活性化スイッチング素子と第1非活性化補助スイッチング素子とが同時にオフ状態からオン状態に変化するように、当該第2非活性化スイッチング素子の制御信号を生成する第2タイミング調整回路を含む、請求項3に記載の走査信号線駆動回路。 - 前記複数の第1双安定回路および前記複数の第1双安定回路におけるスイッチング素子は、酸化物半導体によりチャネル層が形成された薄膜トランジスタである、請求項1から5のいずれか1項に記載の走査信号線駆動回路。
- 複数のデータ信号線と、当該複数のデータ信号線に交差する複数の走査信号線と、当該複数のデータ信号線および当該複数の走査信号線に沿ってマトリクス状に配置された複数の画素形成部とが設けられた表示部を有する表示装置であって、
前記データ信号線を駆動するデータ信号線駆動回路と、
前記複数の走査信号線が順次に選択状態となるように前記複数の走査信号線を駆動する、請求項1から6のいずれか1項に記載の走査信号線駆動回路とを備え、
前記走査信号線駆動回路と前記表示部とは同一基板上に一体的に形成されている、表示装置。 - 表示装置の表示部に配設された複数の走査信号線を選択的に駆動するための駆動方法であって、
前記複数の走査信号線の一端側で前記複数の走査信号線を駆動する第1の走査信号線駆動ステップと、
前記複数の走査信号線の他端側で前記複数の走査信号線を駆動する第2の走査信号線駆動ステップとを備え、
前記第1の走査信号線駆動ステップは、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれを、当該走査信号線を選択状態とすべき間、選択状態にする走査信号線に与えるべき固定電圧を供給する第1電源ラインに接続するステップと、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれを、当該走査信号を非選択状態とすべきときに、非選択状態にする走査信号線に与えるべき固定電圧を供給する第2電源ラインに接続するステップと、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれを、当該走査信号線を非選択状態とすべきときに、前記第2電源ラインに接続するステップとを含み、
前記第2の走査信号線駆動ステップは、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれを、当該走査信号線を選択状態とすべき間、前記第1電源ラインに接続するステップと、
前記複数の走査信号線における偶数番目の走査信号線のそれぞれを、当該走査信号線を非選択状態とすべきときに、前記第2電源ラインに接続するステップと、
前記複数の走査信号線における奇数番目の走査信号線のそれぞれを、当該走査信号線を非選択状態とすべきときに、前記第2電源ラインに接続するステップとを含む、駆動方法。
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