JP4284345B2 - 電圧変換回路およびその電圧変換回路を備えた表示装置 - Google Patents

Description

本発明は、入力された電圧を変換して出力する電圧変換回路及びその電圧変換回路を備えた表示装置に係わり、特に、携帯型装置に用いられる表示装置の駆動回路に適用して有効な技術に関する。

画素部にスイッチング素子を備えた、ＴＦＴ（Thin Film Transistor）方式の液晶表示装置は、パソコン等の表示装置として広く使用されている。また、ＴＦＴ方式の表示装置は、携帯電話機等の携帯用端末装置の表示装置にも利用されている。携帯用端末装置に用いられる表示装置は、従来の液晶表示装置に比べて、さらに小型で、低消費電力な性能を要求されている。

小型化に伴う問題点として、表示装置の駆動回路を実装するスペースが減少することが挙げられる。一般に表示装置の外観は、表示領域に比較して周辺部が狭いのもの（狭額縁）が好まれる。しかしながら、表示領域の周辺部は駆動回路の実装に用いられる領域である。よって狭額縁化のため、駆動回路はより小型化され、実装面積は狭く制限される。さらには、より高解像度の表示装置が開発されており、駆動回路からの出力数が増加することに伴い、接続端子ピッチがより狭くなり、接続信頼性が低下する問題も生じている。

そこで、より小面積で駆動回路を実現し、さらには接続による問題も解消するために、画素部のスイッチング素子と同様の製造工程で、スイッチング素子が設けられる同一基板上に駆動回路も製造する、所謂駆動回路一体型の表示装置が開発、実用化されている。

他方、携帯用端末装置の表示装置は低消費電力であることが要求されている。さらに、電池等の携帯可能な電源で駆動されることも要求されている。しかしながら、表示装置を駆動するには、多様な電圧が必要であり、電池等の低電圧で、単一電圧の電源を用いる場合には、昇圧回路等により電源電圧から表示装置駆動用の電圧を形成する必要がある。

このような目的に用いられる昇圧回路に関しては、例えば特許文献１に開示されている。第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第２の容量素子と、ダイオードと、インバータとを有し、第１のトランジスタの一方の電極は所定の電位となり、インバータの出力側は第２の容量素子を介して第１のトランジスタのゲート電極及び第２のトランジスタの一方の電極に接続され、インバータの入力側は、第１の容量素子を介して第１のトランジスタの他方の電極に接続され、第２のトランジスタのゲート電極に接続され、ダイオードは順方向となるように第１のトランジスタの他方の電極及び第２のトランジスタの他方の電極間に接続される昇圧回路が開示されている。

特開２００５−３０４２８５号公報

しかしながら、特許文献１に記載された昇圧回路は、ＣＭＯＳプロセスで形成することが前提であり、ＮＭＯＳ単チャンネルで形成する昇圧回路について開示あるものではない。また、閾値Ｖｔｈバラツキの影響について十分な配慮がなされていない。

つまり、特許文献１に記載された回路は、ＣＭＯＳプロセスを用いて形成することが前提であり、Ｎ、Ｐ両極性のトランジスタが必要であるため、製造コストが高くなる。

また、特許文献１に記載された回路は、製造バラツキにより閾値Ｖｔｈが大きくなった場合に、電荷転送スイッチに十分大きなゲート電圧を供給することができず、スイッチオン抵抗に起因して、電源回路特性が劣化する。

本発明は、閾値バラツキの影響を抑え、良好な特性を有する電圧変換回路、及びそれを用いた表示装置を提供することを目的とする。

同一基板上に画素電極と、画素電極に映像信号を供給するスイッチング素子と、スイッチング素子に映像信号を供給する駆動回路と、走査信号を出力する駆動回路と、電圧変換回路（例えば、昇圧回路）とを設け、これらをＮＭＯＳ単チャネルプロセスにより形成する。

具体的には、第１のトランジスタのドレインとゲートを電圧入力端子に接続し、第１のトランジスタのソースを第１のノードに接続し、第２のトランジスタのドレインを電圧入力端子に接続し、第２のトランジスタのゲートを第２のノードに接続し、第２のトランジスタのソースを第１のノードに接続し、第３のトランジスタのドレインを電圧入力端子に接続し、第３のトランジスタのゲートを第１のノードに接続し、第３のトランジスタのソースを第２のノードに接続し、第４のトランジスタのドレインを第２のノードに接続し、第４のトランジスタのゲートを第３のノードに接続し、第４のトランジスタのソースを第４のノードに接続し、第５のトランジスタのドレインを第２のノードに接続し、第５のトランジスタのゲートを電圧出力端子に接続し、第５のトランジスタのソースを第４のノードに接続し、第６のトランジスタのドレインを第２のノードに接続し、第６のトランジスタのゲートを第４のノードに接続し、第６のトランジスタのソースを電圧出力端子に接続し、第７のトランジスタのドレインとゲートを第２のノードに接続し、第７のトランジスタのソースを第３のノードに接続し、第８のトランジスタのドレインを第２のノードに接続し、第８のトランジスタのゲートを第４のノードに接続し、第８のトランジスタのソースを第３のノードに接続し、第１の容量素子を第１の制御信号入力端子と第１のノードとの間に接続し、第２の容量素子を第２の制御信号入力端子と第４のノードとの間に接続し、第３の容量素子を第３の制御信号入力端子と第３のノードとの間に接続し、第４の容量素子を第４の制御信号入力端子と第２のノードとの間に接続し、第５の容量を電圧出力端子と接地との間、または電圧入力端子と接地との間の少なくとも一方に接続する。

電圧変換回路に関しては、電荷転送スイッチのゲート電圧を昇圧するために、電荷転送スイッチ用に容量素子を用いた昇圧回路を２系統設け、予め一方の昇圧回路を用いて電荷転送スイッチのゲート電圧を昇圧した後、これをもう一方の昇圧回路を用いてさらに昇圧する２段昇圧の構成とする。

本発明によれば、回路をＮＭＯＳ単チャネルプロセスで形成するため、ＣＭＯＳプロセスを用いた場合に比べて低コスト化が可能となる。

また、本発明によれば、閾値バラツキによる電荷転送スイッチのゲート電圧低下を補償できるため、製造バラツキの影響を受けることなく良好な電源回路特性を実現できる。

以下、図面を参照して本発明の実施例を詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。

図１に、本発明の実施例の液晶表示装置の基本構成を示すブロック図を示す。同図に示すように、液晶表示装置１００は、液晶表示パネル１と、制御回路３とから構成される。また、液晶表示装置１００にはフレキシブル基板３０を介して、主装置１０１が接続している。液晶表示装置１００はこの主装置１０１の表示部として使用される。主装置１０１は電源として電池７０を使用しており、液晶表示装置１００は主装置１０１から電源電圧を配線３２を用いて供給されている。

液晶表示パネル１は、透明なガラス、またはプラスチック等の絶縁基板や、半導体基板からなる素子基板２と対向基板（図示せず）とを備えている。素子基板２と対向基板とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて、液晶表示パネルを構成する。

素子基板２には、マトリクス状に画素８が配置され表示領域９が形成されている。画素８には画素電極１１、スイッチング素子として薄膜トランジスタ１０が設けられる。各画素は、複数の走査信号線（またはゲート信号線）２０と映像信号線（またはドレイン信号線）２５との交差する部分に対応して設けられる。

各画素の薄膜トランジスタ１０は、ソースが画素電極１１に接続され、ドレインが映像信号線２５に接続され、ゲートが走査信号線２０に接続される。この薄膜トランジスタ１０は、画素電極１１に表示電圧（階調電圧）を供給するためのスイッチとして機能する。

なお、ソース、ドレインの呼び方は、バイアスの関係で逆になることもあるが、ここでは、映像信号線２５に接続される方をドレインと称する。

また、図１は対向電極１５が素子基板２に設けられる所謂横電界方式の液晶表示パネルについて記載したが、対向電極１５が対向基板に設けられる所謂縦電界方式の液晶表示パネルにも本実施例は同様に適用される。

昇圧回路４、映像信号回路５０と、走査信号回路６０は、液晶表示パネル１の素子基板２を構成する透明性の絶縁基板（ガラス基板、樹脂基板等）に、それぞれ形成される。また、コントローラ３はＩＣチップであり、液晶表示パネル１に直接実装される。コントローラ３から送出されたディジタル信号（表示データ、クロック信号、制御信号等）は、昇圧回路４、映像信号回路５０、走査信号回路６０に入力端子３５を介して入力する。 コントローラ３は、半導体集積回路（ＬＳＩ）から構成され、外部から送信されてくるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、昇圧回路４、映像信号回路５０、走査信号回路６０を制御・駆動する。

昇圧回路４、映像信号回路５０、走査信号回路６０は薄膜トランジスタ１０と同様の工程で形成され、走査信号回路６０は走査信号線２０の駆動を行い、映像信号回路５０は映像信号線２５の駆動を行い、昇圧回路４は各回路の駆動に必要な電圧を生成・供給している。符号３６、３７は外付けの容量素子であり、容量素子３６はフレキシブル基板３０上に設けられている。また、容量素子３７は液晶表示パネル１上に設けられた端子を介して、液晶表示パネル１上に接続・実装されている。

走査信号回路６０は、コントローラ３から送出されるフレーム開始指示信号（ＦＬＭ、以下スタート信号とも呼ぶ）およびシフトクロック（ＣＬ１）に基づき、１水平走査時間毎に、順次液晶表示パネル１の各走査信号線２０にＨｉｇｈレベルの選択走査電圧（走査信号）を供給する。これにより、液晶表示パネル１の各走査信号線２０に接続された複数の薄膜トランジスタ１０が、１水平走査時間の間オン状態となる。

また、映像信号回路５０は画素が表示すべき階調に対応する階調電圧を映像信号線２５に出力する。薄膜トランジスタ１０がオン状態になると、映像信号線２５から階調電圧（映像信号）が画素電極１１に供給される。その後、薄膜トランジスタ１０がオフ状態となることで画素が表示すべき映像に基づく階調電圧が画素電極１１に保持される。

次に、電源回路に用いられる昇圧回路４について説明する。携帯電話機等の小型携帯機器では、電源として電池の利用が一般的である。また、流通量の多さから電池は出力電圧が１．３Ｖ程度から３Ｖ程度のものが利用される。そのため、昇圧回路４を用いて液晶表示装置用に必要な電源電圧を作成する必要が生じる。

図２に薄膜トランジスタ方式の液晶表示装置の各種信号と、信号の形成に必要な電源電圧を示す。図３においてＶＧＯＮは薄膜トランジスタ（ＴＦＴ）をオンするための走査信号のハイ電圧である。７Ｖ〜１５Ｖ程度が必要となる。ＶＧＯＦＦは薄膜トランジスタ（ＴＦＴ）をオフするための走査信号のロウ電圧である。−２Ｖ〜−５Ｖ程度が必要となる。ＤＤＶＤＨは図２に示す映像信号回路５０、走査信号回路６０用の電源電圧である。

以上液晶表示装置に必要な電源の中で、走査信号回路用ハイ電圧ＶＧＨと、走査信号回路用ロウ電源ＶＧＬとを本発明のチャージポンプ方式の昇圧回路４を用いて作成することとし、他の電圧は昇圧回路で形成した電圧を分圧等して形成することとした。

次に、本実施例に係わるハイ電圧ＶＧＨ用昇圧回路、及び、ロウ電圧ＶＧＬ用昇圧回路について図３、図４、図５、図６を用いて説明する。

図３にハイ電圧ＶＧＨ用昇圧回路を示す。ＶＧＨ用昇圧回路は、ポンピング容量素子Ｃｐ、安定化容量素子Ｃｓ、昇圧容量素子Ｃ１、Ｃ２、Ｃ３、トランジスタＴＲ１〜ＴＲ８より構成される。ここで、トランジスタＴＲ１〜ＴＲ８はＮＭＯＳプロセスを用いて形成される。ＴＲ３、ＴＲ６は電荷転送スイッチである。本昇圧回路は、入力電圧ＶＡを電荷転送スイッチＴＲ３を介してポンピング容量素子Ｃｐに一旦チャージした後、ノードＮＰの電位をポンピングクロックＣＫＰを用いて昇圧し、スイッチＴＲ６を介して出力側にハイ電圧ＶＧＨを供給することを特徴とする。本発明は、この機能を実現するものであれば、実施例の回路構成に限定されない、
ここで、トランジスタＴＲ１、容量素子Ｃ１からなる回路は入力側電荷転送スイッチＴＲ３のゲート電圧を昇圧するための回路である。また、トランジスタＴＲ４、容量素子Ｃ２からなる回路は出力側電荷転送スイッチＴＲ６のゲート電圧を昇圧するための回路である。トランジスタＴＲ７、容量素子Ｃ３からなる回路は、ＴＲ４のゲート電圧を昇圧し、結果、Ｃ２の初期電圧を昇圧するための回路である。トランジスタＴＲ２、ＴＲ５、ＴＲ８は、それぞれのゲート電圧が高くなったときにトランジスタＴＲ３、ＴＲ６、ＴＲ４をダイオード接続し、これらを介して電荷が逆流するのを防いでいる。

以下、図３、図４を用いて、ＶＧＨ用昇圧回路の動作の詳細について説明する。電源回路の制御クロックＣＫＡ、ＣＬＢ、ＣＫＣ、ＣＫＰのタイミングは図４のように設定している。ここで、具体例として、入力電圧ＶＡ＝５Ｖ、制御クロックＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＰの振幅を５Ｖｐｐとした場合について説明する。まず、入力に直流電圧ＶＡ＝５Ｖが入力されると、ダイオード接続されたトランジスタＴＲ１を介して容量素子Ｃ１にＶｔｈだけ低い電圧がチャージされる。時刻ｔ５にてクロックＣＫＡがハイとなると、ノードＮＡが１０−Ｖｔｈまで昇圧され、ＴＲ３がオンとなり、容量素子Ｃｐに入力電圧ＶＡ＝５Ｖがチャージされる。次に、時刻ｔ６（ｔ０）でＣＫＡがロウになるとＴＲ３がオフとなり、ｔ７（ｔ１）でＣＫＰがハイになると、ノードＮＰが１０Ｖに昇圧される。これによりノードＮＣがＴＲ７を介して１０−Ｖｔｈ付近まで充電され、ｔ８（ｔ２）でＣＫＣがハイとなるとＮＣが一旦１５−Ｖｔｈまで充電される。ｔ９（ｔ３）でＣＫＢがハイになるとＮＢ（ＴＲ６のゲート電圧）が１５−Ｖｔｈまで昇圧され、ＴＲ６がオンとなる。これによりＣｐの電荷がＴＲ６を介して出力側に供給される。以上の動作を繰り返すことで、入力側から出力側への電荷の供給が繰り返され、出力側に一定電圧１０Ｖが供給される。

本昇圧回路では、クロックＣＫＣによる昇圧の前に、ノードＮＣの電位が予め１０−Ｖｔｈ付近まで充電されるため、ＣＫＣを用いた昇圧によりＮＣの電位を１０＋Ｖｔｈ以上とすることができる。このため、ＮＢの電位を予め１０Ｖ付近とすることができ、ＣＫＢを用いた昇圧により、Ｖｔｈが大きい場合にもＮＢ（ＴＲ６のゲート電圧）の電圧を十分大きくすることができる。その結果、ＴＲ６のオン抵抗を小さくできるため、出力電圧を大きく低下させることなく、大電流を出力側に供給することができる。

図５にロウ電圧ＶＧＬ用昇圧回路を示す。ロウ電圧ＶＧＬ用昇圧回路は、ＶＧＨ用昇圧回路と同じ回路構成３００を用い、入力と出力の関係を逆にすることで実現される。制御クロックＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＰＫはＶＧＨと同じである。

ＶＧＬ用昇圧回路では、入力電圧ＶＢが入力されると、ＣＫＢがハイになったとき、ノードＮＰに入力電圧ＶＢがチャージされる。次に、ＴＲ６がオフとなり、ＣＫＰがロウとなるとＮＰの電位が低下する。その後、ＴＲ３がオンとなり、出力側からＣｐに電流が流れ込む。Ｃｐに流れ込んだ電荷は、次にＴＲ６がオンになった際、入力側に放出される。この動作を繰り返すことで、出力電圧ＶＡが徐々に低下し、出力に一定の負電圧を供給することできる。例えば、入力電圧ＶＢ＝３Ｖ、ＣＫＰの振幅５Ｖｐｐとした場合、安定状態における出力電圧はＶＡ＝３Ｖ−５Ｖ＝−２Ｖとなる。

以下、図５、図６を用いて、ＶＧＬ用昇圧回路の動作の詳細ついて説明する。制御クロックＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＰのタイミングはハイ電圧ＶＧＨの場合と同一である。ここで、具体例として、入力電圧ＶＢ＝３Ｖ、制御クロックＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＰの振幅を５Ｖｐｐとした場合について説明する。まず、ポンピングクロックＣＫＰがハイの状態で入力電圧ＶＢ＝３Ｖが与えられると、時刻ｔ３（ｔ９）でＣＫＢがハイになったとき、ＴＲ６がオンとなり、ノードＮＰが入力電圧ＶＢ＝３Ｖまでディスチャージされる（Ｃｐの電圧は３Ｖ−５Ｖ＝−２Ｖ）。次に、ｔ４でＣＫＢとＣＫＣがロウとなると、ＴＲ６がオフとなる。このときＣＫＰもロウとなり、ＮＰは−２Ｖとなる。ｔ５でクロックＣＫＡがハイとなると、ノードＮＡが３Ｖに昇圧され、ＴＲ３がオンとなり、出力側からＣｐに電流が流れ込む。その結果、出力電圧は−２Ｖとなる。次に、時刻ｔ６（ｔ０）でＣＫＡがロウになるとＴＲ３がオフとなり、ｔ７（ｔ１）でＣＫＰがハイになると、ノードＮＰが３Ｖに昇圧される。このとき、ＮＣがＴＲ７を介して３−Ｖｔｈ付近まで充電され、ｔ８（ｔ２）でＣＫＣがハイになるとＮＣが一旦８−Ｖｔｈまで充電される。ｔ９（ｔ３）にＣＫＢがハイになるとＮＢ（ＴＲ６のゲート電圧）が８Ｖまで昇圧され、ＴＲ６がオンとなる。その結果、ＴＲ３がオンの時に出力側からＣｐに流れ込んだ電荷がＴＲ６を介して入力側に放出される。以上の動作を繰り返すことで、出力側に一定の負電圧ＶＧＬ＝−２Ｖを供給できる。

ＶＧＬ用昇圧回路においても、ＶＧＨ用昇圧回路と同様に、Ｃ３、ＴＲ７を用いた昇圧回路によりＮＢの初期電圧を高くできるので、ＣＫＢによる昇圧の際、ＴＲ６のゲート電圧を大きくすることができる。このため、ＴＲ６オンの際、ＴＲ６のオン抵抗を十分小さくすることができるので、出力電圧を大きく変化させることなく、出力側に大電流を供給することができる。

次に図７を用いて本発明の昇圧回路が適用される液晶表示パネル１の駆動回路について説明する。図７は、本発明の実施例の液晶表示パネル１の基本構成を示すブロック図である。同図に示すように、液晶表示パネル１は、透明なガラス、またはプラスチック等の絶縁基板（素子基板）２を備えている。絶縁基板２には、マトリクス状に画素８が配置され表示領域９が形成されている。画素８には画素電極１１、スイッチング素子１０が設けられる。

表示領域９の周辺には、絶縁基板２の端辺に沿って映像信号回路５０と、走査信号回路６０と、昇圧回路４とが形成されている。映像信号回路５０と、走査信号回路６０と、昇圧回路４とは絶縁基板２にスイッチング素子１０と同様の工程で形成されるため、別工程で形成される半導体チップに比較して小型にすることが可能である。

映像信号回路５０と、走査信号回路６０と、昇圧回路４と、スイッチング素子１０を構成する半導体層は、ＣＶＤ法等によって絶縁基板２の上に堆積したアモルファスシリコン膜にレーザ照射等によりエネルギーを供給し、再結晶化等により結晶粒径が前記アモルファスシリコン膜よりも増加した、ポリシリコン膜を利用している。

走査信号回路６０からは走査信号線２０が表示領域に伸びていて、走査信号線２０はスイッチング素子１０の制御端子と電気的に接続している。走査信号回路６０からは、走査信号線２０にスイッチング素子１０をオン・オフする走査信号が出力する。

走査信号回路６０には、シフトレジスタ回路６１が設けられており、１水平期間の間、走査信号線２０にスイッチング素子１０をオン状態にする電圧が出力するようにパルス信号がシフトレジスタ回路６１より出力する。

シフトレジスタ回路６１を昇圧回路４で昇圧した高電圧で駆動することも可能であるが、シフトレジスタ回路６１を低電圧で駆動して、出力するパルス信号をレベルシフタ回路６２で高電圧のパルスに変換して走査信号線２０に出力することも可能である。この場合、昇圧回路４から各レベルシフタ回路６２には高電圧電源線６４が配線され電気的に接続している。なお、配線６５はシフトレジスタ回路６１に転送クロックを供給する信号線である。

走査信号回路６０に隣接して、対向電圧供給回路７が設けられている。対向電圧供給回路７は対向電圧供給線毎に分割して対向電圧を対向電極に供給するものであり、画素毎に対向電極が分離した形状のＩＰＳ方式の液晶表示装置に適用して有効な回路である。この対向電圧供給回路７にも高電圧電源線７４が配線され電気的に接続している。

映像信号回路５０からは映像信号線２５が表示領域９に伸びており、映像信号線２５はスイッチング素子１０の入力端子に接続している。映像信号線２５には映像信号回路５０から、映像信号が出力し、走査信号によりオン状態となったスイッチング素子１０を介して、映像信号が画素電極１１に書き込まれる。

映像信号回路５０は、出力ゲート回路５３を有しており、外部から供給される映像信号をシフトレジスタ回路５１の出力するタイミングパルスにしたがって、映像信号線２５に出力する。映像信号を液晶表示パネル１の外部から直接供給する場合など、映像信号の電圧範囲が広い場合には、シフトレジスタ回路５１の出力する電圧では、出力ゲート回路５３をオン状態とする電圧として不十分な場合がある。そのため、レベルシフタ回路５２を用いて、映像信号の電圧範囲で十分に出力ゲート回路５３がオン状態となる電圧を出力可能としている。そのため、映像信号回路５０にも昇圧回路４から高電圧電源線５４が配線されて電気的に接続している。

図７では、シフトレジスタ回路５１の転送パルスと昇圧回路４の昇圧パルスを併用しており、転送パルス配線５５がシフトレジスタ回路５１と昇圧回路４とに接続している。また、出力容量用の電極４１が絶縁基板２上にスイッチング素子１０と同様の工程で形成されている。

図７に示す液晶表示パネル１では、走査信号回路６０、映像信号回路５０、昇圧回路４とを同一基板上に形成することが可能であり、外付けの部品点数が減少し、部品の実装に関して省スペース化が図れる。また、各部品の接続信頼性も向上する。

本発明の第２の実施例に係わる昇圧回路は、２つの基本昇圧回路を用い、これらを並列に動作させることで大きな出力電流を得るものである。

一般に、液晶表示装置におけるゲート走査回路では、ゲート線の配線容量等の存在のため、これらの駆動に際して、大きな充放電電流が流れる。この充放電電流は、ハイ電圧ＶＧＨ及びロウ電圧ＶＧＬの電源回路から供給されるものであり、これらの回路には大きな出力電流が求められる。また、ＶＧＨ及びＶＧＬの電圧は、ＴＦＴのオン及びオフのゲート電圧に対応するため、出力電流を大きくした場合にも、ＶＧＨ、ＶＧＬの出力電圧の変化が小さいことが求められる。本実施例は、これらの課題を解決する昇圧回路を提供するものである。

本発明の第２の実施例に係わる昇圧回路について、図８、図９、図１０を用いて説明する。

図８は第２の実施例に係わるハイ電圧ＶＧＨ用昇圧回路を示したものである。本昇圧回路は、並列に接続された２つの基本昇圧回路３００から構成される。８０３は昇圧容量素子、８０４は安定化容量素子である。ここで基本昇圧回路３００は、第１の実施例で説明したＶＧＨ用昇圧回路（図３）と同じであるため、回路構成についての説明を省略する。

本昇圧回路の動作を図１０を用いて説明する。第一の昇圧回路用の制御クロックＣＫＡ１、ＣＫＢ１、ＣＫＣ１、ＣＫＰ１の位相関係は、第１の実施例の場合と同じであり、また、第二の昇圧回路用の制御クロックＣＫＡ２、ＣＫＢ２、ＣＫＣ２、ＣＫＰ２に関しても、その位相関係は第１の実施例の場合と同じである。このため、第一及び第二の昇圧回路は、それぞれ、第１の実施例におけるＶＧＨ用昇圧回路と同様に、入力電圧を昇圧し、出力側に供給する動作を行う。

本実施例では、図１０に示すように、第一及び第二の昇圧回路の制御クロックを、互いに半周期だけずらせており、各昇圧回路が半周期ごとに交互に出力側に電流を供給している。このため、単一の昇圧回路を用いる場合に比べて、出力側に２倍の電流を供給することができる。

図９は第２の実施例に係わるロウ電圧ＶＧＬ用昇圧回路を示したものである。第２の実施例に係わるＶＧＬ用昇圧回路は、第１の実施例におけるＶＧＬ用昇圧回路と同様に、ＶＧＨ用昇圧回路の入出力の関係を逆にしたものである。ＶＧＨ用昇圧回路と同様に、２つのＶＧＬ用基本回路を半周期ずらせて並列に動作させ、２倍の出力電流が得られるようにしている。制御クロックに関しては、ＶＧＨ用昇圧回路と同じであるため、説明を省略する。

なお、第２の実施例に係わる電源回路を用いた表示装置の構成に関しては、第１の実施例の場合と同じであるため、説明を省略する。

本発明の第３の実施例に係わる昇圧回路は、２個またはそれ以上の数のチャージポンプ回路を直列に接続し、順次昇圧していくことで、より高いハイ電圧ＶＧＨ、より低いロウ電圧ＶＧＬを得るものである。

本発明の第３の実施例に係わる昇圧回路について、図１１、図１２、図１３、１４を用いて説明する。

図１１は第３の実施例に係わるハイ電圧ＶＧＨ用昇圧回路を示したものである。本昇圧回路は、ハイ電圧ＶＧＨ用チャージポンプ回路を２段直列に接続したものであり、第一のチャージポンプ回路３００の出力する電圧を第二のチャージポンプ回路を用いてさらに昇圧し、より高いハイ電圧ＶＧＨを得るものである。ここで、第二のチャージポンプ回路の入力側の電荷転送スイッチを第一のチャージポンプ回路の出力側の電荷転送スイッチで兼用している。

本昇圧回路のタイミングチャートを図１２に示す。図１２から明らかなように、第一のチャージポンプ回路の制御クロックＣＫＡ１、ＣＫＢ１、ＣＫＣ１、ＣＫＰ１の位相関係は、第１の実施例の場合と同じであり、また、第二のチャージポンプ回路の制御クロックＣＫＢ２、ＣＫＣ２、ＣＫＰ２の位相関係についても、第１の実施例の場合と同じである。このため、第一及び第二の昇圧回路は、それぞれ、第１の実施例におけるＶＧＨ用昇圧回路と同様に、入力電圧を昇圧し、出力側に供給する動作を行う。本昇圧回路では、図１２に示すように、第一及び第二のチャージポンプ回路の制御クロックを、互いに半周期だけずらせている。このため、第一のチャージポンプ回路にて入力電圧ＶＡをポンピング容量素子Ｃｐ１に充電している期間は、第二のチャージポンプ回路のポンピング容量素子Ｃｐ２に蓄えられた電荷を出力側に供給し、逆に、第一のチャージポンプ回路にてポンピング容量素子Ｃｐ１の電荷を出力側に供給している期間は、第二の昇圧回路にてその電荷をポンピング容量素子Ｃｐ２に充電している。この２つの状態を交互に繰り返すことで、出力側に定常的な電流を供給し、単一のチャージポンプ回路を用いる場合に比べて、大きな出力電圧を得ることができる。例えば入力電圧ＶＡ＝５Ｖ、ポンピングクロック振幅５Ｖｐｐとした場合は、第一のチャージポンプ回路の出力電圧は１０Ｖ、第二のチャージポンプ回路の出力電圧は１５Ｖとなる。

以下、図１２に基づいて本昇圧回路の動作を詳細に説明する。ここで、具体例として、入力電圧ＶＡ＝５Ｖ、制御クロックＣＫＡ１、ＣＫＢ１、ＣＫＣ１、ＣＫＰ１、ＣＫＢ２、ＣＫＣ２、ＣＫＰ２の振幅を５Ｖｐｐとした場合について説明する。図１１において、点線で囲んだ部分（３００）は、実施例１で述べた回路と同一であり、また、その制御クロックのタイミングも実施例１と同じであるため、実施例１と同様に、入力電圧ＶＡ＝５を昇圧し、１０Ｖの電圧を出力する動作をする。この点線で囲んだ部分（３００）の動作は既に実施例１で詳述したので、ここではその説明を省略する。それ以外の部分の動作に関しては、以下のようになる。点線で囲んだ回路（３００）が１０Ｖの電圧を出力すると、ノードＮＰ２が１０Ｖとなり、ｔ５でＣＫＰ２がハイになると、ノードＮＰ２が１５Ｖに昇圧される。このときノードＮＣ２はＴＲ１２を介して１５−Ｖｔｈ付近まで充電される。ｔ６でＣＫＣ２がハイとなるとＮＣ２が一旦２０Ｖまで充電される。ｔ７でＣＫＢ２がハイになるとＮＢ２（ＴＲ１１のゲート電圧）が２０−Ｖｔｈまで昇圧され、ＴＲ１１がオンとなる。その結果、Ｃｐの電荷がＴＲ１１を介して出力側に供給され、出力側に１５Ｖの電圧が与えられる。すなわち、点線の外の新しく追加した回路は、点線で囲んだ回路（３００）が出力する１０Ｖの電圧を１５Ｖに昇圧する動作をする。したがって、一連の動作を繰り返すことで、点線で囲んだ回路（３００）との組み合わせにより、回路全体として、５Ｖの入力電圧を１５Ｖに昇圧することができる。

図１１の回路においても、２回の昇圧により、電荷転送スイッチＴＲ６とＴＲ１１のゲートに十分大きなゲート電圧を供給できるので、スイッチオン抵抗を低減し、Ｖｔｈバラツキの影響を小さく抑えて、良好な電源回路特性を実現できる。

図１３は第３の実施例に係わるロウ電圧ＶＧＬ用回路を示したものである。第３の実施例に係わるＶＧＬ回路は、第１の実施例におけるＶＧＬ回路と同様に、ＶＧＨ回路の入出力の関係を逆にしたものである。ＶＧＨ用昇圧回路と同様に、２つのチャージポンプ回路を直列に接続し、これらを半周期ずらせて動作させることで、単一のチャージポンプ回路を用いる場合に比べて、より低いＶＧＬ電圧を得ることができる。例えば、入力電圧ＶＢ＝３Ｖ、ポンピングクロック振幅５Ｖｐｐとした場合、第二のチャージポンプ回路の出力電圧は−２Ｖであり、第一のチャージポンプ回路の出力電圧は−７Ｖとなる。

ＶＧＬ回路のタイミングチャートを図１４に示す。図１４から明らかなように、第一のチャージポンプ回路の制御クロックＣＫＡ１、ＣＫＢ１、ＣＫＣ１、ＣＫＰ１の位相関係は、第１の実施例の場合と同じであり、また、第二のチャージポンプ回路の制御クロックＣＫＢ２、ＣＫＣ２、ＣＫＰ２の位相関係についても、第１の実施例の場合と同じである。このため、第一及び第二のチャージポンプ回路は、それぞれ、第１の実施例におけるＶＧＬ用回路と同様に、入力電圧を低いレベルに変換し、出力側に供給する動作を行う。ＶＧＬ用回路では、図１４に示すように、第一及び第二のチャージポンプ回路の制御クロックを、互いに半周期だけずらせている。このため、第一のチャージポンプ回路にて出力ＶＡからポンピング容量素子Ｃｐ１に電流が流れ込んでいる期間は、第二のチャージポンプ回路のポンピング容量素子Ｃｐ２に蓄えられた電荷を入力側に供給し、逆に、第一のチャージポンプ回路にてポンピング容量素子Ｃｐ１の電荷を入力側に供給している期間は、第二の昇圧回路にてその電荷をポンピング容量素子Ｃｐ２に充電している。この２つの状態を交互に繰り返すことで、出力ＶＡら入力ＶＢへの定常的な電荷の移動を行い、単一のチャージポンプ回路を用いる場合に比べて、より低い出力電圧を得ることができる。例えば入力電圧ＶＡ＝５Ｖ、ポンピングクロック振幅５Ｖｐｐとした場合、第二のチャージポンプ回路の出力電圧は−２Ｖ、第一のチャージポンプ回路の出力電圧は−７Ｖとなる。
以下、図１４に基づいてＶＧＬ用回路の動作を詳細に説明する。ここで、具体例として、入力電圧ＶＡ＝５Ｖ、制御クロックＣＫＡ１、ＣＫＢ１、ＣＫＣ１、ＣＫＰ１、ＣＫＢ２、ＣＫＣ２、ＣＫＰ２の振幅を５Ｖｐｐとした場合について説明する。まず、ポンピングクロックＣＫＰ２がハイの状態で入力電圧ＶＢ＝３Ｖが与えられると、時刻ｔ７でＣＫＢ２がハイになったとき、ＴＲ１１がオンとなり、ノードＮＰ２が入力電圧ＶＢ＝３Ｖまでディスチャージされる（Ｃｐ２の電圧は３Ｖ−５Ｖ＝−２Ｖ）。次に、ｔ８でＣＫＢ２とＣＫＣ２がロウとなると、ＴＲ１１がオフとなる。このときＣＫＰ２もロウとなり、ＮＰ２は−２Ｖとなる。したがって点線の外の新しく追加した回路は、入力電圧ＶＢ＝３Ｖを−２Ｖに変換し、点線で囲んだ回路（３００）に供給する動作をする。点線内の回路（３００）に関しては、実施例１で詳述したように、入力された電圧を５Ｖだけ低下させ、出力側に供給する動作を行うので、この場合、第二のチャージポンプ回路の出力する−２Ｖの電圧を−７Ｖに変換し、出力する。点線内の回路（３００）の内部動作に関しては、実施例１で詳述したので、ここでは説明を省略する。したがって、一連の動作を繰り返すことで、点線で囲んだ回路（３００）との組み合わせにより、回路全体として、ＶＢ＝３Ｖの入力電圧を−７Ｖに変換し、出力することができる。

図１３の回路においても、２回の昇圧により、電荷転送スイッチＴＲ６とＴＲ１１に十分大きなゲート電圧を供給できるので、スイッチオン抵抗を低減し、Ｖｔｈバラツキの影響を小さく抑えて、良好な電源回路特性を実現できる。

同様の考え方にしたがって、チャージポンプ回路を３段以上直列接続し、これらを半周期ずらせて動作させることで、より高いハイ電圧ＶＧＨ、あるいは、より低いロウ電圧ＶＧＬが得られることは言うまでもない。

なお、第３の実施例に係わる昇圧回路を用いた表示装置全体の構成に関しては、第１の実施例の場合と同じであるため、説明を省略する。

本発明の電圧変換回路は、表示装置を駆動する電源電圧を生成する昇圧回路に利用できる。

本発明の表示装置は、携帯電話に搭載される表示装置に利用できる。

本発明の実施例の表示装置を表す概略ブロック図である。 本発明の実施例の表示装置に用いられる駆動信号を示す概略波形図である。 本発明の第１の実施例に係わるハイ電圧ＶＧＨ用昇圧回路を示す図である。 本発明の第１の実施例に係わるハイ電圧ＶＧＨ用昇圧回路の各部波形を示す概略図である。 本発明の第１の実施例に係わるロウ電圧ＶＧＬ用昇圧回路を示す図である。 本発明の第１の実施例に係わるロウ電圧ＶＧＬ用昇圧回路の各部波形を示す概略図である。 本発明の実施例の液晶表示パネルを示す概略ブロック図である。 本発明の第２の実施例に係わるハイ電圧ＶＧＨ用昇圧回路を示す図である。 本発明の第２の実施例に係わるロウ電圧ＶＧＬ用昇圧回路を示す図である。 本発明の第２の実施例に係わる昇圧回路のクロック波形を示す概略図である。 本発明の第３の実施例に係わるハイ電圧ＶＧＨ用昇圧回路を示す図である。 本発明の第３の実施例に係わるロウ電圧ＶＧＬ用昇圧回路を示す図である。 本発明の第３の実施例に係わる昇圧回路の各部の波形を示す図である。 本発明の第３の実施例に係わる昇圧回路の各部の波形を示す図である。

符号の説明

１…表示パネル、２…素子基板、３…コントローラ、４…昇圧回路、５…駆動回路部、１０…スイッチング素子（薄膜トランジスタ）、１１…画素電極、１４…付加容量素子、１５…共通電極、２０…走査信号線、２５…映像信号線、３０…フレキシブルプリント基板、３５…入力端子、３６…外付け容量素子、３７…外付け容量素子、５０…映像信号回路、５１…シフトレジスタ、５２…レベルシフタ、５３…ゲート回路、５４…電源線、６０…走査信号回路、６１…シフトレジスタ、６２…レベルシフタ、７０…電池、７１…電池用配線、７２…電池用接続端子、１００…表示装置、３０１…昇圧容量素子、３０２…昇圧容量素子、３０３…昇圧容量素子、３０４…ポンピング容量素子、３０５…安定化容量素子、３０６…電荷転送スイッチ、３０７…電荷転送スイッチ、３０８…トランジスタ（ＴＦＴ）、３０９…入力端子、３１０…出力端子、３１１…昇圧クロック用入力端子、３１２…制御クロック用入力端子、８０１…ＶＧＨ用基本昇圧回路ブロック、８０２…ＶＧＨ用基本昇圧回路ブロック、８０３…ポンピング容量素子、８０４…安定化容量素子、８０５…入力端子、８０６…出力端子、８０７…ポンピングクロック用入力端子、８０８…制御クロック用入力端子。

Claims (13)

1. 入力された電圧を変換して出力する電圧変換回路において、
   第１から第８のトランジスタと、第１から第５の容量素子とを備え、
   前記第１のトランジスタのドレインとゲートを電圧入力端子に接続し、前記第１のトランジスタのソースを第１のノードに接続し、
   前記第２のトランジスタのドレインを前記電圧入力端子に接続し、前記第２のトランジスタのゲートを第２のノードに接続し、前記第２のトランジスタのソースを前記第１のノードに接続し、
   前記第３のトランジスタのドレインを前記電圧入力端子に接続し、前記第３のトランジスタのゲートを前記第１のノードに接続し、前記第３のトランジスタのソースを前記第２のノードに接続し、
   前記第４のトランジスタのドレインを前記第２のノードに接続し、前記第４のトランジスタのゲートを第３のノードに接続し、前記第４のトランジスタのソースを第４のノードに接続し、
   前記第５のトランジスタのドレインを前記第２のノードに接続し、前記第５のトランジスタのゲートを電圧出力端子に接続し、前記第５のトランジスタのソースを前記第４のノードに接続し、
   前記第６のトランジスタのドレインを前記第２のノードに接続し、前記第６のトランジスタのゲートを前記第４のノードに接続し、前記第６のトランジスタのソースを前記電圧出力端子に接続し、
   前記第７のトランジスタのドレインとゲートを前記第２のノードに接続し、前記第７のトランジスタのソースを前記第３のノードに接続し、
   前記第８のトランジスタのドレインを前記第２のノードに接続し、前記第８のトランジスタのゲートを前記第４のノードに接続し、前記第８のトランジスタのソースを前記第３のノードに接続し、
   前記第１の容量素子を第１の制御信号入力端子と前記第１のノードとの間に接続し、
   前記第２の容量素子を第２の制御信号入力端子と前記第４のノードとの間に接続し、
   前記第３の容量素子を第３の制御信号入力端子と前記第３のノードとの間に接続し、
   前記第４の容量素子を第４の制御信号入力端子と前記第２のノードとの間に接続し、
   前記第５の容量を前記電圧出力端子と接地との間、または前記電圧入力端子と接地との間の少なくとも一方に接続し、
   前記第１から第４の制御信号入力端子には、それぞれタイミングの異なる第１から第４の制御信号が入力されることを特徴とする電圧変換回路。
2. 請求項１に記載の電圧変換回路において、
   前記第１から第４の制御信号はパルス波形であり、それぞれの立上りと立下りのタイミングをｔＡ１、ｔＡ２、ｔＢ1、ｔＢ２、ｔＣ１、ｔＣ２、ｔＰ１、ｔＰ２としたとき、これらのタイミングが早い順にｔＰ１、ｔＣ１、ｔＢ１、ｔＰ２＝ｔＣ２＝ｔＢ２、ｔＡ１、ｔＡ２であることを特徴とする電圧変換回路。
3. 請求項１又は２に記載の電圧変換回路を２以上並列に接続し、両電圧変換回路の前記第１から第４の制御信号の位相を互いに逆位相とすることで、２以上の電圧変換回路のそれぞれから共通の出力端子に電流を供給することを特徴とする電圧変換回路。
4. 請求項１から３の何れかに記載の電圧変換回路において、
   前記第１から第８のトランジスタはＮＭＯＳ単チャネルにて形成されたことを特徴とする電圧変換回路。
5. 請求項１に記載の電圧変換回路において、
   前記第１のトランジスタ及び前記第４のトランジスタを介して前記第１の容量素子及び前記第２の容量素子に初期電圧を与え、前記第１の制御信号及び前記第２の制御信号に従って前記第３のトランジスタ及び前記第６のトランジスタのゲートにかかる電圧を昇圧して前記第３のトランジスタ及び前記第６のトランジスタを切り替え、
   前記第７のトランジスタを介して前記第３の容量素子に初期電圧を与え、前記第３の制御信号に従って前記第４のトランジスタのゲートにかかる電圧を昇圧して前記第４のノードにかかる電圧を昇圧することを特徴とする電圧変換回路。
6. 請求項１から５の何れかに記載の電圧変換回路を備えた表示装置において、
   マトリクス状に配置した複数の画素電極を備えた表示パネルと、
   前記画素電極に映像信号を供給するスイッチング素子と、
   前記スイッチング素子に映像信号を供給する映像信号線と、
   前記スイッチング素子を制御する走査信号を供給する走査信号線とを有し、
   前記表示パネルに前記スイッチング素子と同様の工程で形成された前記映像信号を出力する第１の駆動回路と、
   前記走査信号を出力する第２の駆動回路を備え、
   請求項１から５の何れかに記載の電圧変換回路を前記表示パネル内に前記スイッチング素子と同等のプロセスで形成したことを特徴とする表示装置。
7. 請求項１から５の何れかに記載の電圧変換回路を備えた表示装置において、
   請求項１から５の何れかに記載の電圧変換回路によって生成された電圧を当該表示装置の駆動電圧として用いることを特徴とする表示装置。
8. 入力された電圧を変換して出力する電圧変換回路において、
   第１から第８のトランジスタと、第１から第５の容量素子とを備え、
   前記第１のトランジスタのドレインとゲートを電圧入力端子に接続し、前記第１のトランジスタのソースを第１のノードに接続し、
   前記第２のトランジスタのドレインを前記電圧入力端子に接続し、前記第２のトランジスタのゲートを第２のノードに接続し、前記第２のトランジスタのソースを前記電圧入力端子に接続し、
   前記第３のトランジスタのドレインを前記入力端子に接続し、前記第３のトランジスタのゲートを前記第１のノードに接続し、前記第３のトランジスタのソースを前記第１のノードに接続し、
   前記第１の容量素子を第１の制御信号入力端子と前記第１のノードとの間に接続し、
   前記第３のトランジスタのソースと電圧出願端子との間に、
   前記第４のトランジスタのドレインを前記第２のノードに接続し、前記第４のトランジスタのゲートを第３のノードに接続し、前記第４のトランジスタのソースを第４のノードに接続し、前記第５のトランジスタのドレインを前記第２のノードに接続し、前記第５のトランジスタのゲートを前記電圧出力端子に接続し、前記第５のトランジスタのソースを前記第４のノードに接続し、前記第６のトランジスタのドレインを前記第２のノードに接続し、前記第６のトランジスタのゲートを前記第４のノードに接続し、前記第６のトランジスタのソースを前記電圧出力端子に接続し、前記第７のトランジスタのドレインとゲートを前記第２のノードに接続し、前記第７のトランジスタのソースを前記第３のノードに接続し、前記第８のトランジスタのドレインを前記第２のノードに接続し、前記第８のトランジスタのゲートを前記第４のノードに接続し、前記第８のトランジスタのソースを前記第３のノードに接続し、前記第２の容量素子を第２の制御信号入力端子と前記第４のノードとの間に接続し、前記第３の容量素子を第３の制御信号入力端子と前記第３のノードとの間に接続し、前記第４の容量素子を第４の制御信号入力端子と前記第２のノードとの間に接続し、前記第７のトランジスタのゲートを入力とし、前記第４のトランジスタのゲートを出力とする回路ブロックを一個又は複数個直列接続し、
   前記第５の容量素子を前記電圧出力端子と接地との間、または前記電圧入力端子と接地との間の少なくとも一方に接続し、
   前記第１から第４の制御信号入力端子には、それぞれタイミングの異なる第１から第４の制御信号が入力されることを特徴とする電圧変換回路。
9. 請求項８に記載の電圧変換回路において、
   前記各回路ブロックの前記第１から第４の制御信号をＣＫＢ１、ＣＫＣ１、ＣＫＰ１、ＣＫＢ２、ＣＫＣ２、ＣＫＰ２、・・・、ＣＫＢｎ、ＣＫＣｎ、ＣＫＰｎ、・・・とし、これらの立上り、立下りのタイミングをｔＢｎ１、ｔＢｎ２、ｔＣｎ１、ｔＣｎ２、ｔＰｎ１、ｔＰｎ２としたとき、早い順に、ｔＰｎ１、ｔＣｎ１、ｔＢｎ１、ｔＰｎ２＝ｔＣｎ２＝ｔＢｎ２であることを特徴とする電圧変換回路。
10. 請求項８又は９に記載の電圧変換回路において、
    前記各回路ブロックの前記第１から第４の制御信号が、回路ブロックごとに半周期ずつ位相がずれていることを特徴とする電圧変換回路。
11. 請求項８から９の何れかに記載の電圧変換回路において、
    前記第１から第８のトランジスタはＮＭＯＳ単チャネルにて形成されたことを特徴とする電圧変換回路。
12. 請求項８から１１の何れかに記載の電圧変換回路を備えた表示装置において、
    マトリクス状に配置した複数の画素電極を備えた表示パネルと、
    前記画素電極に映像信号を供給するスイッチング素子と、
    前記スイッチング素子に映像信号を供給する映像信号線と、
    前記スイッチング素子を制御する走査信号を供給する走査信号線とを有し、
    前記表示パネルに前記スイッチング素子と同様の工程で形成された前記映像信号を出力する第１の駆動回路と、
    前記走査信号を出力する第２の駆動回路を備え、
    請求項８から１１の何れかに記載の電圧変換回路を前記表示パネル内に前記スイッチング素子と同等のプロセスで形成したことを特徴とする表示装置。
13. 請求項８から１１の何れかに記載の電圧変換回路を備えた表示装置において、
    請求項８から１１の何れかに記載の電圧変換回路によって生成された電圧を当該表示装置の駆動電圧として用いることを特徴とする表示装置。

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