KR20120108898A

KR20120108898A - Ｄｃ-ｄｃ 변환기 제어 장치 및 ｄｃ-ｄｃ 변환기

Info

Publication number: KR20120108898A
Application number: KR1020110093356A
Authority: KR
Inventors: 다케시 우에노; 아키오 구로다
Original assignee: 가부시끼가이샤 도시바
Priority date: 2011-03-24
Filing date: 2011-09-16
Publication date: 2012-10-05
Also published as: JP2012205352A; KR101345931B1; JP5320424B2; US20120242300A1; CN102694462A; TW201240310A

Abstract

DC-DC 변환기 제어 장치는 직류 입력 전압의 입력 단자와, 상기 직류 입력 전압을 변환한 직류 출력 전압의 출력 단자와의 사이에 개재되는 인덕터와, 상기 인덕터에 접속되는 커패시터와, 상기 직류 입력 전압을 상기 인덕터에 인가할지의 여부를 전환하는 스위치를 갖는 DC-DC 변환기를 제어한다. DC-DC 변환기 제어 장치는, 상기 직류 출력 전압과 기준 전압과의 차동 전압 신호를 생성하는 감산기와, 상기 차동 전압 신호의 극성의 판정 결과를 나타내는 판정 신호를 생성하는 비교기와, 상기 판정 신호를 정해진 지연 시간만큼 지연시키는 지연부를 구비한다. 상기 스위치는 상기 지연부에서 지연된 상기 판정 신호에 기초하여 온/오프 제어된다. 상기 정해진 지연 시간은 상기 직류 입력 전압과, 상기 기준 전압과, 상기 스위치를 온/오프하는 주파수에 의해 결정된다.

Description

ＤＣ-ＤＣ 변환기 제어 장치 및 ＤＣ-ＤＣ 변환기{DC-DC CONVERTER CONTROL APPARATUS AND DC-DC CONVERTER}

<관련 출원과의 상호 참조>

본 출원은 일본 특허 출원 제2011-65933호(출원일: 2011년 3월 24일)를 기초로 하고, 이 출원으로부터 우선의 이익을 향수하며, 이 출원의 전체 내용은 여기에서의 인용에 의해 원용된다.

본 발명의 실시형태는 직류 입력 전압을 직류 출력 전압으로 변환하는 DC-DC 변환기 제어 장치 및 DC-DC 변환기에 관한 것이다.

외부 클록을 이용하지 않는 자려식 DC-DC 변환기는 클록 주파수에 의해 동작 속도가 제한되지 않기 때문에 부하 변동에 대한 응답이 빠르고, 또한 PWM(Pulse Width Modulation) 신호를 생성하기 위한 회로나 위상 보상을 수행하는 보상기가 불필요하므로, 회로 규모를 삭감할 수 있다는 이점을 갖는다.

그러나, 외부 클록을 이용하지 않기 때문에, 어떤 방법으로도 스위칭 주파수를 제어해야 한다. 종래 방법 중 하나는 제어 회로에 이용하는 비교기의 히스테리시스 폭을 제어하는 것이다. 이 경우의 스위칭 주파수(fsw)는 이하의 식 (1)로 나타낸다.

여기서, Vin 및 Vout는 DC-DC 변환기의 입력 전압 및 출력 전압, k는 비교기의 히스테리시스 폭, L은 인덕턴스값이다.

식 (1)에 의하면, 비교기의 히스테리시스 폭(k)을 조정함으로써, 스위칭 주파수를 제어할 수 있는 것을 알 수 있다.

그러나, 스위칭 주파수(fsw)를 정하는 파라미터로서 인덕턴스값(L)이 관계되어 있기 때문에, 인덕턴스값(L)을 알 수 없다면, 원하는 스위칭 주파수(fsw)를 얻을 수 없다.

일반적으로, DC-DC 변환기에 이용하는 인덕터는 DC-DC 변환기의 제어 회로(IC)와는 별개로 설치되는 경우가 많아, 제어 회로(IC)를 설계하는 단계에서는 그 값을 아는 것은 어렵다. 또한, 만약에 대략적인 인덕턴스값을 사전에 알고 있었다고 해도, 제조 변동이나 경년 변화 등에 의해 인덕턴스값은 변화하기 때문에, 스위칭 주파수(fsw)에도 오차가 발생해 버린다.

이것을 해결하는 방법으로서, 스위칭 주파수(fsw)를 관측하여 히스테리시스 폭을 조정하는 피드백 루프를 설치하면, 인덕턴스값(L)을 알 수 없어도, 히스테리시스 폭(k)의 값을 자동적으로 적절한 값으로 조정할 수 있다. 그런데, DC-DC 변환기에는 원래, 출력 전압을 안정화하기 위한 피드백 루프(이하, 제1 루프)가 존재하고, 이것 외에도, 전술한 스위칭 주파수(fsw)를 안정화하기 위해 히스테리시스 폭을 조정하는 피드백 루프(이하, 제2 루프)를 설치하게 된다.

제2 루프는 제1 루프에 영향을 주지 않도록 해야 하고, 제2 루프의 주파수 대역을 제1 루프보다 상당히 낮게 하는 제한을 해야 하며, 응답이 늦어진다고 하는 문제가 있다.

본 발명이 해결하고자 하는 과제는 인덕턴스값을 알 수 없어도, 고속으로 또 안정적으로 스위치를 온/오프 제어할 수 있는 DC-DC 변환기 제어 장치 및 DC-DC 변환기를 제공하는 것이다.

실시형태의 DC-DC 변환기 제어 장치는, 직류 입력 전압의 입력 단자와, 상기 직류 입력 전압을 변환한 직류 출력 전압의 출력 단자와의 사이에 개재되는 인덕터와, 상기 인덕터에 접속되는 커패시터와, 상기 직류 입력 전압을 상기 인덕터에 인가할지의 여부를 전환하는 스위치를 갖는 DC-DC 변환기를 제어하기 위한, DC-DC 변환기 제어 장치로서, 상기 직류 출력 전압과 기준 전압과의 차동 전압 신호를 생성하는 감산기와, 상기 차동 전압 신호의 극성의 판정 결과를 나타내는 판정 신호를 생성하는 비교기와, 상기 판정 신호를 정해진 지연 시간만큼 지연시키는 지연부를 구비하고, 상기 스위치는 상기 지연부에서 지연된 상기 판정 신호에 기초하여 온/오프 제어되며, 상기 정해진 지연 시간은 상기 직류 입력 전압과, 상기 기준 전압과, 상기 스위치를 온/오프하는 주파수에 의해 결정된다.

다른 실시형태의 DC-DC 변환기는, 직류 입력 전압의 입력 단자와 직류 출력 전압의 출력 단자와의 사이에 개재되는 인덕터와, 상기 인덕터에 접속되는 커패시터와, 상기 직류 입력 전압을 상기 인덕터에 인가할지의 여부를 전환하는 스위치와, 상기 직류 출력 전압과 기준 전압과의 차동 전압 신호를 생성하는 감산기와, 상기 차동 전압 신호의 극성의 판정 결과를 나타내는 판정 신호를 생성하는 비교기와, 상기 판정 신호를 정해진 지연 시간만큼 지연시키는 지연부를 구비하고, 상기 스위치는 상기 지연부에서 지연된 상기 판정 신호에 기초하여 온/오프 제어되며, 상기 정해진 지연 시간은 상기 직류 입력 전압과, 상기 기준 전압과, 상기 스위치를 온/오프하는 주파수에 의해 결정되는 것을 특징으로 한다.

상기 구성의 DC-DC 변환기 제어 장치 및 DC-DC 변환기에 의하면, 인덕턴스값을 알 수 없어도, 고속으로 또 안정적으로 스위치를 온/오프 제어할 수 있다.

도 1은 제1 실시형태에 의한 DC-DC 변환기(1)의 개략적인 회로도.
도 2는 직류 출력 전압(Vout)의 리플 성분의 전압 파형을 도시하는 도면.
도 3은 제2 실시형태에 의한 DC-DC 변환기(1)의 개략적인 회로도.
도 4는 제3 실시형태에 의한 DC-DC 변환기(1)의 개략적인 회로도.
도 5는 제4 실시형태에 의한 DC-DC 변환기(1)의 회로도.
도 6은 제5 실시형태에 의한 지연부(7)의 개략 구성을 도시하는 블록도.
도 7은 지연 소자(DS1)의 상세 구성의 일례를 도시하는 회로도.
도 8은 제6 실시형태에 의한 지연부(7)의 개략적인 회로도.
도 9는 제7 실시형태에 의한 지연부(7)의 개략적인 회로도.

이하, 첨부 도면을 참조하여 실시형태에 대해 설명한다.

본 실시형태의 일 양태에 따른 DC-DC 변환기 제어 장치는, 직류 입력 전압의 입력 단자와, 상기 직류 입력 전압을 변환한 직류 출력 전압의 출력 단자와의 사이에 개재되는 인덕터와, 상기 인덕터에 접속되는 커패시터와, 상기 직류 입력 전압을 상기 인덕터에 인가할지의 여부를 전환하는 스위치를 갖는 DC-DC 변환기를 제어한다. DC-DC 변환기 제어 장치는, 상기 직류 출력 전압과 기준 전압과의 차동 전압 신호를 생성하는 감산기와, 상기 차동 전압 신호의 극성의 판정 결과를 나타내는 판정 신호를 생성하는 비교기와, 상기 판정 신호를 정해진 지연 시간만큼 지연시키는 지연부를 구비한다. 상기 스위치는 상기 지연부에서 지연된 상기 판정 신호에 기초하여 온/오프 제어된다. 상기 정해진 지연 시간은 상기 직류 입력 전압과, 상기 기준 전압과, 상기 스위치를 온/오프하는 주파수에 의해 결정된다.

(제1 실시형태)

도 1은 제1 실시형태에 의한 DC-DC 변환기(1)의 개략적인 회로도이다. 도 1의 DC-DC 변환기(1)는 직류 입력 전압(Vin)을 직류 출력 전압(Vout)으로 강압하는 파워단(2)(직류 전압 변환부)과, 파워단(2)을 제어하는 제어 회로(3)를 구비한다. 파워단(2)은 하이 사이드 스위치(SWH)와, 로우 사이드 스위치(SWL)와, 인덕터(L)와, 평활 커패시터(C)와, 이 평활 커패시터(C)의 기생 저항(ESR)을 갖는다. 제어 회로(3)는 DC-DC 변환기 제어 장치에 대응한다.

파워단(2)의 입력 단자(IN)에는 전압원(10)이 접속되고, 파워단(2)의 출력 단자(OUT)에는 부하(4)가 접속된다. 하이 사이드 스위치(SWH)와 인덕터(L)는 전압원(10)과 부하(4) 사이에 직렬 접속된다. 파워단(2)의 출력 단자(OUT)와 접지 단자와의 사이에는, 평활 커패시터(C)와 기생 저항(ESR)이 직렬 접속된다. 로우 사이드 스위치(SWL)의 일단은 하이 사이드 스위치(SWH)와 인덕터(L)의 접속 경로에 접속되고, 로우 사이드 스위치(SWL)의 타단은 접지 단자에 접속된다.

제어 회로(3)는 직류 출력 전압(Vout)과 기준 전압(Vref)과의 차동 전압을 생성하는 감산기(5)와, 차동 전압의 극성을 판정하여 판정 신호를 출력하는 비교기(6)와, 판정 신호를 정해진 지연 시간만큼 지연시키는 지연부(7)와, 지연부(7)에서 지연된 판정 신호를 반전시키는 인버터(8)를 갖는다. 인버터(8)로부터 출력되는 스위치 제어 신호는 하이 사이드 스위치(SWH)와 로우 사이드 스위치(SWL)의 온/오프 전환에 이용된다. 하이 사이드 스위치(SWH)와 로우 사이드 스위치(SWL)는 교대로 온/오프한다.

지연부(7)의 지연 시간은 후술하는 바와 같이, 직류 입력 전압(Vin)과, 기준 전압(Vref)과, 하이 사이드 스위치(SWH) 및 로우 사이드 스위치(SWL)를 온/오프하는 주파수(스위칭 주파수)에 의해 결정된다.

만약, 기준 전압(Vref)이 직류 출력 전압(Vout)보다 높은 경우, 감산기(5)로부터 출력되는 차동 전압은 네거티브가 되고, 비교기(6)로부터 출력되는 판정 신호는 네거티브를 나타내는 하이 레벨이 된다. 이것에 의해, 하이 사이드 스위치(SWH)가 온(폐회로)되고, 로우 사이드 스위치(SWL)가 오프(개회로)되어, 직류 출력 전압(Vout)을 증대시키는 제어가 이루어진다. 반대로, 기준 전압(Vref)보다 직류 출력 전압(Vout)이 높은 경우, 감산기(5)로부터 출력되는 차동 전압은 포지티브가 되고, 비교기(6)로부터 출력되는 판정 신호는 포지티브를 나타내는 로우 레벨이 되며, 하이 사이드 스위치(SWH)는 오프되고, 로우 사이드 스위치(SWL)가 온되어, 직류 출력 전압(Vout)을 감소시키는 제어가 이루어진다.

여기서, 부하(4)에 공급되는 전류(Iload)가 대략 일정, 즉 전류(Iload)가 직류 성분뿐인 것으로 가정한다. 이 때, 커패시터 전류(Ic)는 인덕터(L) 전류(IL)의 리플 성분과 동등하다. 또한, 평활 커패시터(C)에는 기생 저항(ESR)이 존재하고, 그 저항값을 ESR로 한다. 평활 커패시터(C)로서 전해 커패시터를 이용하는 경우는 스위칭 주파수(fsw)에서, 평활 커패시터(C)의 임피던스는 기생 저항(ESR)에 의한 것이 지배적인 경우가 많다. 즉, 이하의 식 (2)가 성립한다.

이 때, 직류 출력 전압(Vout)의 리플 성분은 인덕터 전류(IL)와 기생 저항(ESR)으로부터 계산할 수 있다.

도 2는 직류 출력 전압(Vout)의 리플 성분의 전압 파형을 도시하는 도면이다. 도 2의 횡축은 시간, 종축은 전압을 나타내고 있다. 직류 출력 전압(Vout)의 리플 성분은 스위칭 주파수(fsw)에 따른 주기를 갖고, 1 주기는 도시한 바와 같이, 4개의 구간 a, b, c, d로 나눠진다.

구간 a는 Vout<Vref이며, 비교기(6)로부터 출력되는 판정 신호는 하이 레벨이고, 하이 사이드 스위치(SWH)는 온하고, 로우 사이드 스위치(SWL)는 오프한다. 이 구간에서는, 직류 출력 전압(Vout)은 선형으로 증가한다.

Vout=Vref가 된 시점에서, 비교기(6)로부터 출력되는 판정 신호는 하이 레벨로부터 로우 레벨로 변화하지만, 비교기(6)로부터 출력되는 판정 신호와, 인버터(8)로부터 출력되는 스위치 제어 신호 사이에는, 지연부(7)에 의한 지연 시간만큼 어긋남이 있기 때문에, 구간 b는 하이 사이드 스위치(SWH)가 온이고, 로우 사이드 스위치(SWL)가 오프인 상태가 계속된다.

구간 a로부터 구간 b로 전환된 후 지연 시간(td)이 경과한 후에, 하이 사이드 스위치(SWH)는 오프이고, 로우 사이드 스위치(SWL)는 온이 되며, 구간 c에 들어간다. 구간 c에서는 직류 출력 전압(Vout)은 선형으로 감소한다.

그 후, 다시 Vout=Vref가 되면, 비교기(6)로부터 출력되는 판정 신호는 하이 레벨이 되지만, 지연부(7)에 의한 지연 시간만큼 어긋남이 있기 때문에, 하이 사이드 스위치(SWH)는 오프이고, 로우 사이드 스위치(SWL)는 온인 상태가 계속되며, 직류 출력 전압(Vout)은 계속 저하한다. 이것이 구간 d이며, 시간 td 동안 계속된다.

직류 출력 전압(Vout)의 최대값과 기준 전압(Vref)과의 차동 전압을 V1, 기준 전압(Vref)과 직류 출력 전압(Vout)의 최소값과의 차동 전압을 V2, 구간 a의 길이를 t1, 구간 c의 길이를 t2로 하면, 이하의 식 (3)?(6)이 성립한다.

이들 식 (3)?(6)으로부터 t1과 t2를 구하면, 이하의 식 (7)과 식 (8)이 얻어진다.

도 2에 도시하는 바와 같이, 1 주기는 (t1+td+t2+td)이기 때문에, 스위칭 주파수(fsw)는 이하의 식 (9)로 표현된다.

식 (9)로부터, 직류 입력 전압(Vin)과 직류 출력 전압(Vout)을 알 수 있으면, 원하는 스위칭 주파수(fsw)로 하기 위한 지연 시간(td)을 고유하게 결정할 수 있는 것을 알 수 있다. 또한, DC-DC 변환기(1)에서는, 직류 출력 전압(Vout)이 기준 전압(Vref)에 일치하도록 제어되기 때문에, 상기 식 (9)의 Vout 대신에 Vref를 이용하여도 좋다.

도 1은 식 (9)의 Vout를 Vref로 치환한 식을 실현하는 회로이다. 도 1의 제어 회로(3) 내의 지연부(7)에는, 입력 신호로서, 비교기(6)로부터 (Vin-Vref)에 따른 판정 신호와, 직류 입력 신호(Vin)와, 기준 전압(Vref)이 입력된다. 또한, 경우에 따라서는, 스위칭 주파수(fsw)도 지연부(7)에 입력되는 경우가 있다. 이 스위칭 주파수(fsw)는 외부로부터 입력되지 않고, 원하는 값을 미리 지연부(7)에 설정해 두어도 된다.

지연부(7)는 이들 입력 신호에 기초하여, 전술한 식 (9)에 기초하여, 지연 시간(td)을 취득하고, 비교기(6)로부터의 판정 신호를 그 지연 시간(td)분만큼 지연시켜 출력한다.

이 지연부(7)를 마련함으로써, 도 2의 구간 b와 구간 d에서, 하이 사이드 스위치(SWH)와 로우 사이드 스위치(SWL)가 전환되는 타이밍을 지연 시간(td)만큼 어긋나게 할 수 있고, 직류 출력 전압(Vout)에, 도 2와 같은 리플 성분을 중첩할 수 있다.

도 1의 지연부(7)에 외부로부터 원하는 스위칭 주파수(fsw)를 입력하는 경우, 지연부(7)는 외부로부터 설정한 스위칭 주파수(fsw)와, 직류 입력 전압(Vin)과, 직류 출력 전압(Vout)[또는 기준 전압(Vref)]을 파라미터로 하여, 전술한 식 (9)에 따라, 지연 시간(td)을 구한다. 또는 후술하는 바와 같이, 스위칭 주파수(fsw)와, 직류 입력 전압(Vin)과, 직류 출력 전압(Vout)을 입력 파라미터로 하여, 대응하는 지연 시간(td)을 취득할 수 있는 테이블을 미리 준비해 두고, 입력 파라미터가 주어지면, 이 테이블을 검색하여, 대응하는 지연 시간(td)을 취득하여도 된다.

이와 같이, 제1 실시형태에서는, 직류 출력 전압(Vout)과 기준 전압(Vref)의 차동 전압에 따른 극성의 판정 신호를 정해진 지연 시간(td)분만큼 지연시킨 스위칭 제어 신호에 의해, 하이 사이드 스위치(SWH)와 로우 사이드 스위치(SWL)를 교대로 온/오프하기 때문에, 인덕터(L)의 인덕턴스값(L)을 알 수 없어도, 지연 시간(td)에 의해, 스위칭 주파수(fsw)를 고속으로 정밀도 좋게 제어할 수 있다.

(제2 실시형태)

제2 실시형태는 평활 커패시터(C)의 기생 저항(ESR)이 작은 경우를 염두에 둔 것이다.

도 3은 제2 실시형태에 의한 DC-DC 변환기(1)의 개략적인 회로도이다. 도 3에서는, 도 1과 공통되는 구성 부분에는 동일 부호를 붙이고 있고, 이하에서는 다른 점을 중심으로 설명한다.

평활 커패시터(C)로서, 세라믹 커패시터 등의 기생 저항(ESR)이 작은 커패시터를 이용하는 경우, 전술한 식 (2)는 성립하지 않는 경우가 많고, 출력 전압을 관측한 것만으로는, 도 2에 도시하는 바와 같은 리플 파형은 관찰되지 않는다. 이 때문에, 도 3의 DC-DC 변환기(1)는 평활 커패시터(C)에 흐르는 커패시터 전류를 검출하는 커패시터 전류 검출부(11)와, 감산기(5)로부터 출력된 차동 전압에 이득을 승산하는 증폭기(12)와, 증폭기(12)의 출력 신호와 커패시터 전류 검출부(11)의 출력 신호를 가산하는 가산기(13)를 구비한다.

가산기(13)에서 가산된 신호(S)는 이하의 식 (10)으로 표현된다.

이 식 (10)에서, α(Vout-Vref)<<Ic가 되도록 이득을 설정하면, 비교기(6)의 입력 신호의 파형은 도 2와 비슷해지기 때문에, 도 2의 구간 a, b, c, d에서 구한 상기 식 (9)가 그대로 성립한다. 즉, 제2 실시형태에서도, 제1 실시형태와 마찬가지로, 원하는 스위칭 주파수(fsw)를 지연 시간(td)으로 결정할 수 있다.

전술한 식 (10)에서, 커패시터 전류(Ic)는 α(Vout-Vref)보다 위상이 90˚빠르고, α(Vout-Vref) 성분은 지연 시간을 크게 하는 방향으로 작용한다. 따라서, α(Vout-Vref) 성분이 크면, 지연 시간이 커지고, 스위칭 주파수(fsw)가 낮아진다.

따라서, α(Vout-Vref)<<Ic의 관계를 만족시키는 것이 중요하다. 이 관계가 만족되면, 전술한 식 (9)가 적용되어, 지연 시간(td)을 조정함으로써, 원하는 스위칭 주파수(fsw)에 설정할 수 있게 된다.

이와 같이, 제2 실시형태에서는, 평활 커패시터(C)로서 기생 저항(ESR)이 작은 커패시터를 이용한 경우에, 평활 커패시터(C)에 흐르는 전류를 측정하고, 감산기(5)로부터 출력된 차동 전압의 이득을 조정함으로써, 제1 실시형태와 마찬가지로, 원하는 스위칭 주파수(fsw)를 지연 시간(td)에 의해 고속으로 정밀도 좋게 설정할 수 있다.

(제3 실시형태)

제3 실시형태는 제2 실시형태와 달리, 인덕터 전류를 측정하는 것이다.

도 4는 제3 실시형태에 의한 DC-DC 변환기(1)의 개략적인 회로도이다. 도 4에서는, 도 1과 공통되는 구성 부분에는 동일 부호를 붙이고 있고, 이하에서는 다른 점을 중심으로 설명한다.

부하 전류가 일정하다고 하면, 인덕터(L)에 흐르는 인덕터 전류의 리플 성분이 커패시터 전류와 동등하다. 인덕터 전류에는, 직류 성분이 포함되어 있기 때문에, 인덕터 전류로부터 직류 성분을 제거함으로써, 커패시터 전류와 같은 전류 파형을 추출할 수 있다.

그래서, 도 4는 인덕터 전류를 검출하는 인덕터 전류 검출부(14)와, 검출된 인덕터 전류로부터 직류 성분을 제거하는 하이 패스 필터(HPF)(15)를 구비한다. 이 밖에, 도 4의 DC-DC 변환기는 도 3과 마찬가지로, 감산기(5)로부터 출력된 차동 전압에 이득을 승산하는 증폭기(12)와, 증폭기(12)의 출력 신호와 하이 패스 필터(15)의 출력 신호를 가산하는 가산기(13)를 구비한다.

가산기(13)는 하이 패스 필터(15)를 통과한 인덕터 전류의 리플 성분의 신호와, 증폭기(12)에서 이득 조정된 차동 전압(αVe)을 가산한다. 가산기(13)에서 가산된 신호(S)는 전술한 식 (10)과 같은 식으로 표현되고, 하이 패스 필터(15)를 통과한 인덕터 전류의 리플 성분의 신호가 증폭기(12)에서 이득 조정된 차동 전압(αVe)보다 상당히 커지도록 이득(α)을 설정함으로써, 제1 실시형태와 마찬가지로, 원하는 스위칭 주파수(fsw)를 지연 시간(td)으로 설정할 수 있게 된다.

또한, 인덕터 전류 검출부(14)로서, 트랜스포머를 이용하는 경우는 직류 성분이 포함되지 않기 때문에, 하이 패스 필터(15)는 불필요하게 된다. 이와 같이, 하이 패스 필터(15)는 반드시 필수적인 것은 아니다.

이와 같이, 제3 실시형태에서는, 인덕터 전류의 검출 결과를 지연부(7)에서 지연시켜 스위칭 제어 신호를 생성하기 때문에, 제2 실시형태와 마찬가지로, 원하는 스위칭 주파수(fsw)를 지연 시간(td)에 의해 고속으로 정밀도 좋게 설정할 수 있다.

(제4 실시형태)

제4 실시형태는 전술한 제2 실시형태의 구체예이다.

도 5는 제4 실시형태에 의한 DC-DC 변환기(1)의 회로도이다. 도 5의 회로는 도 3에 도시한 각 구성 부분의 내부 구성을 보다 상세히 도시하고 있다. 도 5에서, 커패시터 전류 검출부(11)는 커패시터(C1)와, 저항(R1)과, 연산 증폭기(OP1)를 포함하는 미분기이다. 커패시터(C1)는 DC-DC 변환기(1)의 출력 단자(OUT)와 연산 증폭기(OP1)의 가상 접지점과의 사이에 접속된다. 커패시터(C1)의 용량은 평활 커패시터(C)의 1/N이고, 평활 커패시터(C)에 흐르는 전류(Ic)의 1/N이 커패시터(C1)에 흐른다. 이 전류(Ic/N)가 저항(R1)에 유입되기 때문에, 커패시터 전류 검출부(11)의 출력 전압(Vcs1)은 이하의 식 (11)로 표현된다.

상기 식 (11)은 직류 출력 전압(Vout)=Vref로 한다. 이 식 (11)로부터 알 수 있는 바와 같이, 커패시터 전류 검출부(11)의 출력 전압(Vcs1)은 평활 커패시터(C)에 흐르는 전류(Ic)에 의존한다.

도 5에서, 감산기(5) 및 증폭기(12)는 저항값 αR2를 갖는 저항(21)과, 저항값 R2를 갖는 저항(22)과, 연산 증폭기(OP2)를 포함하는 반전 증폭기이다. 저항(22)은 DC-DC 변환기(1)의 출력 단자(OUT)와 연산 증폭기(OP2)의 반전 입력 단자와의 사이에 개재되고, 저항(21)은 연산 증폭기(OP2)의 반전 입력 단자와 연산 증폭기(OP2)의 출력 단자와의 사이에 개재된다. 연산 증폭기(OP2)의 비반전 입력 단자에는 기준 전압(Vref)이 입력된다.

연산 증폭기(OP2)의 출력 전압(Vg1)은 이하의 식 (12)로 표현된다.

가산기(13)는 저항(23?25)과, 연산 증폭기(OP3)를 갖는다. 저항(23)은 연산 증폭기(OP3)의 반전 입력 단자와 연산 증폭기(OP1)의 출력 단자와의 사이에 개재된다. 저항(24)은 연산 증폭기(OP3)의 반전 입력 단자와 연산 증폭기(OP2)의 출력 단자와의 사이에 개재된다. 저항(25)은 연산 증폭기(OP3)의 비반전 입력 단자와 연산 증폭기(OP3)의 출력 단자와의 사이에 개재된다.

가산기(13)의 출력 전압(S)은 이하의 식 (13)으로 표현된다.

비교기(6)는 가산기(13)의 출력 전압(S)과 기준 전압(Vref)을 비교하여, 판정 신호를 출력한다. 전술한 바와 같이, α(Vout-Vref)<<Ic이면, 판정 신호는 Ic에 의존하게 된다.

이와 같이, 제4 실시형태에 의한 도 5의 회로에 의하면, 비교적 간이한 회로로, 제2 실시형태와 동일한 효과를 얻을 수 있다.

(제5 실시형태)

제5 실시형태는 전술한 제1?제4 실시형태에 적용할 수 있는 지연부(7)의 구체예이다.

도 6은 제5 실시형태에 의한 지연부(7)의 개략 구성을 도시하는 블록도이다. 도 6의 지연부(7)는 DC-DC 변환기(1)의 직류 입력 전압(Vin)을 디지털값으로 변환하는 제1 A/D 변환기(ADC1)(31)와, 기준 전압(Vref)을 디지털값으로 변환하는 제2 A/D 변환기(ADC2)(32)와, 지연 시간 생성부(33)와, 제어 전압 생성부(34)와, 복수의 지연 소자(DS1)가 종속 접속된 지연 소자군(36)을 갖는다.

지연 시간 생성부(33)는 직류 입력 전압(Vin) 및 기준 전압(Vref)을 입력 파라미터로 하여, 대응하는 지연 시간(td)을 출력한다. 경우에 따라서는, 지연 시간 생성부(33)는 직류 입력 전압(Vin) 및 기준 전압(Vref) 외에, 원하는 스위칭 주파수(fsw)를 입력 파라미터로 하여, 대응하는 지연 시간(td)을 출력하여도 된다.

제어 전압 생성부(34)는 지연 시간(td)에 기초하여, 지연 소자군(36)을 구성하는 각 지연 소자(DS1)의 지연 시간을 제어하기 위한 제어 전압(Vcont)을 생성한다.

원하는 스위칭 주파수(fsw)를 얻기 위해 설정해야 하는 지연 시간(td)은 전술한 식 (9)에서, Vout=Vref로 하면, 이하의 식 (14)로 표현된다.

지연 시간 생성부(33)는 직류 입력 전압(Vin) 및 기준 전압(Vref)을 입력 파라미터로 하여, 원하는 스위칭 주파수(fsw)를 얻기 위한 지연 시간(td)을 전술한 식 (10)에 기초해 생성한다. 지연 시간 생성부(33)는 새로운 입력 파라미터가 주어질 때마다 식 (10)을 계산하여 지연 시간(td)을 생성해도 되지만, 처리의 효율화를 위해서는, 복수 종류의 입력 파라미터와, 대응하는 지연 시간(td)과의 관계를 나타내는 테이블을 미리 준비해 두는 편이 처리의 신속화와 소비 전력의 저감을 위해 바람직하다.

또한, 스위칭 주파수(fsw)도 입력 파라미터로서 외부로부터 주어져도 좋다. 이 경우, 직류 입력 전압(Vin), 기준 전압(Vref) 및 스위칭 주파수(fsw)의 3개를 입력 파라미터로 하여, 대응하는 지연 시간(td)을 취득하기 위한 테이블을 미리 준비해 두어도 된다.

지연 시간 생성부(33)에서 생성된 지연 시간(td)은 디지털값이기 때문에, 제어 전압 생성부(34)는 지연 시간(td)을 아날로그의 제어 전압(Vcont)으로 변환하여, 각 지연 소자(DS1)의 바이어스 전압을 제어한다.

제어 전압 생성부(34)는 지연 시간(td)에 따른 제어 전압(Vcont)을 신속히 취득할 수 있도록, 지연 시간(td)을 입력 파라미터로 하여 제어 전압(Vcont)을 취득하기 위해 테이블을 미리 준비해 두는 것이 바람직하다.

도 7은 지연 소자(DS1)의 상세 구성의 일례를 도시하는 회로도이다. 도 7의 지연 소자(DS1)는 전원 전압(Vdd)과 접지 전압 사이에 종속 접속된 3개의 트랜지스터(M1, M2, M3)를 갖는다. 트랜지스터(M1, M2)는 인버터(8)를 구성하고, 트랜지스터(M3)에 의해 출력 신호의 하강 시의 시상수가 조정된다. 이 때, 트랜지스터(M3)은 선형 영역에서 동작하고, 게이트 전압에 인가된 전압(Vcont)에 의해 등가 출력 저항이 변하는 가변 저항 소자로서 기능한다.

이와 같이, 제5 실시형태에서는, 외부로부터 주어진 직류 입력 전압(Vin)과 기준 전압(Vref)을 입력 파라미터로 하여, 원하는 스위칭 주파수(fsw)를 얻기 위한 지연 시간(td)을 지연 시간 생성부(33)로써 생성하고, 그 지연 시간(td)에 기초하여 지연 소자(DS1)의 지연 시간을 조정하기 때문에, 원하는 주파수에 스위칭 주파수(fsw)를 조절할 수 있다.

(제6 실시형태)

제6 실시형태는 전술한 제1?제4 실시형태에 적용할 수 있는 지연부(7)의 다른 구체예이며, 지연부(7)에서의 지연 시간을 제5 실시형태보다 정확하게 제어하는 것을 목적으로 한다.

도 8은 제6 실시형태에 의한 지연부(7)의 개략적인 회로도이다. 도 8의 지연부(7)는 DLL(Delay Lock Loop) 회로(41)와, DC-DC 변환기(1)의 직류 입력 전압(Vin)을 디지털값으로 변환하는 제1 A/D 변환기(31)와, 기준 전압(Vref)을 디지털값으로 변환하는 제2 A/D 변환기(32)와, 지연 시간 생성부(33)와, 온도계 코드 생성부(42)와, 복수의 지연 소자(DS1)[0:n-1]이 종속 접속된 지연 소자군(44)을 갖는다.

복수의 지연 소자군(44)을 구성하는 각 지연 소자(DS1)에는, 바이패스 경로가 설치되고, 바이패스 경로와 지연 소자(DS1)의 지연 경로 중 어느 하나를 선택하는 스위치 SWB[0:n-1]가 설치된다. 또한, 각 지연 소자(DS1)의 단 사이에는 스위치 SW[0:n-1]가 접속된다. 이들 스위치(SWB, SW)의 선택은 온도계 코드 생성부(42)에 의해 이루어진다.

DLL 회로(41)는 외부로부터 입력되는 클록 신호(CK)의 1 주기와, DLL 회로(41) 내의 복수의 지연 소자(43)의 전파 지연 시간의 총계 시간이 동등해지도록, 각 지연 소자(43)에 제공되는 제어 전압(Vcont)을 제어한다.

온도계 코드 생성부(42)는 지연 시간 생성부(33)에서 생성된 디지털값으로 이루어지는 지연 시간(td)을, n비트의 온도계 코드(D) [n-1, …, 0]으로 변환한다. 온도계 코드의 각 비트는 지연 소자군(44) 내부의 각각 별개의 지연 소자(DS1)를 제어하기 위한 것이다. 예컨대 i번째 비트의 온도계 코드 D[i]가 「1」이면, 대응하는 i번째 지연 소자(DS1)의 스위치 SW[i]이 온되고, SWB[i]가 오프된다. 이것에 의해, 온도계 코드의 각 비트값에 의해, 각 지연 소자(DS1)를 통과시킬지의 여부를 각 지연 소자(DS1)마다 설정할 수 있다.

지연 소자군(44) 내부의 각 지연 소자(DS1)의 지연 시간은 DLL 회로(41)에 의해, 클록 신호(CK)의 정밀도와 같은 정도로 제어되고, 각 지연 소자(DS1)에서 지연시킬지의 여부를 각 지연 소자(DS1)마다 제어할 수 있기 때문에, 지연 시간의 설정을 더욱 미세하고, 더욱 고정밀도로 설정할 수 있다.

(제7 실시형태)

제6 실시형태는 원하는 스위칭 주파수(fsw)를 미리 지연 시간 생성부(33)에 설정해 두는 예를 나타냈지만, 이하에 설명하는 제7 실시형태는 외부로부터 임의의 스위칭 주파수(fsw)를 설정할 수 있도록 한 것이다.

도 9는 제7 실시형태에 의한 지연부(7)의 개략적인 회로도이다. 도 9에서는, 도 8과 공통되는 구성 부분에는 동일 부호를 붙이고 있고, 이하에서는 다른 점을 중심으로 설명한다.

도 9의 지연부(7)는 도 8의 지연부(7)의 구성에 더하여, 외부로부터 네트워크를 통해 디지털값으로 이루어지는 기준 전압(Vref)과 스위칭 주파수(fsw)를 설정하기 위한 통신 인터페이스부(45)를 갖는다. 즉, 도 9에서는, 원하는 기준 전압(Vref)과 스위칭 주파수(fsw)를 디지털 통신에 의해 수신한다.

이것에 의해, 제7 실시형태에 의하면, 부하(4)의 크기에 따라, 스위칭 주파수(fsw)를 동적으로 조정할 수 있어, 직류 출력 전압(Vout)의 리플과 변환 효율의 트레이드오프를 양립시킬 수 있다.

전술한 제1?제7 실시형태에서는, 직류 입력 전압(Vin)을 강압하여 직류 출력 전압(Vout)을 생성하는 강압형 DC-DC 변환기(1)를 설명했지만, 본 발명은 승압형 DC-DC 변환기(1)에도 적용할 수 있다. 또한, 각 실시형태에서는, 하이 사이드 스위치(SWH)와 로우 사이드 스위치(SWL)를 교대로 온/오프하는 예를 설명했지만, 반드시 교대로 온/오프시킬 필요는 없고, 양 스위치 모두 오프가 되는 기간을 설정하여도 된다. 또한, 하나의 스위치만 설치하여도 된다.

전술한 각 실시형태에서, 파워단(2)과 제어 회로(3)를 통합하여 하나의 반도체칩으로 구성하여도 되고, 예컨대 제어 회로(3)를 반도체칩으로 구성하여, 파워단(2)의 스위치(SWH, SHL), 인덕터(L), 및 평활 커패시터(C)의 적어도 일부를 외부 부착 부품으로서 반도체칩에 접속하여도 된다.

본 발명의 실시형태들에 대해 설명하였지만, 이들 실시형태는 예로서 제시된 것으로서, 발명의 범위를 한정하는 것은 의도하지 않는다. 사실상, 본 명세서에 설명한 신규한 방법 및 시스템은 그 밖의 여러 가지 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 또한 본 명세서에 설명한 방법 및 시스템의 형태에 여러 가지 생략, 치환, 변경이 이루어질 수 있다. 이하의 특허청구범위 및 그 균등물은 발명의 범위와 요지에 포함되는 그러한 형태 또는 변형을 포함하는 것이다.

Claims

직류 입력 전압의 입력 단자와, 상기 직류 입력 전압을 변환한 직류 출력 전압의 출력 단자와의 사이에 개재되는 인덕터와, 상기 인덕터에 접속되는 커패시터와, 상기 직류 입력 전압을 상기 인덕터에 인가할지의 여부를 전환하는 스위치를 갖는 DC-DC 변환기를 제어하기 위한 DC-DC 변환기 제어 장치에 있어서,
상기 직류 출력 전압과 기준 전압과의 차동 전압 신호를 생성하는 감산기와,
상기 차동 전압 신호의 극성의 판정 결과를 나타내는 판정 신호를 생성하는 비교기와,
상기 판정 신호를 정해진 지연 시간만큼 지연시키는 지연부
를 구비하고,
상기 스위치는 상기 지연부에서 지연된 상기 판정 신호에 기초하여 온/오프 제어되며,
상기 정해진 지연 시간은 상기 직류 입력 전압과, 상기 기준 전압과, 상기 스위치를 온/오프하는 주파수에 의해 결정되는 것인 DC-DC 변환기 제어 장치.
제1항에 있어서, 상기 커패시터에 흐르는 전류를 검출하는 전류 검출부를 구비하고,
상기 비교기는 상기 전류 검출부에서 검출된 전류에 따른 신호에 기초하여, 상기 판정 신호를 생성하는 것인 DC-DC 변환기 제어 장치.
제2항에 있어서, 상기 전류 검출부는 일단측이 상기 출력 단자에 접속된 상기 커패시터에 흐르는 전류를 검출하는 것이고,
상기 전류 검출부는 상기 직류 출력 전압을 미분함으로써, 상기 커패시터에 흐르는 전류를 검출하는 것인 DC-DC 변환기 제어 장치.
제1항에 있어서, 상기 인덕터에 흐르는 전류를 검출하는 전류 검출부를 구비하고,
상기 비교기는 상기 전류 검출부에서 검출된 전류에 따른 신호에 기초하여, 상기 판정 신호를 생성하는 것인 DC-DC 변환기 제어 장치.
제4항에 있어서, 상기 전류 검출부는 상기 인덕터에 흐르는 전류를 검출하는 것이고,
상기 전류 검출부에서 검출된 신호에 포함되는 직류 신호 성분을 제거하는 하이 패스 필터를 구비하며,
상기 비교기는 상기 하이 패스 필터를 통과한 신호에 기초하여, 상기 판정 신호를 생성하는 것인 DC-DC 변환기 제어 장치.
제1항에 있어서, 상기 지연부는 상기 직류 입력 전압과, 상기 기준 전압과, 상기 스위치를 온/오프하는 주파수를 이용하여, 이하의 식 (1),

에 의해 계산되는 상기 정해진 지연 시간(td)만큼 상기 판정 신호를 지연시키는 것인 DC-DC 변환기 제어 장치.
제1항에 있어서, 상기 직류 입력 전압과, 상기 기준 전압과, 상기 스위치를 온/오프하는 주파수와의 조합을 입력 파라미터로 하여, 대응하는 상기 정해진 지연 시간을 출력하는 지연 시간 선택 테이블을 구비하고,
상기 지연부는 상기 직류 입력 전압과, 상기 기준 전압과, 상기 스위치를 온/오프하는 주파수와의 조합을 입력 파라미터로 하여, 상기 지연 시간 선택 테이블로부터, 대응하는 상기 정해진 지연 시간을 선택하며, 그 선택된 지연 시간만큼 상기 판정 신호를 지연시키는 것인 DC-DC 변환기 제어 장치.
제7항에 있어서, 상기 지연부는,
상기 지연 시간 선택 테이블로부터 출력된 지연 시간에 따른 제어 전압을 생성하는 제어 전압 생성부와,
상기 판정 신호를 지연시키는 종속 접속된 복수의 지연 소자를 가지며, 각 지연 소자의 지연 시간이 상기 제어 전압에 의해 조정될 수 있는 지연 회로
를 구비하는 것인 DC-DC 변환기 제어 장치.
제1항에 있어서, 상기 지연부는,
종속 접속된 복수의 제1 지연 소자의 지연 시간을 클록 신호에 동기시켜 조정하는 DLL(Delay Locked Loop) 회로와,
상기 복수의 제1 지연 소자의 지연 시간에 동기하여 지연 시간이 조정되며, 종속 접속된 복수의 제2 지연 소자를 갖는 지연 회로와,
상기 복수의 제2 지연 소자 각각을 상기 지연 회로의 지연 시간 결정을 위해 이용할지의 여부를 전환하는 전환 회로와,
상기 직류 입력 전압 및 상기 기준 전압에 기초하여, 상기 지연 회로의 지연 시간을 설정하는 지연 시간 생성부와,
상기 지연 시간 생성부에서 생성된 지연 시간에 기초하여, 상기 전환 회로를 전환 제어하기 위한 전환 제어 신호를 생성하는 전환 제어부
를 갖는 것인 DC-DC 변환기 제어 장치.
제1항에 있어서, 상기 직류 출력 전압은 상기 직류 입력 전압보다 낮은 전압 레벨인 것인 DC-DC 변환기 제어 장치.
직류 입력 전압의 입력 단자와 직류 출력 전압의 출력 단자와의 사이에 개재되는 인덕터와,
상기 인덕터에 접속되는 커패시터와,
상기 직류 입력 전압을 상기 인덕터에 인가할지의 여부를 전환하는 스위치와,
상기 직류 출력 전압과 기준 전압과의 차동 전압 신호를 생성하는 감산기와,
상기 차동 전압 신호의 극성의 판정 결과를 나타내는 판정 신호를 생성하는 비교기와,
상기 판정 신호를 정해진 지연 시간만큼 지연시키는 지연부
를 구비하고,
상기 스위치는 상기 지연부에서 지연된 상기 판정 신호에 기초하여 온/오프 제어되며,
상기 정해진 지연 시간은 상기 직류 입력 전압과, 상기 기준 전압과, 상기 스위치를 온/오프하는 주파수에 의해 결정되는 것인 DC-DC 변환기.
제11항에 있어서, 상기 커패시터에 흐르는 전류를 검출하는 전류 검출부를 구비하고,
상기 비교기는 상기 전류 검출부에서 검출된 전류에 따른 신호에 기초하여, 상기 판정 신호를 생성하는 것인 DC-DC 변환기
제12항에 있어서, 상기 전류 검출부는 일단측이 상기 출력 단자에 접속된 상기 커패시터에 흐르는 전류를 검출하는 것이고,
상기 전류 검출부는 상기 직류 출력 전압을 미분함으로써, 상기 커패시터에 흐르는 전류를 검출하는 것인 DC-DC 변환기.
제11항에 있어서, 상기 인덕터에 흐르는 전류를 검출하는 전류 검출부를 구비하고,
상기 비교기는 상기 전류 검출부에서 검출된 전류에 따른 신호에 기초하여, 상기 판정 신호를 생성하는 것인 DC-DC 변환기.
제14항에 있어서, 상기 전류 검출부는 상기 인덕터에 흐르는 전류를 검출하는 것이고,
상기 전류 검출부에서 검출된 신호에 포함되는 직류 신호 성분을 제거하는 하이 패스 필터를 구비하며,
상기 비교기는 상기 하이 패스 필터를 통과한 신호에 기초하여, 상기 판정 신호를 생성하는 것인 DC-DC 변환기.
제11항에 있어서, 상기 지연부는 상기 직류 입력 전압과, 상기 기준 전압과, 상기 스위치를 온/오프하는 주파수를 이용하여, 이하의 식 (1),

에 의해 계산되는 상기 정해진 지연 시간(td)만큼 상기 판정 신호를 지연시키는 것인 DC-DC 변환기.
제11항에 있어서, 상기 직류 입력 전압과, 상기 기준 전압과, 상기 스위치를 온/오프하는 주파수와의 조합을 입력 파라미터로 하여, 대응하는 상기 정해진 지연 시간을 출력하는 지연 시간 선택 테이블을 구비하고,
상기 지연부는 상기 직류 입력 전압과, 상기 기준 전압과, 상기 스위치를 온/오프하는 주파수와의 조합을 입력 파라미터로 하여, 상기 지연 시간 선택 테이블로부터, 대응하는 상기 정해진 지연 시간을 선택하며, 그 선택된 지연 시간만큼 상기 판정 신호를 지연시키는 것인 DC-DC 변환기.
제17항에 있어서, 상기 지연부는,
상기 지연 시간 선택 테이블로부터 출력된 지연 시간에 따른 제어 전압을 생성하는 제어 전압 생성부와,
상기 판정 신호를 지연시키는 종속 접속된 복수의 지연 소자를 가지며, 각 지연 소자의 지연 시간이 상기 제어 전압에 의해 조정될 수 있는 지연 회로
를 갖는 것인 DC-DC 변환기.
제11항에 있어서, 상기 지연부는,
종속 접속된 복수의 제1 지연 소자의 지연 시간을 클록 신호에 동기시켜 조정하는 DLL(Delay Locked Loop) 회로와,
상기 복수의 제1 지연 소자의 지연 시간에 동기하여 지연 시간이 조정되며, 종속 접속된 복수의 제2 지연 소자를 갖는 지연 회로와,
상기 복수의 제2 지연 소자 각각을 상기 지연 회로의 지연 시간 결정을 위해 이용할지의 여부를 전환하는 전환 회로와,
상기 직류 입력 전압 및 상기 기준 전압에 기초하여, 상기 지연 회로의 지연 시간을 설정하는 지연 시간 생성부와,
상기 지연 시간 생성부에서 생성된 지연 시간에 기초하여, 상기 전환 회로를 전환 제어하기 위한 전환 제어 신호를 생성하는 전환 제어부
를 갖는 것인 DC-DC 변환기.
제11항에 있어서, 상기 직류 출력 전압은 상기 직류 입력 전압보다 낮은 전압 레벨인 것인 DC-DC 변환기.