JP5262260B2 - 電圧可変ｄｃ−ｄｃコンバータ - Google Patents

Description

この発明は、出力電圧可変のＤＣ−ＤＣコンバータに関し、特に、基準電圧にＤＡコンバータの出力電圧を用いたＤＣ−ＤＣコンバータに関するものである。

近年、環境対策上からも省エネルギー化が求められている。携帯電話やデジタルカメラ等の電池を使用する機器においては、電池寿命を伸ばすという観点からも、機器内で消費する電力の削減の重要度は増している。このため、電源回路としては、高効率でしかも小型化が可能な、インダクタを用いた非絶縁型のＤＣ−ＤＣコンバータが多く用いられている。

また、機器の高機能化も進んでおり、例えば、静止画に代わって動画の録画再生なども頻繁に行われるようになってきた。その結果、機器内で用いられるＣＰＵなども高性能となり、より高速のクロックで動作するようになってきた。ところが、クロックを高速にすると、クロック周波数に比例して消費電流が増加するという問題が発生する。さらに、クロックを高速にするためには、より高い電源電圧を必要とする。その結果、従来に比べ消費電力が大幅に増加してしまう。そこで、通常の動作時には電源電圧を下げ低速のクロックで動作を行い低消費電力とし、動画など高速処理が必要な場合にだけ、電源電圧を高くして高速クロックで動作させることで、消費電力の増加を最小限に抑えるようにしている。

そのような要求に応えるため、電圧設定信号に応じて出力電圧を変更することができるＤＣ−ＤＣコンバータが必要とされている。

出力電圧を変更するには、特許文献１に示すようにＤＣ−ＤＣコンバータに用いる基準電圧にＤＡコンバータの出力電圧を用い、ＣＰＵなどの制御回路から電圧設定信号をＤＡコンバータに出力し、ＤＡコンバータの出力電圧を変更する方法が知られている。

しかしながら、ＤＡコンバータを動作させるためのクロック信号と、ＤＣ−ＤＣコンバータのスイッチングに用いるクロック信号に同じものを用いると、ＤＣ−ＤＣコンバータの出力電圧を変更する場合の応答速度が遅くなってしまうと問題がある。

この問題をもう少し詳しく説明する。図４は基準電圧ＶrefにＤＡコンバータの出力電圧を用いた従来のＤＣ−ＤＣコンバータ１００の回路図である。この回路は電流モード制御のＤＣ−ＤＣコンバータであり、発振回路１１１、ＤＡコンバータ（ＤＡＣ）１１２、誤差増幅回路１１３、ＰＷＭコンパレータ１１４、インダクタ電流検出回路１１５、ＲＳフリップフロップ回路１１６、ドライブ制御回路１１７、スイッチンングトランジスタＭ１、同期整流トランジスタＭ２、インダクタＬ１、コンデンサＣ１、抵抗Ｒ１と抵抗Ｒ２で構成されている。

発振回路１１１からはクロック信号ＣＬＫが出力され、ＤＡコンバータ１１２とＲＳフリップフロップ回路１１６のセット端子Ｓに入力されている。

ＤＡコンバータ１１２の構成例を図２示す。図２に従いＤＡコンバータ１２につき説明する。

ＤＡコンバータ１１２は図２に示すように、アップダウンカウンタ１２１、デジタルコンパレータ１２２、設定電圧レジスタ１２３、コード−電圧変換回路１２４、アンド回路１２５で構成されている。

アップダウンカウンタ１２１はアンド回路１２５を介して入力されるクロック信号ＣＬＫを計数して、係数結果を出力コード信号としてデジタルコンパレータ１２２とコード−電圧変換回路１２４に出力する。また、アップダウン信号Ｕ／Ｄに応じて、アップカウントとダウンカウントを行なう。

設定電圧レジスタ１２３は、図示しない制御回路から出力される電圧設定信号Ｖosetを記憶し、その値を出力コード信号としてデジタルコンパレータ１２２に出力する。

デジタルコンパレータ１２２は設定電圧レジスタ１２３とアップダウンカウンタ１２１の出力コードを比較し、同じであれば出力端子ＤＣoutからローレベルを出力し、異なっていればハイレベルを出力する。また、アップダウンカウンタ１２１の出力コードの方が設定電圧レジスタ１２３の出力コードより大きい場合はアップダウン信号U/Dをダウンにし、小さい場合はアップダウン信号U/Dをアップにする。

コード−電圧変換回路１２４はアップダウンカウンタ１２１から出力される出力コードを電圧に変換して出力する。この出力がＤＡコンバータ１１２の出力であり、ＤＣ−ＤＣコンバータ１０の基準電圧Ｖrefとして使用される。

ＤＡコンバータ１１２の出力Ｖrefは誤差増幅回路１１３の非反転入力に接続されている。誤差増幅回路１１３の反転入力には出力電圧Ｖoを抵抗Ｒ１と抵抗Ｒ２で分圧した電圧Ｖfbが入力されている。誤差増幅回路１１３の出力はＰＷＭコンパレータ１１４の反転入力に接続されている。ＰＷＭコンパレータ１４の非反転入力には、インダクタ電流検出回路１５の出力が入力されている。

インダクタ電流検出回路１１５は、インダクタＬ１に流れる電流を電圧に変換すると共に、サブハーモニック発振を防止するためのスロープ補償を行なったランプ電圧を出力している。

ＰＷＭコンパレータ１１４は、インダクタ電流検出回路１５の出力が誤差増幅回路１３の出力電圧に達するとハイレベルを出力しＲＳフリップフロップ回路１６をリセットする。

ＲＳフリップフロップ回路１６は、セット端子Ｓに入力されているクロック信号ＣＬＫがハイレベルになるとセットされ、出力端子Ｑをハイレベルにする。出力端子Ｑはドライブ回路１７に入力されている。

ドライブ回路１１７はハイレベルが入力されると、制御信号ＰＨＳをローレベルにする。逆にローレベルが入力されると制御信号ＰＨＳをハイレベルにする。

スイッチングトランジスタＭ１はＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳＦＥＴという。）で、制御信号ＰＨＳがゲートに接続されており、制御信号ＰＨＳに応じてオン／オフする。

同期整流トランジスタＭ２はＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳＦＥＴという。）で、スイッチングトランジスタＭ１と相補的にオン／オフするように制御されている。

今、電圧設定信号Ｖosetが図示しない制御回路から出力され、基準電圧Ｖrefの新しい目標値を設定電圧レジスタ１２３に書き込む。すると、デジタルコンパレータ１２２の出力端子ＤＣoutはハイレベルを出力し、アンド回路１２５のゲートを開くのでクロック信号ＣＬＫはアップダウンカウンタ１２１のクロック入力に印加される。新しい目標電圧が以前より高い場合は、デジタルコンパレータ１２２はアップ信号を出力するので、アップダウンカウンタ１２１はアップカウントを行なう。

コード−電圧変換回路１２４はアップダウンカウンタ１２１の出力コードに応じた電圧をＤＡコンバータ１２の出力電圧Ｖrefとして出力するので、アップダウンカウンタ１２１にクロック信号ＣＬＫが入力される度にＤＡコンバータ１２の出力電圧Ｖrefは１ビット分だけ変更される。
特開２００７−１１６８０４号公報

図５はクロック信号ＣＬＫとＤＡコンバータ１１２、およびＤＣ−ＤＣコンバータ１００の動作を示すタイミングチャートである。説明のためクロック信号ＣＬＫにはＰ１からＰ６まで番号を付してある。

基準電圧Ｖrefを上げる場合は、電圧設定信号Ｖosetにより、現在の基準電圧Ｖrefより高い電圧のコードが設定電圧レジスタ１２３に書き込まれる。すると、デジタルコンパレータ１２２の出力端子ＤＣoutはハイレベルを出力するのでアンド回路１２５のゲートが開き、クロック信号ＣＬＫがアップダウンカウンタ１２１に入力されるようになる。また、デジタルコンパレータ１２２はアップ信号を出力するので、アップダウンカウンタ１２１はアップカウントを行なう。

クロック信号Ｐ１がハイレベルになると、アップダウンカウンタ１２１のカウントが一つ増えて、基準電圧Ｖrefが１ビット分上昇する。しかしアップダウンカウンタ１２１やコード−電圧変換回路１２４の処理時間の影響で、基準電圧Ｖrefが１ビット分上昇するまでに遅延時間Ｔdだけ遅れが発生する。

一方、ＤＣ−ＤＣコンバータ１００はクロック信号Ｐ１がハイレベルになると、直ちに制御信号ＰＨＳがローレベルとなり、スイッチングトランジスタＭ１をオンにして、スイッチング動作を開始する。しかし、このときの基準電圧Ｖrefはまだクロック信号Ｐ１がハイレベルになる前の電圧なので、基準電圧Ｖrefと出力電圧Ｖoを分圧した電圧Ｖfbは等しく、スイッチングトランジスタＭ１のオン時間には基準電圧Ｖrefの変化が反映されていない。そのため、クロック信号Ｐ１では、出力電圧Ｖo(電圧Ｖfb)は変化しない。

出力電圧Ｖoが変化を始めるのはクロック信号Ｐ２が入力されたときからであるが、この場合もクロック信号Ｐ１で変化した基準電圧Ｖrefを基にスイッチングトランジスタＭ１のオン時間が決まるため、出力電圧Ｖoの変化は常に１クロック分遅れることになる。

基準電圧Ｖrefを下げる場合もクロック信号Ｐ５、Ｐ６で示すように、やはり１クロック分遅れてしまうという問題があった。

この発明は、上述した実情を考慮してなされたものであって、基準電圧の変更に出力電圧がすばやく追従できるＤＣ−ＤＣコンバータを提供することを目的とする。

この発明のＤＣ−ＤＣコンバータは、電圧設定信号に応じた電圧を出力するＤＡコンバータの出力電圧を誤差増幅回路の基準電圧に用いる出力電圧可変のＤＣ−ＤＣコンバータにおいて、クロック信号を出力する発振回路と、前記クロック信号を入力し、該クロック信号と同一のパルス幅を有して該クロック信号に対して全体として所定の遅延時間だけ遅れた第２クロック信号を出力する遅延回路と、前記誤差増幅回路の出力とインダクタに流れる電流を電圧に変換した出力が与えられるＰＭＷコンパレータと、前記遅延回路の第２クロック信号出力とＰＭＷコンパレータとの出力が与えられＤＣ−ＤＣコンバータのスイッチングトランジスタの制御を行う制御手段とを備え、前記ＤＡコンバータの制御に、前記クロック信号を用い、前記ＤＣ−ＤＣコンバータのスイッチングトランジスタの制御に、前記第２クロック信号を用いることを特徴とする。

また、前記所定の遅延時間は、前記ＤＡコンバータが１クロック分動作した場合に変化する前記ＤＡコンバータの出力電圧のセトリング時間とほぼ同じ時間に設定すればよい。

また、前記ＤＡコンバータは、アップダウンカウンタを備え、該アップダウンカウンタの出力コードに応じた電圧を出力するように構成すればよい。

この発明によれば、基準電圧を変更するクロック信号に対し、スイッチングトランジスタを制御するクロック信号を、基準電圧を１ビット分変更させるに要するセトリング時間だけ遅延させるようにしたので、ＤＣ−ＤＣコンバータの出力電圧を変更する際の応答遅れを大幅に改善することができるようになる。

この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、説明の重複を避けるためにその説明は繰返さない。

図１は、この発明の実施形態にかかるＤＣ−ＤＣコンバータを示す回路図である。

図1に示す回路は、電流モード制御のＤＣ−ＤＣコンバータであり、発振回路１１、ＤＡコンバータ１２、誤差増幅回路１３、遅延回路１８、ＰＷＭコンパレータ１４、インダクタ電流検出回路１５、ＲＳフリップフロップ回路１６、ドライブ制御回路１７、ＰＭＯＳＦＥＴからなるスイッチンングトランジスタＭ１、ＮＭＯＳＦＥＴからなる同期整流トランジスタＭ２、インダクタＬ１、コンデンサＣ１、抵抗Ｒ１と抵抗Ｒ２で構成されている。

遅延回路１８は、発振回路１１とＲＳフリップフロップ回路１６のセット端子Ｓ間に接続されている。

発振回路１１からはクロック信号ＣＬＫが出力され、ＤＡコンバータ１２と遅延回路１８に入力されている。

遅延回路１８は、入力されたクロック信号ＣＬＫを、所定の時間遅延した第２クロック信号ＣＬＫ２を出力して、ＲＳフリップフロップ回路１６のセット端子Ｓに出力する。

所定の遅延時間Ｔdは、ＤＡコンバータ１２にクロック信号ＣＬＫが１つ入力されてから、ＤＡコンバータ１２の出力電圧Ｖrefが１ビット分変化するまでのＤＡコンバータ１２のセトリング時間とほぼ等しい時間に設定している。

遅延回路１８の構成は、抵抗とコンデンサを用いた遅延回路や、シフトレジスタやカウンタを用いたものなど、どのようなものでもよく、従来から用いられている遅延回路を使用することができる。

ＤＡコンバータ１２の出力Ｖrefは誤差増幅回路１３の非反転入力に接続されている。このＤＡコンバータ１２の構成は前述した図２に示すものと同じであり、ここでは、説明の重複を避けるために説明は割愛する。

誤差増幅回路１３の反転入力には出力電圧Ｖoを抵抗Ｒ１と対抗Ｒ２で分圧した電圧Ｖfbが入力されている。誤差増幅回路１３の出力はＰＷＭコンパレータ１４の反転入力に接続されている。ＰＷＭコンパレータ１４の非反転入力には、インダクタ電流検出回路１５の出力が入力されている。

インダクタ電流検出回路１５は、インダクタＬ１に流れる電流を電圧に変換すると共に、サブハーモニック発振を防止するためのスロープ補償を行なったランプ電圧を出力している。

ＰＷＭコンパレータ１４は、インダクタ電流検出回路１５の出力が誤差増幅回路１３の出力電圧に達するとハイレベルを出力しＲＳフリップフロップ回路１６をリセットする。

ＲＳフリップフロップ回路１６は、セット端子Ｓに入力されている第２のクロック信号ＣＬＫ２がハイレベルになるとセットされ、出力端子Ｑをハイレベルにする。出力端子Ｑはドライブ回路１７に入力されている。

ドライブ回路１７はハイレベルが入力されると、制御信号ＰＨＳをローレベルにする。逆にローレベルが入力されると制御信号ＰＨＳをハイレベルにする。

スイッチングトランジスタＭ１はＰＭＯＳＦＥＴで、制御信号ＰＨＳがゲートに接続されており、制御信号ＰＨＳに応じてオン／オフする。

同期整流トランジスタＭ２はＮＭＯＳＦＥＴで、スイッチングトランジスタＭ１と相補的にオン／オフするように制御されている。

図３は図１の回路図の動作を説明するためのタイミングチャートである。図５のタイミングチャートに比べると遅延回路１８から出力される第２クロック信号ＣＬＫ２が追加されている。第２クロック信号ＣＬＫ２はクロック信号ＣＬＫを遅延時間Ｔdだけ遅らせた信号である。

基準電圧Ｖrefを上げる場合は、クロック信号Ｐ１がハイレベルになると、アップダウンカウンタ１２１のカウントが一つ増えて、基準電圧Ｖrefが１ビット分上昇する。しかし基準電圧Ｖrefが１ビット分上昇し終わるのは、クロック信号Ｐ１がハイレベルになってから遅延時間Ｔd経過して時点である。

第２クロック信号ＣＬＫ２は遅延時間Ｔd経過してからハイレベルに立ち上がるため、ＤＣ−ＤＣコンバータ１０がスイッチング制御を行なう時点では基準電圧Ｖrefは既に１ビット分上昇している。スイッチングトランジスタＭ１のオン時間はこの上昇した基準電圧Ｖrefを基に制御されるため、図３の破線で示す電圧Ｖfbのように、出力電圧Ｖo(Ｖfb)は基準電圧Ｖrefに従って上昇する。

上記のように、この発明によれは、出力電圧Ｖoの応答遅れは、ＤＡコンバータ１２の遅延時間Ｔdとスイッチング制御の遅れだけとなり、従来の方式に比べ、応答速度の大幅な改善が可能となる。

また、クロック信号ＣＬＫと第２クロック信号ＣＬＫ２の遅れ時間を、ＤＡコンバータ１２の遅延時間Ｔdとほぼ同じ時間に設定したので、出力電圧Ｖoの応答遅れを最小にすることができるようになる。

基準電圧Ｖrefを下げる場合も同様である。クロック信号Ｐ５がハイレベルになると基準電圧Ｖrefが遅延時間Ｔd後に１ビット分低下する。第２クロック信号ＣＬＫ２はクロック信号Ｐ５が立ち上がってから同じ遅延時間Ｔd後にハイレベルになるので、スイッチングトランジスタＭ１がオンするときは、基準電圧Ｖrefは既に１ビット分低下しているので、この低下して基準電圧Ｖrefを基にオン時間を制御できるため、出力電圧Ｖo(電圧Ｖfb)の応答遅れは、出力電圧Ｖoを上げる場合と同様、ＤＡコンバータ１２の遅延時間Ｔdプラス、スイッチング制御の遅れだけとなり、従来の方式に比べ大幅な改善が可能となる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。この発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施形態にかかるＤＣ−ＤＣコンバータを示す回路図である。 ＤＡコンバータの動作を説明するためのブロック図である。 この発明の動作を説明するためのタイミングチャートである。 基準電圧ＶrefにＤＡコンバータの出力電圧を用いた従来のＤＣ−ＤＣコンバータを示す回路図である。 従来のＤＣ−ＤＣコンバータの動作を説明するためのタイミングチャートである。

符号の説明

１０ ＤＣ−ＤＣコンバータ、１１ 発振回路、１２、ＤＡコンバータ、１３ 誤差増幅回路、１４ ＰＷＭコンパレータ、１５インダクタ電流検出回路、１６ ＲＳフリップフロップ回路、１７ ドライブ制御回路、Ｍ１ スイッチンングトランジスタ、Ｍ２ 同期整流トランジスタ、１２１ アップダウンカウンタ、１２２ デジタルコンパレータ、１２３ 設定電圧レジスタ、１２４ コード−電圧変換回路、Ｌ１ インダクタ、Ｃ１ コンデンサ、Ｒ１,Ｒ２ 抵抗。

Claims (3)

1. 電圧設定信号に応じた電圧を出力するＤＡコンバータの出力電圧を誤差増幅回路の基準電圧に用いる出力電圧可変のＤＣ−ＤＣコンバータにおいて、
   クロック信号を出力する発振回路と、前記クロック信号を入力し、該クロック信号と同一のパルス幅を有して該クロック信号に対して全体として所定の遅延時間だけ遅れた第２クロック信号を出力する遅延回路と、前記誤差増幅回路の出力とインダクタに流れる電流を電圧に変換した出力が与えられるＰＭＷコンパレータと、前記遅延回路の第２クロック信号出力とＰＭＷコンパレータとの出力が与えられＤＣ−ＤＣコンバータのスイッチングトランジスタの制御を行う制御手段と、を備え、前記ＤＡコンバータの制御に、前記クロック信号を用い、前記ＤＣ−ＤＣコンバータのスイッチングトランジスタの制御に、前記第２クロック信号を用いることを特徴とするＤＣ−ＤＣコンバータ。
2. 前記所定の遅延時間は、前記ＤＡコンバータが１クロック分動作した場合に変化する前記ＤＡコンバータの出力電圧のセトリング時間とほぼ同じ時間に設定したことを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
3. 前記ＤＡコンバータは、アップダウンカウンタを備え、該アップダウンカウンタの出力コードに応じた電圧を出力するようにしたことを特徴とする請求項１または２に記載のＤＣ−ＤＣコンバータ。

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